JP3141265B2 - アナログ／ディジタル変換回路 - Google Patents
アナログ／ディジタル変換回路Info
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- JP3141265B2 JP3141265B2 JP05045481A JP4548193A JP3141265B2 JP 3141265 B2 JP3141265 B2 JP 3141265B2 JP 05045481 A JP05045481 A JP 05045481A JP 4548193 A JP4548193 A JP 4548193A JP 3141265 B2 JP3141265 B2 JP 3141265B2
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Description
【０００１】
【産業上の利用分野】本発明は、アナログ信号をディジ
タル信号に変換するアナログ／ディジタル（以下、Ａ／
Ｄと略記する）変換回路に係り、特にアナログ信号を上
位および下位の２段階でディジタル信号に変換する直並
列方式のＡ／Ｄ変換回路に関するものである。
タル信号に変換するアナログ／ディジタル（以下、Ａ／
Ｄと略記する）変換回路に係り、特にアナログ信号を上
位および下位の２段階でディジタル信号に変換する直並
列方式のＡ／Ｄ変換回路に関するものである。
【０００２】
【従来の技術】図６は、従来のＡ／Ｄ変換回路の構成例
を示す回路図であって、アナログ信号ＶINを４ビットの
ディジタルコードに変換する回路構成を示している。図
６において、１０はマトリクス回路、２１〜２３は上位
コンパレータ、３０は上位エンコーダ、４１〜４７は下
位コンパレータ、５０は下位エンコーダ、６０は反転ゲ
ート、７０は禁止ゲート、８０は選択ゲート、９０はイ
ンバータをそれぞれ示している。
を示す回路図であって、アナログ信号ＶINを４ビットの
ディジタルコードに変換する回路構成を示している。図
６において、１０はマトリクス回路、２１〜２３は上位
コンパレータ、３０は上位エンコーダ、４１〜４７は下
位コンパレータ、５０は下位エンコーダ、６０は反転ゲ
ート、７０は禁止ゲート、８０は選択ゲート、９０はイ
ンバータをそれぞれ示している。
【０００３】マトリクス回路１０は、２８個のスイッチ
ングブロックＳ11〜Ｓ17，Ｓ21〜Ｓ 27，Ｓ31〜Ｓ37およ
びＳ41〜Ｓ47が４行７列のマトリクス状に配置されて構
成されている。各スイッチングブロックＳ11〜Ｓ17，Ｓ
21〜Ｓ27，Ｓ31〜Ｓ37およびＳ41〜Ｓ 47は、ｎｐｎ形ト
ランジスタＱ1 ，Ｑ2 およびＱ3 からなる差動型のアン
プにより構成されている。一部を除くと、いわゆる差動
対を構成する一方のトランジスタＱ1 のベースには基準
電圧ＶRT−ＶRBを基準抵抗素子Ｒ1 〜Ｒ16で分圧した基
準電圧が供給され、他方のトランジスタＱ2 のベースに
は、ディジタルコードに変換すべきアナログ信号ＶINが
それぞれ供給される。また、トランジスタＱ1 およびＱ
2 のエミッタ同士は接続され、その接続中点は後述する
コントロール信号によってスイッチングされるトランジ
スタＱ3 を介してそれぞれ電流源Ｉに接続されている。
また、トランジスタＱ1 およびＱ2 のコレクタには抵抗
ｒを介して電源電圧Ｖ DDが供給され、その出力端子は７
個の下位コンパレータ４１〜４７の比較器ＣD1〜ＣD7に
それぞれ入力され、下位コンパレータ４１〜４７の初段
アンプを兼用している。
ングブロックＳ11〜Ｓ17，Ｓ21〜Ｓ 27，Ｓ31〜Ｓ37およ
びＳ41〜Ｓ47が４行７列のマトリクス状に配置されて構
成されている。各スイッチングブロックＳ11〜Ｓ17，Ｓ
21〜Ｓ27，Ｓ31〜Ｓ37およびＳ41〜Ｓ 47は、ｎｐｎ形ト
ランジスタＱ1 ，Ｑ2 およびＱ3 からなる差動型のアン
プにより構成されている。一部を除くと、いわゆる差動
対を構成する一方のトランジスタＱ1 のベースには基準
電圧ＶRT−ＶRBを基準抵抗素子Ｒ1 〜Ｒ16で分圧した基
準電圧が供給され、他方のトランジスタＱ2 のベースに
は、ディジタルコードに変換すべきアナログ信号ＶINが
それぞれ供給される。また、トランジスタＱ1 およびＱ
2 のエミッタ同士は接続され、その接続中点は後述する
コントロール信号によってスイッチングされるトランジ
スタＱ3 を介してそれぞれ電流源Ｉに接続されている。
また、トランジスタＱ1 およびＱ2 のコレクタには抵抗
ｒを介して電源電圧Ｖ DDが供給され、その出力端子は７
個の下位コンパレータ４１〜４７の比較器ＣD1〜ＣD7に
それぞれ入力され、下位コンパレータ４１〜４７の初段
アンプを兼用している。
【０００４】図中、斜線を引いたスイッチングブロック
Ｓ11，Ｓ12，Ｓ16，Ｓ17，Ｓ21，Ｓ 22，Ｓ26，Ｓ27，Ｓ
31，Ｓ32，Ｓ36，Ｓ37，Ｓ41，Ｓ42，Ｓ46，Ｓ47は、２
ビットの下位変換コードに対してさらに２ＬＳＢの冗長
ビットを出力するものであり、特にこの中で、Ｓ11，Ｓ
12，Ｓ41，Ｓ42はコントロール信号によって能動化され
たときに、常に、一定の２値信号「Ｈ」または「Ｌ」が
出力されるように固定した入力信号が与えられている。
また、特に、スイッチングブロックの第２行と第４行の
トランジスタＱ1,Ｑ2のコレクタは、スイッチングブロ
ックの第１行、第３行のトランジスタＱ1,Ｑ2のコレク
タ出力と反対方向のラインに接続され、基準電位ＶRT−
ＶRBが印加される直列基準抵抗素子Ｒ1 〜Ｒ16のライン
が折り返しで作れるように工夫されている。
Ｓ11，Ｓ12，Ｓ16，Ｓ17，Ｓ21，Ｓ 22，Ｓ26，Ｓ27，Ｓ
31，Ｓ32，Ｓ36，Ｓ37，Ｓ41，Ｓ42，Ｓ46，Ｓ47は、２
ビットの下位変換コードに対してさらに２ＬＳＢの冗長
ビットを出力するものであり、特にこの中で、Ｓ11，Ｓ
12，Ｓ41，Ｓ42はコントロール信号によって能動化され
たときに、常に、一定の２値信号「Ｈ」または「Ｌ」が
出力されるように固定した入力信号が与えられている。
また、特に、スイッチングブロックの第２行と第４行の
トランジスタＱ1,Ｑ2のコレクタは、スイッチングブロ
ックの第１行、第３行のトランジスタＱ1,Ｑ2のコレク
タ出力と反対方向のラインに接続され、基準電位ＶRT−
ＶRBが印加される直列基準抵抗素子Ｒ1 〜Ｒ16のライン
が折り返しで作れるように工夫されている。
【０００５】３個の上位コンパレータ２１，２２，２３
は、それぞれ比較器ＣU1〜ＣU3，相補型の出力アンプＣ
ＡおよびアンドゲートＡU1〜ＡU4を備えている。上位コ
ンパレータ２１〜２３の各比較器ＣU1〜ＣU3の一方の入
力にはアナログ信号ＶINが供給され、他方の入力には基
準電位ＶRT〜ＶRBを粗い量子化で分圧した基準電圧
Ｖ1 ，Ｖ2 ，Ｖ3 が供給される。上位コンパレータ２１
〜２３の各比較器ＣU1〜ＣU3の出力は、サンプリングさ
れたアナログ信号のレベルに対応して「Ｈ」または
「Ｌ」のレベルとなり、各アンドゲートＡU1〜ＡU4のい
ずれか１個のみが「１」レベルを出力するように構成さ
れている。
は、それぞれ比較器ＣU1〜ＣU3，相補型の出力アンプＣ
ＡおよびアンドゲートＡU1〜ＡU4を備えている。上位コ
ンパレータ２１〜２３の各比較器ＣU1〜ＣU3の一方の入
力にはアナログ信号ＶINが供給され、他方の入力には基
準電位ＶRT〜ＶRBを粗い量子化で分圧した基準電圧
Ｖ1 ，Ｖ2 ，Ｖ3 が供給される。上位コンパレータ２１
〜２３の各比較器ＣU1〜ＣU3の出力は、サンプリングさ
れたアナログ信号のレベルに対応して「Ｈ」または
「Ｌ」のレベルとなり、各アンドゲートＡU1〜ＡU4のい
ずれか１個のみが「１」レベルを出力するように構成さ
れている。
【０００６】各アンドゲートＡU1〜ＡU4の出力信号はワ
イヤード接続され、上位エンコーダ３０を介してバイナ
リコードに変換され、後述する選択ゲート８０におい
て、上位の２ビットのコードＤ1 ，Ｄ2 に修正が加えら
れる。
イヤード接続され、上位エンコーダ３０を介してバイナ
リコードに変換され、後述する選択ゲート８０におい
て、上位の２ビットのコードＤ1 ，Ｄ2 に修正が加えら
れる。
【０００７】下位コンパレータ４１〜４７も上位コンパ
レータ２１〜２３と同様に構成されており、特に、下位
コンパレータ４３，４４，４５は上位コンパレータによ
って選択された量子レベル内をさらに細かく数値化して
下位の２ビットのコードＤ3,Ｄ4 を下位エンコーダ５０
を介して出力する。
レータ２１〜２３と同様に構成されており、特に、下位
コンパレータ４３，４４，４５は上位コンパレータによ
って選択された量子レベル内をさらに細かく数値化して
下位の２ビットのコードＤ3,Ｄ4 を下位エンコーダ５０
を介して出力する。
【０００８】さらに、このＡ／Ｄ変換回路では、この下
位コンパレータの左右に２ＬＳＢの冗長コードを生じる
コンパレータ４１，４２および４６，４７が設けられ、
上位コンパレータ２１〜２３で特定した下位コンパレー
タの変換範囲外のアナログ信号ＶINに対してもコード変
換動作が行われるように構成されている。
位コンパレータの左右に２ＬＳＢの冗長コードを生じる
コンパレータ４１，４２および４６，４７が設けられ、
上位コンパレータ２１〜２３で特定した下位コンパレー
タの変換範囲外のアナログ信号ＶINに対してもコード変
換動作が行われるように構成されている。
【０００９】このような構成において、たとえば、サン
プリングされたアナログ信号のサンプリング電圧Ｖs が
ＶRB＜ＶS ＜Ｖ3 であれば、上位コンパレータ２１，２
２，２３の比較器ＣU1〜ＣU3の出力がすべて「Ｌ」とな
り、アンドゲートＡU1〜ＡU3からは「０」、ＡU4からは
「１」の２値信号がそれぞれ出力される。その結果、
〔０００１〕なる２値信号が上位エンコーダ３０に入力
され、いわゆるワイヤードオア回路によって、最初の２
列のライン〔ＬＮ31〕には
プリングされたアナログ信号のサンプリング電圧Ｖs が
ＶRB＜ＶS ＜Ｖ3 であれば、上位コンパレータ２１，２
２，２３の比較器ＣU1〜ＣU3の出力がすべて「Ｌ」とな
り、アンドゲートＡU1〜ＡU3からは「０」、ＡU4からは
「１」の２値信号がそれぞれ出力される。その結果、
〔０００１〕なる２値信号が上位エンコーダ３０に入力
され、いわゆるワイヤードオア回路によって、最初の２
列のライン〔ＬＮ31〕には
〔００〕、次の２列のライン
〔ＬＮ32〕も
〔ＬＮ32〕も
〔００〕、次の２列のライン〔ＬＮ33〕に
は〔０１〕が出力される。
は〔０１〕が出力される。
【００１０】また、サンプリング電圧ＶS がＶ3 ＜ＶS
＜Ｖ2 のときは、同様に上位側アンドゲートＡU1，
ＡU2，ＡU4からは「０」、ＡU3からは「１」の２値信号
がそれぞれ出力される。その結果、〔００１０〕なる２
値信号が上位エンコーダ３０に入力され、ライン〔ＬＮ
31〕からは
＜Ｖ2 のときは、同様に上位側アンドゲートＡU1，
ＡU2，ＡU4からは「０」、ＡU3からは「１」の２値信号
がそれぞれ出力される。その結果、〔００１０〕なる２
値信号が上位エンコーダ３０に入力され、ライン〔ＬＮ
31〕からは
〔００〕、ライン〔ＬＮ32〕からは〔０
１〕、ライン〔ＬＮ 33〕からは〔１０〕が出力される。
以下、Ｖ2 ＜ＶS ＜Ｖ1 、Ｖ1 ＜ＶS ＜ＶRTの場合を含
めて上位エンコーダ３０の入力と出力との関係を図７に
示してある。
１〕、ライン〔ＬＮ 33〕からは〔１０〕が出力される。
以下、Ｖ2 ＜ＶS ＜Ｖ1 、Ｖ1 ＜ＶS ＜ＶRTの場合を含
めて上位エンコーダ３０の入力と出力との関係を図７に
示してある。
【００１１】これと並行して、各アンドゲートＡ
U(1,2,3,4)の中で２値出力信号が「１」となっているコ
ントロールライン（ｘ1,ｘ2,ｘ3,ｘ4 ）に接続されてい
る各スイッチングブロックのトランジスタＱ3 がオンに
制御され、さらに量子化レベルの細かな数値化が実行さ
れる。
U(1,2,3,4)の中で２値出力信号が「１」となっているコ
ントロールライン（ｘ1,ｘ2,ｘ3,ｘ4 ）に接続されてい
る各スイッチングブロックのトランジスタＱ3 がオンに
制御され、さらに量子化レベルの細かな数値化が実行さ
れる。
【００１２】たとえば、アンドゲートＡU3の出力のみが
「１」レベルになると、スイッチングブロックＳ31〜Ｓ
37のトランジスタＱ3 がオンとなり、基準抵抗素子Ｒ7
〜Ｒ 13で分圧された基準電圧とサンプリング電圧ＶS が
スイッチングブロックＳ31〜Ｓ37で差動的に増幅され、
下位コンパレータ４１〜４７によって比較される。同様
に、アンドゲートＡU2の出力が「１」レベルのときはス
イッチングブロックＳ21〜Ｓ27が能動化され, 差動的な
増幅作用が行われて、下位コンパレータ４１〜４７によ
る比較が行われる。
「１」レベルになると、スイッチングブロックＳ31〜Ｓ
37のトランジスタＱ3 がオンとなり、基準抵抗素子Ｒ7
〜Ｒ 13で分圧された基準電圧とサンプリング電圧ＶS が
スイッチングブロックＳ31〜Ｓ37で差動的に増幅され、
下位コンパレータ４１〜４７によって比較される。同様
に、アンドゲートＡU2の出力が「１」レベルのときはス
イッチングブロックＳ21〜Ｓ27が能動化され, 差動的な
増幅作用が行われて、下位コンパレータ４１〜４７によ
る比較が行われる。
【００１３】このように、下位の変換コードはスイッチ
ングブロックの行単位で、サンプリングされた電圧ＶS
とその行の基準抵抗素子で分圧された基準電圧とが比較
され、下位コンパレータ４１〜４７のアンドゲートＡD1
〜ＡD7およびＡD8から図８に示すように２値信号が出力
され、これら２値信号が下位エンコーダ５０でエンコー
ドされることにより、下位コードライン〔ＬＮ51〕から
下位２ビットの変換コードＤ3 ，Ｄ4 が出力される。ま
た、同様に選択ラインＬＮ52，ＬＮ53，ＬＮ54の出力レ
ベルも図８に示すように変化する。
ングブロックの行単位で、サンプリングされた電圧ＶS
とその行の基準抵抗素子で分圧された基準電圧とが比較
され、下位コンパレータ４１〜４７のアンドゲートＡD1
〜ＡD7およびＡD8から図８に示すように２値信号が出力
され、これら２値信号が下位エンコーダ５０でエンコー
ドされることにより、下位コードライン〔ＬＮ51〕から
下位２ビットの変換コードＤ3 ，Ｄ4 が出力される。ま
た、同様に選択ラインＬＮ52，ＬＮ53，ＬＮ54の出力レ
ベルも図８に示すように変化する。
【００１４】そして、以下，，で示すように、こ
の選択ラインＬＮ52，ＬＮ53，ＬＮ 54のいずれかに
「１」レベルの信号が出力されたときに、上位エンコー
ダ３０におけるラインＬＮ31，ＬＮ32，ＬＮ33からの上
位２ビットの変換コードＤ1 ，Ｄ 2 がオアゲートＯ
Ｒ1 ，ＯＲ2 を介して選択的に出力される。
の選択ラインＬＮ52，ＬＮ53，ＬＮ 54のいずれかに
「１」レベルの信号が出力されたときに、上位エンコー
ダ３０におけるラインＬＮ31，ＬＮ32，ＬＮ33からの上
位２ビットの変換コードＤ1 ，Ｄ 2 がオアゲートＯ
Ｒ1 ，ＯＲ2 を介して選択的に出力される。
【００１５】；選択ラインＬＮ53（０ライン）に
「１」が生じる変換コード、すなわち、下位２ビットの
変換コードＤ3 ，Ｄ4 が上位の変換コードに対応して
「１」が生じる変換コード、すなわち、下位２ビットの
変換コードＤ3 ，Ｄ4 が上位の変換コードに対応して
〔００〕〔１０〕〔１１〕となるときは、禁止ゲート７
０を構成するアンドゲートＡ1 ，Ａ 2 の出力が「０」に
なるため、選択ゲート８０内にあるアンドゲートＡ1 ，
Ａ3，Ａ4 およびＡ6 の出力は「０」になる。その結
果、上位エンコーダ３０から出力されるライン〔Ｌ
Ｎ32〕の上位Ｄ1 ，Ｄ2 のコードが選択ゲート８０のア
ンドゲートＡ2 ，Ａ5 およびオアゲートＯＲ 1 ，ＯＲ2
を介して、そのまま出力される。こののケースは、上
位２ビットの変換を行うときのアナログ信号のレベルが
下位２ビットの変換を行うときのアナログ信号と変化し
ていない場合を示しており修正が行われない。
０を構成するアンドゲートＡ1 ，Ａ 2 の出力が「０」に
なるため、選択ゲート８０内にあるアンドゲートＡ1 ，
Ａ3，Ａ4 およびＡ6 の出力は「０」になる。その結
果、上位エンコーダ３０から出力されるライン〔Ｌ
Ｎ32〕の上位Ｄ1 ，Ｄ2 のコードが選択ゲート８０のア
ンドゲートＡ2 ，Ａ5 およびオアゲートＯＲ 1 ，ＯＲ2
を介して、そのまま出力される。こののケースは、上
位２ビットの変換を行うときのアナログ信号のレベルが
下位２ビットの変換を行うときのアナログ信号と変化し
ていない場合を示しており修正が行われない。
【００１６】；選択ラインＬＮ52が「１」でアンドゲ
ートＡU1またはＡU3が「１」の場合、および選択ライン
ＬＮ54が「１」でアンドゲートＡU4またはＡU2が「１」
の場合には、禁止ゲート７０を構成するアンドゲートＡ
1 およびＡ 2 が開く。その結果、アンドゲートＡ1 ，Ａ
4 に入力されているラインＬＮ31の上位２ビットのコー
ドＤ1 ，Ｄ2 がオアゲートＯＲ1,ＯＲ2 を介して出力さ
れる。こののケースは、上位２ビットＤ1 ，Ｄ2 を数
値化したときのアナログ信号のレベルが、下位２ビット
Ｄ3 ，Ｄ4 を数値化したときのアナログ信号より高い場
合に修正を行うものである。たとえば、図９に示すよう
に、アナログ信号のサンプリング値ＶS の真値がＶA で
あるときに、上位２ビットの変換コードが誤って〔１
０〕で出力され、下位コンパレータから正しい下位２ビ
ットの変換コード〔１１〕で出力された時に、上位２ビ
ットの変換コード〔１０〕から「１」を引いて〔０１〕
に修正して正しいコード出力〔０１１１〕を得るもので
ある。すなわち、この場合はコントロールラインが間違
ってスイッチングブロックのラインを選択したことにな
るが、冗長ビットを検出する右側の下位コンパレータ４
６が
ートＡU1またはＡU3が「１」の場合、および選択ライン
ＬＮ54が「１」でアンドゲートＡU4またはＡU2が「１」
の場合には、禁止ゲート７０を構成するアンドゲートＡ
1 およびＡ 2 が開く。その結果、アンドゲートＡ1 ，Ａ
4 に入力されているラインＬＮ31の上位２ビットのコー
ドＤ1 ，Ｄ2 がオアゲートＯＲ1,ＯＲ2 を介して出力さ
れる。こののケースは、上位２ビットＤ1 ，Ｄ2 を数
値化したときのアナログ信号のレベルが、下位２ビット
Ｄ3 ，Ｄ4 を数値化したときのアナログ信号より高い場
合に修正を行うものである。たとえば、図９に示すよう
に、アナログ信号のサンプリング値ＶS の真値がＶA で
あるときに、上位２ビットの変換コードが誤って〔１
０〕で出力され、下位コンパレータから正しい下位２ビ
ットの変換コード〔１１〕で出力された時に、上位２ビ
ットの変換コード〔１０〕から「１」を引いて〔０１〕
に修正して正しいコード出力〔０１１１〕を得るもので
ある。すなわち、この場合はコントロールラインが間違
ってスイッチングブロックのラインを選択したことにな
るが、冗長ビットを検出する右側の下位コンパレータ４
６が
〔００〕を出力するために、上位２ビットの変換コ
ードが修正されることになる。
ードが修正されることになる。
【００１７】；選択ラインＬＮ54が「１」でアンドゲ
ートＡU1またはＡU3が「１」の場合、および選択ライン
ＬＮ52が「１」でアンドゲートＡU4またはＡU2が「１」
の場合には、禁止ゲート７０を構成するアンドゲートＡ
1 およびＡ 2 が開く。その結果、アンドゲートＡ1 ，Ａ
4 に入力されているラインＬＮ31の上位２ビットのコ禁
止ゲート７０を構成するアンドゲートＡ2 の出力が
「１」となり、選択ゲート８０のアンドゲートＡ3 およ
びＡ6 が開かれる。その結果、このアンドゲートＡ3 ，
Ａ6 に入力されているラインＬＮ33の上位２ビットのコ
ードＤ，Ｄ2 がオアゲートＯＲ1 ，ＯＲ2 を介して出力
され、上位２ビットのコードに「＋１」が加えられる。
すなわち、こののケースは、上位２ビットＤ1 ，Ｄ2
を数値化したときのアナログ信号のサンプルレベルがそ
のときの量子レベル範囲より低かった場合に修正を加え
るものである。たとえば、アナログ信号ＶINの真値が図
９のＶB 点にあるときに、上位２ビットが
ートＡU1またはＡU3が「１」の場合、および選択ライン
ＬＮ52が「１」でアンドゲートＡU4またはＡU2が「１」
の場合には、禁止ゲート７０を構成するアンドゲートＡ
1 およびＡ 2 が開く。その結果、アンドゲートＡ1 ，Ａ
4 に入力されているラインＬＮ31の上位２ビットのコ禁
止ゲート７０を構成するアンドゲートＡ2 の出力が
「１」となり、選択ゲート８０のアンドゲートＡ3 およ
びＡ6 が開かれる。その結果、このアンドゲートＡ3 ，
Ａ6 に入力されているラインＬＮ33の上位２ビットのコ
ードＤ，Ｄ2 がオアゲートＯＲ1 ，ＯＲ2 を介して出力
され、上位２ビットのコードに「＋１」が加えられる。
すなわち、こののケースは、上位２ビットＤ1 ，Ｄ2
を数値化したときのアナログ信号のサンプルレベルがそ
のときの量子レベル範囲より低かった場合に修正を加え
るものである。たとえば、アナログ信号ＶINの真値が図
９のＶB 点にあるときに、上位２ビットが
〔００〕とな
ったとき、下位２ビットの数値が
ったとき、下位２ビットの数値が
〔００〕で出力される
と、上位２ビット
と、上位２ビット
〔００〕に「＋１」を加えて〔０１〕
とし、正しいアナログ信号のサンプル電圧ＶB に対応す
る〔０１００〕を出力するようにしたものである。
とし、正しいアナログ信号のサンプル電圧ＶB に対応す
る〔０１００〕を出力するようにしたものである。
【００１８】このＡ／Ｄ変換回路は、上記したように下
位コンパレータに冗長ビットを検出するコンパレータを
加え、上位の変換コードの範囲外の下位変換コードが出
力されたときは（図９の斜線で示す領域）、選択ライン
ＬＮ52またはＬＮ54に「１」レベルの信号を出力し、上
位変換コードの修正を行うので、高速のサンプリングに
よってサンプリング回路のセトリング特性が悪いときで
も、下位の時点で検出した正確な変換コードを得ること
ができるという利点がある。
位コンパレータに冗長ビットを検出するコンパレータを
加え、上位の変換コードの範囲外の下位変換コードが出
力されたときは（図９の斜線で示す領域）、選択ライン
ＬＮ52またはＬＮ54に「１」レベルの信号を出力し、上
位変換コードの修正を行うので、高速のサンプリングに
よってサンプリング回路のセトリング特性が悪いときで
も、下位の時点で検出した正確な変換コードを得ること
ができるという利点がある。
【００１９】
【発明が解決しようとする課題】上述したように、従来
の回路では、上位コードを補正するために、「１」を加
える「１」を減じるという考え方に基づいて補正を行っ
ている。そのため、上位データに、通常のデータと下の
冗長データ（通常データから１を減じたデータ）および
上の冗長データ（通常データに１を加えたデータ）をそ
れぞれグループにまとめ、下位エンコーダからの選択信
号で３グループのうちから１つを選びだすように構成さ
れている。ところが、抵抗列の右の部分が下の冗長にな
る列と上の冗長になる列とが交互に存在する。したがっ
て、抵抗列の右の部分に接続された下位エンコーダが下
の冗長データを選択する場合と上の冗長データを選択す
る場合とがある。したがって、どちらのデータを選択す
るかは、列ごとに異なることから、これを制御するため
に反転ゲート６０や禁止ゲート７０が必要であった。
の回路では、上位コードを補正するために、「１」を加
える「１」を減じるという考え方に基づいて補正を行っ
ている。そのため、上位データに、通常のデータと下の
冗長データ（通常データから１を減じたデータ）および
上の冗長データ（通常データに１を加えたデータ）をそ
れぞれグループにまとめ、下位エンコーダからの選択信
号で３グループのうちから１つを選びだすように構成さ
れている。ところが、抵抗列の右の部分が下の冗長にな
る列と上の冗長になる列とが交互に存在する。したがっ
て、抵抗列の右の部分に接続された下位エンコーダが下
の冗長データを選択する場合と上の冗長データを選択す
る場合とがある。したがって、どちらのデータを選択す
るかは、列ごとに異なることから、これを制御するため
に反転ゲート６０や禁止ゲート７０が必要であった。
【００２０】しかしながら、下位エンコーダ５０からの
選択信号（図中のＬＮ52，ＬＮ53，ＬＮ54）は、反転ゲ
ート６０、禁止ゲート７０を通過した後に、選択ゲート
８０に伝えられることから、選択信号の方が上位エンコ
ーダ３０から出力される上位データより遅れて選択ゲー
ト８０に入力されることになる。このため、変換コード
の出力処理に、反転ゲート６０および禁止ゲート７０の
存在による遅延が生じ、ひいてはＡ／Ｄ変換回路の変換
時間が増大するという問題がある。また、反転ゲートお
よび禁止ゲートが余分に必要となることに加えて、選択
信号が３つ必要となり、また選択される上位コードも３
組必要となり、選択ゲートにおける入力ゲート数も多く
なることから、チップ面積および消費電力の増大を招く
という問題もある。
選択信号（図中のＬＮ52，ＬＮ53，ＬＮ54）は、反転ゲ
ート６０、禁止ゲート７０を通過した後に、選択ゲート
８０に伝えられることから、選択信号の方が上位エンコ
ーダ３０から出力される上位データより遅れて選択ゲー
ト８０に入力されることになる。このため、変換コード
の出力処理に、反転ゲート６０および禁止ゲート７０の
存在による遅延が生じ、ひいてはＡ／Ｄ変換回路の変換
時間が増大するという問題がある。また、反転ゲートお
よび禁止ゲートが余分に必要となることに加えて、選択
信号が３つ必要となり、また選択される上位コードも３
組必要となり、選択ゲートにおける入力ゲート数も多く
なることから、チップ面積および消費電力の増大を招く
という問題もある。
【００２１】本発明は、かかる事情に鑑みてなされたも
のであり、その目的は、変換処理の高速化、チップ面積
の縮小、消費電力の削減を図れるＡ／Ｄ変換回路を提供
することにある。
のであり、その目的は、変換処理の高速化、チップ面積
の縮小、消費電力の削減を図れるＡ／Ｄ変換回路を提供
することにある。
【００２２】
【課題を解決するための手段】上記目的を達成するた
め、本発明では、２つの基準電位間に直列に接続された
複数個の基準抵抗素子と、マトリクス状に配列され、か
つ、上位変換出力信号によって行単位で能動化され、上
記基準抵抗素子によって分圧した各基準電圧と被変換入
力信号とを比較し、下位ビットデータおよび冗長ビット
データの有無を検出する複数のスイッチングブロック
と、上記スイッチングブロックマトリクスの少なくとも
最上行または最下行を除く、各行の中間に位置するスイ
ッチングブロックに供給される基準電圧であって基準電
圧群における互いに隣接する基準電圧が、上位ビットの
変換コードが切り替わる基準電圧点を挟むように設定さ
れた電圧と被変換入力信号とを比較し、この比較結果に
応じてあらかじめ設定された被変換入力信号電圧が上記
変換コードの切り替わり前後のうち、前の上位変換コー
ドに対応した電圧範囲内である第１のモードと、後の上
位変換コードに対応した電圧範囲内である第２のモード
の２モードに応じた上位ビットの変換コードの切り替わ
り前後の２つの変換コードを得、かつ、上記第１のモー
ドおよび第２のモードに応じて何れの分割グループでエ
ンコードを行うかを指示するための指示信号を発生する
上位エンコーダと、上記各スイッチングブロックの列単
位の出力を、上記上位エンコーダによる指示信号に従っ
て第１のモードおよび第２のモードに応じた２つのグル
ープに分割し、各分割グループ毎に下位ビットデータお
よび冗長ビットデータの有無に応じて所定の下位変換コ
ードを得るとともに、上記上位エンコーダの２つの上位
ビットの変換コードのうちからいずれか一方の変換コー
ドを選択するための選択信号を発生する下位エンコーダ
と、上記上位エンコーダから出力された２つの上位ビッ
トの変換コードのうちからいずれか一方の変換コード
を、上記下位エンコーダから出力された選択信号に基づ
いて選択的に出力する選択ゲートとを有するようにし
た。
め、本発明では、２つの基準電位間に直列に接続された
複数個の基準抵抗素子と、マトリクス状に配列され、か
つ、上位変換出力信号によって行単位で能動化され、上
記基準抵抗素子によって分圧した各基準電圧と被変換入
力信号とを比較し、下位ビットデータおよび冗長ビット
データの有無を検出する複数のスイッチングブロック
と、上記スイッチングブロックマトリクスの少なくとも
最上行または最下行を除く、各行の中間に位置するスイ
ッチングブロックに供給される基準電圧であって基準電
圧群における互いに隣接する基準電圧が、上位ビットの
変換コードが切り替わる基準電圧点を挟むように設定さ
れた電圧と被変換入力信号とを比較し、この比較結果に
応じてあらかじめ設定された被変換入力信号電圧が上記
変換コードの切り替わり前後のうち、前の上位変換コー
ドに対応した電圧範囲内である第１のモードと、後の上
位変換コードに対応した電圧範囲内である第２のモード
の２モードに応じた上位ビットの変換コードの切り替わ
り前後の２つの変換コードを得、かつ、上記第１のモー
ドおよび第２のモードに応じて何れの分割グループでエ
ンコードを行うかを指示するための指示信号を発生する
上位エンコーダと、上記各スイッチングブロックの列単
位の出力を、上記上位エンコーダによる指示信号に従っ
て第１のモードおよび第２のモードに応じた２つのグル
ープに分割し、各分割グループ毎に下位ビットデータお
よび冗長ビットデータの有無に応じて所定の下位変換コ
ードを得るとともに、上記上位エンコーダの２つの上位
ビットの変換コードのうちからいずれか一方の変換コー
ドを選択するための選択信号を発生する下位エンコーダ
と、上記上位エンコーダから出力された２つの上位ビッ
トの変換コードのうちからいずれか一方の変換コード
を、上記下位エンコーダから出力された選択信号に基づ
いて選択的に出力する選択ゲートとを有するようにし
た。
【００２３】本発明では、上記基準抵抗素子は、上記ス
イッチングブロックのマトリクス配列に対応するよう
に、所定の数ずつ複数行に亘るように折り返して配置さ
れ、マトリクス状に配列されているスイッチングブロッ
ク列が、奇数列と偶数列とで２つのグループに分割さ
れ、これら列グループ出力が上記下位エンコーダの２グ
ループに対応するように構成され、上記下位エンコーダ
は、複数の出力を有し、スイッチングブロック列の出力
を受けて所定の一の出力のみをアクティブとするリング
コンパレータと、リングコンパレータの各出力と分割グ
ループ並びにリングコンパレータ出力に応じた２値信号
を出力するようにワイヤード接続された下位コードライ
ンおよび選択ラインとから構成されている。
イッチングブロックのマトリクス配列に対応するよう
に、所定の数ずつ複数行に亘るように折り返して配置さ
れ、マトリクス状に配列されているスイッチングブロッ
ク列が、奇数列と偶数列とで２つのグループに分割さ
れ、これら列グループ出力が上記下位エンコーダの２グ
ループに対応するように構成され、上記下位エンコーダ
は、複数の出力を有し、スイッチングブロック列の出力
を受けて所定の一の出力のみをアクティブとするリング
コンパレータと、リングコンパレータの各出力と分割グ
ループ並びにリングコンパレータ出力に応じた２値信号
を出力するようにワイヤード接続された下位コードライ
ンおよび選択ラインとから構成されている。
【００２４】本発明では、上記下位エンコーダは、２つ
の分割グループに応じた２つの選択信号を発生するよう
に構成されている。
の分割グループに応じた２つの選択信号を発生するよう
に構成されている。
【００２５】本発明では、上記下位エンコーダは、２つ
の分割グループのうちの一方のグループに応じた１つの
選択信号を発生するように構成されている。
の分割グループのうちの一方のグループに応じた１つの
選択信号を発生するように構成されている。
【００２６】本発明では、上記上位エンコーダは最小ビ
ットを除く上位ビットからなる２つの変換コードを得る
ように構成され、所定の選択信号が上位ビットにおける
最小ビットの変換コードとして出力される。
ットを除く上位ビットからなる２つの変換コードを得る
ように構成され、所定の選択信号が上位ビットにおける
最小ビットの変換コードとして出力される。
【００２７】
【作用】本発明によれば、上位エンコーダにおいてアナ
ログ信号が入力されると、入力信号とスイッチングブロ
ックマトリクスの少なくとも最上行または最下行を除
く、各行の中間に位置するスイッチングブロックに供給
される基準電圧とが比較されて、この比較結果に応じた
上位ビットの２つの変換コードが選択ゲートに出力され
る。この上位ビットの変換動作と並行して、入力アナロ
グ信号は、マトリクス状に配置された各スイッチングブ
ロックのうち、上位変換出力信号によって能動化された
行の各スイッチングブロックにおいて、基準電位を基準
抵抗素子で分圧した各基準電圧と比較される。これらの
スイッチングブロックの比較結果は、下位ビットデータ
または冗長ビットデータとして下位エンコーダに出力さ
れる。下位エンコーダでは、能動化された各スイッチン
グブロックの出力データに基づいて、２モードに応じた
２つのグループへの分割が行われ、各分割グループ毎に
下位ビットデータおよび冗長ビットデータの有無に応じ
て所定の下位変換コードが得られ出力される。これと並
行して、上位エンコーダの２つの上位ビットの変換コー
ドのうちからいずれか一方の変換コードを選択するため
の選択信号が発生され、この選択信号は選択ゲートに出
力される。選択ゲートでは、上位エンコーダから出力さ
れた２つの上位ビットの変換コードのうちから１つの変
換コードが、下位エンコーダから出力された選択信号に
基づいて選択され、上位変換コードとして出力される。
ログ信号が入力されると、入力信号とスイッチングブロ
ックマトリクスの少なくとも最上行または最下行を除
く、各行の中間に位置するスイッチングブロックに供給
される基準電圧とが比較されて、この比較結果に応じた
上位ビットの２つの変換コードが選択ゲートに出力され
る。この上位ビットの変換動作と並行して、入力アナロ
グ信号は、マトリクス状に配置された各スイッチングブ
ロックのうち、上位変換出力信号によって能動化された
行の各スイッチングブロックにおいて、基準電位を基準
抵抗素子で分圧した各基準電圧と比較される。これらの
スイッチングブロックの比較結果は、下位ビットデータ
または冗長ビットデータとして下位エンコーダに出力さ
れる。下位エンコーダでは、能動化された各スイッチン
グブロックの出力データに基づいて、２モードに応じた
２つのグループへの分割が行われ、各分割グループ毎に
下位ビットデータおよび冗長ビットデータの有無に応じ
て所定の下位変換コードが得られ出力される。これと並
行して、上位エンコーダの２つの上位ビットの変換コー
ドのうちからいずれか一方の変換コードを選択するため
の選択信号が発生され、この選択信号は選択ゲートに出
力される。選択ゲートでは、上位エンコーダから出力さ
れた２つの上位ビットの変換コードのうちから１つの変
換コードが、下位エンコーダから出力された選択信号に
基づいて選択され、上位変換コードとして出力される。
【００２８】本発明によれば、基準抵抗素子は、たとえ
ばスイッチングブロックのマトリクス配列に対応するよ
うに、所定の数ずつ複数行に亘るように折り返して配置
される。また、マトリクス状に配列されているスイッチ
ングブロック列が、奇数列と偶数列とで２つのグループ
に分割され、これら列グループ出力が下位エンコーダの
２グループに対応付けされる。各スイッチングブロック
列から出力されたデータはリングコンパレータに入力さ
れ、ここで所定の比較処理が行われ、その結果、所定の
一の出力のみがアクティブな状態で出力される。これに
伴い、分割グループ並びにリングコンパレータ出力に応
じた２値信号が下位コードラインおよび選択ラインに発
生され、下位コードラインに発生した信号は下位変換コ
ードとして出力され、選択ラインに発生した選択信号は
選択ゲートに入力され、上位変換コードの選択に用いら
れる。
ばスイッチングブロックのマトリクス配列に対応するよ
うに、所定の数ずつ複数行に亘るように折り返して配置
される。また、マトリクス状に配列されているスイッチ
ングブロック列が、奇数列と偶数列とで２つのグループ
に分割され、これら列グループ出力が下位エンコーダの
２グループに対応付けされる。各スイッチングブロック
列から出力されたデータはリングコンパレータに入力さ
れ、ここで所定の比較処理が行われ、その結果、所定の
一の出力のみがアクティブな状態で出力される。これに
伴い、分割グループ並びにリングコンパレータ出力に応
じた２値信号が下位コードラインおよび選択ラインに発
生され、下位コードラインに発生した信号は下位変換コ
ードとして出力され、選択ラインに発生した選択信号は
選択ゲートに入力され、上位変換コードの選択に用いら
れる。
【００２９】また、本発明によれば、下位エンコーダで
は、２つの分割グループに応じた２つの選択信号が発生
される。
は、２つの分割グループに応じた２つの選択信号が発生
される。
【００３０】また、本発明によれば、下位エンコーダで
は、２つの分割グループのうちの一方のグループに応じ
た１つの選択信号が発生される。
は、２つの分割グループのうちの一方のグループに応じ
た１つの選択信号が発生される。
【００３１】また、本発明によれば、選択ゲートからは
上位データの最小ビットを除くビットの変換コードが出
力され、選択信号が上位データの最小ビットの上位変換
コードとして出力される。
上位データの最小ビットを除くビットの変換コードが出
力され、選択信号が上位データの最小ビットの上位変換
コードとして出力される。
【００３２】
【実施例】図１は、本発明に係るＡ／Ｄ変換回路の第１
の実施例を示す回路図である。図１において、１００は
マトリクス回路、１１１，１１２は上位コンパレータ、
１２０は上位エンコーダ、１３１〜１３８は下位コンパ
レータ、１４０は下位エンコーダ、１５０は選択ゲー
ト、１６０はインバータ、Ｒ1 〜Ｒ16は基準抵抗素子、
ｒは負荷用抵抗素子、ＢU1〜ＢU3，ＢD1〜ＢD8は多出力
ピンバッファ、ＯＲU1〜ＯＲU4は上位側の２入力オアゲ
ート、ＯＲD1〜ＯＲD2は下位側の２入力オアゲート、Ｏ
Ｒ1 ，ＯＲ2 は変換コード出力用２入力オアゲートをそ
れぞれ示している。
の実施例を示す回路図である。図１において、１００は
マトリクス回路、１１１，１１２は上位コンパレータ、
１２０は上位エンコーダ、１３１〜１３８は下位コンパ
レータ、１４０は下位エンコーダ、１５０は選択ゲー
ト、１６０はインバータ、Ｒ1 〜Ｒ16は基準抵抗素子、
ｒは負荷用抵抗素子、ＢU1〜ＢU3，ＢD1〜ＢD8は多出力
ピンバッファ、ＯＲU1〜ＯＲU4は上位側の２入力オアゲ
ート、ＯＲD1〜ＯＲD2は下位側の２入力オアゲート、Ｏ
Ｒ1 ，ＯＲ2 は変換コード出力用２入力オアゲートをそ
れぞれ示している。
【００３３】マトリクス回路１００は、１６個のスイッ
チングブロックＳ12，Ｓ14，Ｓ16，Ｓ18、Ｓ21，Ｓ23，
Ｓ25，Ｓ27、Ｓ32，Ｓ34，Ｓ36，Ｓ38およびＳ41，
Ｓ43，Ｓ45，Ｓ47が、各列に２個のスイッチングブロッ
クが配列され、いわゆる千鳥状の４行８列のマトリクス
状に配置されて構成されている。具体的な配列は、スイ
ッチングブロックＳ12，Ｓ14，Ｓ16，Ｓ18が上段に、ス
イッチングブロックＳ21，Ｓ23，Ｓ25，Ｓ27が次段に、
スイッチングブロックＳ32，Ｓ34，Ｓ36，Ｓ38がその下
段に、スイッチングブロックＳ41，Ｓ43，Ｓ45，Ｓ47が
最下段に配置され、下から第１行目および第３行目に配
置されるスイッチングブロックＳ41，Ｓ43，Ｓ45，Ｓ47
およびＳ21，Ｓ23，Ｓ25，Ｓ27を組にして第１、第３、
第５および第７列が構成され、第２行目および第４行目
に配置されるスイッチングブロックＳ32，Ｓ34，Ｓ36，
Ｓ38およびＳ12，Ｓ14，Ｓ16，Ｓ18を組にして第２、第
４、第６および第８列が構成される。
チングブロックＳ12，Ｓ14，Ｓ16，Ｓ18、Ｓ21，Ｓ23，
Ｓ25，Ｓ27、Ｓ32，Ｓ34，Ｓ36，Ｓ38およびＳ41，
Ｓ43，Ｓ45，Ｓ47が、各列に２個のスイッチングブロッ
クが配列され、いわゆる千鳥状の４行８列のマトリクス
状に配置されて構成されている。具体的な配列は、スイ
ッチングブロックＳ12，Ｓ14，Ｓ16，Ｓ18が上段に、ス
イッチングブロックＳ21，Ｓ23，Ｓ25，Ｓ27が次段に、
スイッチングブロックＳ32，Ｓ34，Ｓ36，Ｓ38がその下
段に、スイッチングブロックＳ41，Ｓ43，Ｓ45，Ｓ47が
最下段に配置され、下から第１行目および第３行目に配
置されるスイッチングブロックＳ41，Ｓ43，Ｓ45，Ｓ47
およびＳ21，Ｓ23，Ｓ25，Ｓ27を組にして第１、第３、
第５および第７列が構成され、第２行目および第４行目
に配置されるスイッチングブロックＳ32，Ｓ34，Ｓ36，
Ｓ38およびＳ12，Ｓ14，Ｓ16，Ｓ18を組にして第２、第
４、第６および第８列が構成される。
【００３４】各スイッチングブロックＳ12，Ｓ14，
Ｓ16，Ｓ18、Ｓ21，Ｓ23，Ｓ25，Ｓ27、Ｓ32，Ｓ34，Ｓ
36，Ｓ38およびＳ41，Ｓ43，Ｓ45，Ｓ47は、ｎｐｎ形ト
ランジスタＱ1 ，Ｑ2 およびＱ3 からなる差動型のアン
プにより構成されている。各スイッチングブロックのい
わゆる差動対を構成する一方のトランジスタＱ1のベー
スには基準電圧ＶRT−ＶRBを基準抵抗素子Ｒ1 〜Ｒ16で
分圧した基準電圧ｅ1 〜ｅ15がそれぞれ供給され、他方
のトランジスタＱ2 のベースには、ディジタルコードに
変換すべきアナログ信号ＶINがそれぞれ供給される。ま
た、トランジスタＱ1 およびＱ2 のエミッタ同士は接続
され、その接続中点はオアゲートＯＲU1〜ＯＲU4の出力
コントロール信号ｘ1 〜ｘ4 によってスイッチングされ
るトランジスタＱ3 を介してそれぞれ電流源Ｉに接続さ
れている。トランジスタＱ1 およびＱ2 のコレクタには
抵抗素子ｒを介して電源電圧ＶDDが供給され、その出力
は後述するように８個の下位コンパレータ１３１〜１３
８の比較器ＣD1〜ＣD8にそれぞれ入力され、下位コンパ
レータ１３１〜１３８の初段アンプを兼用している。
Ｓ16，Ｓ18、Ｓ21，Ｓ23，Ｓ25，Ｓ27、Ｓ32，Ｓ34，Ｓ
36，Ｓ38およびＳ41，Ｓ43，Ｓ45，Ｓ47は、ｎｐｎ形ト
ランジスタＱ1 ，Ｑ2 およびＱ3 からなる差動型のアン
プにより構成されている。各スイッチングブロックのい
わゆる差動対を構成する一方のトランジスタＱ1のベー
スには基準電圧ＶRT−ＶRBを基準抵抗素子Ｒ1 〜Ｒ16で
分圧した基準電圧ｅ1 〜ｅ15がそれぞれ供給され、他方
のトランジスタＱ2 のベースには、ディジタルコードに
変換すべきアナログ信号ＶINがそれぞれ供給される。ま
た、トランジスタＱ1 およびＱ2 のエミッタ同士は接続
され、その接続中点はオアゲートＯＲU1〜ＯＲU4の出力
コントロール信号ｘ1 〜ｘ4 によってスイッチングされ
るトランジスタＱ3 を介してそれぞれ電流源Ｉに接続さ
れている。トランジスタＱ1 およびＱ2 のコレクタには
抵抗素子ｒを介して電源電圧ＶDDが供給され、その出力
は後述するように８個の下位コンパレータ１３１〜１３
８の比較器ＣD1〜ＣD8にそれぞれ入力され、下位コンパ
レータ１３１〜１３８の初段アンプを兼用している。
【００３５】基準抵抗素子Ｒ1 〜Ｒ16は、２つの基準電
位ＶRTとＶRBとの間に直列に接続され、マトリクス回路
１００におけるスイッチングブロックのマトリクス配列
に対応するように、所定の数ずつ複数行、本実施例では
４行に亘るように折り返して配置されている。具体的に
は、図中下から第１行目には抵抗素子Ｒ16〜Ｒ13がスイ
ッチングブロックＳ41，Ｓ43，Ｓ45，Ｓ47に対応するよ
うに直列に接続され、第２行目には抵抗素子Ｒ12〜Ｒ9
がスイッチングブロックＳ32，Ｓ34，Ｓ36，Ｓ38に対応
するように直列に接続され、第３行目には抵抗素子Ｒ8
〜Ｒ5 がスイッチングブロックＳ21，Ｓ23，Ｓ25，Ｓ27
に対応するように直列に接続され、第４行目には抵抗素
子Ｒ4 〜Ｒ1 がスイッチングブロックＳ12，Ｓ14，
Ｓ16，Ｓ18に対応するように直列に接続されている。
位ＶRTとＶRBとの間に直列に接続され、マトリクス回路
１００におけるスイッチングブロックのマトリクス配列
に対応するように、所定の数ずつ複数行、本実施例では
４行に亘るように折り返して配置されている。具体的に
は、図中下から第１行目には抵抗素子Ｒ16〜Ｒ13がスイ
ッチングブロックＳ41，Ｓ43，Ｓ45，Ｓ47に対応するよ
うに直列に接続され、第２行目には抵抗素子Ｒ12〜Ｒ9
がスイッチングブロックＳ32，Ｓ34，Ｓ36，Ｓ38に対応
するように直列に接続され、第３行目には抵抗素子Ｒ8
〜Ｒ5 がスイッチングブロックＳ21，Ｓ23，Ｓ25，Ｓ27
に対応するように直列に接続され、第４行目には抵抗素
子Ｒ4 〜Ｒ1 がスイッチングブロックＳ12，Ｓ14，
Ｓ16，Ｓ18に対応するように直列に接続されている。
【００３６】また、下から第３行目の抵抗列を構成する
抵抗素子Ｒ6 とＲ7 との接続中点に発生する基準電圧ｅ
6 （＝Ｖ1 ）および第２行目の抵抗列を構成する抵抗素
子Ｒ 10とＲ11との接続中点に発生する基準電圧ｅ10（＝
Ｖ2 ）は、基準電位ＶRT〜Ｖ RBを粗い量子化で分圧した
基準電圧として上位コンパレータ１１１，１１２にそれ
ぞれ供給される。図１の構成において、基準電位ＶRT〜
ＶRB間の電圧をＶREF とすると、各基準電圧Ｖ1 ，Ｖ2
は、それぞれ以下に示す値となる。 ｅ6 ＝Ｖ1 ＝(10/16) ・ＶREF ｅ10＝Ｖ2 ＝( 6/16) ・ＶREF
抵抗素子Ｒ6 とＲ7 との接続中点に発生する基準電圧ｅ
6 （＝Ｖ1 ）および第２行目の抵抗列を構成する抵抗素
子Ｒ 10とＲ11との接続中点に発生する基準電圧ｅ10（＝
Ｖ2 ）は、基準電位ＶRT〜Ｖ RBを粗い量子化で分圧した
基準電圧として上位コンパレータ１１１，１１２にそれ
ぞれ供給される。図１の構成において、基準電位ＶRT〜
ＶRB間の電圧をＶREF とすると、各基準電圧Ｖ1 ，Ｖ2
は、それぞれ以下に示す値となる。 ｅ6 ＝Ｖ1 ＝(10/16) ・ＶREF ｅ10＝Ｖ2 ＝( 6/16) ・ＶREF
【００３７】基準抵抗素子Ｒ1 〜Ｒ16で分圧された各基
準電圧ｅ1 〜ｅ15は、上述したように、所定のスイッチ
ングブロックのトランジスタＱ1 のベースに供給される
ように配線されている。具体的には、抵抗素子Ｒ1 とＲ
2 との接続中点に発生する基準電圧ｅ1 〔＝(15/16) ・
ＶREF 〕はスイッチングブロックＳ12のトランジスタＱ
1 のベースに供給される。抵抗素子Ｒ2 とＲ3 との接続
中点に発生する基準電圧ｅ2 〔＝(14/16) ・ＶRE F 〕は
スイッチングブロックＳ14のトランジスタＱ1 のベース
に供給される。抵抗素子Ｒ3 とＲ4 との接続中点に発生
する基準電圧ｅ3 〔＝(13/16) ・ＶRE F 〕はスイッチン
グブロックＳ16のトランジスタＱ1 のベースに供給され
る。抵抗素子Ｒ4 とＲ5 との接続中点に発生する基準電
圧ｅ4 〔＝(12/16) ・ＶRE F 〕はスイッチングブロック
Ｓ18のトランジスタＱ1 のベースに供給される。抵抗素
子Ｒ5 とＲ6 との接続中点に発生する基準電圧ｅ5 〔＝
(11/16) ・ＶRE F 〕はスイッチングブロックＳ27のトラ
ンジスタＱ1 のベースに供給される。抵抗素子Ｒ6 とＲ
7 との接続中点に発生する基準電圧ｅ6 〔＝Ｖ1 ＝(10/
16)・ＶREF 〕はスイッチングブロックＳ25のトランジ
スタＱ1 のベースに供給される。抵抗素子Ｒ7 とＲ8 と
の接続中点に発生する基準電圧ｅ7 〔＝(9/16)・
ＶREF〕はスイッチングブロックＳ23のトランジスタＱ
1 のベースに供給される。抵抗素子Ｒ8 とＲ9 との接続
中点に発生する基準電圧ｅ8 〔＝(8/16)・ＶREF〕はス
イッチングブロックＳ21のトランジスタＱ1 のベースに
供給される。抵抗素子Ｒ9 とＲ10との接続中点に発生す
る基準電圧ｅ9 〔＝(7/16)・ＶREF〕はスイッチングブ
ロックＳ32のトランジスタＱ1 のベースに供給される。
抵抗素子Ｒ10とＲ11との接続中点に発生する基準電圧ｅ
10〔＝Ｖ2 ＝(6/16)・ＶREF 〕はスイッチングブロック
Ｓ34のトランジスタＱ1 のベースに供給される。抵抗素
子Ｒ11とＲ12との接続中点に発生する基準電圧ｅ11〔＝
(5/16)・ＶREF〕はスイッチングブロックＳ36のトラン
ジスタＱ1 のベースに供給される。抵抗素子Ｒ12とＲ13
との接続中点に発生する基準電圧ｅ12〔＝(4/16)・Ｖ
REF〕はスイッチングブロックＳ38のトランジスタＱ1
のベースに供給される。抵抗素子Ｒ13とＲ14との接続中
点に発生する基準電圧ｅ13〔＝(3/16)・ＶREF〕はスイ
ッチングブロックＳ47のトランジスタＱ1 のベースに供
給される。抵抗素子Ｒ14とＲ15との接続中点に発生する
基準電圧ｅ14〔＝(2/16)・ＶREF〕はスイッチングブロ
ックＳ45のトランジスタＱ1 のベースに供給される。抵
抗素子Ｒ15とＲ16との接続中点に発生する基準電圧ｅ15
〔＝(1/16)・ＶREF〕はスイッチングブロックＳ43のト
ランジスタＱ1 のベースに供給される。
準電圧ｅ1 〜ｅ15は、上述したように、所定のスイッチ
ングブロックのトランジスタＱ1 のベースに供給される
ように配線されている。具体的には、抵抗素子Ｒ1 とＲ
2 との接続中点に発生する基準電圧ｅ1 〔＝(15/16) ・
ＶREF 〕はスイッチングブロックＳ12のトランジスタＱ
1 のベースに供給される。抵抗素子Ｒ2 とＲ3 との接続
中点に発生する基準電圧ｅ2 〔＝(14/16) ・ＶRE F 〕は
スイッチングブロックＳ14のトランジスタＱ1 のベース
に供給される。抵抗素子Ｒ3 とＲ4 との接続中点に発生
する基準電圧ｅ3 〔＝(13/16) ・ＶRE F 〕はスイッチン
グブロックＳ16のトランジスタＱ1 のベースに供給され
る。抵抗素子Ｒ4 とＲ5 との接続中点に発生する基準電
圧ｅ4 〔＝(12/16) ・ＶRE F 〕はスイッチングブロック
Ｓ18のトランジスタＱ1 のベースに供給される。抵抗素
子Ｒ5 とＲ6 との接続中点に発生する基準電圧ｅ5 〔＝
(11/16) ・ＶRE F 〕はスイッチングブロックＳ27のトラ
ンジスタＱ1 のベースに供給される。抵抗素子Ｒ6 とＲ
7 との接続中点に発生する基準電圧ｅ6 〔＝Ｖ1 ＝(10/
16)・ＶREF 〕はスイッチングブロックＳ25のトランジ
スタＱ1 のベースに供給される。抵抗素子Ｒ7 とＲ8 と
の接続中点に発生する基準電圧ｅ7 〔＝(9/16)・
ＶREF〕はスイッチングブロックＳ23のトランジスタＱ
1 のベースに供給される。抵抗素子Ｒ8 とＲ9 との接続
中点に発生する基準電圧ｅ8 〔＝(8/16)・ＶREF〕はス
イッチングブロックＳ21のトランジスタＱ1 のベースに
供給される。抵抗素子Ｒ9 とＲ10との接続中点に発生す
る基準電圧ｅ9 〔＝(7/16)・ＶREF〕はスイッチングブ
ロックＳ32のトランジスタＱ1 のベースに供給される。
抵抗素子Ｒ10とＲ11との接続中点に発生する基準電圧ｅ
10〔＝Ｖ2 ＝(6/16)・ＶREF 〕はスイッチングブロック
Ｓ34のトランジスタＱ1 のベースに供給される。抵抗素
子Ｒ11とＲ12との接続中点に発生する基準電圧ｅ11〔＝
(5/16)・ＶREF〕はスイッチングブロックＳ36のトラン
ジスタＱ1 のベースに供給される。抵抗素子Ｒ12とＲ13
との接続中点に発生する基準電圧ｅ12〔＝(4/16)・Ｖ
REF〕はスイッチングブロックＳ38のトランジスタＱ1
のベースに供給される。抵抗素子Ｒ13とＲ14との接続中
点に発生する基準電圧ｅ13〔＝(3/16)・ＶREF〕はスイ
ッチングブロックＳ47のトランジスタＱ1 のベースに供
給される。抵抗素子Ｒ14とＲ15との接続中点に発生する
基準電圧ｅ14〔＝(2/16)・ＶREF〕はスイッチングブロ
ックＳ45のトランジスタＱ1 のベースに供給される。抵
抗素子Ｒ15とＲ16との接続中点に発生する基準電圧ｅ15
〔＝(1/16)・ＶREF〕はスイッチングブロックＳ43のト
ランジスタＱ1 のベースに供給される。
【００３８】上位コンパレータ１１１，１１２は、それ
ぞれ比較器ＣU1，ＣU2、相補型の出力アンプＣＡおよび
アンドゲートＡU1，ＡU2を備えている。上位コンパレー
タ１１１の比較器ＣU1の一方の入力にはアナログ信号Ｖ
INが供給され、他方の入力には基準電位ＶRT〜ＶRBを粗
い量子化で分圧した基準電圧Ｖ 1 〔＝ｅ6 ＝ (10/16)・
ＶREF 〕が供給される。上位コンパレータ１１２の比較
器ＣU2の一方の入力にはアナログ信号ＶINが供給され、
他方の入力には基準電位ＶRT〜ＶRBを粗い量子化で分圧
した基準電圧Ｖ 2 〔＝ｅ10＝ (6/16) ・ＶREF 〕が供給
される。
ぞれ比較器ＣU1，ＣU2、相補型の出力アンプＣＡおよび
アンドゲートＡU1，ＡU2を備えている。上位コンパレー
タ１１１の比較器ＣU1の一方の入力にはアナログ信号Ｖ
INが供給され、他方の入力には基準電位ＶRT〜ＶRBを粗
い量子化で分圧した基準電圧Ｖ 1 〔＝ｅ6 ＝ (10/16)・
ＶREF 〕が供給される。上位コンパレータ１１２の比較
器ＣU2の一方の入力にはアナログ信号ＶINが供給され、
他方の入力には基準電位ＶRT〜ＶRBを粗い量子化で分圧
した基準電圧Ｖ 2 〔＝ｅ10＝ (6/16) ・ＶREF 〕が供給
される。
【００３９】上位コンパレータ１１１の比較器ＣU1の出
力は出力アンプＣＡの入力に接続され、その正側出力は
２入力アンドゲートＡU1の両入力に接続され、負側出力
は上位コンパレータ１１２の２入力アンドゲートＡU2の
一方の入力に接続されている。上位コンパレータ１１２
の比較器ＣU2の出力は出力アンプＣＡの入力に接続さ
れ、その正側出力は２入力アンドゲートＡU2の他方の入
力に接続され、負側出力は２入力アンドゲートＡU3の両
入力に接続されている。
力は出力アンプＣＡの入力に接続され、その正側出力は
２入力アンドゲートＡU1の両入力に接続され、負側出力
は上位コンパレータ１１２の２入力アンドゲートＡU2の
一方の入力に接続されている。上位コンパレータ１１２
の比較器ＣU2の出力は出力アンプＣＡの入力に接続さ
れ、その正側出力は２入力アンドゲートＡU2の他方の入
力に接続され、負側出力は２入力アンドゲートＡU3の両
入力に接続されている。
【００４０】このように構成される上位コンパレータ１
１１，１１２の各比較器ＣU1，ＣU2の出力は、サンプリ
ングされたアナログ信号ＶINのレベルに対応して「Ｈ」
または「Ｌ」のレベルとなり、各アンドゲートＡU1〜Ａ
U3のいずれか１個のみが「１」レベルを出力する。
１１，１１２の各比較器ＣU1，ＣU2の出力は、サンプリ
ングされたアナログ信号ＶINのレベルに対応して「Ｈ」
または「Ｌ」のレベルとなり、各アンドゲートＡU1〜Ａ
U3のいずれか１個のみが「１」レベルを出力する。
【００４１】上位コンパレータ１１１のアンドゲートＡ
U1の出力はバッファＢU1を介して上位エンコーダ１２０
およびインバータ１６０の入力並びに下位側の２入力オ
アゲートＯＲD1に接続されるとともに、２入力オアゲー
トＯＲU1の両入力および２入力オアゲートＯＲU2の一方
の入力に接続されている。オアゲートＯＲU1の出力はコ
ントロール信号ｘ1 としてスイッチングブロックＳ12，
Ｓ14，Ｓ16，Ｓ18のトランジスタＱ3 のベースに供給さ
れ、オアゲートＯＲU2の出力はコントロール信号ｘ2 と
してスイッチングブロックＳ21，Ｓ23，Ｓ 25，Ｓ27のト
ランジスタＱ3 のベースに供給される。したがって、上
位コンパレータ１１１のアンドゲートＡU1の出力が
「１」レベルとなった場合には（Ｖ1 ＜ＶIN＜ＶRT）、
下から第３行目のスイッチングブロックＳ21，Ｓ23，Ｓ
25，Ｓ27と第４行目のスイッチングブロックＳ12，
Ｓ14，Ｓ 16，Ｓ18が能動化される。
U1の出力はバッファＢU1を介して上位エンコーダ１２０
およびインバータ１６０の入力並びに下位側の２入力オ
アゲートＯＲD1に接続されるとともに、２入力オアゲー
トＯＲU1の両入力および２入力オアゲートＯＲU2の一方
の入力に接続されている。オアゲートＯＲU1の出力はコ
ントロール信号ｘ1 としてスイッチングブロックＳ12，
Ｓ14，Ｓ16，Ｓ18のトランジスタＱ3 のベースに供給さ
れ、オアゲートＯＲU2の出力はコントロール信号ｘ2 と
してスイッチングブロックＳ21，Ｓ23，Ｓ 25，Ｓ27のト
ランジスタＱ3 のベースに供給される。したがって、上
位コンパレータ１１１のアンドゲートＡU1の出力が
「１」レベルとなった場合には（Ｖ1 ＜ＶIN＜ＶRT）、
下から第３行目のスイッチングブロックＳ21，Ｓ23，Ｓ
25，Ｓ27と第４行目のスイッチングブロックＳ12，
Ｓ14，Ｓ 16，Ｓ18が能動化される。
【００４２】上位コンパレータ１１２のアンドゲートＡ
U2の出力はバッファＢU2を介して上位エンコーダ１２０
に接続されるとともに、２入力オアゲートＯＲU2の他方
の入力および２入力オアゲートＯＲU3の一方の入力に接
続されている。オアゲートＯＲU2の出力は上述したよう
にコントロール信号ｘ2 としてスイッチングブロックＳ
21，Ｓ23，Ｓ25，Ｓ27のトランジスタＱ3 のベースに供
給され、オアゲートＯＲU3の出力はコントロール信号ｘ
3 としてスイッチングブロックＳ32，Ｓ34，Ｓ36，Ｓ38
のトランジスタＱ3 のベースに供給される。したがっ
て、上位コンパレータ１１２のアンドゲートＡU2の出力
が「１」レベルとなった場合には（Ｖ2 ＜ＶIN＜
Ｖ1 ）、下から第３行目のスイッチングブロックＳ21，
Ｓ23，Ｓ25，Ｓ27と第２行目のスイッチングブロックＳ
32，Ｓ34，Ｓ 36，Ｓ38が能動化される。
U2の出力はバッファＢU2を介して上位エンコーダ１２０
に接続されるとともに、２入力オアゲートＯＲU2の他方
の入力および２入力オアゲートＯＲU3の一方の入力に接
続されている。オアゲートＯＲU2の出力は上述したよう
にコントロール信号ｘ2 としてスイッチングブロックＳ
21，Ｓ23，Ｓ25，Ｓ27のトランジスタＱ3 のベースに供
給され、オアゲートＯＲU3の出力はコントロール信号ｘ
3 としてスイッチングブロックＳ32，Ｓ34，Ｓ36，Ｓ38
のトランジスタＱ3 のベースに供給される。したがっ
て、上位コンパレータ１１２のアンドゲートＡU2の出力
が「１」レベルとなった場合には（Ｖ2 ＜ＶIN＜
Ｖ1 ）、下から第３行目のスイッチングブロックＳ21，
Ｓ23，Ｓ25，Ｓ27と第２行目のスイッチングブロックＳ
32，Ｓ34，Ｓ 36，Ｓ38が能動化される。
【００４３】アンドゲートＡU3の出力はバッファＢU3を
介して上位エンコーダ１２０およびインバータ１６０並
びに下位側の２入力オアゲートＯＲD1の入力に接続され
るとともに、２入力オアゲートＯＲU3の他方の入力およ
び２入力オアゲートＯＲU4の両入力に接続されている。
オアゲートＯＲU3の出力は上述したようにコントロール
信号ｘ3 としてスイッチングブロックＳ32，Ｓ34，
Ｓ36，Ｓ38のトランジスタＱ3 のベースに供給され、オ
アゲートＯＲU4の出力はコントロール信号ｘ4 としてス
イッチングブロックＳ41，Ｓ42，Ｓ43，Ｓ44のトランジ
スタＱ3 のベースに供給される。したがって、アンドゲ
ートＡU3の出力が「１」レベルとなった場合には（ＶRB
＜ＶIN＜Ｖ2 ）、下から第２行目のスイッチングブロッ
クＳ32，Ｓ34，Ｓ36，Ｓ 28と第１行目のスイッチングブ
ロックＳ41，Ｓ43，Ｓ45，Ｓ47が能動化される。
介して上位エンコーダ１２０およびインバータ１６０並
びに下位側の２入力オアゲートＯＲD1の入力に接続され
るとともに、２入力オアゲートＯＲU3の他方の入力およ
び２入力オアゲートＯＲU4の両入力に接続されている。
オアゲートＯＲU3の出力は上述したようにコントロール
信号ｘ3 としてスイッチングブロックＳ32，Ｓ34，
Ｓ36，Ｓ38のトランジスタＱ3 のベースに供給され、オ
アゲートＯＲU4の出力はコントロール信号ｘ4 としてス
イッチングブロックＳ41，Ｓ42，Ｓ43，Ｓ44のトランジ
スタＱ3 のベースに供給される。したがって、アンドゲ
ートＡU3の出力が「１」レベルとなった場合には（ＶRB
＜ＶIN＜Ｖ2 ）、下から第２行目のスイッチングブロッ
クＳ32，Ｓ34，Ｓ36，Ｓ 28と第１行目のスイッチングブ
ロックＳ41，Ｓ43，Ｓ45，Ｓ47が能動化される。
【００４４】上位エンコーダ１２０は、第１モード用デ
ータを発生するエンコーダラインＬＮ121 と、第２モー
ド用データを発生するエンコーダラインＬＮ122 とから
構成されている。すなわち、上位エンコーダ１２０は、
マトリクス回路１００に配列されているスイッチングブ
ロックＳ12，Ｓ14，Ｓ16，Ｓ18、Ｓ21，Ｓ23，Ｓ25，Ｓ
27、Ｓ32，Ｓ34，Ｓ36，Ｓ38およびＳ41，Ｓ43，Ｓ45，
Ｓ47の中で、奇数列を構成するスイッチングブロック列
からなる第１グループと、偶数列を構成するスイッチン
グブロック列からなる第２グループに対応させて、各エ
ンコーダラインＬＮ121 およびＬＮ122 が設定されてい
る。
ータを発生するエンコーダラインＬＮ121 と、第２モー
ド用データを発生するエンコーダラインＬＮ122 とから
構成されている。すなわち、上位エンコーダ１２０は、
マトリクス回路１００に配列されているスイッチングブ
ロックＳ12，Ｓ14，Ｓ16，Ｓ18、Ｓ21，Ｓ23，Ｓ25，Ｓ
27、Ｓ32，Ｓ34，Ｓ36，Ｓ38およびＳ41，Ｓ43，Ｓ45，
Ｓ47の中で、奇数列を構成するスイッチングブロック列
からなる第１グループと、偶数列を構成するスイッチン
グブロック列からなる第２グループに対応させて、各エ
ンコーダラインＬＮ121 およびＬＮ122 が設定されてい
る。
【００４５】図２は、上位コンパレータ１１１，１１２
の各アンドゲートＡU1，ＡU2およびＡU3の出力と上位エ
ンコーダ１２０の各エンコーダラインＬＮ121 およびＬ
Ｎ12 2 の設定出力データコードパターンとの対応関係を
示している。データの設定は、基本的には後述する図３
のデータ配列により決定されるが、設定されるデータの
値は、基準電位ＶRB、基準電圧ｅ2 およびｅ10の発生位
置を基準にして、各基準抵抗素子による基準電圧レベル
の遷移方向、具体的には基準電圧が低電位側から高電位
側へ遷移する方向性（以下、指向性という）が右方向で
あるか左方向であるかに合わせ、（第１モードのデー
タ）＜（第２モードのデータ）、（第１モードのデー
タ）＞（第２モードのデータ）となるように設定されて
いる。
の各アンドゲートＡU1，ＡU2およびＡU3の出力と上位エ
ンコーダ１２０の各エンコーダラインＬＮ121 およびＬ
Ｎ12 2 の設定出力データコードパターンとの対応関係を
示している。データの設定は、基本的には後述する図３
のデータ配列により決定されるが、設定されるデータの
値は、基準電位ＶRB、基準電圧ｅ2 およびｅ10の発生位
置を基準にして、各基準抵抗素子による基準電圧レベル
の遷移方向、具体的には基準電圧が低電位側から高電位
側へ遷移する方向性（以下、指向性という）が右方向で
あるか左方向であるかに合わせ、（第１モードのデー
タ）＜（第２モードのデータ）、（第１モードのデー
タ）＞（第２モードのデータ）となるように設定されて
いる。
【００４６】したがって、ＶRB＜ＶIN＜ｅ10（Ｖ2 ）お
よびｅ6 （Ｖ1 ）＜ＶIN＜ＶRTでアンドゲートＡU3およ
びＡU1が「１」レベルの場合のデータ設定レベルは、
（第１モードのデータ）＜（第２モードのデータ）とな
るように設定されている。これに対して、ｅ10（Ｖ2 ）
＜ＶIN＜ｅ6 （Ｖ1 ）でアンドゲートＡU2が「１」レベ
ルの場合のデータ設定レベルは、（第１モードのデー
タ）＞（第２モードのデータ）となるように設定されて
いる。
よびｅ6 （Ｖ1 ）＜ＶIN＜ＶRTでアンドゲートＡU3およ
びＡU1が「１」レベルの場合のデータ設定レベルは、
（第１モードのデータ）＜（第２モードのデータ）とな
るように設定されている。これに対して、ｅ10（Ｖ2 ）
＜ＶIN＜ｅ6 （Ｖ1 ）でアンドゲートＡU2が「１」レベ
ルの場合のデータ設定レベルは、（第１モードのデー
タ）＞（第２モードのデータ）となるように設定されて
いる。
【００４７】下位コンパレータ１３１〜１３８は、それ
ぞれ比較器ＣD1〜ＣD8，相補型の出力アンプＣＡおよび
アンドゲートＡD1〜ＡD8を備えている。下位コンパレー
タ１３１の比較器ＣD1の一方の入力にはマトリクス回路
１００の第１列目のスイッチングブロックＳ21，ｓ41の
トランジスタＱ1 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックＳ21，Ｓ41のトランジスタ
Ｑ2 のコレクタ出力が供給される。
ぞれ比較器ＣD1〜ＣD8，相補型の出力アンプＣＡおよび
アンドゲートＡD1〜ＡD8を備えている。下位コンパレー
タ１３１の比較器ＣD1の一方の入力にはマトリクス回路
１００の第１列目のスイッチングブロックＳ21，ｓ41の
トランジスタＱ1 のコレクタ出力が供給され、他方の入
力にはスイッチングブロックＳ21，Ｓ41のトランジスタ
Ｑ2 のコレクタ出力が供給される。
【００４８】下位コンパレータ１３２の比較器ＣD2の一
方の入力にはマトリクス回路１００の第２列目のスイッ
チングブロックＳ12，Ｓ32のトランジスタＱ1 のコレク
タ出力が供給され、他方の入力にはスイッチングブロッ
クＳ12，Ｓ32のトランジスタＱ2 のコレクタ出力が供給
される。
方の入力にはマトリクス回路１００の第２列目のスイッ
チングブロックＳ12，Ｓ32のトランジスタＱ1 のコレク
タ出力が供給され、他方の入力にはスイッチングブロッ
クＳ12，Ｓ32のトランジスタＱ2 のコレクタ出力が供給
される。
【００４９】下位コンパレータ１３３の比較器ＣD3の一
方の入力にはマトリクス回路１００の第３列目のスイッ
チングブロックＳ23，Ｓ43のトランジスタＱ1 のコレク
タ出力が供給され、他方の入力にはスイッチングブロッ
クＳ23，Ｓ43のトランジスタＱ2 のコレクタ出力が供給
される。
方の入力にはマトリクス回路１００の第３列目のスイッ
チングブロックＳ23，Ｓ43のトランジスタＱ1 のコレク
タ出力が供給され、他方の入力にはスイッチングブロッ
クＳ23，Ｓ43のトランジスタＱ2 のコレクタ出力が供給
される。
【００５０】下位コンパレータ１３４の比較器ＣD4の一
方の入力にはマトリクス回路１００の第４列目のスイッ
チングブロックＳ14，Ｓ34のトランジスタＱ1 のコレク
タ出力が供給され、他方の入力にはスイッチングブロッ
クＳ14，Ｓ34のトランジスタＱ2 のコレクタ出力が供給
される。
方の入力にはマトリクス回路１００の第４列目のスイッ
チングブロックＳ14，Ｓ34のトランジスタＱ1 のコレク
タ出力が供給され、他方の入力にはスイッチングブロッ
クＳ14，Ｓ34のトランジスタＱ2 のコレクタ出力が供給
される。
【００５１】下位コンパレータ１３５の比較器ＣD5の一
方の入力にはマトリクス回路１００の第５列目のスイッ
チングブロックＳ25，Ｓ45のトランジスタＱ1 のコレク
タ出力が供給され、他方の入力にはスイッチングブロッ
クＳ25，Ｓ45のトランジスタＱ2 のコレクタ出力が供給
される。
方の入力にはマトリクス回路１００の第５列目のスイッ
チングブロックＳ25，Ｓ45のトランジスタＱ1 のコレク
タ出力が供給され、他方の入力にはスイッチングブロッ
クＳ25，Ｓ45のトランジスタＱ2 のコレクタ出力が供給
される。
【００５２】下位コンパレータ１３６の比較器ＣD6の一
方の入力にはマトリクス回路１００の第６列目のスイッ
チングブロックＳ16，Ｓ36のトランジスタＱ1 のコレク
タ出力が供給され、他方の入力にはスイッチングブロッ
クＳ16，Ｓ36のトランジスタＱ2 のコレクタ出力が供給
される。
方の入力にはマトリクス回路１００の第６列目のスイッ
チングブロックＳ16，Ｓ36のトランジスタＱ1 のコレク
タ出力が供給され、他方の入力にはスイッチングブロッ
クＳ16，Ｓ36のトランジスタＱ2 のコレクタ出力が供給
される。
【００５３】下位コンパレータ１３７の比較器ＣD7の一
方の入力にはマトリクス回路１００の第７列目のスイッ
チングブロックＳ27，Ｓ47のトランジスタＱ1 のコレク
タ出力が供給され、他方の入力にはスイッチングブロッ
クＳ27，Ｓ47のトランジスタＱ2 のコレクタ出力が供給
される。
方の入力にはマトリクス回路１００の第７列目のスイッ
チングブロックＳ27，Ｓ47のトランジスタＱ1 のコレク
タ出力が供給され、他方の入力にはスイッチングブロッ
クＳ27，Ｓ47のトランジスタＱ2 のコレクタ出力が供給
される。
【００５４】下位コンパレータ１３８の比較器ＣD8の一
方の入力にはマトリクス回路１００の第８列目のスイッ
チングブロックＳ18，Ｓ38のトランジスタＱ1 のコレク
タ出力が供給され、他方の入力にはスイッチングブロッ
クＳ18，Ｓ38のトランジスタＱ2 のコレクタ出力が供給
される。
方の入力にはマトリクス回路１００の第８列目のスイッ
チングブロックＳ18，Ｓ38のトランジスタＱ1 のコレク
タ出力が供給され、他方の入力にはスイッチングブロッ
クＳ18，Ｓ38のトランジスタＱ2 のコレクタ出力が供給
される。
【００５５】下位コンパレータ１３１の比較器ＣD1の出
力は出力アンプＣＡの入力に接続され、その正側出力は
２入力アンドゲートＡD1の一方の入力に接続され、負側
出力は２入力オアゲートＯＲD1の一方の入力に接続され
ている。オアゲートＯＲD1の他方の入力には上位側のア
ンドゲートＡU1およびＡU3の出力を受けたバッファＢU1
およびＢU3の出力が接続され、オアゲートＯＲD1の出力
は下位コンパレータ１３２のアンドゲートＡD2の一方の
入力に接続されている。
力は出力アンプＣＡの入力に接続され、その正側出力は
２入力アンドゲートＡD1の一方の入力に接続され、負側
出力は２入力オアゲートＯＲD1の一方の入力に接続され
ている。オアゲートＯＲD1の他方の入力には上位側のア
ンドゲートＡU1およびＡU3の出力を受けたバッファＢU1
およびＢU3の出力が接続され、オアゲートＯＲD1の出力
は下位コンパレータ１３２のアンドゲートＡD2の一方の
入力に接続されている。
【００５６】下位コンパレータ１３２の比較器ＣD2の出
力は出力アンプＣＡの入力に接続され、その正側出力は
２入力アンドゲートＡD2の他方の入力に接続され、負側
出力は下位コンパレータ１３４の２入力アンドゲートＡ
D4の一方の入力に接続されている。
力は出力アンプＣＡの入力に接続され、その正側出力は
２入力アンドゲートＡD2の他方の入力に接続され、負側
出力は下位コンパレータ１３４の２入力アンドゲートＡ
D4の一方の入力に接続されている。
【００５７】下位コンパレータ１３３の比較器ＣD3の出
力は出力アンプＣＡの入力に接続され、その正側出力は
２入力アンドゲートＡD3の一方の入力に接続され、負側
出力は下位コンパレータ１３１の２入力アンドゲートＡ
D1の他方の入力に接続されている。
力は出力アンプＣＡの入力に接続され、その正側出力は
２入力アンドゲートＡD3の一方の入力に接続され、負側
出力は下位コンパレータ１３１の２入力アンドゲートＡ
D1の他方の入力に接続されている。
【００５８】下位コンパレータ１３４の比較器ＣD4の出
力は出力アンプＣＡの入力に接続され、その正側出力は
２入力アンドゲートＡD4の他方の入力に接続され、負側
出力は下位コンパレータ１３６の２入力アンドゲートＡ
D6の一方の入力に接続されている。
力は出力アンプＣＡの入力に接続され、その正側出力は
２入力アンドゲートＡD4の他方の入力に接続され、負側
出力は下位コンパレータ１３６の２入力アンドゲートＡ
D6の一方の入力に接続されている。
【００５９】下位コンパレータ１３５の比較器ＣD5の出
力は出力アンプＣＡの入力に接続され、その正側出力は
２入力アンドゲートＡD5の一方の入力に接続され、負側
出力は下位コンパレータ１３３の２入力アンドゲートＡ
D3の他方の入力に接続されている。
力は出力アンプＣＡの入力に接続され、その正側出力は
２入力アンドゲートＡD5の一方の入力に接続され、負側
出力は下位コンパレータ１３３の２入力アンドゲートＡ
D3の他方の入力に接続されている。
【００６０】下位コンパレータ１３６の比較器ＣD6の出
力は出力アンプＣＡの入力に接続され、その正側出力は
２入力アンドゲートＡD6の一方の入力に接続され、負側
出力は下位コンパレータ１３８の２入力アンドゲートＡ
D8の一方の入力に接続されている。
力は出力アンプＣＡの入力に接続され、その正側出力は
２入力アンドゲートＡD6の一方の入力に接続され、負側
出力は下位コンパレータ１３８の２入力アンドゲートＡ
D8の一方の入力に接続されている。
【００６１】下位コンパレータ１３７の比較器ＣD7の出
力は出力アンプＣＡの入力に接続され、その正側出力は
２入力アンドゲートＡD7の一方の入力に接続され、負側
出力は下位コンパレータ１３５の２入力アンドゲートＡ
D5の他方の入力に接続されている。
力は出力アンプＣＡの入力に接続され、その正側出力は
２入力アンドゲートＡD7の一方の入力に接続され、負側
出力は下位コンパレータ１３５の２入力アンドゲートＡ
D5の他方の入力に接続されている。
【００６２】下位コンパレータ１３８の比較器ＣD8の出
力は出力アンプＣＡの入力に接続され、その正側出力は
２入力アンドゲートＡD8の他方の入力に接続され、負側
出力は２入力オアゲートＯＲD2の一方の入力に接続され
ている。オアゲートＯＲD1の他方の入力には上位側のア
ンドゲートＡU1およびＡU3の出力を受けたバッファＢU1
およびＢU3の出力レベルを反転させるインバータ１６０
の出力が接続され、オアゲートＯＲD2の出力は下位コン
パレータ１３７のアンドゲートＡD7の他方の入力に接続
されている。
力は出力アンプＣＡの入力に接続され、その正側出力は
２入力アンドゲートＡD8の他方の入力に接続され、負側
出力は２入力オアゲートＯＲD2の一方の入力に接続され
ている。オアゲートＯＲD1の他方の入力には上位側のア
ンドゲートＡU1およびＡU3の出力を受けたバッファＢU1
およびＢU3の出力レベルを反転させるインバータ１６０
の出力が接続され、オアゲートＯＲD2の出力は下位コン
パレータ１３７のアンドゲートＡD7の他方の入力に接続
されている。
【００６３】このように構成される下位コンパレータ１
３１〜１３８により、いわゆるリングコンパレータが構
成され、各比較器ＣD1〜ＣD8の出力は、２入力のレベル
に対応して「Ｈ」または「Ｌ」のレベルとなり、各アン
ドゲートＡD1〜ＡD8のいずれか１個のみがアクティブの
「１」レベルを出力する。下位コンパレータ１３１〜１
３８のアンドゲートＡD1〜ＡD8の出力はバッファＢD1〜
ＢD8を介して下位エンコーダ１４０に接続される。
３１〜１３８により、いわゆるリングコンパレータが構
成され、各比較器ＣD1〜ＣD8の出力は、２入力のレベル
に対応して「Ｈ」または「Ｌ」のレベルとなり、各アン
ドゲートＡD1〜ＡD8のいずれか１個のみがアクティブの
「１」レベルを出力する。下位コンパレータ１３１〜１
３８のアンドゲートＡD1〜ＡD8の出力はバッファＢD1〜
ＢD8を介して下位エンコーダ１４０に接続される。
【００６４】下位エンコーダ１４０は、下位コードデー
タＤ3 ，Ｄ4 を発生するデータラインＬＮ141 と、下位
コンパレータ１３１，１３３，１３５，１３７のアンド
ゲートＡD1，ＡD3，ＡD5，ＡD7の出力のいずれかが
「１」になったことを示す選択信号ＳＥＬ1 を発生する
選択ラインＬＮ142 と、下位コンパレータ１３２，１３
４，１３６，１３８のアンドゲートＡD2，ＡD4，ＡD6，
ＡD8の出力のいずれかが「１」になったことを示す選択
信号ＳＥＬ2 を発生する選択ラインＬＮ143 とから構成
されている。
タＤ3 ，Ｄ4 を発生するデータラインＬＮ141 と、下位
コンパレータ１３１，１３３，１３５，１３７のアンド
ゲートＡD1，ＡD3，ＡD5，ＡD7の出力のいずれかが
「１」になったことを示す選択信号ＳＥＬ1 を発生する
選択ラインＬＮ142 と、下位コンパレータ１３２，１３
４，１３６，１３８のアンドゲートＡD2，ＡD4，ＡD6，
ＡD8の出力のいずれかが「１」になったことを示す選択
信号ＳＥＬ2 を発生する選択ラインＬＮ143 とから構成
されている。
【００６５】図３は、上位側のアンドゲートＡU1〜ＡU3
および下位側のアンドゲートＡD1〜ＡD8の出力と出力変
換コードデータとの対応関係を示している。図３に示す
ように、上位コードは、対応関係表の行により決まる。
すなわち、図表中、最下位行から順に
および下位側のアンドゲートＡD1〜ＡD8の出力と出力変
換コードデータとの対応関係を示している。図３に示す
ように、上位コードは、対応関係表の行により決まる。
すなわち、図表中、最下位行から順に
〔００〕，〔０
１〕，〔１０〕，〔１１〕となる。これに対して、下位
コードは、行に応じて
１〕，〔１０〕，〔１１〕となる。これに対して、下位
コードは、行に応じて
〔００００〕〜〔００１１〕と
〔０１００〕〜〔０１１１〕の２通りに分かれる。
〔０１００〕〜〔０１１１〕の２通りに分かれる。
【００６６】以上より、上位側アンドゲートＡU1〜ＡU3
のどれが「１」を出力したか、並びに、下位コンパレー
タ１３１〜１３８の各アンドゲートＡD1〜ＡD8のうち、
奇数のアンドゲートＡD1，ＡD3，ＡD5，ＡD7からなる第
１グループおよび偶数のアンドゲートＡD2，ＡD4，
ＡD6，ＡD8からなる第２グループのいすれのグループの
アンドゲートが「１」を出力したかの２つの条件から上
位コードを選定することができる。たとえば、上位側ア
ンドゲートＡU1が「１」を出力した場合、下位コンパレ
ータの第１グループのアンドゲートが「１」を出力した
ものがあれば、上位コードとして
のどれが「１」を出力したか、並びに、下位コンパレー
タ１３１〜１３８の各アンドゲートＡD1〜ＡD8のうち、
奇数のアンドゲートＡD1，ＡD3，ＡD5，ＡD7からなる第
１グループおよび偶数のアンドゲートＡD2，ＡD4，
ＡD6，ＡD8からなる第２グループのいすれのグループの
アンドゲートが「１」を出力したかの２つの条件から上
位コードを選定することができる。たとえば、上位側ア
ンドゲートＡU1が「１」を出力した場合、下位コンパレ
ータの第１グループのアンドゲートが「１」を出力した
ものがあれば、上位コードとして
〔００〕が選定され、
第２グループのアンドゲートが「１」を出力したものが
あれば上位コードとして〔０１〕が選定される。この上
位コードの選定は選択ゲート１５０で行われる。
第２グループのアンドゲートが「１」を出力したものが
あれば上位コードとして〔０１〕が選定される。この上
位コードの選定は選択ゲート１５０で行われる。
【００６７】選択ゲート１５０は、アンドゲートＡ1 〜
Ａ4 により構成され、下位エンコーダ１４０から出力さ
れる選択信号ＳＥＬ1 およびＳＥＬ2 を用いて、上位エ
ンコーダ１２０から出力される第１モードおよび第２モ
ードの各上位データのうちから一方の上位データを選択
し、オアゲートＯＲ1 ，ＯＲ2 を介して変換コード
Ｄ 1 ，Ｄ2 として出力する。
Ａ4 により構成され、下位エンコーダ１４０から出力さ
れる選択信号ＳＥＬ1 およびＳＥＬ2 を用いて、上位エ
ンコーダ１２０から出力される第１モードおよび第２モ
ードの各上位データのうちから一方の上位データを選択
し、オアゲートＯＲ1 ，ＯＲ2 を介して変換コード
Ｄ 1 ，Ｄ2 として出力する。
【００６８】具体的には、アンドゲートＡ1 の一方の入
力端子は上位エンコーダ１２０の第１モード用データを
発生するエンコーダラインＬＮ121 の一方のライン（上
位側）に接続され、他方の入力端子は下位エンコーダ１
４０の選択信号ＳＥＬ1 を出力する選択ラインＬＮ142
に接続されている。アンドゲートＡ2 の一方の入力端子
は上位エンコーダ１２０の第２モード用データを発生す
るエンコーダラインＬＮ122 の一方のライン（上位側）
に接続され、他方の入力端子は下位エンコーダ１４０の
選択信号ＳＥＬ2 を出力する選択ラインＬＮ143 に接続
されている。これらアンドゲートＡ1 およびＡ2 の出力
は２入力オアゲートＯＲ1 の各入力端子に接続されてい
る。
力端子は上位エンコーダ１２０の第１モード用データを
発生するエンコーダラインＬＮ121 の一方のライン（上
位側）に接続され、他方の入力端子は下位エンコーダ１
４０の選択信号ＳＥＬ1 を出力する選択ラインＬＮ142
に接続されている。アンドゲートＡ2 の一方の入力端子
は上位エンコーダ１２０の第２モード用データを発生す
るエンコーダラインＬＮ122 の一方のライン（上位側）
に接続され、他方の入力端子は下位エンコーダ１４０の
選択信号ＳＥＬ2 を出力する選択ラインＬＮ143 に接続
されている。これらアンドゲートＡ1 およびＡ2 の出力
は２入力オアゲートＯＲ1 の各入力端子に接続されてい
る。
【００６９】アンドゲートＡ3 の一方の入力端子は上位
エンコーダ１２０の第１モード用データを発生するエン
コーダラインＬＮ121 の他方のライン（下位側）に接続
され、他方の入力端子は下位エンコーダ１４０の選択信
号ＳＥＬ1 を出力する選択ラインＬＮ142 に接続されて
いる。アンドゲートＡ4 の一方の入力端子は上位エンコ
ーダ１２０の第２モード用データを発生するエンコーダ
ラインＬＮ122 の他方のライン（下位側）に接続され、
他方の入力端子は下位エンコーダ１４０の選択信号ＳＥ
Ｌ2 を出力する選択ラインＬＮ143 に接続されている。
これらアンドゲートＡ3 およびＡ4 の出力は２入力オア
ゲートＯＲ2 の各入力端子に接続されている。
エンコーダ１２０の第１モード用データを発生するエン
コーダラインＬＮ121 の他方のライン（下位側）に接続
され、他方の入力端子は下位エンコーダ１４０の選択信
号ＳＥＬ1 を出力する選択ラインＬＮ142 に接続されて
いる。アンドゲートＡ4 の一方の入力端子は上位エンコ
ーダ１２０の第２モード用データを発生するエンコーダ
ラインＬＮ122 の他方のライン（下位側）に接続され、
他方の入力端子は下位エンコーダ１４０の選択信号ＳＥ
Ｌ2 を出力する選択ラインＬＮ143 に接続されている。
これらアンドゲートＡ3 およびＡ4 の出力は２入力オア
ゲートＯＲ2 の各入力端子に接続されている。
【００７０】次に、上記構成による動作を説明する。た
とえば、サンプリングされたアナログ信号のサンプリン
グ電圧Ｖs がＶRB＜ＶS ＜Ｖ2 （＝ｅ10）であれば、上
位コンパレータ１１１，１１２の比較器ＣU1，ＣU2の出
力が「Ｌ」となり、アンドゲートＡU1，ＡU2からは
「０」、ＡU3からは「１」の２値信号がそれぞれ出力さ
れる。その結果、〔００１〕なる２値信号がバッファＢ
U1〜ＢU3を介して上位エンコーダ１２０に入力される。
上位エンコーダ１２０では、いわゆるワイヤードオア回
路によって、第１モード用データを発生する２列のエン
コーダライン〔ＬＮ12 1 〕には
とえば、サンプリングされたアナログ信号のサンプリン
グ電圧Ｖs がＶRB＜ＶS ＜Ｖ2 （＝ｅ10）であれば、上
位コンパレータ１１１，１１２の比較器ＣU1，ＣU2の出
力が「Ｌ」となり、アンドゲートＡU1，ＡU2からは
「０」、ＡU3からは「１」の２値信号がそれぞれ出力さ
れる。その結果、〔００１〕なる２値信号がバッファＢ
U1〜ＢU3を介して上位エンコーダ１２０に入力される。
上位エンコーダ１２０では、いわゆるワイヤードオア回
路によって、第１モード用データを発生する２列のエン
コーダライン〔ＬＮ12 1 〕には
〔００〕、第２モード用
データを発生する２列のエンコーダライン〔ＬＮ122 〕
には〔０１〕の上位データがそれぞれが発生され、選択
ゲート１５０に出力される。
データを発生する２列のエンコーダライン〔ＬＮ122 〕
には〔０１〕の上位データがそれぞれが発生され、選択
ゲート１５０に出力される。
【００７１】また、サンプリング電圧Ｖs がＶ2 ＜ＶS
＜Ｖ1 （＝ｅ6 ）であれば、上位コンパレータ１１１の
比較器ＣU1の出力が「Ｌ」、上位コンパレータ１１２の
比較器ＣU2の出力が「Ｈ」となり、上位コンパレータ１
１１のアンドゲートＡU1およびＡU3からは「０」、上位
コンパレータ１１２のアンドゲートＡU2からは「１」の
２値信号がそれぞれ出力される。その結果、〔０１０〕
なる２値信号がバッファＢU1〜ＢU3を介して上位エンコ
ーダ１２０に入力される。上位エンコーダ１２０では、
いわゆるワイヤードオア回路によって、第１モード用デ
ータを発生する２列のエンコーダライン〔ＬＮ12 1 〕に
は〔１０〕、第２モード用データを発生する２列のエン
コーダライン〔ＬＮ122 〕には〔０１〕の上位データが
それぞれが発生され、選択ゲート１５０に出力される。
＜Ｖ1 （＝ｅ6 ）であれば、上位コンパレータ１１１の
比較器ＣU1の出力が「Ｌ」、上位コンパレータ１１２の
比較器ＣU2の出力が「Ｈ」となり、上位コンパレータ１
１１のアンドゲートＡU1およびＡU3からは「０」、上位
コンパレータ１１２のアンドゲートＡU2からは「１」の
２値信号がそれぞれ出力される。その結果、〔０１０〕
なる２値信号がバッファＢU1〜ＢU3を介して上位エンコ
ーダ１２０に入力される。上位エンコーダ１２０では、
いわゆるワイヤードオア回路によって、第１モード用デ
ータを発生する２列のエンコーダライン〔ＬＮ12 1 〕に
は〔１０〕、第２モード用データを発生する２列のエン
コーダライン〔ＬＮ122 〕には〔０１〕の上位データが
それぞれが発生され、選択ゲート１５０に出力される。
【００７２】また、サンプリング電圧Ｖs がＶ1 ＜ＶS
＜ＶRTであれば、上位コンパレータ１１１の比較器ＣU1
の出力が「Ｈ」、上位コンパレータ１１２の比較器ＣU2
の出力が「Ｌ」となり、上位コンパレータ１１１のアン
ドゲートＡU1からは「１」、上位コンパレータ１１２の
アンドゲートＡU2およびＡU3からは「０」の２値信号が
それぞれ出力される。その結果、〔１００〕なる２値信
号がバッファＢU1〜ＢU3を介して上位エンコーダ１２０
に入力される。上位エンコーダ１２０では、いわゆるワ
イヤードオア回路によって、第１モード用データを発生
する２列のエンコーダライン〔ＬＮ12 1 〕には〔１
０〕、第２モード用データを発生する２列のエンコーダ
ライン〔ＬＮ122 〕には〔１１〕の上位データがそれぞ
れが発生され、選択ゲート１５０に出力される。
＜ＶRTであれば、上位コンパレータ１１１の比較器ＣU1
の出力が「Ｈ」、上位コンパレータ１１２の比較器ＣU2
の出力が「Ｌ」となり、上位コンパレータ１１１のアン
ドゲートＡU1からは「１」、上位コンパレータ１１２の
アンドゲートＡU2およびＡU3からは「０」の２値信号が
それぞれ出力される。その結果、〔１００〕なる２値信
号がバッファＢU1〜ＢU3を介して上位エンコーダ１２０
に入力される。上位エンコーダ１２０では、いわゆるワ
イヤードオア回路によって、第１モード用データを発生
する２列のエンコーダライン〔ＬＮ12 1 〕には〔１
０〕、第２モード用データを発生する２列のエンコーダ
ライン〔ＬＮ122 〕には〔１１〕の上位データがそれぞ
れが発生され、選択ゲート１５０に出力される。
【００７３】これと並行して、各アンドゲートＡ
U(1,2,3)の中で２値出力信号が「１」となっているコン
トロールライン（ｘ1,ｘ2,ｘ3,ｘ4 ）に接続されている
マトリクス回路１００の各スイッチングブロックのトラ
ンジスタＱ3 が２行単位でオンに制御され、さらに量子
化レベルの細かな数値化が実行される。
U(1,2,3)の中で２値出力信号が「１」となっているコン
トロールライン（ｘ1,ｘ2,ｘ3,ｘ4 ）に接続されている
マトリクス回路１００の各スイッチングブロックのトラ
ンジスタＱ3 が２行単位でオンに制御され、さらに量子
化レベルの細かな数値化が実行される。
【００７４】たとえば、アンドゲートＡU3の出力のみが
「１」レベルになると、第１グループを構成する図中下
から第１行目のスイッチングブロックＳ41，Ｓ43，
Ｓ45，Ｓ 47、並びにこれに隣接する第２グループを構成
する第２行目のスイッチングブロックＳ32，Ｓ34，
Ｓ46，Ｓ38の各トランジスタＱ3 がオンとなり、基準抵
抗Ｒ9〜Ｒ16で分圧された基準電圧ｅ9 〜ｅ15とサンプ
リング電圧ＶS が、各スイッチングブロックＳ41，
Ｓ43，Ｓ45，Ｓ47並びにＳ32，Ｓ34，Ｓ46，Ｓ38で差動
的に増幅され、下位コンパレータ１３１〜１３８によっ
て比較される。同様に、アンドゲートＡU2の出力が
「１」レベルのときには、第２行目のスイッチングブロ
ックＳ32，Ｓ34，Ｓ46，Ｓ38、並びにこれと隣接する第
３行目のスイッチングブロックＳ21，Ｓ23，Ｓ25，Ｓ27
が能動化され, 差動的な増幅作用が行われて、下位コン
パレータ１３１〜１３８による比較が行われる。たとえ
ば、アンドゲートＡU2の出力が「１」レベルのときに
は、スイッチングブロックＳ21，Ｓ23，Ｓ32，Ｓ34によ
り下位変換コードが検出され、スイッチングブロックＳ
25，Ｓ27，Ｓ36，Ｓ38により下位変換コードの冗長ビッ
トが検出される。
「１」レベルになると、第１グループを構成する図中下
から第１行目のスイッチングブロックＳ41，Ｓ43，
Ｓ45，Ｓ 47、並びにこれに隣接する第２グループを構成
する第２行目のスイッチングブロックＳ32，Ｓ34，
Ｓ46，Ｓ38の各トランジスタＱ3 がオンとなり、基準抵
抗Ｒ9〜Ｒ16で分圧された基準電圧ｅ9 〜ｅ15とサンプ
リング電圧ＶS が、各スイッチングブロックＳ41，
Ｓ43，Ｓ45，Ｓ47並びにＳ32，Ｓ34，Ｓ46，Ｓ38で差動
的に増幅され、下位コンパレータ１３１〜１３８によっ
て比較される。同様に、アンドゲートＡU2の出力が
「１」レベルのときには、第２行目のスイッチングブロ
ックＳ32，Ｓ34，Ｓ46，Ｓ38、並びにこれと隣接する第
３行目のスイッチングブロックＳ21，Ｓ23，Ｓ25，Ｓ27
が能動化され, 差動的な増幅作用が行われて、下位コン
パレータ１３１〜１３８による比較が行われる。たとえ
ば、アンドゲートＡU2の出力が「１」レベルのときに
は、スイッチングブロックＳ21，Ｓ23，Ｓ32，Ｓ34によ
り下位変換コードが検出され、スイッチングブロックＳ
25，Ｓ27，Ｓ36，Ｓ38により下位変換コードの冗長ビッ
トが検出される。
【００７５】このように、下位の変換コードは能動化さ
れたスイッチングブロックで、サンプリングされた電圧
ＶS と基準抵抗素子で分圧された基準電圧とが比較さ
れ、下位コンパレータ１３１〜１３８のアンドゲートＡ
D1〜ＡD7およびＡD8から比較結果に応じた２値信号が出
力されることになる。
れたスイッチングブロックで、サンプリングされた電圧
ＶS と基準抵抗素子で分圧された基準電圧とが比較さ
れ、下位コンパレータ１３１〜１３８のアンドゲートＡ
D1〜ＡD7およびＡD8から比較結果に応じた２値信号が出
力されることになる。
【００７６】このとき、第１グループを構成する下位コ
ンパレータ１３１，１３３，１３５，１３７アンドゲー
トＡD1，ＡD3，ＡD5，ＡD7のうちの一のアンドゲートか
ら「１」レベルの信号が下位エンコーダ１４０に出力さ
れた場合、下位エンコーダ１４０では、選択ラインＬＮ
142 が「１」となる。その結果、選択信号ＳＥＬ1 が
「１」レベルで選択ゲート１５０に入力され、選択信号
ＳＥＬ2 が「０」レベルで選択ゲート１５０に入力され
る。
ンパレータ１３１，１３３，１３５，１３７アンドゲー
トＡD1，ＡD3，ＡD5，ＡD7のうちの一のアンドゲートか
ら「１」レベルの信号が下位エンコーダ１４０に出力さ
れた場合、下位エンコーダ１４０では、選択ラインＬＮ
142 が「１」となる。その結果、選択信号ＳＥＬ1 が
「１」レベルで選択ゲート１５０に入力され、選択信号
ＳＥＬ2 が「０」レベルで選択ゲート１５０に入力され
る。
【００７７】選択ゲート１５０では、選択信号ＳＥＬ1
のみを「１」レベルで入力したことに伴い、アンドゲー
トＡ1 およびＡ3 のみが活性化される。これらアンドゲ
ートＡ1 およびＡ3 には、上位エンコーダ１２０のライ
ンＬＮ 121 に発生された第１モード用上位データの上位
側および下位側のビットデータがそれぞれ供給されてい
る。したがって、選択ゲート１５０では、第１モード時
の上位データの各ビットが選択され、その結果、オアゲ
ートＯＲ1 ，ＯＲ2 を介して上位変換コードＤ1 ，Ｄ2
として出力される。
のみを「１」レベルで入力したことに伴い、アンドゲー
トＡ1 およびＡ3 のみが活性化される。これらアンドゲ
ートＡ1 およびＡ3 には、上位エンコーダ１２０のライ
ンＬＮ 121 に発生された第１モード用上位データの上位
側および下位側のビットデータがそれぞれ供給されてい
る。したがって、選択ゲート１５０では、第１モード時
の上位データの各ビットが選択され、その結果、オアゲ
ートＯＲ1 ，ＯＲ2 を介して上位変換コードＤ1 ，Ｄ2
として出力される。
【００７８】具体的には、アナログ信号ＶINのサンプリ
ング電圧Ｖs がＶRB＜ＶS ＜Ｖ2 のときには上位変換コ
ード〔Ｄ1 ，Ｄ2 〕は
ング電圧Ｖs がＶRB＜ＶS ＜Ｖ2 のときには上位変換コ
ード〔Ｄ1 ，Ｄ2 〕は
〔００〕で、Ｖ2 ＜ＶS ＜Ｖ1 の
ときには上位変換コード〔Ｄ1 ，Ｄ2 〕は〔１０〕で、
Ｖ1 ＜ＶS ＜ＶRTのときには上位変換コード〔Ｄ1 ，Ｄ
2 〕は〔１０〕で出力される。
ときには上位変換コード〔Ｄ1 ，Ｄ2 〕は〔１０〕で、
Ｖ1 ＜ＶS ＜ＶRTのときには上位変換コード〔Ｄ1 ，Ｄ
2 〕は〔１０〕で出力される。
【００７９】また、下位エンコーダ１４０では、下位コ
ンパレータ１３１のアンドゲートＡ D1の出力が「１」の
ときには下位変換コードＤ3 ，Ｄ4 が
ンパレータ１３１のアンドゲートＡ D1の出力が「１」の
ときには下位変換コードＤ3 ，Ｄ4 が
〔００〕で発生さ
れ、下位コンパレータ１３３のアンドゲートＡD3の出力
が「１」のときには下位変換コードＤ3 ，Ｄ4 が〔０
１〕で発生され、下位コンパレータ１３５のアンドゲー
トＡD5の出力が「１」のときには下位変換コードＤ3 ，
Ｄ4 が〔１０〕で発生され、下位コンパレータ１３７の
アンドゲートＡD7の出力が「１」のときには下位変換コ
ードＤ3 ，Ｄ4 が〔１１〕で発生されて出力される。
れ、下位コンパレータ１３３のアンドゲートＡD3の出力
が「１」のときには下位変換コードＤ3 ，Ｄ4 が〔０
１〕で発生され、下位コンパレータ１３５のアンドゲー
トＡD5の出力が「１」のときには下位変換コードＤ3 ，
Ｄ4 が〔１０〕で発生され、下位コンパレータ１３７の
アンドゲートＡD7の出力が「１」のときには下位変換コ
ードＤ3 ，Ｄ4 が〔１１〕で発生されて出力される。
【００８０】また、第２グループを構成する下位コンパ
レータ１３２，１３４，１３６，１３８アンドゲートＡ
D2，ＡD4，ＡD6，ＡD8のうちの一のアンドゲートから
「１」レベルの信号が下位エンコーダ１４０に出力され
た場合、下位エンコーダ１４０では、選択ラインＬＮ
143 が「１」となる。その結果、選択信号ＳＥＬ2 が
「１」レベルで選択ゲート１５０に入力され、選択信号
ＳＥＬ1 が「０」レベルで選択ゲート１５０に入力され
る。
レータ１３２，１３４，１３６，１３８アンドゲートＡ
D2，ＡD4，ＡD6，ＡD8のうちの一のアンドゲートから
「１」レベルの信号が下位エンコーダ１４０に出力され
た場合、下位エンコーダ１４０では、選択ラインＬＮ
143 が「１」となる。その結果、選択信号ＳＥＬ2 が
「１」レベルで選択ゲート１５０に入力され、選択信号
ＳＥＬ1 が「０」レベルで選択ゲート１５０に入力され
る。
【００８１】選択ゲート１５０では、選択信号ＳＥＬ2
のみを「１」レベルで入力したことに伴い、アンドゲー
トＡ2 およびＡ4 のみが活性化される。これらアンドゲ
ートＡ2 およびＡ4 には、上位エンコーダ１２０のライ
ンＬＮ 122 に発生された第２モード用上位データの上位
側および下位側のビットデータがそれぞれ供給されてい
る。したがって、選択ゲート１５０では、第２モード時
の上位データの各ビットが選択され、その結果、オアゲ
ートＯＲ1 ，ＯＲ2 を介して上位変換コードＤ1 ，Ｄ2
として出力される。
のみを「１」レベルで入力したことに伴い、アンドゲー
トＡ2 およびＡ4 のみが活性化される。これらアンドゲ
ートＡ2 およびＡ4 には、上位エンコーダ１２０のライ
ンＬＮ 122 に発生された第２モード用上位データの上位
側および下位側のビットデータがそれぞれ供給されてい
る。したがって、選択ゲート１５０では、第２モード時
の上位データの各ビットが選択され、その結果、オアゲ
ートＯＲ1 ，ＯＲ2 を介して上位変換コードＤ1 ，Ｄ2
として出力される。
【００８２】具体的には、アナログ信号ＶINのサンプリ
ング電圧Ｖs がＶRB＜ＶS ＜Ｖ2 のときには上位変換コ
ード〔Ｄ1 ，Ｄ2 〕は〔０１〕で、Ｖ2 ＜ＶS ＜Ｖ1 の
ときには上位変換コード〔Ｄ1 ，Ｄ2 〕は〔０１〕で、
Ｖ1 ＜ＶS ＜ＶRTのときには上位変換コード〔Ｄ1 ，Ｄ
2 〕は〔１１〕で出力される。
ング電圧Ｖs がＶRB＜ＶS ＜Ｖ2 のときには上位変換コ
ード〔Ｄ1 ，Ｄ2 〕は〔０１〕で、Ｖ2 ＜ＶS ＜Ｖ1 の
ときには上位変換コード〔Ｄ1 ，Ｄ2 〕は〔０１〕で、
Ｖ1 ＜ＶS ＜ＶRTのときには上位変換コード〔Ｄ1 ，Ｄ
2 〕は〔１１〕で出力される。
【００８３】また、下位エンコーダ１４０では、下位コ
ンパレータ１３２のアンドゲートＡ D2の出力が「１」の
ときには下位変換コードＤ3 ，Ｄ4 が〔１１〕で発生さ
れ、下位コンパレータ１３４のアンドゲートＡD4の出力
が「１」のときには下位変換コードＤ3 ，Ｄ4 が〔１
０〕で発生され、下位コンパレータ１３６のアンドゲー
トＡD6の出力が「１」のときには下位変換コードＤ3 ，
Ｄ4 が〔０１〕で発生され、下位コンパレータ１３８の
アンドゲートＡD8の出力が「１」のときには下位変換コ
ードＤ3 ，Ｄ4 が
ンパレータ１３２のアンドゲートＡ D2の出力が「１」の
ときには下位変換コードＤ3 ，Ｄ4 が〔１１〕で発生さ
れ、下位コンパレータ１３４のアンドゲートＡD4の出力
が「１」のときには下位変換コードＤ3 ，Ｄ4 が〔１
０〕で発生され、下位コンパレータ１３６のアンドゲー
トＡD6の出力が「１」のときには下位変換コードＤ3 ，
Ｄ4 が〔０１〕で発生され、下位コンパレータ１３８の
アンドゲートＡD8の出力が「１」のときには下位変換コ
ードＤ3 ，Ｄ4 が
〔００〕で発生されて出力される。
【００８４】以上説明したように、本実施例によれば、
４行８列のマトリクス状に配置されたスイッチングブロ
ックのうち、第２行および第３行目の行方向の中間に位
置するスイッチングブロックに供給される基準電圧ｅ6
（＝Ｖ1 ），ｅ10（＝Ｖ2 ）を上位コンパレータ１１１
および１１２にそれぞれ供給し、下位コードを２つのグ
ループに分割し、このグループの変換コードを得る下位
エンコーダ１４０から、第１モードデータおよび第２モ
ードデータを選択するための信号ＳＥＬ1 およびＳＥＬ
2 を出力して、上位エンコーダ１２０から出力された第
１モードデータおよび第２モードデータを選択し上位変
換コードＤ1 ，Ｄ2 を得るようにしたので、従来の回路
のように反転ゲートや禁止ゲートを使用することなく、
直接選択信号を上位データの選択に用いることができ
る。したがって、選択信号の選択ゲート１５０への入力
が上位エンコーダ１２０の出力に対して遅延するこがな
く、変換処理の高速化を図れる。
４行８列のマトリクス状に配置されたスイッチングブロ
ックのうち、第２行および第３行目の行方向の中間に位
置するスイッチングブロックに供給される基準電圧ｅ6
（＝Ｖ1 ），ｅ10（＝Ｖ2 ）を上位コンパレータ１１１
および１１２にそれぞれ供給し、下位コードを２つのグ
ループに分割し、このグループの変換コードを得る下位
エンコーダ１４０から、第１モードデータおよび第２モ
ードデータを選択するための信号ＳＥＬ1 およびＳＥＬ
2 を出力して、上位エンコーダ１２０から出力された第
１モードデータおよび第２モードデータを選択し上位変
換コードＤ1 ，Ｄ2 を得るようにしたので、従来の回路
のように反転ゲートや禁止ゲートを使用することなく、
直接選択信号を上位データの選択に用いることができ
る。したがって、選択信号の選択ゲート１５０への入力
が上位エンコーダ１２０の出力に対して遅延するこがな
く、変換処理の高速化を図れる。
【００８５】また、反転ゲートおよび禁止ゲートが不要
となることに加えて、基準抵抗列数の増大を防止できる
とともに、選択信号数を２つに削減でき、選択される上
位コード数並びに選択ゲートの入力ゲート数も２つに削
減でき、さらにスイッチングブロックの数の削減を図れ
る。したがって、チップ面積の縮小および消費電力の削
減を図れるＡ／Ｄ変換回路を実現できる利点がある。
となることに加えて、基準抵抗列数の増大を防止できる
とともに、選択信号数を２つに削減でき、選択される上
位コード数並びに選択ゲートの入力ゲート数も２つに削
減でき、さらにスイッチングブロックの数の削減を図れ
る。したがって、チップ面積の縮小および消費電力の削
減を図れるＡ／Ｄ変換回路を実現できる利点がある。
【００８６】図４は、本発明に係るＡ／Ｄ変換回路の第
２の実施例を示す回路図である。本第２の実施例が上述
した第１の実施例と異なる点は、上位エンコーダ１２０
において、第１モードおよび第２モード共、上位コード
の下位側ビット（最小ビット）Ｄ2 を発生せず、上位側
ビットＤ1 のみを発生させ、下位側ビット（最小ビッ
ト）Ｄ2 は、下位エンコーダ１４０で発生される選択信
号ＳＥＬ2 をそのまま使用して、上位変換コードＤ2 と
して出力するように構成したことにある。
２の実施例を示す回路図である。本第２の実施例が上述
した第１の実施例と異なる点は、上位エンコーダ１２０
において、第１モードおよび第２モード共、上位コード
の下位側ビット（最小ビット）Ｄ2 を発生せず、上位側
ビットＤ1 のみを発生させ、下位側ビット（最小ビッ
ト）Ｄ2 は、下位エンコーダ１４０で発生される選択信
号ＳＥＬ2 をそのまま使用して、上位変換コードＤ2 と
して出力するように構成したことにある。
【００８７】図３からわかるように、上位最小ビット
（図３においては、４ビットデータの上位から２桁目）
は、行毎に交互に「０」と「１」を繰り返すが、これ
は、第２グループ対応の選択信号ＳＥＬ2 と同様であ
る。したがって、下位エンコーダ１４０で発生される選
択信号ＳＥＬ2 をそのまま使用して、上位変換コードＤ
2 として出力するように構成しても、上述した第１の実
施例の場合と同様の機能を有し、同様の効果を得られる
ことはもとより、選択される上位コード数の削減、選択
ゲート１５０におけるオアゲートの削減を図れることか
ら、一層のチップ面積の縮小および消費電力の削減を図
れる利点がある。
（図３においては、４ビットデータの上位から２桁目）
は、行毎に交互に「０」と「１」を繰り返すが、これ
は、第２グループ対応の選択信号ＳＥＬ2 と同様であ
る。したがって、下位エンコーダ１４０で発生される選
択信号ＳＥＬ2 をそのまま使用して、上位変換コードＤ
2 として出力するように構成しても、上述した第１の実
施例の場合と同様の機能を有し、同様の効果を得られる
ことはもとより、選択される上位コード数の削減、選択
ゲート１５０におけるオアゲートの削減を図れることか
ら、一層のチップ面積の縮小および消費電力の削減を図
れる利点がある。
【００８８】図５は、本発明に係るＡ／Ｄ変換回路の第
３の実施例を示す回路図である。本第３の実施例が上述
した第２の実施例と異なる点は、下位エンコーダ１４０
の選択ラインをＬＮ143 の１本のみとして選択信号はＳ
ＥＬ2 の一つのみを発生させ、選択信号ＳＥＬ2 をイン
バータ１７０でレベル反転させた信号を選択信号ＳＥＬ
1 に代わる信号として、選択ゲート１５０のアンドゲー
トＡ1 の一方の入力に供給するように構成したことにあ
る。
３の実施例を示す回路図である。本第３の実施例が上述
した第２の実施例と異なる点は、下位エンコーダ１４０
の選択ラインをＬＮ143 の１本のみとして選択信号はＳ
ＥＬ2 の一つのみを発生させ、選択信号ＳＥＬ2 をイン
バータ１７０でレベル反転させた信号を選択信号ＳＥＬ
1 に代わる信号として、選択ゲート１５０のアンドゲー
トＡ1 の一方の入力に供給するように構成したことにあ
る。
【００８９】すなわち、本第３の実施例においては、下
位エンコーダ１４０で上位最小データを生成し、そのデ
ータをインバータ１７０および選択ゲート１５０からな
るいわゆるデマルチプレクサの選択端子に加えることで
上位データの選択を行うように構成し、見かけ上、選択
信号を省略している。
位エンコーダ１４０で上位最小データを生成し、そのデ
ータをインバータ１７０および選択ゲート１５０からな
るいわゆるデマルチプレクサの選択端子に加えることで
上位データの選択を行うように構成し、見かけ上、選択
信号を省略している。
【００９０】本第２の実施例によれば、上記した第２の
実施例と同様の効果を得ることができる。
実施例と同様の効果を得ることができる。
【００９１】なお、上述した第１、第２および第３の実
施例では、４ビット対応のＡ／Ｄ変換回路を例に説明し
たが、さらに多ビット対応のＡ／Ｄ変換回路に本発明が
適用できることはいうまでもない。
施例では、４ビット対応のＡ／Ｄ変換回路を例に説明し
たが、さらに多ビット対応のＡ／Ｄ変換回路に本発明が
適用できることはいうまでもない。
【００９２】また、上述した第１、第２および第３の実
施例では、上位エンコーダ１２０および下位エンコーダ
１４０の入力側に他出力ピンバッファＢU1〜ＢU3および
ＢD1〜ＢD8を配置した構成を示したが、これら他出力ピ
ンバッファＢU1〜ＢU3，ＢD1〜ＢD8は、上位エンコーダ
１２０および下位エンコーダ１４０を確実にドライブす
るために設けられるものであり、いわゆる負荷となる上
位エンコーダ１２０および下位エンコーダ１４０の容量
などによっては設ける必要はない。
施例では、上位エンコーダ１２０および下位エンコーダ
１４０の入力側に他出力ピンバッファＢU1〜ＢU3および
ＢD1〜ＢD8を配置した構成を示したが、これら他出力ピ
ンバッファＢU1〜ＢU3，ＢD1〜ＢD8は、上位エンコーダ
１２０および下位エンコーダ１４０を確実にドライブす
るために設けられるものであり、いわゆる負荷となる上
位エンコーダ１２０および下位エンコーダ１４０の容量
などによっては設ける必要はない。
【００９３】
【発明の効果】以上説明したように、本発明によれば、
従来必要であった反転ゲートおよび禁止ゲートが不要と
なり、変換処理の高速化を図れる。また、反転ゲートお
よび禁止ゲートが不要となることに加えて、抵抗素子列
数の増大を防止できるとともに、選択信号数を削減で
き、選択される上位コード数並びに選択ゲートの入力ゲ
ート数を削減でき、さらに、スイッチングブロック数を
最小限に抑えることができることから、チップ面積の縮
小、消費電力の削減を図れる利点がある。
従来必要であった反転ゲートおよび禁止ゲートが不要と
なり、変換処理の高速化を図れる。また、反転ゲートお
よび禁止ゲートが不要となることに加えて、抵抗素子列
数の増大を防止できるとともに、選択信号数を削減で
き、選択される上位コード数並びに選択ゲートの入力ゲ
ート数を削減でき、さらに、スイッチングブロック数を
最小限に抑えることができることから、チップ面積の縮
小、消費電力の削減を図れる利点がある。
【図１】本発明に係るＡ／Ｄ変換回路の第１の実施例を
示す回路図である。
示す回路図である。
【図２】図１の回路の上位コンパレータの各アンドゲー
トの出力と上位エンコーダの各エンコーダの出力データ
との対応関係を示す図である。
トの出力と上位エンコーダの各エンコーダの出力データ
との対応関係を示す図である。
【図３】図１の回路の下位および上位コンパレータのア
ンドゲートの出力と出力変換コードとの対応関係を示す
図である。
ンドゲートの出力と出力変換コードとの対応関係を示す
図である。
【図４】本発明に係るＡ／Ｄ変換回路の第２の実施例を
示す回路図である。
示す回路図である。
【図５】本発明に係るＡ／Ｄ変換回路の第３の実施例を
示す回路図である。
示す回路図である。
【図６】従来のＡ／Ｄ変換回路の構成例を示す回路図で
ある。
ある。
【図７】図６の回路の上位変換コードパターンを示す図
である。
である。
【図８】図６の回路の下位変換コードパターンを示す図
である。
である。
【図９】Ａ／Ｄ変換回路の量子化レベルの関係を示す図
である。
である。
１００…マトリクス回路 １１１，１１２…上位コンパレータ ＡU1〜ＡU3…上位側アンドゲート １２０…上位エンコーダ ＬＮ121 …第１モード用ライン ＬＮ122 …第２モード用ライン １３１〜１３８…下位コンパレータ ＡD1〜ＡD8…下位側アンドゲート １４０…下位エンコーダ ＬＮ141 …データライン ＬＮ142 ，ＬＮ143 …選択ライン １５０…選択ゲート Ａ1 〜Ａ4 …アンドゲート １６０，１７０…インバータ Ｒ1 〜Ｒ16…基準抵抗素子 ＯＲU1，ＯＲU4…上位側オアゲート ＯＲD1，ＯＲD2…下位側オアゲート ＯＲ1 ，ＯＲ2 …選択用オアゲート
Claims (5)
- 【請求項１】 ２つの基準電位間に直列に接続された複
数個の基準抵抗素子と、 マトリクス状に配列され、かつ、上位変換出力信号によ
って行単位で能動化され、上記基準抵抗素子によって分
圧した各基準電圧と被変換入力信号とを比較し、下位ビ
ットデータおよび冗長ビットデータの有無を検出する複
数のスイッチングブロックと、 上記スイッチングブロックマトリクスの少なくとも最上
行または最下行を除く、各行の中間に位置するスイッチ
ングブロックに供給される基準電圧であって基準電圧群
における互いに隣接する基準電圧が、上位ビットの変換
コードが切り替わる基準電圧点を挟むように設定された
電圧と被変換入力信号とを比較し、この比較結果に応じ
てあらかじめ設定された被変換入力信号電圧が上記変換
コードの切り替わり前後のうち、前の上位変換コードに
対応した電圧範囲内である第１のモードと、後の上位変
換コードに対応した電圧範囲内である第２のモードの２
モードに応じた上位ビットの変換コードの切り替わり前
後の２つの変換コードを得、かつ、上記第１のモードお
よび第２のモードに応じて何れの分割グループでエンコ
ードを行うかを指示するための指示信号を発生する上位
エンコーダと、 上記各スイッチングブロックの列単位の出力を、上記上
位エンコーダによる指示信号に従って第１のモードおよ
び第２のモードに応じた２つのグループに分割し、各分
割グループ毎に下位ビットデータおよび冗長ビットデー
タの有無に応じて所定の下位変換コードを得るととも
に、上記上位エンコーダの２つの上位ビットの変換コー
ドのうちからいずれか一方の変換コードを選択するため
の選択信号を発生する下位エンコーダと、 上記上位エンコーダから出力された２つの上位ビットの
変換コードのうちからいずれか一方の変換コードを、上
記下位エンコーダから出力された選択信号に基づいて選
択的に出力する選択ゲートとを有することを特徴とする
アナログ／ディジタル変換回路。 - 【請求項２】 上記基準抵抗素子は、上記スイッチング
ブロックのマトリクス配列に対応するように、所定の数
ずつ複数行に亘るように折り返して配置され、 マトリクス状に配列されているスイッチングブロック列
が、奇数列と偶数列とで２つのグループに分割され、こ
れら列グループ出力が上記下位エンコーダの２グループ
に対応するように構成され、 上記下位エンコーダは、複数の出力を有し、スイッチン
グブロック列の出力を受けて所定の一の出力のみをアク
ティブとするリングコンパレータと、リングコンパレー
タの各出力と分割グループ並びにリングコンパレータ出
力に応じた２値信号を出力するようにワイヤード接続さ
れた下位コードラインおよび選択ラインとから構成され
ている請求項１記載のアナログ／ディジタル変換回路。 - 【請求項３】 上記下位エンコーダは、２つの分割グル
ープに応じた２つの選択信号を発生するように構成され
ている請求項１または請求項２記載のアナログ／ディジ
タル変換回路。 - 【請求項４】 上記下位エンコーダは、２つの分割グル
ープのうちの一方のグループに応じた１つの選択信号を
発生するように構成されている請求項１または請求項２
記載のアナログ／ディジタル変換回路。 - 【請求項５】 上記上位エンコーダは最小ビットを除く
上位ビットからなる２つの変換コードを得るように構成
され、 所定の選択信号が上位ビットにおける最小ビットの変換
コードとして出力される請求項１、２、３または４記載
のアナログ／ディジタル変換回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05045481A JP3141265B2 (ja) | 1993-03-05 | 1993-03-05 | アナログ／ディジタル変換回路 |
| US08/190,680 US5525987A (en) | 1993-02-01 | 1994-02-02 | Analog to digital converter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP05045481A JP3141265B2 (ja) | 1993-03-05 | 1993-03-05 | アナログ／ディジタル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06260940A JPH06260940A (ja) | 1994-09-16 |
| JP3141265B2 true JP3141265B2 (ja) | 2001-03-05 |
Family
ID=12720597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP05045481A Expired - Fee Related JP3141265B2 (ja) | 1993-02-01 | 1993-03-05 | アナログ／ディジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3141265B2 (ja) |
-
1993
- 1993-03-05 JP JP05045481A patent/JP3141265B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06260940A (ja) | 1994-09-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |