JP2638002B2 - 並列型ａ／ｄ変換器 - Google Patents
並列型ａ／ｄ変換器Info
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Description
【発明の詳細な説明】 産業上の利用分野 本発明はアナログ値をデジタル値に変換する並列型A/
D変換器に関するものである。
D変換器に関するものである。
従来の技術 従来の並列型A/D変換器は第２図に示すように入力信
号１を比較器列４の各比較器の一方の入力端に並列に入
力し、基準電圧２を基準抵抗列３により分圧して各参照
電圧を形成し、各比較器の他方の入力端に夫々順序良く
入力し、夫々の比較器は夫々の参照電圧と入力信号１を
比較増幅して比較結果を出力する。この比較出力は入力
信号１と夫々の比較器の参照電圧の電位差が最も近い比
較器を境界にしてそれより参照電圧の高い比較器は全て
０レベル、低い比較器は全て１レベルの比較出力を発生
する。そこで論理回路列９において臨接する比較器の夫
々の比較出力を入力として一方が正論理、他方が負論理
の論理積をとれば、比較出力が異なる２つの信号を入力
した論理回路の論理出力のみが１になり、残りの論理回
路の論理出力は０となる。そこでこの論理出力をエンコ
ーダ回路７に入力すれば、論理出力が１のときのコード
のみが選択されて２進出力が出力端８に出力され、アナ
ログ・デジタル変換が行われている。
号１を比較器列４の各比較器の一方の入力端に並列に入
力し、基準電圧２を基準抵抗列３により分圧して各参照
電圧を形成し、各比較器の他方の入力端に夫々順序良く
入力し、夫々の比較器は夫々の参照電圧と入力信号１を
比較増幅して比較結果を出力する。この比較出力は入力
信号１と夫々の比較器の参照電圧の電位差が最も近い比
較器を境界にしてそれより参照電圧の高い比較器は全て
０レベル、低い比較器は全て１レベルの比較出力を発生
する。そこで論理回路列９において臨接する比較器の夫
々の比較出力を入力として一方が正論理、他方が負論理
の論理積をとれば、比較出力が異なる２つの信号を入力
した論理回路の論理出力のみが１になり、残りの論理回
路の論理出力は０となる。そこでこの論理出力をエンコ
ーダ回路７に入力すれば、論理出力が１のときのコード
のみが選択されて２進出力が出力端８に出力され、アナ
ログ・デジタル変換が行われている。
発明が解決しようとする問題点 このような並列型A/D変換器は比較器の参照電圧と入
力電圧が極めて近いときにエラーを発生し、A/D変換の
信頼性を著るしく劣化させているという問題があった。
力電圧が極めて近いときにエラーを発生し、A/D変換の
信頼性を著るしく劣化させているという問題があった。
このことを図を用いて説明する。第３図は比較器回路
の入出力特性である。比較器は入力信号が参照電圧より
大きいときに論理レベルが「１」になるような出力電圧
を、入力信号が参照電圧より小さいときに論理レベルが
「０」になるような出力電圧を発生させ、さらに入力信
号が参照電圧近傍にあるときは論理しきい値近傍の電圧
を発生する。またこのときヒステリシス特性や、ノイズ
によるばらつきがあり、論理レベルがあいまいな状態を
取る。第４図は第２図に示した従来の並列型A/D変換器
の一部分だけを切り出した回路図である。論理回路列９
における各論理回路の正転入力をA,反転入力をＢとする
と論理回路出力Ｑは Ｑ＝Ａ・ ……（１） の論理式で表わされる。第５図（Ａ），（Ｂ），（Ｃ）
はこれら論理回路の入出力状態を表わす論理状態図であ
り、i,i−1,i−２は論理回路の番号を表わしている。入
力信号１がｉ番の比較器の参照電圧Vriよりも充分高
く、かつｉ＋１番の比較器の参照電圧Vri+1よりも低い
場合の論理状態は第５図（Ａ）のようになり、ｉ−１番
の論理回路の論理出力のみが「１」になり、他の論理出
力は全て「０」になるので、第２図に示したエンコーダ
回路７により２進化された正常な変換値が得られる。し
かしながら入力信号が参照電圧Vriとほぼ等しくなった
場合は次の２つのエラーが発生する可能性がある。第５
図（Ｂ）はｉ番の比較器からの出力信号は論理しきい値
近傍にあるのでこれをｉ−１番の論理回路は「０」、ｉ
番の論理回路は「１」と見なした場合で、このときは２
個の論理出力が「１」となり、エンコーダ回路７で論理
合成がおこりエラーを発生させる。例えば７番と８番の
論理回路が「１」を発生させたときエンコーダ回路７で
は「0111」と「1000」が各ビットで論理和がとられ「11
11」つまり「15」を出力してしまい、本来の値「７」も
しくは「８」に対し、極めて大きな誤差を発生する。第
５図（Ｃ）は第５図（Ｂ）とは逆に、ｉ番の比較器から
の出力信号をｉ−１番の論理回路は「０」、ｉ番の論理
回路は「１」と見なした場合で、このときは論理出力が
全て「０」になり、大きな誤差となる。
の入出力特性である。比較器は入力信号が参照電圧より
大きいときに論理レベルが「１」になるような出力電圧
を、入力信号が参照電圧より小さいときに論理レベルが
「０」になるような出力電圧を発生させ、さらに入力信
号が参照電圧近傍にあるときは論理しきい値近傍の電圧
を発生する。またこのときヒステリシス特性や、ノイズ
によるばらつきがあり、論理レベルがあいまいな状態を
取る。第４図は第２図に示した従来の並列型A/D変換器
の一部分だけを切り出した回路図である。論理回路列９
における各論理回路の正転入力をA,反転入力をＢとする
と論理回路出力Ｑは Ｑ＝Ａ・ ……（１） の論理式で表わされる。第５図（Ａ），（Ｂ），（Ｃ）
はこれら論理回路の入出力状態を表わす論理状態図であ
り、i,i−1,i−２は論理回路の番号を表わしている。入
力信号１がｉ番の比較器の参照電圧Vriよりも充分高
く、かつｉ＋１番の比較器の参照電圧Vri+1よりも低い
場合の論理状態は第５図（Ａ）のようになり、ｉ−１番
の論理回路の論理出力のみが「１」になり、他の論理出
力は全て「０」になるので、第２図に示したエンコーダ
回路７により２進化された正常な変換値が得られる。し
かしながら入力信号が参照電圧Vriとほぼ等しくなった
場合は次の２つのエラーが発生する可能性がある。第５
図（Ｂ）はｉ番の比較器からの出力信号は論理しきい値
近傍にあるのでこれをｉ−１番の論理回路は「０」、ｉ
番の論理回路は「１」と見なした場合で、このときは２
個の論理出力が「１」となり、エンコーダ回路７で論理
合成がおこりエラーを発生させる。例えば７番と８番の
論理回路が「１」を発生させたときエンコーダ回路７で
は「0111」と「1000」が各ビットで論理和がとられ「11
11」つまり「15」を出力してしまい、本来の値「７」も
しくは「８」に対し、極めて大きな誤差を発生する。第
５図（Ｃ）は第５図（Ｂ）とは逆に、ｉ番の比較器から
の出力信号をｉ−１番の論理回路は「０」、ｉ番の論理
回路は「１」と見なした場合で、このときは論理出力が
全て「０」になり、大きな誤差となる。
このように従来の並列型A/D変換器においては本質的
にエラーを発生するという容認し得ない欠点がある。
にエラーを発生するという容認し得ない欠点がある。
本発明はかかる点に鑑みてなされたもので、エラーが
発生しにくく、信頼性の高い並列型A/D変換器を提供す
ることを目的としている。
発生しにくく、信頼性の高い並列型A/D変換器を提供す
ることを目的としている。
問題点を解決するための手段 本発明は上記問題点を解決するため、単調に増加する
順序に（ｉ）（ｉ≧１）番目の順番が全ての参照電圧に
付与された複数の参照電圧を発生する参照電圧発生手段
と、 前記（ｉ）番目の参照電圧と入力電圧を比較して
（ｉ）番目の比較出力とする複数の比較器から成る比較
器列と、前記比較器列における隣接する奇数番目（2n−
1,2n＋１）（ｎ≧１）の比較出力間を入力して隣接する
奇数番の参照電圧に挟まれた電圧範囲で論理出力がアク
ティブになる奇数の番号が付与された奇数論理回路列
と、同様に隣接する偶数番目の比較出力間を入力して隣
接する偶数番（2n,2n＋２）の参照電圧に挟まれた電圧
範囲で論理出力がアクティブになる偶数の番号が付与さ
れた偶数論理回路列とから成る第１の論理回路列と、前
記奇数論理回路列と前記偶数論理回路列から隣接する番
号の奇数の番号（2n−１）が付与された論理回路の出力
と偶数の番号（2n）が付与された論理回路の出力を入力
として（0,1）又は（1,0）の相異なる特定の論理状態の
ときにアクティブになる複数の論理回路から成る第２の
論理回路列と、前記第２の論理回路列からの出力をエン
コードしてA/D変換値を発生するエンコーダとを備えた
並列型A/D変換器である。
順序に（ｉ）（ｉ≧１）番目の順番が全ての参照電圧に
付与された複数の参照電圧を発生する参照電圧発生手段
と、 前記（ｉ）番目の参照電圧と入力電圧を比較して
（ｉ）番目の比較出力とする複数の比較器から成る比較
器列と、前記比較器列における隣接する奇数番目（2n−
1,2n＋１）（ｎ≧１）の比較出力間を入力して隣接する
奇数番の参照電圧に挟まれた電圧範囲で論理出力がアク
ティブになる奇数の番号が付与された奇数論理回路列
と、同様に隣接する偶数番目の比較出力間を入力して隣
接する偶数番（2n,2n＋２）の参照電圧に挟まれた電圧
範囲で論理出力がアクティブになる偶数の番号が付与さ
れた偶数論理回路列とから成る第１の論理回路列と、前
記奇数論理回路列と前記偶数論理回路列から隣接する番
号の奇数の番号（2n−１）が付与された論理回路の出力
と偶数の番号（2n）が付与された論理回路の出力を入力
として（0,1）又は（1,0）の相異なる特定の論理状態の
ときにアクティブになる複数の論理回路から成る第２の
論理回路列と、前記第２の論理回路列からの出力をエン
コードしてA/D変換値を発生するエンコーダとを備えた
並列型A/D変換器である。
作 用 （ｉ）番目の比較器と（ｉ＋２）番目の比較器の各々
の比較出力を入力とする第１の論理回路列により、エラ
ー状態でも１つ以上の第１の論理回路列の論理出力が連
続して「１」を発生する。さらにエラー発生は入力信号
が参照電圧近傍にある場合だけなので、この参照電圧を
Vjとすれば変換値を（ｊ）もしくは（ｊ−１）としても
誤差にはならない。このような性質を利用して、この第
１の論理回路列の出力を入力とする第２の論理列の論理
を適切に構成することでエラーのない並列型A/D変換器
を実現できる。
の比較出力を入力とする第１の論理回路列により、エラ
ー状態でも１つ以上の第１の論理回路列の論理出力が連
続して「１」を発生する。さらにエラー発生は入力信号
が参照電圧近傍にある場合だけなので、この参照電圧を
Vjとすれば変換値を（ｊ）もしくは（ｊ−１）としても
誤差にはならない。このような性質を利用して、この第
１の論理回路列の出力を入力とする第２の論理列の論理
を適切に構成することでエラーのない並列型A/D変換器
を実現できる。
実施例 第１図は本発明の一実施例である並列型A/D変換器の
回路図である。第１図において、５は第１の論理回路列
であり（ｉ）番の論理回路は（ｉ）番の比較器の比較出
力と（ｉ＋２）番の比較器の反転比較出力を入力とする
論理和回路である。また６は第２の論理回路列であり、
（ｉ）番の第１論理回路の出力をyi,（ｉ）番の第２論
理回路の出力をZiとすれば Zi＝yi・▲▼ ……（２） の論理式を満足するような論理回路になっている。
回路図である。第１図において、５は第１の論理回路列
であり（ｉ）番の論理回路は（ｉ）番の比較器の比較出
力と（ｉ＋２）番の比較器の反転比較出力を入力とする
論理和回路である。また６は第２の論理回路列であり、
（ｉ）番の第１論理回路の出力をyi,（ｉ）番の第２論
理回路の出力をZiとすれば Zi＝yi・▲▼ ……（２） の論理式を満足するような論理回路になっている。
次に動作を説明する。第１の論理回路列５のｉ番目の
論理回路はｉ番の比較器と（ｉ＋２）番の比較器の比較
出力を入力とする。ｉ番の比較器の参照電圧をVriとす
ると、第１の論理回路列５のｉ番目の論理回路出力yiが
「１」になるのは入力電圧Vinが次式の場合である。
論理回路はｉ番の比較器と（ｉ＋２）番の比較器の比較
出力を入力とする。ｉ番の比較器の参照電圧をVriとす
ると、第１の論理回路列５のｉ番目の論理回路出力yiが
「１」になるのは入力電圧Vinが次式の場合である。
yi＝「１」:VriVin＜Vr(i+2) ……（３） 同様に yi-1＝「１」:Vr(i-1)Vin＜Vr(i+1) ……（４） であるから Zi＝yi・yi-1＝「１」:VriVin＜Vr(i+1) ……（５） が得られ、A/D変換値が求められる。つまり第１の論理
回路列においては臨接する２つの論理回路の出力が2LSB
（最小ビット単位）にわたって「１」となるので、第２
の論理回路列でこれら第１の論理回路列の臨接する出力
の論理積をとれば入力電圧範囲を最小ビット単位で特定
することができA/D変換値が得られる。この様子を第６
図に示す。
回路列においては臨接する２つの論理回路の出力が2LSB
（最小ビット単位）にわたって「１」となるので、第２
の論理回路列でこれら第１の論理回路列の臨接する出力
の論理積をとれば入力電圧範囲を最小ビット単位で特定
することができA/D変換値が得られる。この様子を第６
図に示す。
第１の論理回路列においては必ず偶数番の論理回路と
奇数番の論理回路が同時に「１」を出すので第１の論理
回路列の論理出力ｙを偶数と奇数に分けて示している。
Ｚは第２の論理回路列の出力である。第６図（Ａ）は入
力信号が５から６の間にある場合で、このときは第１の
論理回路列の４番と５番の論理出力が同時に１になって
おり、第（５）式の論理演算で第２の論理回路列の出力
Z5が「１」になり、これをエンコーダ回路を用いて２進
数に変換してA/D変換値が得られる。第６図（Ｂ）は入
力信号が４から５の間にある場合で、第１の論理回路列
の３番と４番の論理出力が同時に１になっており、第２
の論理回路列の出力Z4が「１」になり、正常な変換が行
われる。
奇数番の論理回路が同時に「１」を出すので第１の論理
回路列の論理出力ｙを偶数と奇数に分けて示している。
Ｚは第２の論理回路列の出力である。第６図（Ａ）は入
力信号が５から６の間にある場合で、このときは第１の
論理回路列の４番と５番の論理出力が同時に１になって
おり、第（５）式の論理演算で第２の論理回路列の出力
Z5が「１」になり、これをエンコーダ回路を用いて２進
数に変換してA/D変換値が得られる。第６図（Ｂ）は入
力信号が４から５の間にある場合で、第１の論理回路列
の３番と４番の論理出力が同時に１になっており、第２
の論理回路列の出力Z4が「１」になり、正常な変換が行
われる。
以上のように、第２の論理回路列を第（５）式を満足
するように構成すれば並列型A/D変換器が実現できる
が、本実施例においてはさらに第２の論理回路列６を第
（２）式を満足するように構成することで従来のA/D変
換器の問題点を解決している。
するように構成すれば並列型A/D変換器が実現できる
が、本実施例においてはさらに第２の論理回路列６を第
（２）式を満足するように構成することで従来のA/D変
換器の問題点を解決している。
第７図はエラー発生時の第１の論理回路列の出力ｙ及
び第２の論理回路列の出力Ｚの論理状態を示している。
エラーは第７図の（Ａ）〜（Ｄ）の４つのタイプに分類
できる。（Ａ）は入力電圧が５番の比較器の参照電圧近
傍にあり、第１の論理回路列の３番と５番が同時に
「１」を出力したときであり、（Ｂ）は同様に同時に
「０」を出力したときである。これらのとき第１の論理
回路列の４番の出力は安定な「１」である。次に（Ｃ）
は入力電圧が６番の比較器の参照電圧近傍にあり第１の
論理回路列の４番と６番が同時に「１」を出力したとき
であり、（Ｄ）は同様に同時に「０」を出力したときで
ある。これらのとき第１の論理回路列の５番の出力は安
定な「１」である。以上エラーモードは基本的に２つで
あり、この状態を偶数および奇数に対して適用すれば、
全てのエラー状態を想定したことになる。
び第２の論理回路列の出力Ｚの論理状態を示している。
エラーは第７図の（Ａ）〜（Ｄ）の４つのタイプに分類
できる。（Ａ）は入力電圧が５番の比較器の参照電圧近
傍にあり、第１の論理回路列の３番と５番が同時に
「１」を出力したときであり、（Ｂ）は同様に同時に
「０」を出力したときである。これらのとき第１の論理
回路列の４番の出力は安定な「１」である。次に（Ｃ）
は入力電圧が６番の比較器の参照電圧近傍にあり第１の
論理回路列の４番と６番が同時に「１」を出力したとき
であり、（Ｄ）は同様に同時に「０」を出力したときで
ある。これらのとき第１の論理回路列の５番の出力は安
定な「１」である。以上エラーモードは基本的に２つで
あり、この状態を偶数および奇数に対して適用すれば、
全てのエラー状態を想定したことになる。
第７図において第２の論理回路列の出力Ｚは論理を第
（２）式を満たすように構成したときの論理状態であ
る。（Ａ）〜（Ｄ）のいづれの場合も正常値が出力され
る。
（２）式を満たすように構成したときの論理状態であ
る。（Ａ）〜（Ｄ）のいづれの場合も正常値が出力され
る。
この論理回路が有効な理由を第８図を用いて説明す
る。
る。
第８図は（Ａ）に第６図（Ａ），（Ｂ）に対応する正
常変換時の論理状態を（Ｂ）に第７図（Ａ），（Ｃ）に
示したエラー状態、（Ｃ）に第７図（Ｂ），（Ｄ）に示
したエラー状態を示す。yiは第１の論理回路列のｉ番目
の論理出力、Ziは第２の論理回路列のｉ番目の論理出力
を示している。第（２）式より Zi＝yi・▲▼ ……（２） であることから、Ziが「１」になるためには、yi＝
「１」,yi+1＝「０」でなければならないが、第７図
（Ａ），（Ｂ），（Ｃ）のいづれの場合もZiが「１」に
なるZiが存在し、しかも唯一である。この理由は第１の
論理回路列が正常変換状態、エラー状態においても第１
の論理回路列の出力ｙにおいていづれかの番号の論理回
路は１つ以上「１」を発生し、しかも連続した番号で
「１」を発生するからである。この点が本発明の重要な
点で従来の並列型A/D変換器では第５図（Ｂ），（Ｃ）
のようにデーターの二重発生が生じたり、変換値の消失
が発生していた欠点を除去している。なお第２の論理回
路列６の論理構成を第（２）式で与えたような構成にし
ているが、第８図からわかるように Zi＝yi-1・▲▼ ……（６） の論理式を用いても良い。またエンコーダ回路７は実施
例においてバイナリーコードを用いているが、他のコー
ド、例えばグレイコードであっても良いことは言うまで
もない。
常変換時の論理状態を（Ｂ）に第７図（Ａ），（Ｃ）に
示したエラー状態、（Ｃ）に第７図（Ｂ），（Ｄ）に示
したエラー状態を示す。yiは第１の論理回路列のｉ番目
の論理出力、Ziは第２の論理回路列のｉ番目の論理出力
を示している。第（２）式より Zi＝yi・▲▼ ……（２） であることから、Ziが「１」になるためには、yi＝
「１」,yi+1＝「０」でなければならないが、第７図
（Ａ），（Ｂ），（Ｃ）のいづれの場合もZiが「１」に
なるZiが存在し、しかも唯一である。この理由は第１の
論理回路列が正常変換状態、エラー状態においても第１
の論理回路列の出力ｙにおいていづれかの番号の論理回
路は１つ以上「１」を発生し、しかも連続した番号で
「１」を発生するからである。この点が本発明の重要な
点で従来の並列型A/D変換器では第５図（Ｂ），（Ｃ）
のようにデーターの二重発生が生じたり、変換値の消失
が発生していた欠点を除去している。なお第２の論理回
路列６の論理構成を第（２）式で与えたような構成にし
ているが、第８図からわかるように Zi＝yi-1・▲▼ ……（６） の論理式を用いても良い。またエンコーダ回路７は実施
例においてバイナリーコードを用いているが、他のコー
ド、例えばグレイコードであっても良いことは言うまで
もない。
発明の効果 以上説明したように本発明は、（ｉ）番目の比較器と
（ｉ＋２）番目の比較器の各々の比較出力を入力とする
第１の論理回路列によりエラー状態でも１つ以上の第１
の論理回路列の論理出力が連続して「１」を発生し、こ
の論理出力を入力とする第２の論理回路列でこの論理入
力の性質に応じた適切な論理処理を行うので従来の並列
型A/D変換器が本質的に発生していたエラーを除去し、
殆んどエラー発生のない並列型A/D変換器を提供するこ
とができるため、並列型A/D変換器の変換信頼性の向上
にとって極めて有用である。
（ｉ＋２）番目の比較器の各々の比較出力を入力とする
第１の論理回路列によりエラー状態でも１つ以上の第１
の論理回路列の論理出力が連続して「１」を発生し、こ
の論理出力を入力とする第２の論理回路列でこの論理入
力の性質に応じた適切な論理処理を行うので従来の並列
型A/D変換器が本質的に発生していたエラーを除去し、
殆んどエラー発生のない並列型A/D変換器を提供するこ
とができるため、並列型A/D変換器の変換信頼性の向上
にとって極めて有用である。
第１図は本発明の一実施例における並列型A/D変換器の
論理回路図、第２図は従来の並列型A/D変換器の論理回
路図、第３図は比較器回路の入出力特性を示す特性図、
第４図は従来の並列型A/D変換器の一部を示す論理回路
図、第５図は論理回路列の論理状態を示す論理状態図、
第６図は本発明の一実施例におけるエラー発生がないと
きの第１及び第２の論理回路列の論理状態を示す論理状
態図、第７図は本発明の一実施例における第１の論理回
路列にエラーが発生したときの第１及び第２の論理回路
列の論理状態を示す論理状態図、第８図は本発明の一実
施例における第１及び第２の論理回路列の論理状態を示
す論理状態図である。 １……入力信号、２……基準電圧、３……基準抵抗列、
４……比較器列、５……第１の論理回路列、６……第２
の論理回路列、７……エンコーダ回路、８……出力端。
論理回路図、第２図は従来の並列型A/D変換器の論理回
路図、第３図は比較器回路の入出力特性を示す特性図、
第４図は従来の並列型A/D変換器の一部を示す論理回路
図、第５図は論理回路列の論理状態を示す論理状態図、
第６図は本発明の一実施例におけるエラー発生がないと
きの第１及び第２の論理回路列の論理状態を示す論理状
態図、第７図は本発明の一実施例における第１の論理回
路列にエラーが発生したときの第１及び第２の論理回路
列の論理状態を示す論理状態図、第８図は本発明の一実
施例における第１及び第２の論理回路列の論理状態を示
す論理状態図である。 １……入力信号、２……基準電圧、３……基準抵抗列、
４……比較器列、５……第１の論理回路列、６……第２
の論理回路列、７……エンコーダ回路、８……出力端。
Claims (1)
- 【請求項１】単調に増加する順序に（ｉ）（ｉ≧１）番
目の順番が全ての参照電圧に付与された複数の参照電圧
を発生する参照電圧発生手段と、 前記（ｉ）番目の参照電圧と入力電圧を比較して（ｉ）
番目の比較出力とする複数の比較器から成る比較器列
と、 前記比較器列における隣接する奇数番目（2n−1,2n＋
１）（ｎ≧１）の比較出力間を入力して隣接する奇数番
の参照電圧に挟まれた電圧範囲で論理出力がアクティブ
になる奇数の番号が付与された奇数論理回路列と、同様
に隣接する偶数番目の比較出力間を入力して隣接する偶
数番（2n,2n＋２）の参照電圧に挟まれた電圧範囲で論
理出力がアクティブになる偶数の番号が付与された偶数
論理回路列とから成る第１の論理回路列と、 前記奇数論理回路列と前記偶数論理回路列から隣接する
番号の奇数の番号（2n−１）が付与された論理回路の出
力と偶数の番号（2n）が付与された論理回路の出力を入
力として（0,1）又は（1,0）の相異なる特定の論理状態
のときにアクティブになる複数の論理回路から成る第２
の論理回路列と、 前記第２の論理回路列からの出力をエンコードしてA/D
変換値を発生するエンコーダと を備えた並列型A/D変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278617A JP2638002B2 (ja) | 1987-11-04 | 1987-11-04 | 並列型ａ／ｄ変換器 |
| US07/187,642 US4963874A (en) | 1987-04-28 | 1988-04-28 | Parallel type A/D converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278617A JP2638002B2 (ja) | 1987-11-04 | 1987-11-04 | 並列型ａ／ｄ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01120128A JPH01120128A (ja) | 1989-05-12 |
| JP2638002B2 true JP2638002B2 (ja) | 1997-08-06 |
Family
ID=17599775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62278617A Expired - Lifetime JP2638002B2 (ja) | 1987-04-28 | 1987-11-04 | 並列型ａ／ｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2638002B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1987
- 1987-11-04 JP JP62278617A patent/JP2638002B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01120128A (ja) | 1989-05-12 |
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