JP2791519B2 - ２進データ発生回路およびａ／ｄ変換器 - Google Patents
２進データ発生回路およびａ／ｄ変換器Info
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- Analogue/Digital Conversion (AREA)
Description
【０００１】
【産業上の利用分野】この発明は、一般に２進データ発
生回路およびＡ／Ｄ変換器に関し、特に、ノイズにより
影響されにくい２進データ発生回路およびＡ／Ｄ変換器
に関する。
生回路およびＡ／Ｄ変換器に関し、特に、ノイズにより
影響されにくい２進データ発生回路およびＡ／Ｄ変換器
に関する。
【０００２】
【従来の技術】従来から、アナログ信号をデジタル信号
に変換する変換器（以下「Ａ／Ｄ変換器」という）は、
アナログ信号にデジタル信号処理を施すために広く用い
られている。たとえば、映像信号処理の分野では、高速
のデジタル信号処理が必要となるので、Ａ／Ｄ変換器に
おいても高速の変換が要求される。
に変換する変換器（以下「Ａ／Ｄ変換器」という）は、
アナログ信号にデジタル信号処理を施すために広く用い
られている。たとえば、映像信号処理の分野では、高速
のデジタル信号処理が必要となるので、Ａ／Ｄ変換器に
おいても高速の変換が要求される。
【０００３】高速変換に適したＡ／Ｄ変換器として、従
来から並列型Ａ／Ｄ変換器および直並列型Ａ／Ｄ変換器
が知られる。これらのＡ／Ｄ変換器は、たくさんの比較
器を用いており、一般にＡ／Ｄ変換器の電力消費は、そ
の中に用いられている比較器の数によりほぼ決まる。並
列型および直並列型のいずれのＡ／Ｄ変換器において
も、アナログ入力信号が複数の比較器の入力に並列に与
えられる。これに加えて、直並列型Ａ／Ｄ変換器では、
アナログ信号からデジタル信号への変換が、時間軸上で
直列に行なわれる。
来から並列型Ａ／Ｄ変換器および直並列型Ａ／Ｄ変換器
が知られる。これらのＡ／Ｄ変換器は、たくさんの比較
器を用いており、一般にＡ／Ｄ変換器の電力消費は、そ
の中に用いられている比較器の数によりほぼ決まる。並
列型および直並列型のいずれのＡ／Ｄ変換器において
も、アナログ入力信号が複数の比較器の入力に並列に与
えられる。これに加えて、直並列型Ａ／Ｄ変換器では、
アナログ信号からデジタル信号への変換が、時間軸上で
直列に行なわれる。
【０００４】並列型Ａ／Ｄ変換器は、高速で動作できる
が、直並列型Ａ／Ｄ変換器よりもより多くの比較器を必
要とするので、電力消費が大きく、したがって、産業用
または業務用電子機器、たとえばオシロスコープなどに
よく使用される。一方、直並列型Ａ／Ｄ変換器は、並列
型変換器ほど高速で動作できないが、少ない電力消費を
有し、かつ半導体基板上のより少ない占有領域内に形成
できる−すなわち、集積化に適している−ので、民生用
電子機器によく使用される。この発明は、並列型Ａ／Ｄ
変換器および直並列型Ａ／Ｄ変換器の双方に適用可能で
あることが指摘される。
が、直並列型Ａ／Ｄ変換器よりもより多くの比較器を必
要とするので、電力消費が大きく、したがって、産業用
または業務用電子機器、たとえばオシロスコープなどに
よく使用される。一方、直並列型Ａ／Ｄ変換器は、並列
型変換器ほど高速で動作できないが、少ない電力消費を
有し、かつ半導体基板上のより少ない占有領域内に形成
できる−すなわち、集積化に適している−ので、民生用
電子機器によく使用される。この発明は、並列型Ａ／Ｄ
変換器および直並列型Ａ／Ｄ変換器の双方に適用可能で
あることが指摘される。
【０００５】図１４は、映像信号処理のための一般的な
構成を示すブロック図である。図１４を参照して、図示
されていない被写体はビデオカメラ９１により撮影され
る。ビデオカメラ９１から出力される映像信号は、アナ
ログ信号であるので、Ａ／Ｄ変換器９２によりデジタル
映像信号に変換される。デジタル映像信号はデジタル映
像信号処理回路９３に与えられ、そこで所望のデジタル
信号処理が行なわれる。処理されたデータは、Ｄ／Ａ変
換器９４に与えられ、そこでアナログ信号に変換され
る。Ｄ／Ａ変換器９４から出力される処理されたアナロ
グ信号は、表示装置９５に与えられ、そこに設けられた
画面（図示せず）上に処理された映像が表示される。前
述の並列型または直並列型Ａ／Ｄ変換器は、図１４に示
したＡ／Ｄ変換器９２に適用されることが指摘される。
構成を示すブロック図である。図１４を参照して、図示
されていない被写体はビデオカメラ９１により撮影され
る。ビデオカメラ９１から出力される映像信号は、アナ
ログ信号であるので、Ａ／Ｄ変換器９２によりデジタル
映像信号に変換される。デジタル映像信号はデジタル映
像信号処理回路９３に与えられ、そこで所望のデジタル
信号処理が行なわれる。処理されたデータは、Ｄ／Ａ変
換器９４に与えられ、そこでアナログ信号に変換され
る。Ｄ／Ａ変換器９４から出力される処理されたアナロ
グ信号は、表示装置９５に与えられ、そこに設けられた
画面（図示せず）上に処理された映像が表示される。前
述の並列型または直並列型Ａ／Ｄ変換器は、図１４に示
したＡ／Ｄ変換器９２に適用されることが指摘される。
【０００６】図１５は、従来の並列型Ａ／Ｄ変換器の回
路ブロック図である。図１５に示したＡ／Ｄ変換器は、
ＡＮＤＲＥＷ Ｇ．Ｆ．ＤＩＮＧＷＡＬＬによる“Mono
lithic Expandable 6 Bit 20 MHz CMOS/SOS A/D Conver
ter ”と題された論文（ IEEE JOURNAL OF SOLID-STATE
CIRCUITS, VOL.SC-14，NO.6, pp.926-931，Dec.1979)
に見られる。なお、説明を簡単にするため、図１５で
は、３ビットのデジタルデータを出力するＡ／Ｄ変換器
が示されている。
路ブロック図である。図１５に示したＡ／Ｄ変換器は、
ＡＮＤＲＥＷ Ｇ．Ｆ．ＤＩＮＧＷＡＬＬによる“Mono
lithic Expandable 6 Bit 20 MHz CMOS/SOS A/D Conver
ter ”と題された論文（ IEEE JOURNAL OF SOLID-STATE
CIRCUITS, VOL.SC-14，NO.6, pp.926-931，Dec.1979)
に見られる。なお、説明を簡単にするため、図１５で
は、３ビットのデジタルデータを出力するＡ／Ｄ変換器
が示されている。
【０００７】図１５を参照して、Ａ／Ｄ変換器は、外部
的に与えられる基準電位Ｖｒｅ１とＶｒｅ２との間に直
列に接続された抵抗６０ないし６７を備えたラダー抵抗
回路１と、７つの比較器Ｃ０ないしＣ６を備えた比較器
回路４と、８つのＡＮＤゲートＡ０ないしＡ７を備えた
プリエンコーダ２と、プリエンコーダ２の出力に接続さ
れたエンコーダ３とを含む。ラダー抵抗回路１は、各々
が同じ抵抗値を有する抵抗６０ないし６７を備えている
ので、それらの抵抗分割により決定される７つの基準電
圧Ｖ０ないしＶ６を発生する。７つの基準電圧Ｖ０ない
しＶ６は、比較器回路４内に設けられている比較器Ｃ０
ないしＣ６にそれぞれ与えられる。
的に与えられる基準電位Ｖｒｅ１とＶｒｅ２との間に直
列に接続された抵抗６０ないし６７を備えたラダー抵抗
回路１と、７つの比較器Ｃ０ないしＣ６を備えた比較器
回路４と、８つのＡＮＤゲートＡ０ないしＡ７を備えた
プリエンコーダ２と、プリエンコーダ２の出力に接続さ
れたエンコーダ３とを含む。ラダー抵抗回路１は、各々
が同じ抵抗値を有する抵抗６０ないし６７を備えている
ので、それらの抵抗分割により決定される７つの基準電
圧Ｖ０ないしＶ６を発生する。７つの基準電圧Ｖ０ない
しＶ６は、比較器回路４内に設けられている比較器Ｃ０
ないしＣ６にそれぞれ与えられる。
【０００８】比較器回路４内に設けられた各比較器Ｃ０
ないしＣ６は、アナログ入力信号と対応する１つの基準
電圧とを比較し、比較結果を示す７ビットのデータ
（「サーモメータコード」と呼ばれる）を出力する。サ
ーモメータコードは、プリエンコーダ２内に設けられた
各隣接する２つのＡＮＤゲートに与えられる。
ないしＣ６は、アナログ入力信号と対応する１つの基準
電圧とを比較し、比較結果を示す７ビットのデータ
（「サーモメータコード」と呼ばれる）を出力する。サ
ーモメータコードは、プリエンコーダ２内に設けられた
各隣接する２つのＡＮＤゲートに与えられる。
【０００９】プリエンコーダ２内の各ＡＮＤゲートＡ０
ないしＡ７は、２つの入力を有し、一方の入力、すなわ
ち反転入力にインバータが接続されている。たとえば、
ｊ番目のＡＮＤゲートＡｊは、反転入力がｊ−１番目の
比較器Ｃｊ−１の出力に接続され、非反転入力がｊ番目
の比較器Ｃｊの出力に接続される。ＡＮＤゲートＡ０の
反転入力は接地され、ＡＮＤゲートＡ７の非反転入力が
電源電位Ｖｃｃに接続される。ＡＮＤゲートＡ０ないし
Ａ７から出力される出力信号Ｊ０ないしＪ７は、エンコ
ーダ３に与えられ、そこで対応する２進データＢ０ない
しＢ２に変換される。
ないしＡ７は、２つの入力を有し、一方の入力、すなわ
ち反転入力にインバータが接続されている。たとえば、
ｊ番目のＡＮＤゲートＡｊは、反転入力がｊ−１番目の
比較器Ｃｊ−１の出力に接続され、非反転入力がｊ番目
の比較器Ｃｊの出力に接続される。ＡＮＤゲートＡ０の
反転入力は接地され、ＡＮＤゲートＡ７の非反転入力が
電源電位Ｖｃｃに接続される。ＡＮＤゲートＡ０ないし
Ａ７から出力される出力信号Ｊ０ないしＪ７は、エンコ
ーダ３に与えられ、そこで対応する２進データＢ０ない
しＢ２に変換される。
【００１０】図１６は、図１５に示したエンコーダ３の
回路図である。図１６に示されるように、エンコーダ３
は擬似ＮＭＯＳ型のリードオンリーメモリ（以下「ＲＯ
Ｍ」という）により実現され、ストレートバイナリコー
ドを発生する。このエンコーダ３は、プリエンコーダ２
から与えられる入力信号Ｊ０ないしＪ６に応答して選択
的にオンされるＮＭＯＳトランジスタと、バイアス電圧
ＶB1の印加によりオンされるＰＭＯＳトランジスタとを
含む。正常な動作において、入力信号Ｊ０ないしＪ７の
うちの１つが高レベル（データ「１」）であるので、高
レベルの入力信号が与えられるＮＭＯＳトランジスタだ
けがオンする。したがって、入力信号Ｊ０ないしＪ７に
対応する２進データＢ０ないしＢ２が出力される。入力
信号Ｊ０ないしＪ７と２進出力データＢ０ないしＢ２と
の関係が、次の表１に示されている。
回路図である。図１６に示されるように、エンコーダ３
は擬似ＮＭＯＳ型のリードオンリーメモリ（以下「ＲＯ
Ｍ」という）により実現され、ストレートバイナリコー
ドを発生する。このエンコーダ３は、プリエンコーダ２
から与えられる入力信号Ｊ０ないしＪ６に応答して選択
的にオンされるＮＭＯＳトランジスタと、バイアス電圧
ＶB1の印加によりオンされるＰＭＯＳトランジスタとを
含む。正常な動作において、入力信号Ｊ０ないしＪ７の
うちの１つが高レベル（データ「１」）であるので、高
レベルの入力信号が与えられるＮＭＯＳトランジスタだ
けがオンする。したがって、入力信号Ｊ０ないしＪ７に
対応する２進データＢ０ないしＢ２が出力される。入力
信号Ｊ０ないしＪ７と２進出力データＢ０ないしＢ２と
の関係が、次の表１に示されている。
【００１１】
【表１】
【００１２】図１６に示したエンコーダ３は擬似ＮＭＯ
Ｓ型であるので、エンコーダ３内のＰＭＯＳトランジス
タの電流駆動能力または負荷駆動能力（相互コンダクタ
ンスｇｍに相当する）は、ＮＭＯＳトランジスタよりも
小さいことが指摘される。したがって、高レベルの入力
信号が与えられたトランジスタのみがオンすることによ
り、ビット線ＢＬ０ないしＢＬ２の電位が選択的に低く
なる。その結果、２進出力データＢ０ないしＢ２がビッ
ト線ＢＬ０ないしＢＬ２を介して得られる。
Ｓ型であるので、エンコーダ３内のＰＭＯＳトランジス
タの電流駆動能力または負荷駆動能力（相互コンダクタ
ンスｇｍに相当する）は、ＮＭＯＳトランジスタよりも
小さいことが指摘される。したがって、高レベルの入力
信号が与えられたトランジスタのみがオンすることによ
り、ビット線ＢＬ０ないしＢＬ２の電位が選択的に低く
なる。その結果、２進出力データＢ０ないしＢ２がビッ
ト線ＢＬ０ないしＢＬ２を介して得られる。
【００１３】したがって、正常動作において、入力信号
Ｊ０ないしＪ７のいずれか１つのみが高レベル（すなわ
ちデータ「１」）であるとき、表１に示した２進出力デ
ータＢ０ないしＢ２がエンコーダ３から出力される。表
１を参照して、たとえば入力信号Ｊ３のみが高レベルで
あるとき、図１６に示したエンコーダ３は、出力データ
（Ｂ２，Ｂ１，Ｂ０）として（０，１，１）を出力す
る。
Ｊ０ないしＪ７のいずれか１つのみが高レベル（すなわ
ちデータ「１」）であるとき、表１に示した２進出力デ
ータＢ０ないしＢ２がエンコーダ３から出力される。表
１を参照して、たとえば入力信号Ｊ３のみが高レベルで
あるとき、図１６に示したエンコーダ３は、出力データ
（Ｂ２，Ｂ１，Ｂ０）として（０，１，１）を出力す
る。
【００１４】次に、図１５に示したＡ／Ｄ変換器５ａの
全体の動作について説明する。予め定められた基準電圧
Ｖｒｅ１およびＶｒｅ２がラダー抵抗回路１に与えられ
る。基準電圧Ｖｒｅ１およびＶｒｅ２は、たとえばこの
Ａ／Ｄ変換器５ａが図１４に示したＡ／Ｄ変換器９２と
して用いられる場合では、入力される映像信号の変化し
得る最大および最小の電位により決定される。ラダー抵
抗回路１は、８つの抵抗６０ないし６７により、電圧差
Ｖｒｅ１−Ｖｒｅ２を分割し、７つの参照電圧Ｖ０ない
しＶ６を発生する。７つの参照電圧は、比較器回路４内
の比較器Ｃ０ないしＣ６にそれぞれ与えられる。各比較
器Ｃ０ないしＣ６は、与えられた参照電圧とアナログ入
力信号の電圧とを比較し、アナログ信号電圧が参照電圧
よりも大きいとき、データ「１」を出力する。他方、ア
ナログ信号電圧が参照電圧よりも小さいとき、データ
「０」が出力される。
全体の動作について説明する。予め定められた基準電圧
Ｖｒｅ１およびＶｒｅ２がラダー抵抗回路１に与えられ
る。基準電圧Ｖｒｅ１およびＶｒｅ２は、たとえばこの
Ａ／Ｄ変換器５ａが図１４に示したＡ／Ｄ変換器９２と
して用いられる場合では、入力される映像信号の変化し
得る最大および最小の電位により決定される。ラダー抵
抗回路１は、８つの抵抗６０ないし６７により、電圧差
Ｖｒｅ１−Ｖｒｅ２を分割し、７つの参照電圧Ｖ０ない
しＶ６を発生する。７つの参照電圧は、比較器回路４内
の比較器Ｃ０ないしＣ６にそれぞれ与えられる。各比較
器Ｃ０ないしＣ６は、与えられた参照電圧とアナログ入
力信号の電圧とを比較し、アナログ信号電圧が参照電圧
よりも大きいとき、データ「１」を出力する。他方、ア
ナログ信号電圧が参照電圧よりも小さいとき、データ
「０」が出力される。
【００１５】図１７は、図１５に示したエンコーダ３の
動作を説明するための信号遷移図である。図１７を参照
して、たとえばアナログ入力信号Ｓｉの電位Ｖｉｎが電
圧Ｖ３とＶ４との間に存在するとき、比較器Ｃ０ないし
Ｃ３はデータ「１」を出力する。他方、比較器Ｃ４ない
しＣ６は、データ「０」をそれぞれ出力する。したがっ
て、図１５に示した比較器回路４は、図１７に示したサ
ーモメータコードＴＣ１を出力することになる。
動作を説明するための信号遷移図である。図１７を参照
して、たとえばアナログ入力信号Ｓｉの電位Ｖｉｎが電
圧Ｖ３とＶ４との間に存在するとき、比較器Ｃ０ないし
Ｃ３はデータ「１」を出力する。他方、比較器Ｃ４ない
しＣ６は、データ「０」をそれぞれ出力する。したがっ
て、図１５に示した比較器回路４は、図１７に示したサ
ーモメータコードＴＣ１を出力することになる。
【００１６】プリエンコーダ２内のＡＮＤゲートＡ０な
いしＡ７のうちの各隣接する２つのゲートは、サーモメ
ータコードＴＣ１内の対応する１つのデータをそれぞれ
受ける。ＡＮＤゲートＡ０ないしＡ７のうち、データ
「０」および「１」を受けるＡＮＤゲートＡ４のみがデ
ータ「１」を出力する。他のＡＮＤゲートＡ０ないしＡ
３およびＡ５ないしＡ７は、データ「０」を出力する。
したがって、プリエンコーダ２から信号Ｊ４のみが
「１」である出力信号Ｊ０ないしＪ７が出力される。エ
ンコーダ３は、したがって、既に説明した表１に基づい
て、２進出力データ（Ｂ２，Ｂ１，Ｂ０）＝（１，０，
０）を出力する。
いしＡ７のうちの各隣接する２つのゲートは、サーモメ
ータコードＴＣ１内の対応する１つのデータをそれぞれ
受ける。ＡＮＤゲートＡ０ないしＡ７のうち、データ
「０」および「１」を受けるＡＮＤゲートＡ４のみがデ
ータ「１」を出力する。他のＡＮＤゲートＡ０ないしＡ
３およびＡ５ないしＡ７は、データ「０」を出力する。
したがって、プリエンコーダ２から信号Ｊ４のみが
「１」である出力信号Ｊ０ないしＪ７が出力される。エ
ンコーダ３は、したがって、既に説明した表１に基づい
て、２進出力データ（Ｂ２，Ｂ１，Ｂ０）＝（１，０，
０）を出力する。
【００１７】上記は、図１５に示したＡ／Ｄ変換器５ａ
が正常に動作する場合の記載であるが、しかしながら、
Ａ／Ｄ変換器５ａはノイズなどの影響により、以下のよ
うな誤動作をしばしば引起こす。
が正常に動作する場合の記載であるが、しかしながら、
Ａ／Ｄ変換器５ａはノイズなどの影響により、以下のよ
うな誤動作をしばしば引起こす。
【００１８】図１８は、図１５に示したエンコーダ３の
異常な動作を説明するための信号遷移図である。図１５
に示した比較器回路４は、ノイズなどの影響により、図
１８に示すような誤ったサーモメータコードＴＣ２を出
力することがある。すなわち、比較器Ｃ３がデータ
「１」を出力するべきであるのに、データ「０」を出力
する。これに加えて、比較器Ｃ４がデータ「０」を出力
するべきであるのに、データ「１」を出力している。す
なわち、「マルチアドレッシング」と呼ばれる異常が生
じている。したがって、異常なサーモメータコードＴＣ
２がプリエンコーダ２に与えられるので、その結果、プ
リエンコーダ２内のＡＮＤゲートＡ３およびＡ５がデー
タ「１」を出力する。したがって、信号Ｊ３およびＪ５
のみが「１」である出力信号Ｊ０ないしＪ７が与えられ
るので、エンコーダ３は２進出力データ（Ｂ２，Ｂ１，
Ｂ０）＝（０，０，１）を出力する。
異常な動作を説明するための信号遷移図である。図１５
に示した比較器回路４は、ノイズなどの影響により、図
１８に示すような誤ったサーモメータコードＴＣ２を出
力することがある。すなわち、比較器Ｃ３がデータ
「１」を出力するべきであるのに、データ「０」を出力
する。これに加えて、比較器Ｃ４がデータ「０」を出力
するべきであるのに、データ「１」を出力している。す
なわち、「マルチアドレッシング」と呼ばれる異常が生
じている。したがって、異常なサーモメータコードＴＣ
２がプリエンコーダ２に与えられるので、その結果、プ
リエンコーダ２内のＡＮＤゲートＡ３およびＡ５がデー
タ「１」を出力する。したがって、信号Ｊ３およびＪ５
のみが「１」である出力信号Ｊ０ないしＪ７が与えられ
るので、エンコーダ３は２進出力データ（Ｂ２，Ｂ１，
Ｂ０）＝（０，０，１）を出力する。
【００１９】２進出力データ（０，０，１）が得られる
理由は、次のように説明される。図１８に示すように、
信号Ｊ３のみがデータ「１」であるときの２進出力デー
タは（０，１，１）である。一方、信号Ｊ５のみが１で
あるときの２進出力データは（１，０，１）である。エ
ンコーダ３が図１６に示すような回路構成を有している
ので、すなわち、擬似ＮＭＯＳ型ＲＯＭであるので、２
つのデータ（０，１，１）および（１，０，１）の対応
するビットについての論理積（すなわち“ＡＮＤ”）デ
ータ（０，０，１）が２進出力データとして出力され
る。
理由は、次のように説明される。図１８に示すように、
信号Ｊ３のみがデータ「１」であるときの２進出力デー
タは（０，１，１）である。一方、信号Ｊ５のみが１で
あるときの２進出力データは（１，０，１）である。エ
ンコーダ３が図１６に示すような回路構成を有している
ので、すなわち、擬似ＮＭＯＳ型ＲＯＭであるので、２
つのデータ（０，１，１）および（１，０，１）の対応
するビットについての論理積（すなわち“ＡＮＤ”）デ
ータ（０，０，１）が２進出力データとして出力され
る。
【００２０】上記の例では、正常動作において、図１７
に示すように２進出力データ（１，０，０）が出力され
るのであるが、しかしながら、誤った動作において、図
１８に示すような２進出力データ（０，０，１）が得ら
れる。正常データ（１，０，０）と異常データ（０，
０，１）との間の差は、４ＬＳＢであるので、マルチア
ドレッシングの発生により大きな異常値を有する２進出
力データが出力されることがわかる。
に示すように２進出力データ（１，０，０）が出力され
るのであるが、しかしながら、誤った動作において、図
１８に示すような２進出力データ（０，０，１）が得ら
れる。正常データ（１，０，０）と異常データ（０，
０，１）との間の差は、４ＬＳＢであるので、マルチア
ドレッシングの発生により大きな異常値を有する２進出
力データが出力されることがわかる。
【００２１】したがって、図１５に示したＡ／Ｄ変換器
５ａが図１４に示したＡ／Ｄ変換器９２に適用される場
合では、大きな異常値を有する２進出力データがデジタ
ル映像信号処理回路９３に与えられることとなるので、
表示装置９５の画面上に異常な映像が表示されることと
なる。
５ａが図１４に示したＡ／Ｄ変換器９２に適用される場
合では、大きな異常値を有する２進出力データがデジタ
ル映像信号処理回路９３に与えられることとなるので、
表示装置９５の画面上に異常な映像が表示されることと
なる。
【００２２】上記の記載では、並列型Ａ／Ｄ変換器につ
いて説明がなされたが、類似の異常動作が直並列型Ａ／
Ｄ変換器においても生ずる。以下これについて説明す
る。
いて説明がなされたが、類似の異常動作が直並列型Ａ／
Ｄ変換器においても生ずる。以下これについて説明す
る。
【００２３】図１９は、従来の直並列型Ａ／Ｄ変換器の
回路ブロック図である。図１９に示したＡ／Ｄ変換器５
ｂは、ＡＮＤＲＥＷ Ｇ．Ｆ．ＤＩＮＧＷＡＬＬによる
“An8-MHz CMOS Subranging 8-Bit A/D Converter”と
題された論文（ IEEE JOURNAL OF SOLID-STATE CIRCUIT
S, VOL.SC-20, NO.6, pp.1138-1143, Dec.1985 )に見ら
れる。
回路ブロック図である。図１９に示したＡ／Ｄ変換器５
ｂは、ＡＮＤＲＥＷ Ｇ．Ｆ．ＤＩＮＧＷＡＬＬによる
“An8-MHz CMOS Subranging 8-Bit A/D Converter”と
題された論文（ IEEE JOURNAL OF SOLID-STATE CIRCUIT
S, VOL.SC-20, NO.6, pp.1138-1143, Dec.1985 )に見ら
れる。
【００２４】図１９を参照して、直並列型Ａ／Ｄ変換器
５ｂは、外部的に与えられる基準電圧Ｖｒｅ１およびＶ
ｒｅ２を受け、様々なレベルの基準電圧を発生する基準
電圧発生回路１１を含む。基準電圧発生回路１１は、制
御信号Ｊ０ないしＪ７に応答して、上位基準電圧Ｆ０な
いしＦ６および下位基準電圧Ｈ０ないしＨ１２を発生
し、それらを上位比較器１３および下位比較器１４にそ
れぞれ与える。図１９に示したＡ／Ｄ変換器５ｂでは、
一例として上位３ビットおよび下位３ビットを含む合計
６ビットのＡ／Ｄ変換が行なわれる。したがって、上位
比較器１３は、基準電圧発生回路１１から７つの上位基
準電圧Ｆ０ないしＦ６を受ける。一方、下位比較器１４
は、後述するように±３ＬＳＢのエラー補正を行なうた
め、１３（＝７＋６）の下位基準電圧Ｈ０ないしＨ１２
を受ける。
５ｂは、外部的に与えられる基準電圧Ｖｒｅ１およびＶ
ｒｅ２を受け、様々なレベルの基準電圧を発生する基準
電圧発生回路１１を含む。基準電圧発生回路１１は、制
御信号Ｊ０ないしＪ７に応答して、上位基準電圧Ｆ０な
いしＦ６および下位基準電圧Ｈ０ないしＨ１２を発生
し、それらを上位比較器１３および下位比較器１４にそ
れぞれ与える。図１９に示したＡ／Ｄ変換器５ｂでは、
一例として上位３ビットおよび下位３ビットを含む合計
６ビットのＡ／Ｄ変換が行なわれる。したがって、上位
比較器１３は、基準電圧発生回路１１から７つの上位基
準電圧Ｆ０ないしＦ６を受ける。一方、下位比較器１４
は、後述するように±３ＬＳＢのエラー補正を行なうた
め、１３（＝７＋６）の下位基準電圧Ｈ０ないしＨ１２
を受ける。
【００２５】上位比較器回路１３は、図１５に示した比
較器回路４と同様の回路構成を有しており、したがっ
て、同様に動作する７つの比較器（図示せず）を備えて
いる。上位比較器回路１３から出力される７つの出力信
号は、上位プリエンコーダ１５に与えられる。
較器回路４と同様の回路構成を有しており、したがっ
て、同様に動作する７つの比較器（図示せず）を備えて
いる。上位比較器回路１３から出力される７つの出力信
号は、上位プリエンコーダ１５に与えられる。
【００２６】上位プリエンコーダ１５も、図１５に示し
たプリエンコーダ２と同様の回路構成を有しており、か
つ同様に動作する。上位プリエンコーダ１５から出力さ
れる８つの出力信号は、上位エンコーダ１６に与えられ
る。上位エンコーダ１６も、図１６に示したエンコーダ
３と同様の回路構成を有しており、かつ同様に動作す
る。したがって、上位の２進出力データＢ３ないしＢ５
が上位エンコーダ１６から出力され、それが誤り訂正回
路１９に与えられる。
たプリエンコーダ２と同様の回路構成を有しており、か
つ同様に動作する。上位プリエンコーダ１５から出力さ
れる８つの出力信号は、上位エンコーダ１６に与えられ
る。上位エンコーダ１６も、図１６に示したエンコーダ
３と同様の回路構成を有しており、かつ同様に動作す
る。したがって、上位の２進出力データＢ３ないしＢ５
が上位エンコーダ１６から出力され、それが誤り訂正回
路１９に与えられる。
【００２７】下位比較器回路１４も、上位比較器回路１
３と類似の回路構成を有している。すなわち、下位比較
器１４は、アナログ入力信号Ｓｉと基準電圧発生回路１
１から与えられる１３の基準電圧Ｈ０ないしＨ１２とを
それぞれ比較するための１３個の比較器（図示せず）を
備えている。
３と類似の回路構成を有している。すなわち、下位比較
器１４は、アナログ入力信号Ｓｉと基準電圧発生回路１
１から与えられる１３の基準電圧Ｈ０ないしＨ１２とを
それぞれ比較するための１３個の比較器（図示せず）を
備えている。
【００２８】下位比較器回路１４から出力される出力信
号は、下位プリエンコーダ１７に与えられる。下位プリ
エンコーダ１７も、上位プリエンコーダ１５と類似の回
路構成を有しており、かつ同様に動作する。下位プリエ
ンコーダ１７から出力される出力信号は、下位エンコー
ダ１８に与えられる。下位エンコーダ１８も、上位エン
コーダ１６と類似の回路構成を有しており、かつ同様に
動作する。
号は、下位プリエンコーダ１７に与えられる。下位プリ
エンコーダ１７も、上位プリエンコーダ１５と類似の回
路構成を有しており、かつ同様に動作する。下位プリエ
ンコーダ１７から出力される出力信号は、下位エンコー
ダ１８に与えられる。下位エンコーダ１８も、上位エン
コーダ１６と類似の回路構成を有しており、かつ同様に
動作する。
【００２９】下位エンコーダ１８は、合計５ビットの出
力信号ＯＳ，ＵＳおよびＢ０ないしＢ２を出力する。こ
れらの出力信号のうち、下位のＡ／Ｄ変換の結果を示す
データは、下位の３ビットＢ０ないしＢ２である。最上
位ビットのオーバスケール信号ＯＳは、誤り訂正回路１
９に与えられる。最上位から２番目のアンダスケール信
号ＵＳは、誤り訂正回路１９および２０に与えられる。
したがって、誤り訂正回路１９は、上位の２進データＢ
３ないしＢ５および信号ＯＳおよびＵＳを受け、誤り訂
正コードＥ３ないしＥ６を出力する。誤り訂正回路２０
は、下位の２進データＢ０ないしＢ２，誤り訂正コード
Ｅ３ないしＥ６および信号ＵＳを受け、誤り訂正がなさ
れた２進出力データＤ０ないしＤ５を出力する。
力信号ＯＳ，ＵＳおよびＢ０ないしＢ２を出力する。こ
れらの出力信号のうち、下位のＡ／Ｄ変換の結果を示す
データは、下位の３ビットＢ０ないしＢ２である。最上
位ビットのオーバスケール信号ＯＳは、誤り訂正回路１
９に与えられる。最上位から２番目のアンダスケール信
号ＵＳは、誤り訂正回路１９および２０に与えられる。
したがって、誤り訂正回路１９は、上位の２進データＢ
３ないしＢ５および信号ＯＳおよびＵＳを受け、誤り訂
正コードＥ３ないしＥ６を出力する。誤り訂正回路２０
は、下位の２進データＢ０ないしＢ２，誤り訂正コード
Ｅ３ないしＥ６および信号ＵＳを受け、誤り訂正がなさ
れた２進出力データＤ０ないしＤ５を出力する。
【００３０】図２０は、図１９に示した基準電圧発生回
路１１の回路図である。図２０を参照して、この基準電
圧発生回路１１は、７つのラダー抵抗回路１１０ないし
１１７と、ラダー抵抗回路１１０ないし１１７の出力に
それぞれ接続された７つのスイッチング回路１００ない
し１０７とを含む。この基準電圧発生回路１１は、６ビ
ットのＡ／Ｄ変換に用いられるので、合計２6 個の抵抗
素子６がラダー抵抗回路１１０ないし１１７において設
けられている。各ラダー抵抗回路１１０ないし１１７
は、８つの抵抗素子６を備えている。たとえば、ｊ番目
のラダー抵抗回路１１ｊは、直列に接続された８個の抵
抗素子６を備えている。
路１１の回路図である。図２０を参照して、この基準電
圧発生回路１１は、７つのラダー抵抗回路１１０ないし
１１７と、ラダー抵抗回路１１０ないし１１７の出力に
それぞれ接続された７つのスイッチング回路１００ない
し１０７とを含む。この基準電圧発生回路１１は、６ビ
ットのＡ／Ｄ変換に用いられるので、合計２6 個の抵抗
素子６がラダー抵抗回路１１０ないし１１７において設
けられている。各ラダー抵抗回路１１０ないし１１７
は、８つの抵抗素子６を備えている。たとえば、ｊ番目
のラダー抵抗回路１１ｊは、直列に接続された８個の抵
抗素子６を備えている。
【００３１】各ラダー抵抗回路１１０ないし１１７の出
力に接続された各スイッチング回路１００ないし１０７
は、合計１３個のスイッチング素子を備えている。たと
えばｊ番目のスイッチング回路１０ｊは、１３個のスイ
ッチング素子を備えており、これらは図１９に示した上
位プリエンコーダ１５から出力される出力信号Ｊ０ない
しＪ７のうちｊ番目の信号Ｊｊが高レベルであるときオ
ンする。
力に接続された各スイッチング回路１００ないし１０７
は、合計１３個のスイッチング素子を備えている。たと
えばｊ番目のスイッチング回路１０ｊは、１３個のスイ
ッチング素子を備えており、これらは図１９に示した上
位プリエンコーダ１５から出力される出力信号Ｊ０ない
しＪ７のうちｊ番目の信号Ｊｊが高レベルであるときオ
ンする。
【００３２】スイッチング素子ＳＷ０ないしＳＷ１２の
一方端子は、下位参照電圧出力線Ｈ０ないしＨ１２を介
して下位比較器回路１４内に設けられた１３個の比較器
（図示せず）にそれぞれ接続される。スイッチング素子
ＳＷ３ないしＳＷ９の他方端子は、ラダー抵抗回路１１
ｊ内の各隣接する２つの抵抗の対応する接続ノードに接
続される。スイッチング素子ＳＷ０，ＳＷ１，ＳＷ１
０，ＳＷ１１の他方端子は、図２０内に示されるように
対応する接続ノード＊１ないし＊４に接続される。上位
参照電圧出力線Ｆ０ないしＦ６は、上位比較器回路１３
内に設けられた７個の比較器（図示せず）にそれぞれ接
続される。
一方端子は、下位参照電圧出力線Ｈ０ないしＨ１２を介
して下位比較器回路１４内に設けられた１３個の比較器
（図示せず）にそれぞれ接続される。スイッチング素子
ＳＷ３ないしＳＷ９の他方端子は、ラダー抵抗回路１１
ｊ内の各隣接する２つの抵抗の対応する接続ノードに接
続される。スイッチング素子ＳＷ０，ＳＷ１，ＳＷ１
０，ＳＷ１１の他方端子は、図２０内に示されるように
対応する接続ノード＊１ないし＊４に接続される。上位
参照電圧出力線Ｆ０ないしＦ６は、上位比較器回路１３
内に設けられた７個の比較器（図示せず）にそれぞれ接
続される。
【００３３】図２１は、図１９に示した誤り訂正回路１
９の回路ブロック図である。図２１を参照して、誤り訂
正回路１９は、２入力を有するＯＲゲート１９０と、各
々が２入力を有する全加算器１９３ないし１９６とを含
む。全加算器１９３ないし１９５の各入力端子Ａは、上
位エンコーダ１６から出力される上位の２進データＢ３
ないしＢ５をそれぞれ受ける。全加算器１９６の入力端
子Ａは接地される。ＯＲゲート１９０は、下位エンコー
ダ１８から与えられるアンダスケール信号ＵＳおよびオ
ーバスケール信号ＯＳを受ける。ＯＲゲート１９０の出
力信号は、全加算器１９３の入力端子Ｂに与えられる。
全加算器１９４ないし１９６の入力端子Ｂは、アンダス
ケール信号ＵＳを受ける。全加算器１９３ないし１９６
のうちの隣合った２つのキャリ出力端子およびキャリ入
力端子がそれぞれ接続される。全加算器１９３ないし１
９６の和出力端子ＳＵＭを介して誤り訂正コードＥ３な
いしＥ６がそれぞれ出力される。
９の回路ブロック図である。図２１を参照して、誤り訂
正回路１９は、２入力を有するＯＲゲート１９０と、各
々が２入力を有する全加算器１９３ないし１９６とを含
む。全加算器１９３ないし１９５の各入力端子Ａは、上
位エンコーダ１６から出力される上位の２進データＢ３
ないしＢ５をそれぞれ受ける。全加算器１９６の入力端
子Ａは接地される。ＯＲゲート１９０は、下位エンコー
ダ１８から与えられるアンダスケール信号ＵＳおよびオ
ーバスケール信号ＯＳを受ける。ＯＲゲート１９０の出
力信号は、全加算器１９３の入力端子Ｂに与えられる。
全加算器１９４ないし１９６の入力端子Ｂは、アンダス
ケール信号ＵＳを受ける。全加算器１９３ないし１９６
のうちの隣合った２つのキャリ出力端子およびキャリ入
力端子がそれぞれ接続される。全加算器１９３ないし１
９６の和出力端子ＳＵＭを介して誤り訂正コードＥ３な
いしＥ６がそれぞれ出力される。
【００３４】図２２は、図１９に示した誤り訂正回路２
０の回路ブロック図である。図２２を参照して、誤り訂
正回路２０は、６つのスイッチング回路２１０ないし２
１５と、インバータ２０１と、ＡＮＤゲート２０２およ
び２０３とを含む。各スイッチング回路２１０ないし２
１５は、３つのスイッチング素子２５ないし２７を備え
ている。インバータ２０１は、誤り訂正コードＥ６を受
け、反転された信号を各スイッチング素子に与える。Ａ
ＮＤゲート２０２は、誤り訂正コードＥ６と反転された
アンダスケール信号ＵＳを受け、出力信号を各スイッチ
ング素子２６に与える。ＡＮＤゲート２０３は、誤り訂
正コードＥ６とアンダスケール信号ＵＳを受け、出力信
号ＵＦＷを各スイッチング素子２７に与える。スイッチ
ング回路２１０ないし２１５内のスイッチング素子２５
ないし２７は、インバータ２０１，ＡＮＤゲート２０２
および２０３から出力される出力信号に応答してオンま
たはオフする。
０の回路ブロック図である。図２２を参照して、誤り訂
正回路２０は、６つのスイッチング回路２１０ないし２
１５と、インバータ２０１と、ＡＮＤゲート２０２およ
び２０３とを含む。各スイッチング回路２１０ないし２
１５は、３つのスイッチング素子２５ないし２７を備え
ている。インバータ２０１は、誤り訂正コードＥ６を受
け、反転された信号を各スイッチング素子に与える。Ａ
ＮＤゲート２０２は、誤り訂正コードＥ６と反転された
アンダスケール信号ＵＳを受け、出力信号を各スイッチ
ング素子２６に与える。ＡＮＤゲート２０３は、誤り訂
正コードＥ６とアンダスケール信号ＵＳを受け、出力信
号ＵＦＷを各スイッチング素子２７に与える。スイッチ
ング回路２１０ないし２１５内のスイッチング素子２５
ないし２７は、インバータ２０１，ＡＮＤゲート２０２
および２０３から出力される出力信号に応答してオンま
たはオフする。
【００３５】スイッチング回路２１０ないし２１５内の
各スイッチング素子２５の一方端は、誤り訂正コードＥ
０ないしＥ５をそれぞれ受ける。各スイッチング素子２
６の一方端は、電源電位Ｖｃｃに接続される。各スイッ
チング素子２７の一方端は接地電位に接続される。各ス
イッチング回路２１０ないし２１５内に設けられた３つ
のスイッチング素子の他方端は、データ出力端子Ｄ０な
いしＤ５にそれぞれ接続される。各スイッチング素子２
５ないし２７は、与えられた制御信号が高レベルである
ときオンする。
各スイッチング素子２５の一方端は、誤り訂正コードＥ
０ないしＥ５をそれぞれ受ける。各スイッチング素子２
６の一方端は、電源電位Ｖｃｃに接続される。各スイッ
チング素子２７の一方端は接地電位に接続される。各ス
イッチング回路２１０ないし２１５内に設けられた３つ
のスイッチング素子の他方端は、データ出力端子Ｄ０な
いしＤ５にそれぞれ接続される。各スイッチング素子２
５ないし２７は、与えられた制御信号が高レベルである
ときオンする。
【００３６】次に、図１９に示した従来の直並列型Ａ／
Ｄ変換器５ｂの動作について説明する。直並列型Ａ／Ｄ
変換器５ｂは、２つの段階において動作する。まず、第
１段階において、上位比較器回路１３，上位プリエンコ
ーダ１５および上位エンコーダ１６が図１５に示した比
較器回路４，プリエンコーダ２およびエンコーダ３と同
様に動作する。すなわち、図１７に示したものと同様の
動作が回路１５，１５および１６において行なわれる。
その結果、上位エンコーダ１６が上位の２進出力データ
Ｂ３ないしＢ５を出力し、それらを誤り訂正回路１９に
与える。なお、上位プリエンコーダ１５の８つの出力信
号Ｊ０ないしＪ７は、制御信号として基準電圧発生回路
１１にも与えられる。
Ｄ変換器５ｂの動作について説明する。直並列型Ａ／Ｄ
変換器５ｂは、２つの段階において動作する。まず、第
１段階において、上位比較器回路１３，上位プリエンコ
ーダ１５および上位エンコーダ１６が図１５に示した比
較器回路４，プリエンコーダ２およびエンコーダ３と同
様に動作する。すなわち、図１７に示したものと同様の
動作が回路１５，１５および１６において行なわれる。
その結果、上位エンコーダ１６が上位の２進出力データ
Ｂ３ないしＢ５を出力し、それらを誤り訂正回路１９に
与える。なお、上位プリエンコーダ１５の８つの出力信
号Ｊ０ないしＪ７は、制御信号として基準電圧発生回路
１１にも与えられる。
【００３７】第２段階では、基準電圧発生回路１１が制
御信号Ｊ０ないしＪ７に応答して動作される。図２０を
参照して、たとえばｊ番目の制御信号Ｊｊが「１」であ
るとき、スイッチング回路１０ｊ内のすべてのスイッチ
ング素子ＳＷ０ないしＳＷ１２がオンする。上位プリエ
ンコーダ１５のｊ番目の出力信号Ｊｊが「１」であるこ
とは、アナログ入力信号Ｓｉの電位が上位基準電圧Ｆｊ
−１よりも大きくかつ上位基準電圧Ｆｊよりも小さいこ
とを意味する。したがって、下位比較器回路１４および
それに続く回路により、基準電圧Ｆｊ−１とＦｊの間
で、より詳細にアナログ入力信号Ｓｉの電位が判断され
る。
御信号Ｊ０ないしＪ７に応答して動作される。図２０を
参照して、たとえばｊ番目の制御信号Ｊｊが「１」であ
るとき、スイッチング回路１０ｊ内のすべてのスイッチ
ング素子ＳＷ０ないしＳＷ１２がオンする。上位プリエ
ンコーダ１５のｊ番目の出力信号Ｊｊが「１」であるこ
とは、アナログ入力信号Ｓｉの電位が上位基準電圧Ｆｊ
−１よりも大きくかつ上位基準電圧Ｆｊよりも小さいこ
とを意味する。したがって、下位比較器回路１４および
それに続く回路により、基準電圧Ｆｊ−１とＦｊの間
で、より詳細にアナログ入力信号Ｓｉの電位が判断され
る。
【００３８】しかしながら、上位ビットのＡ／Ｄ変換と
下位ビットのＡ／Ｄ変換との間で、回路における特性の
違いなどが原因で、上位および下位のＡ／Ｄ変換の結果
において出力データが矛盾することがしばしば生じる。
このような問題を解決するため、下位ビットのＡ／Ｄ変
換において、与えられた基準電圧Ｆｊ−１およびＦｊを
含むより広い電圧範囲での変換が行なわれる。すなわ
ち、図２０に示した例では基準電圧Ｆｊ−１およびＦｊ
を含む±３ＬＳＢの範囲だけ余裕が与えられている。こ
こで、１つのＬＳＢは、Ａ／Ｄ変換器から出力される１
ビットのデータ「１」に相当する入力電圧であり、図２
０に示した抵抗素子６の両端に与えられる電圧の差に等
しい。
下位ビットのＡ／Ｄ変換との間で、回路における特性の
違いなどが原因で、上位および下位のＡ／Ｄ変換の結果
において出力データが矛盾することがしばしば生じる。
このような問題を解決するため、下位ビットのＡ／Ｄ変
換において、与えられた基準電圧Ｆｊ−１およびＦｊを
含むより広い電圧範囲での変換が行なわれる。すなわ
ち、図２０に示した例では基準電圧Ｆｊ−１およびＦｊ
を含む±３ＬＳＢの範囲だけ余裕が与えられている。こ
こで、１つのＬＳＢは、Ａ／Ｄ変換器から出力される１
ビットのデータ「１」に相当する入力電圧であり、図２
０に示した抵抗素子６の両端に与えられる電圧の差に等
しい。
【００３９】下位比較器回路１４内に設けられた１３個
の比較器（図示せず）は、アナログ入力信号Ｓｉと各下
位基準電圧Ｈ０ないしＨ１２とをそれぞれ比較する。比
較結果を示す出力信号（サーモメータコード）は、下位
プリエンコーダ１７に与えられる。下位プリエンコーダ
１７は、与えられたサーモメータコードに応答して、１
つの信号のみがデータ「１」を示す１４個の出力信号Ｊ
０ないしＪ１３を出力する。下位エンコーダ１８は、出
力信号Ｊ０ないしＪ１３を受け、データ「１」を示す１
つの信号に応答して、下位２進データＢ０ないしＢ２，
オーバスケール信号ＯＳおよびアンダスケール信号ＵＳ
を出力する。
の比較器（図示せず）は、アナログ入力信号Ｓｉと各下
位基準電圧Ｈ０ないしＨ１２とをそれぞれ比較する。比
較結果を示す出力信号（サーモメータコード）は、下位
プリエンコーダ１７に与えられる。下位プリエンコーダ
１７は、与えられたサーモメータコードに応答して、１
つの信号のみがデータ「１」を示す１４個の出力信号Ｊ
０ないしＪ１３を出力する。下位エンコーダ１８は、出
力信号Ｊ０ないしＪ１３を受け、データ「１」を示す１
つの信号に応答して、下位２進データＢ０ないしＢ２，
オーバスケール信号ＯＳおよびアンダスケール信号ＵＳ
を出力する。
【００４０】エンコーダ１８は、与えられた信号Ｊ０な
いしＪ１３に応答して、正常動作において次の表２に示
す２進データ（ＵＳ，ＯＳ，Ｂ２，Ｂ１，Ｂ０）を出力
する。
いしＪ１３に応答して、正常動作において次の表２に示
す２進データ（ＵＳ，ＯＳ，Ｂ２，Ｂ１，Ｂ０）を出力
する。
【００４１】
【表２】
【００４２】このＡ／Ｄ変換器５ｂが正常に動作すると
きは、信号Ｊ３ないしＪ１０のうちの１つの信号のみが
データ「１」を示す。アナログ入力信号Ｓｉと下位の基
準電圧Ｈ０ないしＨ１２との比較においてアナログ入力
信号Ｓｉの電位が上位のＡ／Ｄ変換において検出された
領域の外側でかつより低い電圧であるとき（「アンダス
ケール」と呼ぶ）、信号Ｊ０ないしＪ２のうちの１つの
信号がデータ「１」を示す。一方、アナログ入力信号Ｓ
ｉの電位が上位のＡ／Ｄ変換において検出された領域の
外でありかつより高い電圧であるとき（「オーバスケー
ル」と呼ぶ）、信号Ｊ１１ないしＪ１３のうちの１つの
信号がデータ「１」を示す。
きは、信号Ｊ３ないしＪ１０のうちの１つの信号のみが
データ「１」を示す。アナログ入力信号Ｓｉと下位の基
準電圧Ｈ０ないしＨ１２との比較においてアナログ入力
信号Ｓｉの電位が上位のＡ／Ｄ変換において検出された
領域の外側でかつより低い電圧であるとき（「アンダス
ケール」と呼ぶ）、信号Ｊ０ないしＪ２のうちの１つの
信号がデータ「１」を示す。一方、アナログ入力信号Ｓ
ｉの電位が上位のＡ／Ｄ変換において検出された領域の
外でありかつより高い電圧であるとき（「オーバスケー
ル」と呼ぶ）、信号Ｊ１１ないしＪ１３のうちの１つの
信号がデータ「１」を示す。
【００４３】アンダスケールが引起こされたときは、最
上位ビットが「１」であることが、上位のＡ／Ｄ変換に
おける加減算において利用される。オーバスケールが引
起こされたときに最上位から２番目のビットがデータ
「１」であることを利用して、上位のＡ／Ｄ変換におい
て加減算が行なわれる。ここでは、最上位ビットの信号
がアンダスケール信号ＵＳ、一方、最上位から２番目の
ビットの信号がオーバスケール信号ＯＳとして働く。
上位ビットが「１」であることが、上位のＡ／Ｄ変換に
おける加減算において利用される。オーバスケールが引
起こされたときに最上位から２番目のビットがデータ
「１」であることを利用して、上位のＡ／Ｄ変換におい
て加減算が行なわれる。ここでは、最上位ビットの信号
がアンダスケール信号ＵＳ、一方、最上位から２番目の
ビットの信号がオーバスケール信号ＯＳとして働く。
【００４４】誤り訂正回路１９は、下位のＡ／Ｄ変換に
おいてオーバスケールまたはアンダスケールが生じたと
きに、上位のＡ／Ｄ変換の結果データにデータ「１」の
加算または減算を行なう演算器として働く。図２１に示
したように、誤り訂正回路１９は、オーバスケールが生
じたとき、全加算器１９３ないし１９６にデータ（１，
０，０，０）を与え、他方、アンダスケールが生じたと
きに、データ（１，１，１，１）を与える。なお、オー
バスケールおよびアンダスケールのいずれもが生じない
ときには、データ（０，０，０，０）が全加算器１９３
ないし１９６に与えられるので、上位のＡ／Ｄ変換結果
データが、何ら変更されることなくデータＥ３ないしＥ
６として出力される。
おいてオーバスケールまたはアンダスケールが生じたと
きに、上位のＡ／Ｄ変換の結果データにデータ「１」の
加算または減算を行なう演算器として働く。図２１に示
したように、誤り訂正回路１９は、オーバスケールが生
じたとき、全加算器１９３ないし１９６にデータ（１，
０，０，０）を与え、他方、アンダスケールが生じたと
きに、データ（１，１，１，１）を与える。なお、オー
バスケールおよびアンダスケールのいずれもが生じない
ときには、データ（０，０，０，０）が全加算器１９３
ないし１９６に与えられるので、上位のＡ／Ｄ変換結果
データが、何ら変更されることなくデータＥ３ないしＥ
６として出力される。
【００４５】図２２を参照して、誤り訂正回路２０で
は、オーバフローまたはアンダフローが生じたときに誤
りが訂正される。アナログ入力信号Ｓｉの電位が基準電
圧Ｖｒｅ１よりも大きいとき、オーバフローが生じる。
他方、アナログ入力信号Ｓｉの電位が基準電圧Ｖｒｅ２
よりも小さいとき、アンダフローが生じる。オーバフロ
ーの発生は、上位３ビットのＡ／Ｄ変換の結果、データ
（１，１，１）が出力されかつオーバスケール信号ＯＳ
が「１」であるときに検出される。他方、アンダフロー
の発生は、上位３ビットのＡ／Ｄ変換の結果データ
（０，０，０）が出力されかつアンダスケール信号ＵＳ
が「１」であるとき検出される。
は、オーバフローまたはアンダフローが生じたときに誤
りが訂正される。アナログ入力信号Ｓｉの電位が基準電
圧Ｖｒｅ１よりも大きいとき、オーバフローが生じる。
他方、アナログ入力信号Ｓｉの電位が基準電圧Ｖｒｅ２
よりも小さいとき、アンダフローが生じる。オーバフロ
ーの発生は、上位３ビットのＡ／Ｄ変換の結果、データ
（１，１，１）が出力されかつオーバスケール信号ＯＳ
が「１」であるときに検出される。他方、アンダフロー
の発生は、上位３ビットのＡ／Ｄ変換の結果データ
（０，０，０）が出力されかつアンダスケール信号ＵＳ
が「１」であるとき検出される。
【００４６】オーバフローが生じたとき、Ａ／Ｄ変換器
の出力データの全ビットが「１」であることが望まし
い。他方、アンダフローが生じたとき、Ａ／Ｄ変換器の
出力データの全ビットが「０」であることが望ましい。
しかしながら、誤り訂正回路１９の出力データの下位３
ビットは、オーバフローが発生したとき、データ（１，
１，１）と（０，０，１）の和、すなわちデータ（０，
０，０）である。他方、アンダフローが生じたとき、誤
り訂正回路１９の出力データの下位３ビットは、データ
（０，０，０）と（１，１，１）の和、すなわちデータ
（１，１，１）である。したがって、オーバフローおよ
びアンダフローが生じたときに、Ａ／Ｄ変換器５ｂが好
ましい出力データを出力できるよう誤り訂正回路２０が
設けられている。
の出力データの全ビットが「１」であることが望まし
い。他方、アンダフローが生じたとき、Ａ／Ｄ変換器の
出力データの全ビットが「０」であることが望ましい。
しかしながら、誤り訂正回路１９の出力データの下位３
ビットは、オーバフローが発生したとき、データ（１，
１，１）と（０，０，１）の和、すなわちデータ（０，
０，０）である。他方、アンダフローが生じたとき、誤
り訂正回路１９の出力データの下位３ビットは、データ
（０，０，０）と（１，１，１）の和、すなわちデータ
（１，１，１）である。したがって、オーバフローおよ
びアンダフローが生じたときに、Ａ／Ｄ変換器５ｂが好
ましい出力データを出力できるよう誤り訂正回路２０が
設けられている。
【００４７】誤り訂正回路２０における誤り訂正機能
は、誤り訂正回路１９においてオーバフローまたはアン
ダフローが生じたときにのみ信号Ｅ６が「１」になるこ
とを利用している。すなわち、アンダフロー信号ＵＦＷ
は、信号Ｅ６とアンダスケール信号ＵＳの論理積（ＡＮ
Ｄゲート２０３）により得られる。オーバフロー信号Ｏ
ＦＷは、信号Ｅ６と反転されたアンダスケール信号／Ｕ
Ｓの論理積（ＡＮＤゲート２０２）により得られる。オ
ーバフローおよびアンダフローのいずれもが生じないと
きには、スイッチング回路２１０ないし２１５内のスイ
ッチング素子２５がオンするので、データＥ０ないしＥ
５が最終の出力データＤ０ないしＤ５として出力され
る。
は、誤り訂正回路１９においてオーバフローまたはアン
ダフローが生じたときにのみ信号Ｅ６が「１」になるこ
とを利用している。すなわち、アンダフロー信号ＵＦＷ
は、信号Ｅ６とアンダスケール信号ＵＳの論理積（ＡＮ
Ｄゲート２０３）により得られる。オーバフロー信号Ｏ
ＦＷは、信号Ｅ６と反転されたアンダスケール信号／Ｕ
Ｓの論理積（ＡＮＤゲート２０２）により得られる。オ
ーバフローおよびアンダフローのいずれもが生じないと
きには、スイッチング回路２１０ないし２１５内のスイ
ッチング素子２５がオンするので、データＥ０ないしＥ
５が最終の出力データＤ０ないしＤ５として出力され
る。
【００４８】上記の記載により、図１９に示した直並列
型Ａ／Ｄ変換器５ｂの動作が説明されたが、Ａ／Ｄ変換
のための動作は基本的に図１５に示した並列型Ａ／Ｄ変
換器５ａと同様であるので、Ａ／Ｄ変換器５ｂにおいて
も前述のマルチアドレッシングの問題が生じている。マ
ルチアドレッシングが生じた場合の一例として、前述の
表２において、エンコーダ１８から出力される誤った出
力データ（ＵＳ′，ＯＳ′，Ｂ２′，Ｂ１′，Ｂ０′）
が示されている。表２の左側の欄は正常動作において出
力されるべきデータを示している。表２において対応す
るデータを比較することにより、マルチアドレッシング
の発生により大きな値の違いが生じることがわかる。こ
れに加えて、アンダスケールまたはオーバスケールが生
じているにもかかわらず、「１」の信号ＵＳまたはＯＳ
が得られない場合も生じることが指摘される。
型Ａ／Ｄ変換器５ｂの動作が説明されたが、Ａ／Ｄ変換
のための動作は基本的に図１５に示した並列型Ａ／Ｄ変
換器５ａと同様であるので、Ａ／Ｄ変換器５ｂにおいて
も前述のマルチアドレッシングの問題が生じている。マ
ルチアドレッシングが生じた場合の一例として、前述の
表２において、エンコーダ１８から出力される誤った出
力データ（ＵＳ′，ＯＳ′，Ｂ２′，Ｂ１′，Ｂ０′）
が示されている。表２の左側の欄は正常動作において出
力されるべきデータを示している。表２において対応す
るデータを比較することにより、マルチアドレッシング
の発生により大きな値の違いが生じることがわかる。こ
れに加えて、アンダスケールまたはオーバスケールが生
じているにもかかわらず、「１」の信号ＵＳまたはＯＳ
が得られない場合も生じることが指摘される。
【００４９】
【発明が解決しようとする課題】上記のように、従来の
並列型Ａ／Ｄ変換器５ａおよび直並列型Ａ／Ｄ変換器５
ｂにおいてしばしばマルチアドレッシングが発生し、し
ばしば所望の出力データからかけ離れたデータが出力さ
れていた。マルチアドレッシングの発生の原因として、
何らかのノイズまたは与えられるクロック信号の伝送に
おける遅延が考えられる。これに加えて、比較器回路に
おける比較器の誤動作またはエンコーダにおける出力タ
イミングのずれも考えられるが、現在のところ明確では
ない。したがって、マルチアドレッシングの発生を完全
に防ぐことができないため、マルチアドレッシングによ
り引起こされた出力データにおける大きな誤差の発生を
防ぐことができなかった。
並列型Ａ／Ｄ変換器５ａおよび直並列型Ａ／Ｄ変換器５
ｂにおいてしばしばマルチアドレッシングが発生し、し
ばしば所望の出力データからかけ離れたデータが出力さ
れていた。マルチアドレッシングの発生の原因として、
何らかのノイズまたは与えられるクロック信号の伝送に
おける遅延が考えられる。これに加えて、比較器回路に
おける比較器の誤動作またはエンコーダにおける出力タ
イミングのずれも考えられるが、現在のところ明確では
ない。したがって、マルチアドレッシングの発生を完全
に防ぐことができないため、マルチアドレッシングによ
り引起こされた出力データにおける大きな誤差の発生を
防ぐことができなかった。
【００５０】この発明は、上記のような課題を解決する
ためになされたもので、ノイズなどによって影響されて
も正しいデータを出力できる２進データ発生回路および
Ａ／Ｄ変換器を提供することを目的とする。
ためになされたもので、ノイズなどによって影響されて
も正しいデータを出力できる２進データ発生回路および
Ａ／Ｄ変換器を提供することを目的とする。
【００５１】
【課題を解決するための手段】請求項１に係る発明の２
進データ発生回路は、選択的に活性化された単一の信号
を含む複数の入力信号に応答して複数ビットの２進デー
タを出力する２進データ発生回路であって、第１のエン
コーダ手段、第２のエンコーダ手段、および平均処理手
段を備える。第１のエンコーダ手段は、複数の第１の出
力ノードの各々を第１の論理レベルに充電するための第
１の充電手段と、各入力信号に対応して設けられ、対応
の入力信号が活性化されたことに応じて第１の充電手段
によって充電された複数の第１の出力ノードを第２の論
理レベルに選択的に放電させ、対応の入力信号に予め割
当てられた複数ビットの第１の２進データを生成する第
１の放電手段とを含む。第２のエンコーダ手段は、複数
の第２の出力ノードの各々を第２の論理レベルに放電す
るための第２の放電手段と、各入力信号に対応して設け
られ、対応の入力信号が活性化されたことに応じて第２
の放電手段によって放電された複数の第２の出力ノード
を第１の論理レベルに選択的に充電し、対応の入力信号
に予め割当てられた第１の２進データと同じ第２の２進
データを生成する第２の充電手段とを含む。平均処理手
段は、第１および第２のエンコーダ手段で生成された第
１および第２の２進データの平均値データを演算し、そ
の平均値データを２進データとして出力する。請求項２
に係る発明の２進データ発生回路は、選択的に活性化さ
れた単一の信号を含む複数の入力信号に応答して複数ビ
ットの２進データを出力する２進データ発生回路であっ
て、第１のエンコーダ手段、第２のエンコーダ手段、お
よび比較処理手段を備える。第１のエンコーダ手段は、
複数の第１の出力ノードの各々を第１の論理レベルに充
電するための第１の充電手段と、各入力信号に対応して
設けられ、対応の入力信号が活性化されたことに応じて
第１の充電手段によって充電された複数の第１の出力ノ
ードを第２の論理レベルに選択的に放電させ、対応の入
力信号に予め割当てられた複数ビットの第１の２進デー
タを生成する第１の放電手段とを含む。第２のエンコー
ダ手段は、複数の第２の出力ノードの各々を第１の論理
レベルに充電するための第２の充電手段と、各入力信号
に対応して設けられ、対応の入力信号が活性化されたこ
とに応じて第２の充電手段によって充電された第２の出
力ノードを第２の論理レベルに選択的に放電させ、対応
の入力信号に予め割当てられた第１の２進データよりも
小さな第２の２進データを生成する第２の放電手段とを
含む。比較処理手段は、第１および第２のエンコーダ手
段で生成された第１および第２の２進データを比較し、
大きい方の２進データを２進データとして出力する。請
求項３に係る発明のＡ／Ｄ変換器は、アナログ入力信号
を複数ビットの２進データに変換するＡ／Ｄ変換器であ
って、基準電位発生手段、複数の比較器手段、単一活性
化信号発生手段、第１のエンコーダ手段、第２のエンコ
ーダ手段、および平均処理手段を備える。基準電位発生
手段は、それぞれが異なった電位レベルを有する複数の
基準電位を生成する。複数の比較器手段は、それぞれ、
複数の基準電位に対応して設けられ、アナログ入力信号
と対応の基準電位とを比較し、比較結果に応じた信号を
出力する。単一活性化信号発生手段は、複数の比較器手
段の出力信号に応答して、選択的に活性化される単一の
信号を含む複数の信号を出力する。第１のエンコーダ手
段は、複数の第１の出力ノードの各々を第１の論理レベ
ルに充電するための第１の充電手段と、単一活性化信号
発生手段の各出力信号に対応して設けられ、対応の出力
信号が活性化されたことに応じて第１の充電手段によっ
て充電された複数の第１の出力ノードを第２の論理レベ
ルに選択的に放電させ、対応の出力信号に予め割当てら
れた複数ビットの第１の２進データを生成する第１の放
電手段とを含む。第２のエンコーダ手段は、複数の第２
の出力ノードの各々を第２の論理レベルに充電するため
の第２の放電手段と、単一活性化信号発生手段の各出力
信号に対応して設けられ、対応の出力信号が活性化され
たことに応じて第２の放電手段によって放電された複数
の第２の出力ノードを第１の論理レベルに選択的に充電
し、対応の出力信号に予め割当てられた第１の２進デー
タと同じ第２の２進データを生成する第２の充電手段と
を含む。平均処理手段は、第１および第２のエンコーダ
手段で生成された第１および第２の２進データの平均値
データを演算し、その平均値データを２進データとして
出力する。請求項４に係る発明のＡ／Ｄ変換器は、アナ
ログ入力信号を複数ビットの２進データに変換するＡ／
Ｄ変換器であって、基準電位発生手段、複数の比較器手
段、単一活性化信号発生手段、第１のエンコーダ手段、
第２のエンコーダ手段、および比較処理手段を備える。
基準電位発生手段は、それぞれが異なった電位レベルを
有する複数の基準電位を生成する。複数の比較器手段
は、それぞれ、複数の基準電位に対応して設けられ、ア
ナログ入力信号と対応の基準電位とを比較し、比較結果
に応じた信号を出力する。単一活性化信号発生手段は、
複数の比較器手段の出力信号に応答して、選択的に活性
化される単一の信号を含む複数の信号を出力する。第１
のエンコーダ手段は、複数の第１の出力ノードの各々を
第１の論理レベルに充電するための第１の充電手段と、
単一活性化信号発生手段の各出力信号に対応して設けら
れ、対応の出力信号が活性化されたことに応じて第１の
充電手段によって充電された複数の第１の出力ノードを
第２の論理レベルに選択的に放電させ、対応の出力信号
に予め割当てられた複数ビットの第１の２進データを生
成する第１の放電手段とを含む。第２のエンコーダ手段
は、複数の第２の出力ノードの各々を第１の論理レベル
に充電するための第２の充電手段と、単一活性化信号発
生手段の各出力信号に対応して設けられ、対応の出力信
号が活性化されたことに応じて第２の充電手段によって
充電された第２の出力ノードを第２の論理レベルに選択
的に放電させ、対応の出力信号に予め割当てられた第１
の２進データよりも小さな第２の２進データを生成する
第２の放電手段とを含む。比較処理手段は、第１および
第２のエンコーダ手段で生成された第１および第２の２
進データを比較し、大きい方の２進データを２進データ
として出力する。請求項５に係る発明のＡ／Ｄ変換器
は、アナログ入力信号を複数ビットの２進データに変換
するＡ／Ｄ変換器であって、基準電位発生手段、サーモ
メータコード発生手段、プリエンコーダ手段、第１のエ
ンコーダ手段、第２のエンコーダ手段、および平均処理
手段を備える。基準電位発生手段は、それぞれが異なっ
た電位レベルを有する複数の基準電位を生成する。サー
モメータコード発生手段は、基準電位発生手段で生成さ
れた複数の基準電位を受け、アナログ入力信号に応答し
て、アナログ入力信号のレベルに対応するサーモメータ
コードを出力する。プリエンコーダ手段は、サーモメー
タコード発生手段から出力されるサーモメータコードに
応答して、選択的に活性化された信号を含む複数の信号
を出力する。第１のエンコーダ手段は、複数の第１の出
力ノードの各々を第１の論理レベルに充電するための第
１の充電手段と、プリエンコーダ手段の各出力信号に対
応して設けられ、対応の出力信号が活性化されたことに
応じて第１の充電手段によって充電された複数の第１の
出力ノードを第２の論理レベルに選択的に放電させ、対
応の出力信号に予め割当てられた複数ビットの第１の２
進データを生成する第１の放電手段とを含む。第２のエ
ンコーダ手段は、複数の第２の出力ノードの各々を第２
の論理レベルに放電するための第２の放電手段と、プリ
エンコーダ手段の各出力信号に対応して設けられ、対応
の出力信号が活性化されたことに応じて第２の放電手段
によって放電された複数の第２の出力ノードを第１の論
理レベルに選択的に充電し、対応の出力信号に予め割当
てられた第１の２進データと同じ第２の２進データを生
成する第２の充電手段とを含む。平均処理手段は、第１
および第２のエンコーダ手段で生成された第１および第
２の２進データの平均値データを演算し、その平均値デ
ータを２進データとして出力する。請求項６に係る発明
のＡ／Ｄ変換器は、アナログ入力信号を予め定められた
上位ビットと下位ビットとを含むデジタル出力データに
変換する直並列型Ａ／Ｄ変換器であって、上位ビット決
定手段、基準電位発生手段、複数の比較器手段、単一活
性化信号発生手段、第１のエンコーダ手段、第２のエン
コーダ手段、および平均処理手段を備える。上位ビット
決定手段は、アナログ入力信号に応答して、デジタル出
力データの上位ビットを決定する。基準電位発生手段
は、上位ビット決定手段で決定されたデジタル出力デー
タの上位ビットに応答して、その上位ビットにより決定
される範囲内で各々が異なったレベルを有する複数の基
準電位を発生する。複数の比較器手段は、それぞれ、複
数の基準電位に対応して設けられ、アナログ入力信号と
対応の基準電位とを比較し、比較結果に応じた信号を出
力する。単一活性化信号発生手段は、複数の比較器手段
の出力信号に応答して、選択的に活性化される単一の信
号を含む複数の信号を出力する。第１のエンコーダ手段
は、複数の第１の出力ノードの各々を第１の論理レベル
に充電するための第１の充電手段と、単一活性化信号発
生手段の各出力信号に対応して設けられ、対応の出力信
号が活性化されたことに応じて第１の充電手段によって
充電された複数の第１の出力ノードを第２の論理レベル
に選択的に充電させ、対応の出力信号に予め割当てられ
た複数ビットの第１の２進データを生成する第１の放電
手段とを含む。第２のエンコーダ手段は、複数の第２の
出力ノードの各々を第２の論理レベルに放電するための
第２の放電手段と、単一活性化信号発生手段の各出力信
号に対応して設けられ、対応の出力信号が活性化された
ことに応じて第２の放電手段によって放電された複数の
第２の出力ノードを第１の論理レベルに選択的に充電
し、対応の出力信号に予め割当てられた第１の２進デー
タと同じ第２の２進データを生成する第２の充電手段と
を含む。平均処理手段は、第１および第２のエンコーダ
手段で生成された第１および第２の２進データの平均値
データを演算し、その平均値データをデジタル出力デー
タの下位ビットとして出力する。
進データ発生回路は、選択的に活性化された単一の信号
を含む複数の入力信号に応答して複数ビットの２進デー
タを出力する２進データ発生回路であって、第１のエン
コーダ手段、第２のエンコーダ手段、および平均処理手
段を備える。第１のエンコーダ手段は、複数の第１の出
力ノードの各々を第１の論理レベルに充電するための第
１の充電手段と、各入力信号に対応して設けられ、対応
の入力信号が活性化されたことに応じて第１の充電手段
によって充電された複数の第１の出力ノードを第２の論
理レベルに選択的に放電させ、対応の入力信号に予め割
当てられた複数ビットの第１の２進データを生成する第
１の放電手段とを含む。第２のエンコーダ手段は、複数
の第２の出力ノードの各々を第２の論理レベルに放電す
るための第２の放電手段と、各入力信号に対応して設け
られ、対応の入力信号が活性化されたことに応じて第２
の放電手段によって放電された複数の第２の出力ノード
を第１の論理レベルに選択的に充電し、対応の入力信号
に予め割当てられた第１の２進データと同じ第２の２進
データを生成する第２の充電手段とを含む。平均処理手
段は、第１および第２のエンコーダ手段で生成された第
１および第２の２進データの平均値データを演算し、そ
の平均値データを２進データとして出力する。請求項２
に係る発明の２進データ発生回路は、選択的に活性化さ
れた単一の信号を含む複数の入力信号に応答して複数ビ
ットの２進データを出力する２進データ発生回路であっ
て、第１のエンコーダ手段、第２のエンコーダ手段、お
よび比較処理手段を備える。第１のエンコーダ手段は、
複数の第１の出力ノードの各々を第１の論理レベルに充
電するための第１の充電手段と、各入力信号に対応して
設けられ、対応の入力信号が活性化されたことに応じて
第１の充電手段によって充電された複数の第１の出力ノ
ードを第２の論理レベルに選択的に放電させ、対応の入
力信号に予め割当てられた複数ビットの第１の２進デー
タを生成する第１の放電手段とを含む。第２のエンコー
ダ手段は、複数の第２の出力ノードの各々を第１の論理
レベルに充電するための第２の充電手段と、各入力信号
に対応して設けられ、対応の入力信号が活性化されたこ
とに応じて第２の充電手段によって充電された第２の出
力ノードを第２の論理レベルに選択的に放電させ、対応
の入力信号に予め割当てられた第１の２進データよりも
小さな第２の２進データを生成する第２の放電手段とを
含む。比較処理手段は、第１および第２のエンコーダ手
段で生成された第１および第２の２進データを比較し、
大きい方の２進データを２進データとして出力する。請
求項３に係る発明のＡ／Ｄ変換器は、アナログ入力信号
を複数ビットの２進データに変換するＡ／Ｄ変換器であ
って、基準電位発生手段、複数の比較器手段、単一活性
化信号発生手段、第１のエンコーダ手段、第２のエンコ
ーダ手段、および平均処理手段を備える。基準電位発生
手段は、それぞれが異なった電位レベルを有する複数の
基準電位を生成する。複数の比較器手段は、それぞれ、
複数の基準電位に対応して設けられ、アナログ入力信号
と対応の基準電位とを比較し、比較結果に応じた信号を
出力する。単一活性化信号発生手段は、複数の比較器手
段の出力信号に応答して、選択的に活性化される単一の
信号を含む複数の信号を出力する。第１のエンコーダ手
段は、複数の第１の出力ノードの各々を第１の論理レベ
ルに充電するための第１の充電手段と、単一活性化信号
発生手段の各出力信号に対応して設けられ、対応の出力
信号が活性化されたことに応じて第１の充電手段によっ
て充電された複数の第１の出力ノードを第２の論理レベ
ルに選択的に放電させ、対応の出力信号に予め割当てら
れた複数ビットの第１の２進データを生成する第１の放
電手段とを含む。第２のエンコーダ手段は、複数の第２
の出力ノードの各々を第２の論理レベルに充電するため
の第２の放電手段と、単一活性化信号発生手段の各出力
信号に対応して設けられ、対応の出力信号が活性化され
たことに応じて第２の放電手段によって放電された複数
の第２の出力ノードを第１の論理レベルに選択的に充電
し、対応の出力信号に予め割当てられた第１の２進デー
タと同じ第２の２進データを生成する第２の充電手段と
を含む。平均処理手段は、第１および第２のエンコーダ
手段で生成された第１および第２の２進データの平均値
データを演算し、その平均値データを２進データとして
出力する。請求項４に係る発明のＡ／Ｄ変換器は、アナ
ログ入力信号を複数ビットの２進データに変換するＡ／
Ｄ変換器であって、基準電位発生手段、複数の比較器手
段、単一活性化信号発生手段、第１のエンコーダ手段、
第２のエンコーダ手段、および比較処理手段を備える。
基準電位発生手段は、それぞれが異なった電位レベルを
有する複数の基準電位を生成する。複数の比較器手段
は、それぞれ、複数の基準電位に対応して設けられ、ア
ナログ入力信号と対応の基準電位とを比較し、比較結果
に応じた信号を出力する。単一活性化信号発生手段は、
複数の比較器手段の出力信号に応答して、選択的に活性
化される単一の信号を含む複数の信号を出力する。第１
のエンコーダ手段は、複数の第１の出力ノードの各々を
第１の論理レベルに充電するための第１の充電手段と、
単一活性化信号発生手段の各出力信号に対応して設けら
れ、対応の出力信号が活性化されたことに応じて第１の
充電手段によって充電された複数の第１の出力ノードを
第２の論理レベルに選択的に放電させ、対応の出力信号
に予め割当てられた複数ビットの第１の２進データを生
成する第１の放電手段とを含む。第２のエンコーダ手段
は、複数の第２の出力ノードの各々を第１の論理レベル
に充電するための第２の充電手段と、単一活性化信号発
生手段の各出力信号に対応して設けられ、対応の出力信
号が活性化されたことに応じて第２の充電手段によって
充電された第２の出力ノードを第２の論理レベルに選択
的に放電させ、対応の出力信号に予め割当てられた第１
の２進データよりも小さな第２の２進データを生成する
第２の放電手段とを含む。比較処理手段は、第１および
第２のエンコーダ手段で生成された第１および第２の２
進データを比較し、大きい方の２進データを２進データ
として出力する。請求項５に係る発明のＡ／Ｄ変換器
は、アナログ入力信号を複数ビットの２進データに変換
するＡ／Ｄ変換器であって、基準電位発生手段、サーモ
メータコード発生手段、プリエンコーダ手段、第１のエ
ンコーダ手段、第２のエンコーダ手段、および平均処理
手段を備える。基準電位発生手段は、それぞれが異なっ
た電位レベルを有する複数の基準電位を生成する。サー
モメータコード発生手段は、基準電位発生手段で生成さ
れた複数の基準電位を受け、アナログ入力信号に応答し
て、アナログ入力信号のレベルに対応するサーモメータ
コードを出力する。プリエンコーダ手段は、サーモメー
タコード発生手段から出力されるサーモメータコードに
応答して、選択的に活性化された信号を含む複数の信号
を出力する。第１のエンコーダ手段は、複数の第１の出
力ノードの各々を第１の論理レベルに充電するための第
１の充電手段と、プリエンコーダ手段の各出力信号に対
応して設けられ、対応の出力信号が活性化されたことに
応じて第１の充電手段によって充電された複数の第１の
出力ノードを第２の論理レベルに選択的に放電させ、対
応の出力信号に予め割当てられた複数ビットの第１の２
進データを生成する第１の放電手段とを含む。第２のエ
ンコーダ手段は、複数の第２の出力ノードの各々を第２
の論理レベルに放電するための第２の放電手段と、プリ
エンコーダ手段の各出力信号に対応して設けられ、対応
の出力信号が活性化されたことに応じて第２の放電手段
によって放電された複数の第２の出力ノードを第１の論
理レベルに選択的に充電し、対応の出力信号に予め割当
てられた第１の２進データと同じ第２の２進データを生
成する第２の充電手段とを含む。平均処理手段は、第１
および第２のエンコーダ手段で生成された第１および第
２の２進データの平均値データを演算し、その平均値デ
ータを２進データとして出力する。請求項６に係る発明
のＡ／Ｄ変換器は、アナログ入力信号を予め定められた
上位ビットと下位ビットとを含むデジタル出力データに
変換する直並列型Ａ／Ｄ変換器であって、上位ビット決
定手段、基準電位発生手段、複数の比較器手段、単一活
性化信号発生手段、第１のエンコーダ手段、第２のエン
コーダ手段、および平均処理手段を備える。上位ビット
決定手段は、アナログ入力信号に応答して、デジタル出
力データの上位ビットを決定する。基準電位発生手段
は、上位ビット決定手段で決定されたデジタル出力デー
タの上位ビットに応答して、その上位ビットにより決定
される範囲内で各々が異なったレベルを有する複数の基
準電位を発生する。複数の比較器手段は、それぞれ、複
数の基準電位に対応して設けられ、アナログ入力信号と
対応の基準電位とを比較し、比較結果に応じた信号を出
力する。単一活性化信号発生手段は、複数の比較器手段
の出力信号に応答して、選択的に活性化される単一の信
号を含む複数の信号を出力する。第１のエンコーダ手段
は、複数の第１の出力ノードの各々を第１の論理レベル
に充電するための第１の充電手段と、単一活性化信号発
生手段の各出力信号に対応して設けられ、対応の出力信
号が活性化されたことに応じて第１の充電手段によって
充電された複数の第１の出力ノードを第２の論理レベル
に選択的に充電させ、対応の出力信号に予め割当てられ
た複数ビットの第１の２進データを生成する第１の放電
手段とを含む。第２のエンコーダ手段は、複数の第２の
出力ノードの各々を第２の論理レベルに放電するための
第２の放電手段と、単一活性化信号発生手段の各出力信
号に対応して設けられ、対応の出力信号が活性化された
ことに応じて第２の放電手段によって放電された複数の
第２の出力ノードを第１の論理レベルに選択的に充電
し、対応の出力信号に予め割当てられた第１の２進デー
タと同じ第２の２進データを生成する第２の充電手段と
を含む。平均処理手段は、第１および第２のエンコーダ
手段で生成された第１および第２の２進データの平均値
データを演算し、その平均値データをデジタル出力デー
タの下位ビットとして出力する。
【００５２】
【作用】請求項１，３，５，６に係る発明では、充電さ
れた複数の出力ノードを選択的に放電して第１の２進デ
ータを生成する第１のエンコーダ手段と、放電された複
数の出力ノードを選択的に充電して第２の２進データを
生成する第２のエンコーダ手段とを設け、第１および第
２の２進データの平均値データを生成する。したがっ
て、複数の入力信号のうちの２つの信号が活性化された
場合にも正しい２進データを生成することができ、ノイ
ズなどによって影響された場合でも正しいデータを出力
できる。
れた複数の出力ノードを選択的に放電して第１の２進デ
ータを生成する第１のエンコーダ手段と、放電された複
数の出力ノードを選択的に充電して第２の２進データを
生成する第２のエンコーダ手段とを設け、第１および第
２の２進データの平均値データを生成する。したがっ
て、複数の入力信号のうちの２つの信号が活性化された
場合にも正しい２進データを生成することができ、ノイ
ズなどによって影響された場合でも正しいデータを出力
できる。
【００５３】請求項２，４に係る発明では、充電された
複数の出力ノードを選択的に放電して第１の２進データ
を生成する第１のエンコーダ手段と、充電された複数の
出力ノードを選択的に放電して第１の２進データよりも
小さな第２の２進データを生成する第２のエンコーダ手
段とを設け、第１および第２の２進データのうちの大き
い方のデータを選択する。したがって、複数の入力信号
のうちの２つの信号が活性化された場合にも誤差の小さ
な２進データを生成することができ、ノイズなどによっ
て影響された場合でも正しいデータを出力できる。
複数の出力ノードを選択的に放電して第１の２進データ
を生成する第１のエンコーダ手段と、充電された複数の
出力ノードを選択的に放電して第１の２進データよりも
小さな第２の２進データを生成する第２のエンコーダ手
段とを設け、第１および第２の２進データのうちの大き
い方のデータを選択する。したがって、複数の入力信号
のうちの２つの信号が活性化された場合にも誤差の小さ
な２進データを生成することができ、ノイズなどによっ
て影響された場合でも正しいデータを出力できる。
【００５４】
【実施例】図１は、この発明の一実施例を示す並列型Ａ
／Ｄ変換器の回路ブロック図である。図１では、説明を
簡単化するために、３ビットのＡ／Ｄ変換器５ｃが示さ
れる。図１を参照して、このＡ／Ｄ変換器５ｃは、外部
的に与えられる基準電圧Ｖｒｅ１およびＶｒｅ２を受
け、７つの基準電圧Ｖ０ないしＶ６を発生する基準電圧
発生回路１と、７個の比較器（図示せず）を備えた比較
器回路４と、比較器回路４の出力に接続されたプリエン
コーダ２とを含む。基準電圧発生回路１，比較器回路４
およびプリエンコーダ２は、図１５に示した従来のもの
と回路構成および動作において同様であるので説明が省
略される。
／Ｄ変換器の回路ブロック図である。図１では、説明を
簡単化するために、３ビットのＡ／Ｄ変換器５ｃが示さ
れる。図１を参照して、このＡ／Ｄ変換器５ｃは、外部
的に与えられる基準電圧Ｖｒｅ１およびＶｒｅ２を受
け、７つの基準電圧Ｖ０ないしＶ６を発生する基準電圧
発生回路１と、７個の比較器（図示せず）を備えた比較
器回路４と、比較器回路４の出力に接続されたプリエン
コーダ２とを含む。基準電圧発生回路１，比較器回路４
およびプリエンコーダ２は、図１５に示した従来のもの
と回路構成および動作において同様であるので説明が省
略される。
【００５５】図１５に示したＡ／Ｄ変換器５ａと比較し
て、図１に示したＡ／Ｄ変換器５ｃは、さらに、エンコ
ーダ２８と、平均処理回路２９とを含む。図１に示した
エンコーダ３も、図１５に示したエンコーダ３と回路構
成および動作において同様である。エンコーダ３は、図
１６に示したように擬似ＮＭＯＳ型ＲＯＭにより実現さ
れており、一方、エンコーダ２８は、図２に示されるよ
うに擬似ＰＭＯＳ型ＲＯＭにより実現される。
て、図１に示したＡ／Ｄ変換器５ｃは、さらに、エンコ
ーダ２８と、平均処理回路２９とを含む。図１に示した
エンコーダ３も、図１５に示したエンコーダ３と回路構
成および動作において同様である。エンコーダ３は、図
１６に示したように擬似ＮＭＯＳ型ＲＯＭにより実現さ
れており、一方、エンコーダ２８は、図２に示されるよ
うに擬似ＰＭＯＳ型ＲＯＭにより実現される。
【００５６】図２を参照して、エンコーダ２８は、プリ
エンコーダ２から与えられる信号Ｊ１ないしＪ７をそれ
ぞれ受けるインバータと、電源電位Ｖｃｃとビット線Ｂ
Ｌ０ないしＢＬ２との間に選択的に接続されたＰＭＯＳ
トランジスタと、接地電位とビット線ＢＬ０ないしＢＬ
２との間に接続された３つのＮＭＯＳトランジスタとを
含む。３つのＮＭＯＳトランジスタのゲートは、信号Ｊ
０を受けるように接続される。
エンコーダ２から与えられる信号Ｊ１ないしＪ７をそれ
ぞれ受けるインバータと、電源電位Ｖｃｃとビット線Ｂ
Ｌ０ないしＢＬ２との間に選択的に接続されたＰＭＯＳ
トランジスタと、接地電位とビット線ＢＬ０ないしＢＬ
２との間に接続された３つのＮＭＯＳトランジスタとを
含む。３つのＮＭＯＳトランジスタのゲートは、信号Ｊ
０を受けるように接続される。
【００５７】図２に示したエンコーダ２８は、図１６に
示したエンコーダ３と類似した動作を行ない、ストレー
トバイナリコードを出力する。言い換えると、エンコー
ダ２８は、いずれか１つのみが「１」である入力信号Ｊ
０ないしＪ７に応答して、正常な動作において、前述の
表１に示されたデータＢ０ないしＢ２を出力する。エン
コーダ２８内に設けられたＮＭＯＳトランジスタの電流
駆動能力または負荷駆動能力（相互コンダクタンスｇ
ｍ）は、ＰＭＯＳトランジスタよりも小さいことが指摘
される。
示したエンコーダ３と類似した動作を行ない、ストレー
トバイナリコードを出力する。言い換えると、エンコー
ダ２８は、いずれか１つのみが「１」である入力信号Ｊ
０ないしＪ７に応答して、正常な動作において、前述の
表１に示されたデータＢ０ないしＢ２を出力する。エン
コーダ２８内に設けられたＮＭＯＳトランジスタの電流
駆動能力または負荷駆動能力（相互コンダクタンスｇ
ｍ）は、ＰＭＯＳトランジスタよりも小さいことが指摘
される。
【００５８】図３は、図１に示した平均処理回路２９の
回路図である。図３を参照して、平均処理回路２９は、
４つの全加算器２９０ないし２９３を含む。全加算器２
９０ないし２９２の各入力端子Ａは、エンコーダ３から
与えられる２進データ信号Ｂ０ないしＢ２をそれぞれ受
ける。全加算器２９０ないし２９２の各入力端子Ｂは、
エンコーダ２８から与えられる２進データ信号Ｂ０′な
いしＢ２′をそれぞれ受ける。全加算器２９０ないし２
９３のうちの隣接する各２つ間でキャリ出力端子ＣＯと
キャリ入力端子ＣＩとが接続される。全加算器２９３の
２つの入力端子Ａ，Ｂは接地される。全加算器２９０の
キャリ入力端子ＣＩも接地される。全加算器２９１ない
し２０３の和出力端子ＳＵＭを介して、変換された最終
の２進出力データＤ０ないしＤ２が出力される。なお、
全加算器２９０の端子ＳＵＭから出力されるデータは捨
てられる。これにより、与えられた２つの２進データＢ
０ないしＢ２およびＢ０′ないしＢ２′の平均値データ
Ｄ０ないしＤ２が得られる。
回路図である。図３を参照して、平均処理回路２９は、
４つの全加算器２９０ないし２９３を含む。全加算器２
９０ないし２９２の各入力端子Ａは、エンコーダ３から
与えられる２進データ信号Ｂ０ないしＢ２をそれぞれ受
ける。全加算器２９０ないし２９２の各入力端子Ｂは、
エンコーダ２８から与えられる２進データ信号Ｂ０′な
いしＢ２′をそれぞれ受ける。全加算器２９０ないし２
９３のうちの隣接する各２つ間でキャリ出力端子ＣＯと
キャリ入力端子ＣＩとが接続される。全加算器２９３の
２つの入力端子Ａ，Ｂは接地される。全加算器２９０の
キャリ入力端子ＣＩも接地される。全加算器２９１ない
し２０３の和出力端子ＳＵＭを介して、変換された最終
の２進出力データＤ０ないしＤ２が出力される。なお、
全加算器２９０の端子ＳＵＭから出力されるデータは捨
てられる。これにより、与えられた２つの２進データＢ
０ないしＢ２およびＢ０′ないしＢ２′の平均値データ
Ｄ０ないしＤ２が得られる。
【００５９】次に、図１に示したＡ／Ｄ変換器５ｃの動
作について説明する。Ａ／Ｄ変換における前半の動作
は、図１５に示したＡ／Ｄ変換器５ａと同様であるので
説明が省略される。
作について説明する。Ａ／Ｄ変換における前半の動作
は、図１５に示したＡ／Ｄ変換器５ａと同様であるので
説明が省略される。
【００６０】まず、Ａ／Ｄ変換器５ｃがノイズなどによ
って影響されない場合では、２つのエンコーダ３および
２８は、同じ値を有する２進データＢ０ないしＢ２およ
びＢ０′ないしＢ２′をそれぞれ出力する。図３に示し
た平均処理回路２９は、２つの２進データＢ０ないしＢ
２およびＢ０′ないしＢ２′を加算した後、ＬＳＢを捨
てることにより平均値データＤ０ないしＤ２を出力す
る。この場合では、２つの２進データが同じ値を有して
いるので、２つのデータと同じ値が出力データＤ０ない
しＤ２として得られる。たとえば、（Ｂ０，Ｂ１，Ｂ
２）＝（Ｂ０′，Ｂ１′，Ｂ２′）＝（１，０，１）の
とき、図３に示した平均処理回路２９における加算デー
タは、（１，０，１，０）である。平均処理回路２９の
出力データのＬＳＢが捨てられるので、データ（１，
０，１）が２進出力データ（Ｄ０，Ｄ１，Ｄ２）として
得られる。
って影響されない場合では、２つのエンコーダ３および
２８は、同じ値を有する２進データＢ０ないしＢ２およ
びＢ０′ないしＢ２′をそれぞれ出力する。図３に示し
た平均処理回路２９は、２つの２進データＢ０ないしＢ
２およびＢ０′ないしＢ２′を加算した後、ＬＳＢを捨
てることにより平均値データＤ０ないしＤ２を出力す
る。この場合では、２つの２進データが同じ値を有して
いるので、２つのデータと同じ値が出力データＤ０ない
しＤ２として得られる。たとえば、（Ｂ０，Ｂ１，Ｂ
２）＝（Ｂ０′，Ｂ１′，Ｂ２′）＝（１，０，１）の
とき、図３に示した平均処理回路２９における加算デー
タは、（１，０，１，０）である。平均処理回路２９の
出力データのＬＳＢが捨てられるので、データ（１，
０，１）が２進出力データ（Ｄ０，Ｄ１，Ｄ２）として
得られる。
【００６１】次に、マルチアドレッシングが生じる場合
におけるＡ／Ｄ変換器５ｃの動作について説明する。図
４は、マルチアドレッシングが生じた場合の図１に示し
たＡ／Ｄ変換器５ｃにおける信号遷移図である。図４を
参照して、データ群ＲＴ１およびＲＴ１′は、正常な動
作における入力信号が与えられる場合、すなわち入力信
号Ｊ０ないしＪ７のうちの１つだけがデータ「１」であ
る場合におけるエンコーダ３および２８の２進出力デー
タ（Ｂ２，Ｂ１，Ｂ０）および（Ｂ２′，Ｂ１′，Ｂ
０′）をそれぞれ示す。一方、データ群ＲＴ２は、マル
チアドレッシングが生じた場合に、エンコーダ３から出
力される２進出力データ（Ｂ２，Ｂ１，Ｂ０）を示す。
におけるＡ／Ｄ変換器５ｃの動作について説明する。図
４は、マルチアドレッシングが生じた場合の図１に示し
たＡ／Ｄ変換器５ｃにおける信号遷移図である。図４を
参照して、データ群ＲＴ１およびＲＴ１′は、正常な動
作における入力信号が与えられる場合、すなわち入力信
号Ｊ０ないしＪ７のうちの１つだけがデータ「１」であ
る場合におけるエンコーダ３および２８の２進出力デー
タ（Ｂ２，Ｂ１，Ｂ０）および（Ｂ２′，Ｂ１′，Ｂ
０′）をそれぞれ示す。一方、データ群ＲＴ２は、マル
チアドレッシングが生じた場合に、エンコーダ３から出
力される２進出力データ（Ｂ２，Ｂ１，Ｂ０）を示す。
【００６２】たとえば、マルチアドレッシングが生じた
とき、信号Ｊ３およびＪ５のみが「１」である入力信号
Ｊ０ないしＪ７がエンコーダ３に与えられる。この場
合、図４からわかるように、エンコーダ３はデータ群Ｒ
Ｔ２の中のデータ（０，０，１）を２進出力データ（Ｂ
２，Ｂ１，Ｂ０）として出力する。この２進出力データ
は、図１８を参照して説明した従来のＡ／Ｄ変換器５ａ
から出力される誤ったデータに相当している。言い換え
ると、エンコーダ３は、２以上の入力信号「１」が与え
られたとき、対応する正しい２進データの対応するビッ
ト間で論理積（“ＡＮＤ”）演算を行ない、演算結果を
データ群ＲＴ２に示されるように出力する。
とき、信号Ｊ３およびＪ５のみが「１」である入力信号
Ｊ０ないしＪ７がエンコーダ３に与えられる。この場
合、図４からわかるように、エンコーダ３はデータ群Ｒ
Ｔ２の中のデータ（０，０，１）を２進出力データ（Ｂ
２，Ｂ１，Ｂ０）として出力する。この２進出力データ
は、図１８を参照して説明した従来のＡ／Ｄ変換器５ａ
から出力される誤ったデータに相当している。言い換え
ると、エンコーダ３は、２以上の入力信号「１」が与え
られたとき、対応する正しい２進データの対応するビッ
ト間で論理積（“ＡＮＤ”）演算を行ない、演算結果を
データ群ＲＴ２に示されるように出力する。
【００６３】一方、エンコーダ２８も、エンコーダ３と
類似に動作する。前述と同じ例では、信号Ｊ３およびＪ
５のみが「１」である入力信号Ｊ０ないしＪ７が与えら
れるので、正常動作における正しいデータ（０，１，
１）および（１，０，１）の対応するビット間の論理和
（“ＯＲ”）演算が行なわれ、データ群ＲＴ５内のデー
タ（１，１，１）が２進出力データ（Ｂ２′，Ｂ１′，
Ｂ０′）として出力される。
類似に動作する。前述と同じ例では、信号Ｊ３およびＪ
５のみが「１」である入力信号Ｊ０ないしＪ７が与えら
れるので、正常動作における正しいデータ（０，１，
１）および（１，０，１）の対応するビット間の論理和
（“ＯＲ”）演算が行なわれ、データ群ＲＴ５内のデー
タ（１，１，１）が２進出力データ（Ｂ２′，Ｂ１′，
Ｂ０′）として出力される。
【００６４】したがって、マルチアドレッシングが生じ
たときに、エンコーダ３はデータ群ＲＴ２内の１つのデ
ータを出力し、エンコーダ２８はデータ群ＲＴ５内の１
つのデータを出力する。上述の例では、エンコーダ３お
よび２８がデータ（０，０，１）および（１，１，１）
を出力し、これらのデータは平均処理回路２９に与えら
れる。
たときに、エンコーダ３はデータ群ＲＴ２内の１つのデ
ータを出力し、エンコーダ２８はデータ群ＲＴ５内の１
つのデータを出力する。上述の例では、エンコーダ３お
よび２８がデータ（０，０，１）および（１，１，１）
を出力し、これらのデータは平均処理回路２９に与えら
れる。
【００６５】平均処理回路２９は、エンコーダ３および
２８から与えられる２つのデータについて平均値処理を
行なう。すなわち、与えられた２つのデータの加算が行
なわれた後、加算されたデータについて２による除算が
行なわれる。上記の例では、データ（０，０，１）およ
び（１，１，１）が加算され、加算されたデータ（１，
０，０，０）が得られる。平均値回路２９では、加算さ
れたデータのＬＳＢが捨てられるので、データ群ＲＴ０
に示される２進出力データが平均処理回路２９から出力
される。上記の例では、データ（１，０，０）が出力さ
れる。
２８から与えられる２つのデータについて平均値処理を
行なう。すなわち、与えられた２つのデータの加算が行
なわれた後、加算されたデータについて２による除算が
行なわれる。上記の例では、データ（０，０，１）およ
び（１，１，１）が加算され、加算されたデータ（１，
０，０，０）が得られる。平均値回路２９では、加算さ
れたデータのＬＳＢが捨てられるので、データ群ＲＴ０
に示される２進出力データが平均処理回路２９から出力
される。上記の例では、データ（１，０，０）が出力さ
れる。
【００６６】データ群ＲＴ０とＲＴ１またはＲＴ１′を
比較してわかるように、出力データ群ＲＴ０は、正常動
作におけるデータ群ＲＴ１およびＲＴ１′と同じであ
る。言い換えると、マルチアドレッシングが生じた場合
であっても、平均処理回路２９から正常な２進出力デー
タが出力される。すなわち、Ａ／Ｄ変換器５ｃにおいて
マルチアドレッシングが生じても、正常な２進変換デー
タＤ０ないしＤ２が得られる。
比較してわかるように、出力データ群ＲＴ０は、正常動
作におけるデータ群ＲＴ１およびＲＴ１′と同じであ
る。言い換えると、マルチアドレッシングが生じた場合
であっても、平均処理回路２９から正常な２進出力デー
タが出力される。すなわち、Ａ／Ｄ変換器５ｃにおいて
マルチアドレッシングが生じても、正常な２進変換デー
タＤ０ないしＤ２が得られる。
【００６７】図４に示したデータ群ＲＴ２およびＲＴ５
は、正常動作においてｊ番目の信号Ｊｊのみが「１」で
あるべき場合に、「１」の２つの入力信号Ｊｊ−１およ
びＪｊ＋１がエンコーダ３および２８に与えられたと
き、エンコーダ３および２８からそれぞれ出力される２
進出力データをそれぞれ示している。
は、正常動作においてｊ番目の信号Ｊｊのみが「１」で
あるべき場合に、「１」の２つの入力信号Ｊｊ−１およ
びＪｊ＋１がエンコーダ３および２８に与えられたと
き、エンコーダ３および２８からそれぞれ出力される２
進出力データをそれぞれ示している。
【００６８】図５は、図１に示したエンコーダ３および
２８として適用可能な別のエンコーダの回路図である。
図１に示したエンコーダ３および２８は、図１６および
図２においてそれぞれ示されているように、互いに異な
った回路構成を有している。図５に示したエンコーダ
３′（または２８′）は、同じ回路構成を有している
が、エンコーダ３および２８のいずれにも適用できる。
しかしながら、エンコーダ３′および２８′において、
ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの電
流駆動能力（相互コンダクタンスｇｍ）は次のように異
なっている。
２８として適用可能な別のエンコーダの回路図である。
図１に示したエンコーダ３および２８は、図１６および
図２においてそれぞれ示されているように、互いに異な
った回路構成を有している。図５に示したエンコーダ
３′（または２８′）は、同じ回路構成を有している
が、エンコーダ３および２８のいずれにも適用できる。
しかしながら、エンコーダ３′および２８′において、
ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの電
流駆動能力（相互コンダクタンスｇｍ）は次のように異
なっている。
【００６９】図５に示した回路がエンコーダ３′として
用いられる場合では、ＮＭＯＳトランジスタの電流駆動
能力がＰＭＯＳトランジスタよりも大きく設定される。
一方、図５に示した回路がエンコーダ２８′として用い
られる場合では、ＮＭＯＳトランジスタの電流駆動能力
がＰＭＯＳトランジスタよりも小さく設定される。上記
のように電流駆動能力を設定することにより、図５に示
した回路が図１に示したエンコーダ３および２８として
使用できることになる。
用いられる場合では、ＮＭＯＳトランジスタの電流駆動
能力がＰＭＯＳトランジスタよりも大きく設定される。
一方、図５に示した回路がエンコーダ２８′として用い
られる場合では、ＮＭＯＳトランジスタの電流駆動能力
がＰＭＯＳトランジスタよりも小さく設定される。上記
のように電流駆動能力を設定することにより、図５に示
した回路が図１に示したエンコーダ３および２８として
使用できることになる。
【００７０】この発明の別の実施例を示す直並列型Ａ／
Ｄ変換器５ｄが図６において示される。図１９に示した
従来の直並列型Ａ／Ｄ変換器５ｂと比較すると、図６に
示したＡ／Ｄ変換器５ｄは、下位エンコーダ１８に代え
て、エンコーダ３ａおよび２８ａおよび平均処理回路３
１を備えている。他の回路構成は、図１９に示したもの
と同様であるので説明が省略される。エンコーダ３ａ
は、図１９に示した下位エンコーダ１８と同様に擬似Ｎ
ＭＯＳ型ＲＯＭによって構成される。エンコーダ２８ａ
は、擬似ＰＭＯＳ型ＲＯＭによって実現される。エンコ
ーダ３ａおよび２８ａは、図１６および図２において示
したエンコーダ３および２８と類似の回路構成を有する
ことが指摘される。平均処理回路３１も、図３に示した
平均処理回路２９と類似の回路構成を有することが指摘
される。
Ｄ変換器５ｄが図６において示される。図１９に示した
従来の直並列型Ａ／Ｄ変換器５ｂと比較すると、図６に
示したＡ／Ｄ変換器５ｄは、下位エンコーダ１８に代え
て、エンコーダ３ａおよび２８ａおよび平均処理回路３
１を備えている。他の回路構成は、図１９に示したもの
と同様であるので説明が省略される。エンコーダ３ａ
は、図１９に示した下位エンコーダ１８と同様に擬似Ｎ
ＭＯＳ型ＲＯＭによって構成される。エンコーダ２８ａ
は、擬似ＰＭＯＳ型ＲＯＭによって実現される。エンコ
ーダ３ａおよび２８ａは、図１６および図２において示
したエンコーダ３および２８と類似の回路構成を有する
ことが指摘される。平均処理回路３１も、図３に示した
平均処理回路２９と類似の回路構成を有することが指摘
される。
【００７１】図６に示したＡ／Ｄ変換器５ｄにおいて
も、エンコーダ３ａ，２８ａおよび平均処理回路３１
は、図１に示した実施例におけるエンコーダ３，２８お
よび平均処理回路２９と基本的に同様に動作する。次の
表３は、Ａ／Ｄ変換器５ｄにおける信号遷移を示してい
る。
も、エンコーダ３ａ，２８ａおよび平均処理回路３１
は、図１に示した実施例におけるエンコーダ３，２８お
よび平均処理回路２９と基本的に同様に動作する。次の
表３は、Ａ／Ｄ変換器５ｄにおける信号遷移を示してい
る。
【００７２】
【表３】
【００７３】データ群ＲＴ３は、エンコーダ３ａおよび
２８ａに正常動作における入力信号Ｊ０ないしＪ１３が
与えられたときの、エンコーダ３ａおよび２８ａからそ
れぞれ出力される５ビットの２進出力データを左をＭＳ
Ｂとして示している。データ群ＲＴ４は、マルチアドレ
ッシングが生じたときにエンコーダ３ａが出力する５ビ
ットの２進出力データを左をＭＳＢとして示している。
すなわち、ｊ番目の入力信号Ｊｊのみが「１」であるべ
きにもかかわらず、「１」の入力信号Ｊｊ−１およびＪ
ｊ＋１が与えられたときに、エンコーダ３ａはデータ群
ＲＴ４に示すデータを出力する。データ群ＲＴ４におい
て示された各データは、データ群ＲＴ３内のｊ−１番目
およびｊ＋１番目のデータの論理積（“ＡＮＤ”）に相
当する。
２８ａに正常動作における入力信号Ｊ０ないしＪ１３が
与えられたときの、エンコーダ３ａおよび２８ａからそ
れぞれ出力される５ビットの２進出力データを左をＭＳ
Ｂとして示している。データ群ＲＴ４は、マルチアドレ
ッシングが生じたときにエンコーダ３ａが出力する５ビ
ットの２進出力データを左をＭＳＢとして示している。
すなわち、ｊ番目の入力信号Ｊｊのみが「１」であるべ
きにもかかわらず、「１」の入力信号Ｊｊ−１およびＪ
ｊ＋１が与えられたときに、エンコーダ３ａはデータ群
ＲＴ４に示すデータを出力する。データ群ＲＴ４におい
て示された各データは、データ群ＲＴ３内のｊ−１番目
およびｊ＋１番目のデータの論理積（“ＡＮＤ”）に相
当する。
【００７４】同様に、データ群ＲＴ７は、マルチアドレ
ッシングが生じたときに、エンコーダ２８ａから出力さ
れる５ビットの２進出力データを左をＭＳＢとして示し
ている。データ群ＲＴ７内のｊ番目のデータは、データ
群ＲＴ３内のｊ−１番目およびｊ＋１番目のデータの論
理和により得られることが指摘される。
ッシングが生じたときに、エンコーダ２８ａから出力さ
れる５ビットの２進出力データを左をＭＳＢとして示し
ている。データ群ＲＴ７内のｊ番目のデータは、データ
群ＲＴ３内のｊ−１番目およびｊ＋１番目のデータの論
理和により得られることが指摘される。
【００７５】データ群ＲＴ８は、データ群ＲＴ４および
ＲＴ７内の対応するデータについての加算結果を示して
いる。すなわち、データ群ＲＴ８内のｊ番目のデータ
は、データ群ＲＴ４およびＲＴ７内の各ｊ番目のデータ
の加算により得られる。データ群ＲＴ８内の各データの
ＬＳＢを捨てることにより、マルチアドレッシングの発
生により影響されない正しいデータが得られる。すなわ
ち、そのことはＲＴ８内の上位５ビット（左が上位）が
ＲＴ３に一致することから明らかである。
ＲＴ７内の対応するデータについての加算結果を示して
いる。すなわち、データ群ＲＴ８内のｊ番目のデータ
は、データ群ＲＴ４およびＲＴ７内の各ｊ番目のデータ
の加算により得られる。データ群ＲＴ８内の各データの
ＬＳＢを捨てることにより、マルチアドレッシングの発
生により影響されない正しいデータが得られる。すなわ
ち、そのことはＲＴ８内の上位５ビット（左が上位）が
ＲＴ３に一致することから明らかである。
【００７６】図６に示されるように、エンコーダ３ａお
よび２８ａは、５ビットの２進出力データを出力する。
オーバスケールが発生したとき、最上位ビットＯＳが
「１」となる。アンダースケールが発生したとき、最上
位ビットＯＳおよび第２番目のビットＵＳがいずれも
「０」となる。平均処理回路３１は、６つの全加算器に
より構成され、６つの全加算器から出力されるデータの
最下位ビットを捨てることにより平均値データが得られ
る。５ビットの平均値データのうち、上位２ビットのデ
ータが回路１９および２０における誤り訂正に使用され
る。下位３ビットＢ０ないしＢ２は、Ａ／Ｄ変換におけ
る下位ビットとして使われる。
よび２８ａは、５ビットの２進出力データを出力する。
オーバスケールが発生したとき、最上位ビットＯＳが
「１」となる。アンダースケールが発生したとき、最上
位ビットＯＳおよび第２番目のビットＵＳがいずれも
「０」となる。平均処理回路３１は、６つの全加算器に
より構成され、６つの全加算器から出力されるデータの
最下位ビットを捨てることにより平均値データが得られ
る。５ビットの平均値データのうち、上位２ビットのデ
ータが回路１９および２０における誤り訂正に使用され
る。下位３ビットＢ０ないしＢ２は、Ａ／Ｄ変換におけ
る下位ビットとして使われる。
【００７７】図６に示したＡ／Ｄ変換器５ｄでは、５ビ
ット構成のエンコーダ３ａおよび２８ａが用いられてい
たが、これらに代えて、４ビット構成のエンコーダを用
いることも可能である。
ット構成のエンコーダ３ａおよび２８ａが用いられてい
たが、これらに代えて、４ビット構成のエンコーダを用
いることも可能である。
【００７８】この発明のさらに別の実施例を示す直並列
型Ａ／Ｄ変換器が図７において示される。図６に示した
Ａ／Ｄ変換器５ｄと比較すると、図７に示したＡ／Ｄ変
換器５ｇは、５ビット構成のエンコーダ３ａおよび２８
ａに代えて、４ビット構成のエンコーダ３ｂおよび２８
ｂを備えている。これに加えて、Ａ／Ｄ変換器５ｇは、
さらに、平均処理回路３１の出力に接続された減算器回
路３４を備えている。４ビット構成のエンコーダ３ｂお
よび２８ｂがＡ／Ｄ変換器５ｇにおいて用いられている
ので、前述の表３に示したコーディングは次の表４のよ
うに変更される。
型Ａ／Ｄ変換器が図７において示される。図６に示した
Ａ／Ｄ変換器５ｄと比較すると、図７に示したＡ／Ｄ変
換器５ｇは、５ビット構成のエンコーダ３ａおよび２８
ａに代えて、４ビット構成のエンコーダ３ｂおよび２８
ｂを備えている。これに加えて、Ａ／Ｄ変換器５ｇは、
さらに、平均処理回路３１の出力に接続された減算器回
路３４を備えている。４ビット構成のエンコーダ３ｂお
よび２８ｂがＡ／Ｄ変換器５ｇにおいて用いられている
ので、前述の表３に示したコーディングは次の表４のよ
うに変更される。
【００７９】
【表４】
【００８０】データ群ＲＴ３′，ＲＴ４′，ＲＴ７′お
よびＲＴ８′は、表３に示したデータ群ＲＴ３，ＲＴ
４，ＲＴ７およびＲＴ８にそれぞれ対応している。すな
わち、データ群ＲＴ３′は、エンコーダ３ｂおよび２８
ｂから出力される正常動作におけるデータを示してい
る。データ群ＲＴ４′は、マルチアドレッシングが生じ
たときに、エンコーダ３ａから出力されるデータを示し
ている。データ群ＲＴ７′は、マルチアドレッシングが
生じたときにエンコーダ２８ｂから出力されるデータを
示している。データ群ＲＴ８′は、平均処理における加
算されたデータを示している。
よびＲＴ８′は、表３に示したデータ群ＲＴ３，ＲＴ
４，ＲＴ７およびＲＴ８にそれぞれ対応している。すな
わち、データ群ＲＴ３′は、エンコーダ３ｂおよび２８
ｂから出力される正常動作におけるデータを示してい
る。データ群ＲＴ４′は、マルチアドレッシングが生じ
たときに、エンコーダ３ａから出力されるデータを示し
ている。データ群ＲＴ７′は、マルチアドレッシングが
生じたときにエンコーダ２８ｂから出力されるデータを
示している。データ群ＲＴ８′は、平均処理における加
算されたデータを示している。
【００８１】表４において示したデータ群ＲＴ３′に示
されているように、表４に示したコーディングにおい
て、信号Ｊ０のみが「１」である入力信号Ｊ０ないしＪ
１３が与えられたときに、エンコーダ３ｂおよび２８ｂ
がデータ（０，０，０，０）を出力する。しかしなが
ら、信号Ｊ３のみが「１」である入力信号Ｊ０ないしＪ
１３が与えられたときに、好ましくは、エンコーダ３ｂ
および２８ｂからデータ（０，０，０，０）が出力され
るべきである。２つのデータ間の差、すなわち２進デー
タ「１１」を減算するために、減算器回路３４が設けら
れている。２進データ「１１」の減算は、２進データ
「１１０１」の加算を行なうことに相当する。
されているように、表４に示したコーディングにおい
て、信号Ｊ０のみが「１」である入力信号Ｊ０ないしＪ
１３が与えられたときに、エンコーダ３ｂおよび２８ｂ
がデータ（０，０，０，０）を出力する。しかしなが
ら、信号Ｊ３のみが「１」である入力信号Ｊ０ないしＪ
１３が与えられたときに、好ましくは、エンコーダ３ｂ
および２８ｂからデータ（０，０，０，０）が出力され
るべきである。２つのデータ間の差、すなわち２進デー
タ「１１」を減算するために、減算器回路３４が設けら
れている。２進データ「１１」の減算は、２進データ
「１１０１」の加算を行なうことに相当する。
【００８２】減算器回路３４の詳細が図８において示さ
れる。減算器回路３４は、４つの全加算器３４０ないし
３４３と、ＡＮＤゲート３４４とを含む。全加算器３４
０ないし３４３の入力端子Ａに、平均処理回路３１から
出力される出力信号Ｕ０ないしＵ３がそれぞれ与えられ
る。全加算器３４３ないし３４０の入力端子Ｂに、２進
データ「１１」の負のデータビット「１１０１」がそれ
ぞれ与えられる。全加算器３４０ないし３４２の和出力
端子ＳＵＭを介して、２進データＢ０ないしＢ２が出力
される。全加算器３４３の端子ＣＯを介してフルスケー
ル信号ＵＳが出力される。全加算器３４３の和出力端子
ＳＵＭおよび端子ＣＯに接続されたＡＮＤゲート３４４
が、オーバスケール信号ＯＳを出力する。
れる。減算器回路３４は、４つの全加算器３４０ないし
３４３と、ＡＮＤゲート３４４とを含む。全加算器３４
０ないし３４３の入力端子Ａに、平均処理回路３１から
出力される出力信号Ｕ０ないしＵ３がそれぞれ与えられ
る。全加算器３４３ないし３４０の入力端子Ｂに、２進
データ「１１」の負のデータビット「１１０１」がそれ
ぞれ与えられる。全加算器３４０ないし３４２の和出力
端子ＳＵＭを介して、２進データＢ０ないしＢ２が出力
される。全加算器３４３の端子ＣＯを介してフルスケー
ル信号ＵＳが出力される。全加算器３４３の和出力端子
ＳＵＭおよび端子ＣＯに接続されたＡＮＤゲート３４４
が、オーバスケール信号ＯＳを出力する。
【００８３】表４に示したデータグループＲＴ９は、減
算器回路３４に含まれる加算器３４０ないし３４３の出
力を示し、最も左が加算器３４３のＣＯ出力、以下３４
３〜３４０のＳＵＭ出力となる。データグループＲＴ９
内の各データは、データグループＲＴ８内の対応するデ
ータから２進データ「１１」を減算することにより得ら
れる。
算器回路３４に含まれる加算器３４０ないし３４３の出
力を示し、最も左が加算器３４３のＣＯ出力、以下３４
３〜３４０のＳＵＭ出力となる。データグループＲＴ９
内の各データは、データグループＲＴ８内の対応するデ
ータから２進データ「１１」を減算することにより得ら
れる。
【００８４】この発明のさらにもう一つの実施例を示す
並列型Ａ／Ｄ変換器５ｅが図９において示される。図１
に示したＡ／Ｄ変換器５ａと比較すると、図９に示した
Ａ／Ｄ変換器５ｅは、エンコーダ２８および平均処理回
路２９に代えて、エンコーダ３２および比較処理回路３
３を備えている。エンコーダ３２は、エンコーダ３とは
異なったコーディングを有する擬似ＮＭＯＳ型ＲＯＭに
よって実現される。比較処理回路３３は、エンコーダ３
および３２から出力されたデータを比較し、大きい方の
データを２進変換された出力データＤ０ないしＤ２とし
て選択的に出力する。Ａ／Ｄ変換器５ｅにおける信号遷
移は、次の表５において示される。
並列型Ａ／Ｄ変換器５ｅが図９において示される。図１
に示したＡ／Ｄ変換器５ａと比較すると、図９に示した
Ａ／Ｄ変換器５ｅは、エンコーダ２８および平均処理回
路２９に代えて、エンコーダ３２および比較処理回路３
３を備えている。エンコーダ３２は、エンコーダ３とは
異なったコーディングを有する擬似ＮＭＯＳ型ＲＯＭに
よって実現される。比較処理回路３３は、エンコーダ３
および３２から出力されたデータを比較し、大きい方の
データを２進変換された出力データＤ０ないしＤ２とし
て選択的に出力する。Ａ／Ｄ変換器５ｅにおける信号遷
移は、次の表５において示される。
【００８５】
【表５】
【００８６】表５に示したデータグループＲＴ１は、正
常の動作においてエンコーダ３から出力されるデータを
示す。一方、データグループＲＴ１０は、正常の動作に
おいてエンコーダ３２から出力されるデータを示す。エ
ンコーダ３２におけるコーディングは、エンコーダ３に
おけるコーディング、すなわちデータグループＲＴ１内
の各データから２進データ「１１」を減算することによ
り得られる。言い換えると、そのようなコーディングに
基づいて設計された擬似ＮＭＯＳ型ＲＯＭがエンコーダ
３２として用いられる。
常の動作においてエンコーダ３から出力されるデータを
示す。一方、データグループＲＴ１０は、正常の動作に
おいてエンコーダ３２から出力されるデータを示す。エ
ンコーダ３２におけるコーディングは、エンコーダ３に
おけるコーディング、すなわちデータグループＲＴ１内
の各データから２進データ「１１」を減算することによ
り得られる。言い換えると、そのようなコーディングに
基づいて設計された擬似ＮＭＯＳ型ＲＯＭがエンコーダ
３２として用いられる。
【００８７】データグループＲＴ１１は、マルチアドレ
ッシングが生じたときに、エンコーダ３から出力される
データを示している。同様に、データグループＲＴ１２
は、マルチアドレッシングが生じたときに、エンコーダ
３２から出力されるデータを示している。さらには、デ
ータグループＲＴ１３は、マルチアドレッシングが生じ
たときに、比較処理回路３３から出力されるデータを示
している。すなわち、データ群ＲＴ１３内のｊ番目のデ
ータは、データグループＲＴ１１およびＲＴ１２内の各
ｊ番目のデータのうち大きい方である。
ッシングが生じたときに、エンコーダ３から出力される
データを示している。同様に、データグループＲＴ１２
は、マルチアドレッシングが生じたときに、エンコーダ
３２から出力されるデータを示している。さらには、デ
ータグループＲＴ１３は、マルチアドレッシングが生じ
たときに、比較処理回路３３から出力されるデータを示
している。すなわち、データ群ＲＴ１３内のｊ番目のデ
ータは、データグループＲＴ１１およびＲＴ１２内の各
ｊ番目のデータのうち大きい方である。
【００８８】図９に示したエンコーダ３の出力データ
は、アナログ入力信号Ｓｉに応答して、図１０に示すよ
うに変化する。図１０を参照して、横軸がアナログ入力
信号Ｓｉの電位を示し、一方、縦軸がエンコーダ３の出
力データを示す。破線Ｌ０は、正常の動作において出力
されるべき２進の変換されたデータを示す。実線Ｌ１
は、マルチアドレッシングが生じたときに、図９に示し
たエンコーダ３から出力される出力データを示す。図１
０からわかるように、マルチアドレッシングが生じたと
きに、所望のデータＬ０から大きく異なったデータＬ１
をエンコーダ３が出力することがある。
は、アナログ入力信号Ｓｉに応答して、図１０に示すよ
うに変化する。図１０を参照して、横軸がアナログ入力
信号Ｓｉの電位を示し、一方、縦軸がエンコーダ３の出
力データを示す。破線Ｌ０は、正常の動作において出力
されるべき２進の変換されたデータを示す。実線Ｌ１
は、マルチアドレッシングが生じたときに、図９に示し
たエンコーダ３から出力される出力データを示す。図１
０からわかるように、マルチアドレッシングが生じたと
きに、所望のデータＬ０から大きく異なったデータＬ１
をエンコーダ３が出力することがある。
【００８９】図９に示した比較処理回路３３の出力デー
タは、図１１において実線Ｌ２により示されるように変
化する。図１１からわかるように、マルチアドレッシン
グが生じたときでも、比較処理回路３３から出力される
出力データＬ２は、正常な動作におけるデータＬ０とそ
れほど大きく違っていない。このことは、図９に示した
Ａ／Ｄ変換器５ｅが、マルチアドレッシングが生じたと
きに、所望のデータとは大きく異なったデータを出力し
ないことを意味する。
タは、図１１において実線Ｌ２により示されるように変
化する。図１１からわかるように、マルチアドレッシン
グが生じたときでも、比較処理回路３３から出力される
出力データＬ２は、正常な動作におけるデータＬ０とそ
れほど大きく違っていない。このことは、図９に示した
Ａ／Ｄ変換器５ｅが、マルチアドレッシングが生じたと
きに、所望のデータとは大きく異なったデータを出力し
ないことを意味する。
【００９０】図９に示した比較処理回路３３の一例が、
図１２において示される。図１２を参照して、比較処理
回路３３は、反転器回路３３１と、全加算器回路３３２
と、スイッチング回路３３３および３３４と、インバー
タ３３５とを含む。
図１２において示される。図１２を参照して、比較処理
回路３３は、反転器回路３３１と、全加算器回路３３２
と、スイッチング回路３３３および３３４と、インバー
タ３３５とを含む。
【００９１】比較処理回路３３の動作は次のとおりであ
る。まず、与えられた２つのデータについて減算が施さ
れ、その結果が正または負であるかに応じて出力データ
が決定される。２つのデータの減算は、一方のデータが
負のデータに変換された後、変換されたデータに２進デ
ータ「１」を加えることにより実現される。すなわち、
反転器回路３３１がデータＢ０′ないしＢ３′を負のデ
ータに変換し、変換されたデータが全加算器回路３３２
に与えられる。２進データ「０００１」が全加算器回路
３３２に与えられるので、データＢ０′ないしＢ３′の
負のデータへの変換がなされる。
る。まず、与えられた２つのデータについて減算が施さ
れ、その結果が正または負であるかに応じて出力データ
が決定される。２つのデータの減算は、一方のデータが
負のデータに変換された後、変換されたデータに２進デ
ータ「１」を加えることにより実現される。すなわち、
反転器回路３３１がデータＢ０′ないしＢ３′を負のデ
ータに変換し、変換されたデータが全加算器回路３３２
に与えられる。２進データ「０００１」が全加算器回路
３３２に与えられるので、データＢ０′ないしＢ３′の
負のデータへの変換がなされる。
【００９２】全加算器回路３３２は、データＢ０ないし
Ｂ３と与えられた負のデータとの加算を行なう。データ
Ｂ０ないしＢ３がデータＢ０′ないしＢ３′よりも大き
いとき、全加算器回路３３２の最終のキャリ出力が
「１」を出力する。この出力信号に応答して、スイッチ
ング回路３３３がオンするので、エンコーダ３から与え
られるデータＢ０ないしＢ３が２進変換データＤ０ない
しＤ３として出力される。これに対し、データＢ０′な
いしＢ３′のほうがデータＢ０ないしＢ３よりも大きい
とき、全加算器回路３３２の最終のキャリ出力が「０」
を出力する。この信号に応答して、スイッチング回路３
３４がオンするので、エンコーダ３２から与えられたデ
ータＢ０′ないしＢ３′が２進変換データＤ０ないしＤ
３として出力される。
Ｂ３と与えられた負のデータとの加算を行なう。データ
Ｂ０ないしＢ３がデータＢ０′ないしＢ３′よりも大き
いとき、全加算器回路３３２の最終のキャリ出力が
「１」を出力する。この出力信号に応答して、スイッチ
ング回路３３３がオンするので、エンコーダ３から与え
られるデータＢ０ないしＢ３が２進変換データＤ０ない
しＤ３として出力される。これに対し、データＢ０′な
いしＢ３′のほうがデータＢ０ないしＢ３よりも大きい
とき、全加算器回路３３２の最終のキャリ出力が「０」
を出力する。この信号に応答して、スイッチング回路３
３４がオンするので、エンコーダ３２から与えられたデ
ータＢ０′ないしＢ３′が２進変換データＤ０ないしＤ
３として出力される。
【００９３】この発明のさらに別の実施例を示す並列型
Ａ／Ｄ変換器５ｆが図１３において示される。以上に説
明したいずれの実施例においても、プリエンコーダの出
力に２つのエンコーダが設けられていた。Ａ／Ｄ変換に
おける精度をより向上させるためには、より多くのエン
コーダを用いることが有用である。したがって、図１３
に示したＡ／Ｄ変換器５ｆは、ｎ（ｎは３以上の整数）
個のエンコーダ４１ないし４ｎを備えている。エンコー
ダ４１ないし４ｎから出力される２進出力データは、平
均処理回路（または比較処理回路）３１′に与えられ、
そこで類似の平均処理（または類似の比較処理）が行な
われる。その結果、回路３１′は、２進の変換された出
力データＤ０ないしＤ２を出力する。
Ａ／Ｄ変換器５ｆが図１３において示される。以上に説
明したいずれの実施例においても、プリエンコーダの出
力に２つのエンコーダが設けられていた。Ａ／Ｄ変換に
おける精度をより向上させるためには、より多くのエン
コーダを用いることが有用である。したがって、図１３
に示したＡ／Ｄ変換器５ｆは、ｎ（ｎは３以上の整数）
個のエンコーダ４１ないし４ｎを備えている。エンコー
ダ４１ないし４ｎから出力される２進出力データは、平
均処理回路（または比較処理回路）３１′に与えられ、
そこで類似の平均処理（または類似の比較処理）が行な
われる。その結果、回路３１′は、２進の変換された出
力データＤ０ないしＤ２を出力する。
【００９４】なお、上記のいずれの実施例においても、
ＣＭＯＳトランジスタによって構成されたエンコーダが
用いられているが、バイポーラトランジスタまたはＢｉ
ＣＭＯＳ回路によって構成されたエンコーダを用いるこ
ともできる。
ＣＭＯＳトランジスタによって構成されたエンコーダが
用いられているが、バイポーラトランジスタまたはＢｉ
ＣＭＯＳ回路によって構成されたエンコーダを用いるこ
ともできる。
【００９５】上記のように、プリエンコーダの出力に接
続された複数のエンコーダと、平均処理回路または比較
処理回路とを含むＡ／Ｄ変換器を用いることにより、マ
ルチアドレッシングが生じたときでも、正確なまたはほ
ぼ正確な変換データを出力できるＡ／Ｄ変換器が得られ
た。上記の実施例のように、この発明は並列型および直
並列型のいずれのＡ／Ｄ変換器にも適用できる。この発
明が適用されたＡ／Ｄ変換器は、一例として、図１４に
示した映像信号処理におけるＡ／Ｄ変換器９２に適用さ
れる。その結果、マルチアドレッシングの発生により影
響されることなく、正しいデータを用いて映像信号処理
が行なわれ得る。
続された複数のエンコーダと、平均処理回路または比較
処理回路とを含むＡ／Ｄ変換器を用いることにより、マ
ルチアドレッシングが生じたときでも、正確なまたはほ
ぼ正確な変換データを出力できるＡ／Ｄ変換器が得られ
た。上記の実施例のように、この発明は並列型および直
並列型のいずれのＡ／Ｄ変換器にも適用できる。この発
明が適用されたＡ／Ｄ変換器は、一例として、図１４に
示した映像信号処理におけるＡ／Ｄ変換器９２に適用さ
れる。その結果、マルチアドレッシングの発生により影
響されることなく、正しいデータを用いて映像信号処理
が行なわれ得る。
【００９６】
【発明の効果】以上のように、請求項１，３，５，６に
係る発明では、充電された複数の出力ノードを選択的に
放電して第１の２進データを生成する第１のエンコーダ
手段と、放電された複数の出力ノードを選択的に充電し
て第２の２進データを生成する第２のエンコーダ手段と
を設け、第１および第２の２進データの平均値データを
生成するので、複数の入力信号のうちの２つの信号が活
性化された場合にも正しい２進データを生成することが
できる。したがって、ノイズなどによって影響された場
合でも正しいデータを出力できる。請求項２，４に係る
発明では、充電された複数の出力ノードを選択的に放電
して第１の２進データを生成する第１のエンコーダ手段
と、充電された複数の出力ノードを選択的に放電して第
１の２進データよりも小さな第２の２進データを生成す
る第２のエンコーダ手段とを設け、第１および第２の２
進データのうちの大きい方のデータを選択するので、複
数の入力信号のうちの２つの信号が活性化された場合に
も誤差の小さな２進データを生成することができる。し
たがって、ノイズなどによって影響された場合でも正し
いデータを出力できる。
係る発明では、充電された複数の出力ノードを選択的に
放電して第１の２進データを生成する第１のエンコーダ
手段と、放電された複数の出力ノードを選択的に充電し
て第２の２進データを生成する第２のエンコーダ手段と
を設け、第１および第２の２進データの平均値データを
生成するので、複数の入力信号のうちの２つの信号が活
性化された場合にも正しい２進データを生成することが
できる。したがって、ノイズなどによって影響された場
合でも正しいデータを出力できる。請求項２，４に係る
発明では、充電された複数の出力ノードを選択的に放電
して第１の２進データを生成する第１のエンコーダ手段
と、充電された複数の出力ノードを選択的に放電して第
１の２進データよりも小さな第２の２進データを生成す
る第２のエンコーダ手段とを設け、第１および第２の２
進データのうちの大きい方のデータを選択するので、複
数の入力信号のうちの２つの信号が活性化された場合に
も誤差の小さな２進データを生成することができる。し
たがって、ノイズなどによって影響された場合でも正し
いデータを出力できる。
【図面の簡単な説明】
【図１】この発明の一実施例を示す並列型Ａ／Ｄ変換器
の回路ブロック図である。
の回路ブロック図である。
【図２】図１に示したエンコーダ２８の回路図である。
【図３】図１に示した平均処理回路２９の回路図であ
る。
る。
【図４】マルチアドレッシングが生じた場合の図１に示
したＡ／Ｄ変換器における信号遷移図である。
したＡ／Ｄ変換器における信号遷移図である。
【図５】図１に示したエンコーダ３または２８として適
用可能な別のエンコーダの回路図である。
用可能な別のエンコーダの回路図である。
【図６】この発明の別の実施例を示す直並列型Ａ／Ｄ変
換器の回路ブロック図である。
換器の回路ブロック図である。
【図７】この発明のさらに別の実施例を示す直並列型Ａ
／Ｄ変換器の回路ブロック図である。
／Ｄ変換器の回路ブロック図である。
【図８】図７に示した減算器回路３４の回路図である。
【図９】この発明のさらに別の実施例を示す並列型Ａ／
Ｄ変換器の回路ブロック図である。
Ｄ変換器の回路ブロック図である。
【図１０】図９に示したエンコーダ３の出力データの変
化を示すグラフである。
化を示すグラフである。
【図１１】図９に示した比較処理回路３３の出力データ
の変化を示すグラフである。
の変化を示すグラフである。
【図１２】図９に示した比較処理回路３３の回路ブロッ
ク図である。
ク図である。
【図１３】この発明のさらに別の実施例を示す並列型Ａ
／Ｄ変換器の回路ブロック図である。
／Ｄ変換器の回路ブロック図である。
【図１４】映像信号処理のための一般的な構成を示すブ
ロック図である。
ロック図である。
【図１５】従来の並列型Ａ／Ｄ変換器の回路ブロック図
である。
である。
【図１６】図１５に示したエンコーダ３の回路図であ
る。
る。
【図１７】図１５に示したエンコーダ３の正常な動作を
説明するための信号遷移図である。
説明するための信号遷移図である。
【図１８】図１５に示したエンコーダ３の異常な動作を
説明するための信号遷移図である。
説明するための信号遷移図である。
【図１９】従来の直並列型Ａ／Ｄ変換器の回路ブロック
図である。
図である。
【図２０】図１９に示した基準電圧発生回路１１の回路
図である。
図である。
【図２１】図１９に示した誤り訂正回路１９の回路ブロ
ック図である。
ック図である。
【図２２】図１９に示した誤り訂正回路２０の回路ブロ
ック図である。
ック図である。
１ 基準電圧発生回路 ２ プリエンコーダ ３ 擬似ＮＭＯＳ型エンコーダ ４ 比較器回路 ５ｃ Ａ／Ｄ変換器 ２８ 擬似ＰＭＯＳ型エンコーダ ２９ 平均処理回路 Ｓｉ アナログ入力信号 Ｖｒｅ１ 基準電圧 Ｖｒｅ２ 基準電圧
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−203011（ＪＰ，Ａ) 特開 平３−22710（ＪＰ，Ａ) 特開 平１−120128（ＪＰ，Ａ) 特開 平３−187619（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 1/36 H03M 1/08
Claims (6)
- 【請求項１】 選択的に活性化された単一の信号を含む
複数の入力信号に応答して、複数ビットの２進データを
出力する２進データ発生回路であって、 複数の第１の出力ノードの各々を第１の論理レベルに充
電するための第１の充電手段と、各入力信号に対応して
設けられ、対応の入力信号が活性化されたことに応じて
前記第１の充電手段によって充電された前記複数の第１
の出力ノードを第２の論理レベルに選択的に放電させ、
対応の入力信号に予め割当てられた複数ビットの第１の
２進データを生成する第１の放電手段とを含む第１のエ
ンコーダ手段、 複数の第２の出力ノードの各々を第２の論理レベルに放
電するための第２の放電手段と、各入力信号に対応して
設けられ、対応の入力信号が活性化されたことに応じて
前記第２の放電手段によって放電された前記複数の第２
の出力ノードを第１の論理レベルに選択的に充電し、対
応の入力信号に予め割当てられた前記第１の２進データ
と同じ第２の２進データを生成する第２の充電手段とを
含む第２のエンコーダ手段、および前記第１および第２
のエンコーダ手段で生成された第１および第２の２進デ
ータの平均値データを演算し、その平均値データを前記
２進データとして出力する平均処理手段を備える、２進
データ発生回路。 - 【請求項２】 選択的に活性化された単一の信号を含む
複数の入力信号に応答して複数ビットの２進データを出
力する２進データ発生回路であって、 複数の第１の出力ノードの各々を第１の論理レベルに充
電するための第１の充電手段と、各入力信号に対応して
設けられ、対応の入力信号が活性化されたことに応じて
前記第１の充電手段によって充電された前記複数の第１
の出力ノードを第２の論理レベルに選択的に放電させ、
対応の入力信号に予め割当てられた複数ビットの第１の
２進データを生成する第１の放電手段とを含む第１のエ
ンコーダ手段、 複数の第２の出力ノードの各々を第１の論理レベルに充
電するための第２の充電手段と、各入力信号に対応して
設けられ、対応の入力信号が活性化されたことに応じて
前記第２の充電手段によって充電された前記第２の出力
ノードを第２の論理レベルに選択的に放電させ、対応の
入力信号に予め割当てられた前記第１の２進データより
も小さな第２の２進データを生成する第２の放電手段と
を含む第２のエンコーダ手段、および前記第１および第
２のエンコーダ手段で生成された第１および第２の２進
データを比較し、大きい方の２進データを前記２進デー
タとして出力する比較処理手段を備える、２進データ発
生回路。 - 【請求項３】 アナログ入力信号を複数ビットの２進デ
ータに変換するＡ／Ｄ変換器であって、 それぞれが異なった電位レベルを有する複数の基準電位
を生成する基準電位発生手段、 それぞれが、前記複数の基準電位に対応して設けられ、
前記アナログ入力信号と対応の基準電位とを比較し、比
較結果に応じた信号を出力する複数の比較器手段、 前記複数の比較器手段の出力信号に応答して、選択的に
活性化される単一の信号を含む複数の信号を出力する単
一活性化信号発生手段、 複数の第１の出力ノードの各々を第１の論理レベルに充
電するための第１の充電手段と、前記単一活性化信号発
生手段の各出力信号に対応して設けられ、対応の出力信
号が活性化されたことに応じて前記第１の充電手段によ
って充電された前記複数の第１の出力ノードを第２の論
理レベルに選択的に放電させ、対応の出力信号に予め割
当てられた複数ビットの第１の２進データを生成する第
１の放電手段とを含む第１のエンコーダ手段、 複数の第２の出力ノードの各々を第２の論理レベルに充
電するための第２の放電手段と、前記単一活性化信号発
生手段の各出力信号に対応して設けられ、対応の出力信
号が活性化されたことに応じて前記第２の放電手段によ
って放電された前記複数の第２の出力ノードを第１の論
理レベルに選択的に充電し、対応の出力信号に予め割当
てられた前記第１の２進データと同じ第２の２進データ
を生成する第２の充電手段とを含む第２のエンコーダ手
段、および前記第１および第２のエンコーダ手段で生成
された第１および第２の２進データの平均値データを演
算し、その平均値データを前記２進データとして出力す
る平均処理手段を備える、Ａ／Ｄ変換器。 - 【請求項４】 アナログ入力信号を複数ビットの２進デ
ータに変換するＡ／Ｄ変換器であって、 それぞれが異なった電位レベルを有する複数の基準電位
を生成する基準電位発生手段、 それぞれが、前記複数の基準電位に対応して設けられ、
前記アナログ入力信号と対応の基準電位とを比較し、比
較結果に応じた信号を出力する複数の比較器手段、 前記複数の比較器手段の出力信号に応答して、選択的に
活性化される単一の信号を含む複数の信号を出力する単
一活性化信号発生手段、 複数の第１の出力ノードの各々を第１の論理レベルに充
電するための第１の充電手段と、前記単一活性化信号発
生手段の各出力信号に対応して設けられ、対応の出力信
号が活性化されたことに応じて前記第１の充電手段によ
って充電された前記複数の第１の出力ノードを第２の論
理レベルに選択的に放電させ、対応の出力信号に予め割
当てられた複数ビットの第１の２進データを生成する第
１の放電手段とを含む第１のエンコーダ手段、 複数の第２の出力ノードの各々を第１の論理レベルに充
電するための第２の充電手段と、前記単一活性化信号発
生手段の各出力信号に対応して設けられ、対応の出力信
号が活性化されたことに応じて前記第２の充電手段によ
って充電された前記第２の出力ノードを第２の論理レベ
ルに選択的に放電させ、対応の出力信号に予め割当てら
れた前記第１の２進データよりも小さな第２の２進デー
タを生成する第２の放電手段とを含む第２のエンコーダ
手段、および 前記第１および第２のエンコーダ手段で生成された第１
および第２の２進データを比較し、大きい方の２進デー
タを前記２進データとして出力する比較処理手段を備え
る、Ａ／Ｄ変換器。 - 【請求項５】 アナログ入力信号を複数ビットの２進デ
ータに変換するＡ／Ｄ変換器であって、 それぞれが異なった電位レベルを有する複数の基準電位
を生成する基準電位発生手段、 前記基準電位発生手段で生成された前記複数の基準電位
を受け、前記アナログ入力信号に応答して、前記アナロ
グ入力信号のレベルに対応するサーモメータコードを出
力するサーモメータコード発生手段、 前記サーモメータコード発生手段から出力されるサーモ
メータコードに応答して、選択的に活性化された信号を
含む複数の信号を出力するプリエンコーダ手段、 複数の第１の出力ノードの各々を第１の論理レベルに充
電するための第１の充電手段と、前記プリエンコーダ手
段の各出力信号に対応して設けられ、対応の出力信号が
活性化されたことに応じて前記第１の充電手段によって
充電された前記複数の第１の出力ノードを第２の論理レ
ベルに選択的に放電させ、対応の出力信号に予め割当て
られた複数ビットの第１の２進データを生成する第１の
放電手段とを含む第１のエンコーダ手段、 複数の第２の出力ノードの各々を第２の論理レベルに放
電するための第２の放電手段と、前記プリエンコーダ手
段の各出力信号に対応して設けられ、対応の出力信号が
活性化されたことに応じて前記第２の放電手段によって
放電された前記複数の第２の出力ノードを第１の論理レ
ベルに選択的に充電し、対応の出力信号に予め割当てら
れた前記第１の２進データと同じ第２の２進データを生
成する第２の充電手段とを含む第２のエンコーダ手段、
および前記第１および第２のエンコーダ手段で生成され
た第１および第２の２進データの平均値データを演算
し、その平均値データを前記２進データとして出力する
平均処理手段を備える、Ａ／Ｄ変換器。 - 【請求項６】 アナログ入力信号を予め定められた上位
ビットと下位ビットとを含むデジタル出力データに変換
する直並列型Ａ／Ｄ変換器であって、 前記アナログ入力信号に応答して、前記デジタル出力デ
ータの上位ビットを決定する上位ビット決定手段、 前記上位ビット決定手段で決定された前記デジタル出力
データの上位ビットに応答して、その上位ビットにより
決定される範囲内で各々が異なったレベルを有する複数
の基準電位を発生する基準電位発生手段、 それぞれが、前記複数の基準電位に対応して設けられ、
前記アナログ入力信号と対応の基準電位とを比較し、比
較結果に応じた信号を出力する複数の比較器手段、 前記複数の比較器手段の出力信号に応答して、選択的に
活性化される単一の信号を含む複数の信号を出力する単
一活性化信号発生手段、 複数の第１の出力ノードの各々を第１の論理レベルに充
電するための第１の充電手段と、前記単一活性化信号発
生手段の各出力信号に対応して設けられ、対応の出力信
号が活性化されたことに応じて前記第１の充電手段によ
って充電された前記複数の第１の出力ノードを第２の論
理レベルに選択的に充電させ、対応の出力信号に予め割
当てられた複数ビットの第１の２進データを生成する第
１の放電手段とを含む第１のエンコーダ手段、 複数の第２の出力ノードの各々を第２の論理レベルに放
電するための第２の放電手段と、前記単一活性化信号発
生手段の各出力信号に対応して設けられ、対応の出力信
号が活性化されたことに応じて前記第２の放電手段によ
って放電された前記複数の第２の出力ノードを第１の論
理レベルに選択的に充電し、対応の出力信号に予め割当
てられた前記第１の２進データと同じ第２の２進データ
を生成する第２の充電手段とを含む第２のエンコーダ手
段、および前記第１および第２のエンコーダ手段で生成
された第１および第２の２進データの平均値データを演
算し、その平均値データを前記デジタル出力データの下
位ビットとして出力する平均処理手段を備える、Ａ／Ｄ
変換器。
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