JPH06112827A - セミフラッシュ型ａ／ｄ変換器 - Google Patents
セミフラッシュ型ａ／ｄ変換器Info
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- JPH06112827A JPH06112827A JP4282401A JP28240192A JPH06112827A JP H06112827 A JPH06112827 A JP H06112827A JP 4282401 A JP4282401 A JP 4282401A JP 28240192 A JP28240192 A JP 28240192A JP H06112827 A JPH06112827 A JP H06112827A
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- 238000012935 Averaging Methods 0.000 claims description 6
- 230000006866 deterioration Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 8
- 230000002159 abnormal effect Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000002542 deteriorative effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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- H02M1/32—Means for protecting converters other than automatic disconnection
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/08—Continuously compensating for, or preventing, undesired influence of physical parameters of noise
- H03M1/0809—Continuously compensating for, or preventing, undesired influence of physical parameters of noise of bubble errors, i.e. irregularities in thermometer codes
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- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
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- H03M1/685—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type the quantisation value generators of both converters being arranged in a common two-dimensional array
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Power Engineering (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 セミフラッシュ型Ａ／Ｄ変換器の有する複数
の比較器の、雑音から生じる比較動作不整合よりもたら
される変換特性の悪化を防ぐ。 【構成】 下位３ビット変換時、比較器１０３〜１０９
の出力を補正機能付エンコーダ１１４により補正，符号
化する。これにより、比較器１０３〜１０９の雑音から
くる動作不整合の補正が可能となり、Ａ／Ｄ変換器の変
換特性悪化を防ぐ。
の比較器の、雑音から生じる比較動作不整合よりもたら
される変換特性の悪化を防ぐ。 【構成】 下位３ビット変換時、比較器１０３〜１０９
の出力を補正機能付エンコーダ１１４により補正，符号
化する。これにより、比較器１０３〜１０９の雑音から
くる動作不整合の補正が可能となり、Ａ／Ｄ変換器の変
換特性悪化を防ぐ。
Description
【０００１】
【産業上の利用分野】本発明は、Ａ／Ｄ変換器に関し、
特にセミフラッシュ型Ａ／Ｄ変換器に関する。
特にセミフラッシュ型Ａ／Ｄ変換器に関する。
【０００２】
【従来の技術】セミフラッシュ型Ａ／Ｄ変換器とは、一
度の比較で複数のビットの変換を行えるように複数の比
較器を設け、この複数ビット単位に逐次比較を繰り返す
ことで、通常の逐次比較型Ａ／Ｄ変換器と比べ、変換速
度の高速化を実現しているＡ／Ｄ変換器である。
度の比較で複数のビットの変換を行えるように複数の比
較器を設け、この複数ビット単位に逐次比較を繰り返す
ことで、通常の逐次比較型Ａ／Ｄ変換器と比べ、変換速
度の高速化を実現しているＡ／Ｄ変換器である。
【０００３】従来のセミフラッシュ型Ａ／Ｄ変換器を図
５を用いて説明する。図５は、３ビット単位に２回の逐
次比較を行うセミフラッシュ型６ビットＡ／Ｄ変換器で
ある。
５を用いて説明する。図５は、３ビット単位に２回の逐
次比較を行うセミフラッシュ型６ビットＡ／Ｄ変換器で
ある。
【０００４】まず図５の構成を説明する。図５はＤ／Ａ
変換器１０１，セレクタ１０２，７つの比較器１０３〜
１０９，サンプルホールド回路１１０，ラッチ１１１，
１１２，エンコーダ１１３，５０１，変換結果格納用レ
ジスタ１１５，１１６である。Ｓ０，Ｓ１，Ｓ２，ＣＬ
Ｋ，ＥＯＣは変換動作制御用のタイミング信号で内部で
生成される。
変換器１０１，セレクタ１０２，７つの比較器１０３〜
１０９，サンプルホールド回路１１０，ラッチ１１１，
１１２，エンコーダ１１３，５０１，変換結果格納用レ
ジスタ１１５，１１６である。Ｓ０，Ｓ１，Ｓ２，ＣＬ
Ｋ，ＥＯＣは変換動作制御用のタイミング信号で内部で
生成される。
【０００５】Ｄ／Ａ変換器１０１は図６のような抵抗群
で構成され、変換基準電位ＶＲＥＦと変換基準グランド
ＡＶＳＳ感を抵抗分圧した電位とをもつ信号２１０〜２
１６及び信号２２０〜２２６を出力する。信号２１０〜
２１６は図６に示した点から取り出された信号で、それ
ぞれの電位は信号２１０＞信号２１１＞信号２１２＞信
号２１３＞信号２１４＞信号２１５＞信号２１６という
関係を有する。
で構成され、変換基準電位ＶＲＥＦと変換基準グランド
ＡＶＳＳ感を抵抗分圧した電位とをもつ信号２１０〜２
１６及び信号２２０〜２２６を出力する。信号２１０〜
２１６は図６に示した点から取り出された信号で、それ
ぞれの電位は信号２１０＞信号２１１＞信号２１２＞信
号２１３＞信号２１４＞信号２１５＞信号２１６という
関係を有する。
【０００６】信号２２０〜２２６はエンコーダ１１３か
らの出力信号２００〜２０７により、選択される連動ス
イッチＡ〜Ｈを介し取り出された信号でそれぞれの電位
は、信号２２０＞信号２２１＞信号２２２＞信号２２３
＞信号２２４＞信号２２５＞信号２２６という関係を有
する。表１にエンコーダ１１３からの出力信号２００〜
２０７と連動スイッチＡ〜Ｈの動作、出力される信号２
２０〜２２６の関係を示す。
らの出力信号２００〜２０７により、選択される連動ス
イッチＡ〜Ｈを介し取り出された信号でそれぞれの電位
は、信号２２０＞信号２２１＞信号２２２＞信号２２３
＞信号２２４＞信号２２５＞信号２２６という関係を有
する。表１にエンコーダ１１３からの出力信号２００〜
２０７と連動スイッチＡ〜Ｈの動作、出力される信号２
２０〜２２６の関係を示す。
【０００７】
【表１】
【０００８】セレクタ１０２はタイミング信号Ｓ２＝
“Ｌ”の期間入力信号２１０〜２１６を、タイミング信
号Ｓ２＝“Ｈ”の期間入力信号２２０〜２２６を選択
し、それぞれの電位を比較器１０３〜１０９の第１の入
力に伝送する。
“Ｌ”の期間入力信号２１０〜２１６を、タイミング信
号Ｓ２＝“Ｈ”の期間入力信号２２０〜２２６を選択
し、それぞれの電位を比較器１０３〜１０９の第１の入
力に伝送する。
【０００９】サンプルホールド回路１１０はＳ０＝
“Ｈ”の期間＜アナログ入力端子ＡＩＮより入力された
電位とを取り込み、Ｓ０＝“Ｌ”の期間、取り込んだ電
位を保持し、その値を比較器１０３〜１０９の第２の入
力に伝送する。
“Ｈ”の期間＜アナログ入力端子ＡＩＮより入力された
電位とを取り込み、Ｓ０＝“Ｌ”の期間、取り込んだ電
位を保持し、その値を比較器１０３〜１０９の第２の入
力に伝送する。
【００１０】比較器１０３〜１０９は第１の入力及び第
２の入力をうけ、その２値を比較し結果を出力する。結
果は第１の入力＞第２の入力の時“Ｌ”，第１の入力＜
第２の入力の時“Ｈ”を出力する。
２の入力をうけ、その２値を比較し結果を出力する。結
果は第１の入力＞第２の入力の時“Ｌ”，第１の入力＜
第２の入力の時“Ｈ”を出力する。
【００１１】ラッチ１１１は比較器１０３〜１０９の値
をタイミング信号Ｓ１＝“Ｈ”かつＣＬＫ＝“Ｈ”の期
間に取り込みそれ以外の期間は値を保持する。
をタイミング信号Ｓ１＝“Ｈ”かつＣＬＫ＝“Ｈ”の期
間に取り込みそれ以外の期間は値を保持する。
【００１２】ラッチ１１２は比較器１０３〜１０９の値
をタイミング信号Ｓ２＝“Ｈ”かつＣＬＫ＝“Ｈ”の期
間に取り込み、それ以外の期間は値を保持する。
をタイミング信号Ｓ２＝“Ｈ”かつＣＬＫ＝“Ｈ”の期
間に取り込み、それ以外の期間は値を保持する。
【００１３】エンコーダ１１３は図７のような構成の論
理回路で、ラッチ１１１の出力信号２３０〜２３６よ
り、信号２００〜２０７及び信号２５０〜２５２を生成
する。エンコーダ５０１は図８のような構成の論理回路
でラッチ１１２の出力信号２４０〜２４６より、信号２
５３〜２５５を生成する。
理回路で、ラッチ１１１の出力信号２３０〜２３６よ
り、信号２００〜２０７及び信号２５０〜２５２を生成
する。エンコーダ５０１は図８のような構成の論理回路
でラッチ１１２の出力信号２４０〜２４６より、信号２
５３〜２５５を生成する。
【００１４】レジスタ１１５及び１１６はＥＯＣ＝
“Ｈ”の期間に、それぞれ信号２５０〜２５２，信号２
５３〜２５５を読み込み、それ以外の期間値を保持する
レジスタである。
“Ｈ”の期間に、それぞれ信号２５０〜２５２，信号２
５３〜２５５を読み込み、それ以外の期間値を保持する
レジスタである。
【００１５】以上が図５の構成である。次に動作につい
て図９を用いて説明する。図９に示したように図５のＡ
／Ｄ変換器の１変換動作は期間，，の３段階で行
われる。以下に３段階のそれぞれの動作を述べる。
て図９を用いて説明する。図９に示したように図５のＡ
／Ｄ変換器の１変換動作は期間，，の３段階で行
われる。以下に３段階のそれぞれの動作を述べる。
【００１６】期間での動作（Ｓ０＝１，Ｓ１＝０，Ｓ
２＝０） 期間はサンプリング期間である。この時Ｓ２＝０のた
め、セレクタ１０２は信号２１０〜２１６を選択し、比
較器１０３〜１０９に対して出力する。サンプルホール
ド１１０はＳ０＝１のため、ＡＩＮの電位を取り込み、
増幅器１０３〜１０９に対して出力する。
２＝０） 期間はサンプリング期間である。この時Ｓ２＝０のた
め、セレクタ１０２は信号２１０〜２１６を選択し、比
較器１０３〜１０９に対して出力する。サンプルホール
ド１１０はＳ０＝１のため、ＡＩＮの電位を取り込み、
増幅器１０３〜１０９に対して出力する。
【００１７】期間での動作（Ｓ０＝０，Ｓ１＝１，Ｓ
２＝０） 期間は上位３ビットの変換期間である。Ｓ０＝０とな
り、サンプルホールド１１０はＡＩＮの取り込みをや
め、取り込んだ値を保持する。セレクタ１０２はＳ２＝
０のため、期間と同様信号２１０〜２１６を選択す
る。比較器１０３〜１０９はセレクタ１０２からの第１
の入力及びサンプルホールド１１０からの第２の入力を
受け比較結果を出力する。ラッチ１１１はＣＬＫ＝
“Ｈ”の期間、比較結果を取り込みその値を２３０〜２
３６に出力し、エンコーダ１１３はこれを受け信号２０
０〜２０７及び２５０〜２５２に出力する。ここで信号
２５０〜２５２は、上位３ビットの変換結果であり、信
号２５０が最上位ビットである。
２＝０） 期間は上位３ビットの変換期間である。Ｓ０＝０とな
り、サンプルホールド１１０はＡＩＮの取り込みをや
め、取り込んだ値を保持する。セレクタ１０２はＳ２＝
０のため、期間と同様信号２１０〜２１６を選択す
る。比較器１０３〜１０９はセレクタ１０２からの第１
の入力及びサンプルホールド１１０からの第２の入力を
受け比較結果を出力する。ラッチ１１１はＣＬＫ＝
“Ｈ”の期間、比較結果を取り込みその値を２３０〜２
３６に出力し、エンコーダ１１３はこれを受け信号２０
０〜２０７及び２５０〜２５２に出力する。ここで信号
２５０〜２５２は、上位３ビットの変換結果であり、信
号２５０が最上位ビットである。
【００１８】前述のように信号２１０〜２１６の電位
は、信号２１０＞信号２１１＞信号２１２＞信号２１３
＞信号２１４＞信号２１５＞信号２１６という関係にな
っているため、この期間で比較器１０３〜１０９の出力
は下表の通りとなり、よってラッチ１１１の出力信号２
３０〜２３６より生成される信号２００〜２０７，２５
０〜２５２も表２のようになる。
は、信号２１０＞信号２１１＞信号２１２＞信号２１３
＞信号２１４＞信号２１５＞信号２１６という関係にな
っているため、この期間で比較器１０３〜１０９の出力
は下表の通りとなり、よってラッチ１１１の出力信号２
３０〜２３６より生成される信号２００〜２０７，２５
０〜２５２も表２のようになる。
【００１９】
【表２】
【００２０】期間での動作（Ｓ０＝０，Ｓ１＝０，Ｓ
２＝１） 期間は下位３ビットの変換期間である。Ｓ２＝１とな
り、セレクタ１０２は信号２２０〜２２６を選択し、出
力する。この時、２２０〜２２６は期間で決定した信
号２００〜２０７を受けて表１のような電位をもつ信号
である。よって比較器１０３〜１０９は信号２２０〜２
２６と、サンプルホールド回路１１０の出力を比較し、
比較結果はＣＬＫ＝“Ｈ”の期間にラッチ１１２に取り
込まれる。エンコーダ５０１は信号２４０〜２４６を受
けて信号２５３〜２５５を生成する。信号２５３〜２５
５は下位３ビットの変換結果であり、信号２５３が上位
側である。ここまでの動作が終了すると、タイミング信
号ＥＯＣ＝“Ｈ”となり、このタイミングでレジスタ１
１５は変換結果の上位３ビットを、レジスタ１１６は変
換結果の下位３ビットを取り込み、これで１変換の動作
が終了する。
２＝１） 期間は下位３ビットの変換期間である。Ｓ２＝１とな
り、セレクタ１０２は信号２２０〜２２６を選択し、出
力する。この時、２２０〜２２６は期間で決定した信
号２００〜２０７を受けて表１のような電位をもつ信号
である。よって比較器１０３〜１０９は信号２２０〜２
２６と、サンプルホールド回路１１０の出力を比較し、
比較結果はＣＬＫ＝“Ｈ”の期間にラッチ１１２に取り
込まれる。エンコーダ５０１は信号２４０〜２４６を受
けて信号２５３〜２５５を生成する。信号２５３〜２５
５は下位３ビットの変換結果であり、信号２５３が上位
側である。ここまでの動作が終了すると、タイミング信
号ＥＯＣ＝“Ｈ”となり、このタイミングでレジスタ１
１５は変換結果の上位３ビットを、レジスタ１１６は変
換結果の下位３ビットを取り込み、これで１変換の動作
が終了する。
【００２１】前述のように信号２２０〜２２６の電位は
信号２２０＞信号２２１＞信号２２２＞信号２２３＞信
号２２４＞信号２２５＞信号２２６という関係になって
いるため、この期間で比較器１０３〜１０９のとり得る
出力の組み合せと、それに対する信号２５３〜２５５は
表３のようになる。
信号２２０＞信号２２１＞信号２２２＞信号２２３＞信
号２２４＞信号２２５＞信号２２６という関係になって
いるため、この期間で比較器１０３〜１０９のとり得る
出力の組み合せと、それに対する信号２５３〜２５５は
表３のようになる。
【００２２】
【表３】
【００２３】以上が図５のＡ／Ｄ変換器の動作説明であ
る。セミフラッシュ型Ａ／Ｄ変換器は、逐次比較型Ａ／
Ｄ変換器より高速変換が可能で、かつフラッシュ型Ａ／
Ｄ変換器のような大規模な回路が不必要なため、特に９
〜１６ビット精度の高速変換に向いた変換方式である。
る。セミフラッシュ型Ａ／Ｄ変換器は、逐次比較型Ａ／
Ｄ変換器より高速変換が可能で、かつフラッシュ型Ａ／
Ｄ変換器のような大規模な回路が不必要なため、特に９
〜１６ビット精度の高速変換に向いた変換方式である。
【００２４】
【発明が解決しようとする課題】まずＡ／Ｄ変換器内部
の雑音と比較器の比較動作について述べる。
の雑音と比較器の比較動作について述べる。
【００２５】Ａ／Ｄ変換器内部の雑音に対し、比較器の
第１の入力と第２の入力の電位差が十分大きかった場
合、比較器の比較動作は雑音に妨げられず、安定して行
われる。これに対しＡ／Ｄ変換器内部の雑音が、比較器
の第１の入力と第２の入力の電位差と同レベル以上であ
った場合、比較動作は雑音に妨げられ、不安定な状態に
なり、その結果、比較器は“Ｈ”を出力する場合と
“Ｌ”を出力する場合が発生し、出力結果がばらつく。
第１の入力と第２の入力の電位差が十分大きかった場
合、比較器の比較動作は雑音に妨げられず、安定して行
われる。これに対しＡ／Ｄ変換器内部の雑音が、比較器
の第１の入力と第２の入力の電位差と同レベル以上であ
った場合、比較動作は雑音に妨げられ、不安定な状態に
なり、その結果、比較器は“Ｈ”を出力する場合と
“Ｌ”を出力する場合が発生し、出力結果がばらつく。
【００２６】もし図５のセミフラッシュ型Ａ／Ｄ変換器
で図９の期間にあたる比較動作時、雑音により比較器
１０３〜１０９の出力値がばらついた場合の比較器１０
３〜１０９の出力値と、それに対するエンコーダ５０１
の出力の関係を３つの例を挙げて表４に示した。
で図９の期間にあたる比較動作時、雑音により比較器
１０３〜１０９の出力値がばらついた場合の比較器１０
３〜１０９の出力値と、それに対するエンコーダ５０１
の出力の関係を３つの例を挙げて表４に示した。
【００２７】
【表４】
【００２８】上表のように出力のばらつきは符号化した
値にも影響を与え、よって変換コードにも反映される。
表４の２つ目の例では、雑音により信号１０３＝
“Ｌ”，信号１０４＝“Ｈ”，信号１０５＝“Ｌ”，信
号１０６＝“Ｈ”，信号１０７＝“Ｈ”，信号１０８＝
“Ｌ”，信号１０９＝“Ｈ”と比較器の出力がばらつい
た場合、エンコーダ５０１は信号２５３＝“Ｈ”，信号
２５４＝“Ｈ”，信号２５４＝“Ｈ”、つまり下位３ビ
ットを１１１に符号化してしまう。これは誤った符号化
であり、これにより、このＡ／Ｄ変換器の出力する変換
コードも誤ったものとなる。
値にも影響を与え、よって変換コードにも反映される。
表４の２つ目の例では、雑音により信号１０３＝
“Ｌ”，信号１０４＝“Ｈ”，信号１０５＝“Ｌ”，信
号１０６＝“Ｈ”，信号１０７＝“Ｈ”，信号１０８＝
“Ｌ”，信号１０９＝“Ｈ”と比較器の出力がばらつい
た場合、エンコーダ５０１は信号２５３＝“Ｈ”，信号
２５４＝“Ｈ”，信号２５４＝“Ｈ”、つまり下位３ビ
ットを１１１に符号化してしまう。これは誤った符号化
であり、これにより、このＡ／Ｄ変換器の出力する変換
コードも誤ったものとなる。
【００２９】よって、このＡ／Ｄ変換器の変換特性は非
常に悪化する。この悪化を抑える手段としてＡ／Ｄ変換
器内部の雑音低減が考えられるが、特に高分解能精度の
変換器の場合、その分解能レベルに対して十分な雑音低
減が困難であった。
常に悪化する。この悪化を抑える手段としてＡ／Ｄ変換
器内部の雑音低減が考えられるが、特に高分解能精度の
変換器の場合、その分解能レベルに対して十分な雑音低
減が困難であった。
【００３０】このためセミフラッシュ方式は、方式上、
高速，高精度分野に向いた変換方式であるにもかかわら
ず、実際には雑音に弱く、高精度化が難しいという問題
を有していた。
高速，高精度分野に向いた変換方式であるにもかかわら
ず、実際には雑音に弱く、高精度化が難しいという問題
を有していた。
【００３１】本発明の目的は、雑音から生じる比較動作
不整合よりもたらされる変換特性の悪化を防止するセミ
フラッシュ型Ａ／Ｄ変換器を提供することにある。
不整合よりもたらされる変換特性の悪化を防止するセミ
フラッシュ型Ａ／Ｄ変換器を提供することにある。
【００３２】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係るセミフラッシュ型Ａ／Ｄ変換器は、保
持手段と、符号化手段と、Ｄ／Ａ変換器と、セレクタ
と、サンプルホールド回路と、補正手段とを有するセミ
フラッシュ型Ａ／Ｄ変換器であって、保持手段は、複数
の比較器出力を取り込み保持するものであり、符号化手
段は、保持手段の出力する複数の信号より変換コードを
生成するものであり、Ｄ／Ａ変換器は、符号化手段の符
号化結果により出力電位を制御するものであり、セレク
タは、Ｄ／Ａ変換器より出力される複数の電位から選択
的に電位を選択し、これを比較器の一方の入力端子に供
給するものであり、サンプルホールド回路は、アナログ
入力端子の電位を取り込み保持し、その電位を比較器の
他方の入力端子に供給するものであり、補正手段は、複
数の比較の出力不整合を補正するものである。
め、本発明に係るセミフラッシュ型Ａ／Ｄ変換器は、保
持手段と、符号化手段と、Ｄ／Ａ変換器と、セレクタ
と、サンプルホールド回路と、補正手段とを有するセミ
フラッシュ型Ａ／Ｄ変換器であって、保持手段は、複数
の比較器出力を取り込み保持するものであり、符号化手
段は、保持手段の出力する複数の信号より変換コードを
生成するものであり、Ｄ／Ａ変換器は、符号化手段の符
号化結果により出力電位を制御するものであり、セレク
タは、Ｄ／Ａ変換器より出力される複数の電位から選択
的に電位を選択し、これを比較器の一方の入力端子に供
給するものであり、サンプルホールド回路は、アナログ
入力端子の電位を取り込み保持し、その電位を比較器の
他方の入力端子に供給するものであり、補正手段は、複
数の比較の出力不整合を補正するものである。
【００３３】また、前記補正手段は、エンコーダ機能に
優先順位制御を付加して補正を行うものである。
優先順位制御を付加して補正を行うものである。
【００３４】また、前記補正手段は、複数回のＡ／Ｄ変
換を行い変換値の平均をとる平均化とほぼ同一の処理を
加算により行い、補正を行うものである。
換を行い変換値の平均をとる平均化とほぼ同一の処理を
加算により行い、補正を行うものである。
【００３５】
【作用】下位３ビット変換時、比較器１０３〜１０９の
出力を補正機能付エンコーダ１１４により補正，符号化
する。これにより、比較器１０３〜１０９の雑音からく
る動作不整合の補正が可能となり、Ａ／Ｄ変換器の変換
特性悪化を防ぐ。
出力を補正機能付エンコーダ１１４により補正，符号化
する。これにより、比較器１０３〜１０９の雑音からく
る動作不整合の補正が可能となり、Ａ／Ｄ変換器の変換
特性悪化を防ぐ。
【００３６】
【実施例】以下、本発明の実施例を図により説明する。
【００３７】（実施例１）図１，図２は、本発明の実施
例１を示す図である。
例１を示す図である。
【００３８】図１において、Ｄ／Ａ変換器１０１，セレ
クタ１０２，比較器１０３〜１０９，サンプルホールド
１１０，ラッチ１１１，１１２，エンコーダ１１３，レ
ジスタ１１５，１１６は従来例と同じ構成である。
クタ１０２，比較器１０３〜１０９，サンプルホールド
１１０，ラッチ１１１，１１２，エンコーダ１１３，レ
ジスタ１１５，１１６は従来例と同じ構成である。
【００３９】補正機能付エンコーダ１１４は図２に示す
ような構成の論理回路である。本回路は、従来のエンコ
ーダ機能に優先順位制御を付加したもので、雑音等によ
り比較器１０３〜１０９が異常な結果を出力しても表５
に示すような変換コードを生成する。表５においてＡは
比較器１０３〜１０９が正常な出力をした場合を、Ｂは
異常な出力をした場合の一例を示した。
ような構成の論理回路である。本回路は、従来のエンコ
ーダ機能に優先順位制御を付加したもので、雑音等によ
り比較器１０３〜１０９が異常な結果を出力しても表５
に示すような変換コードを生成する。表５においてＡは
比較器１０３〜１０９が正常な出力をした場合を、Ｂは
異常な出力をした場合の一例を示した。
【００４０】本実施例のＡ／Ｄ変換器の動作は図９のタ
イミングチャートにおける期間及び期間にあたる部
分は従来例と同様である。
イミングチャートにおける期間及び期間にあたる部
分は従来例と同様である。
【００４１】
【表５】
【００４２】期間においては、前述の説明のように比
較器１０３〜１０９の出力に対して補正を行い変換コー
ドを生成する。
較器１０３〜１０９の出力に対して補正を行い変換コー
ドを生成する。
【００４３】（実施例２）図３，図４は、本発明の実施
例２を示す図である。
例２を示す図である。
【００４４】図３において、Ｄ／Ａ変換器１０１，セレ
クタ１０２，比較器１０３〜１０９，サンプルホールド
１１０，ラッチ１１１，１１２，エンコーダ１１３，レ
ジスタ１１５，１１６は実施例１と同様の動作をするブ
ロックである。
クタ１０２，比較器１０３〜１０９，サンプルホールド
１１０，ラッチ１１１，１１２，エンコーダ１１３，レ
ジスタ１１５，１１６は実施例１と同様の動作をするブ
ロックである。
【００４５】本実施例では、実施例１の相違点は補正機
能付エンコーダ３０１であり、図４に示すような構成の
論理回路である。図４の論理回路は４つの全加算機３０
１ａ〜３０１ｄを組み合わせて、信号２４０〜２４６の
７ビットの信号の加算を行い、その加算結果をそのまま
出力としている。表６に補正機能付エンコーダ３０１の
動作を示した。表６においてＡは比較器１０３〜１０９
が正常な出力をした場合を、Ｂは異常な出力をした場合
の一例を示した。
能付エンコーダ３０１であり、図４に示すような構成の
論理回路である。図４の論理回路は４つの全加算機３０
１ａ〜３０１ｄを組み合わせて、信号２４０〜２４６の
７ビットの信号の加算を行い、その加算結果をそのまま
出力としている。表６に補正機能付エンコーダ３０１の
動作を示した。表６においてＡは比較器１０３〜１０９
が正常な出力をした場合を、Ｂは異常な出力をした場合
の一例を示した。
【００４６】本実施例のＡ／Ｄ変換器の動作は図９にお
ける期間及び期間にあたる部分は、実施例１と同様
である。
ける期間及び期間にあたる部分は、実施例１と同様
である。
【００４７】
【表６】
【００４８】期間においては、比較結果が表６のＡの
ように正常に出力された場合、従来通りの動作を行う。
また表６のＢのように以上に出力された場合も、それを
補正してコードを生成する。
ように正常に出力された場合、従来通りの動作を行う。
また表６のＢのように以上に出力された場合も、それを
補正してコードを生成する。
【００４９】一般にデジタル信号処理の分野では、Ａ／
Ｄ変換時の白色雑音による変換値のばらつきを除去する
ために平均化（複数回Ａ／Ｄ変換を行い変換値の平均を
とる手法）が用いられる。
Ｄ変換時の白色雑音による変換値のばらつきを除去する
ために平均化（複数回Ａ／Ｄ変換を行い変換値の平均を
とる手法）が用いられる。
【００５０】本実施例は平均化とほぼ同一な処理を加算
によって行っており、これにより白色雑音による変換値
ばらつきを除去することも可能であり、Ａ／Ｄ変換器自
体の精度向上につながる。この点が実施例１と比べて優
れている。
によって行っており、これにより白色雑音による変換値
ばらつきを除去することも可能であり、Ａ／Ｄ変換器自
体の精度向上につながる。この点が実施例１と比べて優
れている。
【００５１】
【発明の効果】以上説明したように本発明は、比較器の
雑音に基づく動作不整合を補正することができ、高分解
能化を行うことができるという効果を有する。
雑音に基づく動作不整合を補正することができ、高分解
能化を行うことができるという効果を有する。
【図１】本発明の実施例１を示すブロック図である。
【図２】図１に示した補正機能付エンコーダを示す回路
図である。
図である。
【図３】本発明の実施例２を示すブロック図である。
【図４】図３に示した補正機能付エンコーダを示す回路
図である。
図である。
【図５】従来例を示すブロック図である。
【図６】図１，図３，図５のＤ／Ａ変換器を示す回路図
である。
である。
【図７】図１，図３，図５のエンコーダを示す回路図で
ある。
ある。
【図８】図５のエンコーダを示す回路図である。
【図９】図５に示した従来例のタイミングチャートであ
る。
る。
１０１ Ｄ／Ａ変換器 １０２ セレクタ １０３〜１０９ 比較器 １１０ サンプルホールド回路 １１１，１１２ ラッチ １１３ エンコーダ １１４ 補正機能付エンコーダ １１５，１１６ レジスタ ３０１ 補正機能付エンコーダ ５０１ エンコーダ
Claims (3)
- 【請求項１】 保持手段と、符号化手段と、Ｄ／Ａ変換
器と、セレクタと、サンプルホールド回路と、補正手段
とを有するセミフラッシュ型Ａ／Ｄ変換器であって、 保持手段は、複数の比較器出力を取り込み保持するもの
であり、 符号化手段は、保持手段の出力する複数の信号より変換
コードを生成するものであり、 Ｄ／Ａ変換器は、符号化手段の符号化結果により出力電
位を制御するものであり、 セレクタは、Ｄ／Ａ変換器より出力される複数の電位か
ら選択的に電位を選択し、これを比較器の一方の入力端
子に供給するものであり、 サンプルホールド回路は、アナログ入力端子の電位を取
り込み保持し、その電位を比較器の他方の入力端子に供
給するものであり、 補正手段は、複数の比較の出力不整合を補正するもので
あることを特徴とするセミフラッシュ型Ａ／Ｄ変換器。 - 【請求項２】 前記補正手段は、エンコーダ機能に優先
順位制御を付加して補正を行うものであることを特徴と
する請求項１に記載のセミフラッシュ型Ａ／Ｄ変換器。 - 【請求項３】 前記補正手段は、複数回のＡ／Ｄ変換を
行い変換値の平均をとる平均化とほぼ同一の処理を加算
により行い、補正を行うものであることを特徴とする請
求項１に記載のセミフラッシュ型Ａ／Ｄ変換器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4282401A JPH06112827A (ja) | 1992-09-28 | 1992-09-28 | セミフラッシュ型ａ／ｄ変換器 |
| DE69322722T DE69322722T2 (de) | 1992-09-28 | 1993-09-28 | Halb-flash A/D-Wandler und A/D-Wandlungsverfahren |
| US08/127,373 US5463395A (en) | 1992-09-28 | 1993-09-28 | Semi-flash type A/D converter employing a correction encoder for eliminating errors in the output signals due to noise, and a corresponding method therefor |
| EP93115644A EP0590605B1 (en) | 1992-09-28 | 1993-09-28 | Semi-flash A/D converter and A/D converting method |
| KR1019930020118A KR0139508B1 (ko) | 1992-09-28 | 1993-09-28 | 세미플래쉬형 아날로그/디지탈 변환기 및 변환 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4282401A JPH06112827A (ja) | 1992-09-28 | 1992-09-28 | セミフラッシュ型ａ／ｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06112827A true JPH06112827A (ja) | 1994-04-22 |
Family
ID=17651935
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4282401A Pending JPH06112827A (ja) | 1992-09-28 | 1992-09-28 | セミフラッシュ型ａ／ｄ変換器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5463395A (ja) |
| EP (1) | EP0590605B1 (ja) |
| JP (1) | JPH06112827A (ja) |
| KR (1) | KR0139508B1 (ja) |
| DE (1) | DE69322722T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2010288279A (ja) * | 2009-06-12 | 2010-12-24 | Taiwan Semiconductor Manufacturing Co Ltd | アナログ信号をデジタル信号に変換する集積回路、システム、及び、ａｄ変換方法 |
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| US6107949A (en) * | 1997-02-24 | 2000-08-22 | Lucent Technologies Inc. | Flash analog-to-digital converter with matrix-switched comparators |
| US5864310A (en) * | 1997-03-21 | 1999-01-26 | Philips Electronics North America Corporation | Wireless receiver with offset compensation using flash-ADC |
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- 1993-09-28 DE DE69322722T patent/DE69322722T2/de not_active Expired - Fee Related
- 1993-09-28 KR KR1019930020118A patent/KR0139508B1/ko not_active IP Right Cessation
- 1993-09-28 US US08/127,373 patent/US5463395A/en not_active Expired - Fee Related
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| EP0590605A3 (en) | 1994-09-07 |
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| EP0590605B1 (en) | 1998-12-23 |
| EP0590605A2 (en) | 1994-04-06 |
| KR0139508B1 (ko) | 1998-07-15 |
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