DE69322722T2

DE69322722T2 - Halb-flash A/D-Wandler und A/D-Wandlungsverfahren

Info

Publication number: DE69322722T2
Application number: DE69322722T
Authority: DE
Inventors: Yasunori Sawai
Original assignee: NEC Corp; Nippon Electric Co Ltd
Current assignee: NEC Electronics Corp
Priority date: 1992-09-28
Filing date: 1993-09-28
Publication date: 1999-07-22
Anticipated expiration: 2013-09-29
Also published as: US5463395A; DE69322722D1; KR940008207A; EP0590605B1; EP0590605A2; KR0139508B1; JPH06112827A; EP0590605A3

Description

Die vorliegende Erfindung betrifft einen A/D-(Analog-zu-Digital-)Wandler vom Halb- Flashtyp und ein A/D-Wandlungsverfahren vom Halb-Flashtyp, und insbesondere einen A/D-Wandler vom Halb-Flashtyp und ein A/D-Wandlungsverfahren vom Halb- Flashtyp, der bzw. das unempfindlich gegenüber Rauschen ist.
Ein A/D-Wandler vom Halb-Flashtyp hat eine Vielzahl von Komparatoren und führt unter Verwendung der Komparatoren zum Umwandeln eines analogen Signals in ein digitales Signal fortlaufend einen Vergleich durch eine Vielzahl von Bits durch. Da dieser A/D-Wandler fortlaufend einen Vergleich durch eine Vielzahl von Bits durchführt, kann er ein analoges Signal in ein digitales Signal schneller umwandeln als ein normaler A/D-Wandler vom Typ mit fortlaufendem Vergleich.
Ein Beispiel der Struktur eines herkömmlichen A/D-Wandlers vom Halb-Flashtyp wird unter Bezugnahme auf Fig. 1 beschrieben. Fig. 1 zeigt die Struktur eines Sechs-Bit-A/D-Wandlers vom Halb-Flashtyp, der zwei aufeinanderfolgende Vergleichsoperationen durch drei Bits durchführt. Der in Fig. 1 gezeigte A/D-Wandler weist einen D/A-Wandler 101, einen Selektor 102, sieben Komparatoren 103 bis 109, eine Abtast- und Halteschaltung 110, Latches 111 und 112, Codierer 113 und S01 und Register 115 und 116 zur Speicherung der Umwandlungsergebnisse auf. Signale S0, S1, S2, CLK und EOC sind Zeitgabesignale zum Steuern der Umwandlungsoperation und werden innerhalb dieses A/D-Wandlers vom Halb-Flashtyp erzeugt.
Der D/A-Wandler 101 weist eine Vielzahl von Widerständen auf, wie es beispielsweise in Fig. 2 gezeigt ist. Der D/A-Wandler 101 empfängt Signale 200 bis 207 vom Codierer 113 und gibt Signale 210 bis 216 und Signale 220 bis 226 aus. Die Signale 210 bis 216 und die Signale 220 bis 226 haben Potentiale, die durch Teilen einer Differenz zwischen einem Umwandlungs-Referenzpotential VREF und einem Umwandlungs-Referenzerdungspotential AVSS durch Widerstände erhalten werden. Die Potentiale der Signale 210-216 haben folgende Beziehung.
Signal 210 > Signal 211 > Signal 212 > Signal 213 > Signal 214 > Signal 215 > Signal 216
Die Signale 220-226 werden jeweils durch Schalter A bis H erhalten. Die Schalter A bis H werden in Verbindung mit den Ausgangssignalen 200-207 vom Codierer 113 ausgewählt. Die Potentiale der Signale 220-226 haben die folgende Beziehung.
Signal 220 > Signal 221 > Signal 222 > Signal 223 > Signal 224 > Signal 225 > Signal 226
Die Tabelle 1 zeigt die Beziehung zwischen den Potentialen der Ausgangssignale 200-207 des Codierers 113 und jenen der Signale 220-226, welche durch die Handlungen der Schalter A-H erhalten werden. Tabelle 1 Funktion des D/A-Wandlers 101
L-Pegel = 0 H-Pegel ist 1
Der Selektor 102 (Fig. 1) wählt die Signale 210-216 aus, die vom D/A-Wandler 101 zugeführt werden, während das Zeitgabesignal S2 auf einem L-(niedrigen)-Pegel ist. Während das Zeitgabesignal S2 auf einem H-(hohen)-Pegel ist, wählt der Selektor 102 die Signale 220-226 vom D/A-Wandler 101 aus und führt die ausgewählten Signale zu invertierenden Eingangsanschlußstellen der Komparatoren 103- 109.
Ein analoges Signal, das in ein digitales Signal umzuwandeln ist, wird zu einer analogen Eingangsanschlußstelle AIN zugeführt. Die Abtast- und Halteschaltung 110 tastet das Potential des während der H-Pegel-Dauer des Zeitgabesignals S0 zur analogen Eingangsanschlußstelle AIN zugeführten analogen Signals ab und hält das abgetastete Potential und führt jenes Potential während der L-Pegel-Dauer des Zeitgabesignals S0 zu den nicht invertierenden Eingangsanschlußstellen der Komparatoren 103-109 zu.
Die Komparatoren 103-109 vergleichen jeweils die Potentiale der zwei Eingangssignale miteinander. Jeder der Komparatoren 103-109 gibt ein L-Pegel-Signal aus, wenn das Potential des zur invertierenden Eingangsanschlußstelle zugeführten Signals höher als jenes des zur nicht invertierenden Eingangsanschlußstelle ist, und gibt ein H-Pegel-Signal aus, wenn das Potential des zur invertierenden Eingangsanschlußstelle zugeführten Signals niedriger als jenes des zur nicht invertierenden Eingangsanschlußstelle zugeführten Signals ist.
Der Latch 111 speichert die Ausgangssignale der Komparatoren 103-109 zwischen, während die Zeitgabesignale S1 und CLK beide auf einem H-Pegel sind, und hält die zwischengespeicherten Signale während der anderen Periode. Der Latch 112 speichert die Ausgangssignale der Komparatoren 103-109 zwischen, während die Zeitgabesignale S2 und CLK beide auf einem H-Pegel sind, und hält die zwischengespeicherten Signale während der anderen Periode.
Der Codierer 113, der eine Logikschaltung mit einer Struktur ist, wie sie beispielsweise in Fig. 3 gezeigt ist, erzeugt Signale 250 bis 252 sowie die Signale 200 bis 207 aus Ausgangssignalen 230 bis 236 des Latchs 111.
Der Codierer 501, der eine Logikschaltung mit einer Struktur ist, wie sie in Fig. 4 gezeigt ist, erzeugt Signale 253 bis 255 aus Ausgangssignalen 240 bis 246 des Latchs 112.
Die Register 115 und 116 empfangen jeweils die Signale 250-252 und die Signale 253-255 während der H-Pegel-Dauer des Steuersignals EOC und halten die empfangenen Signale während der anderen Periode.
Die Funktion des A/D-Wandlers vom Flash-Typ mit der oben beschriebenen Struktur wird unter Bezugnahme auf die Fig. 5A bis 5K beschrieben.
Die Umwandlungsoperation des A/D-Wandlers in Fig. 1 wird in drei Stufen einer Periode 1, einer Periode 2 und einer Periode 3 ausgeführt, die in Fig. 5A gezeigt sind.
Die Operation für jede Periode wird nachfolgend beschrieben.

Operation (S0 = H, S1 = L und S2 = L) in der Periode 1

Die Periode 1 ist eine Abtastperiode, in der ein analoges Eingangssignal abgetastet wird. Während dieser Periode hält das Zeitgabesignal S0 einen H-Pegel, und die Zeitgabesignale CLK, S1, S2 und EOC halten einen L-Pegel, wie es in den Fig. 5A-5E gezeigt ist.
Wenn das Zeitgabesignal S2 einen L-Pegel hat, wählt der Selektor 102 die Signale 210-216 aus den Ausgangssignalen des D/A-Wandlers 101 aus und führt die ausgewählten Signale zu den Komparatoren 103-109 zu. Wenn das Zeitgabesignal S0 einen H-Pegel hat, tastet die Abtast- und Halteschaltung 110 die Spannung des zur analogen Eingangsanschlußstelle AIN zugeführten analogen Signals ab.
Während dieser Periode halten die Ausgangssignale der Komparatoren 103-109, die Signale 230-236, die Signale 240-246, die Signale 250-256 und die Ausgaben der jeweiligen Register 115 und 116 dieselben Potentiale wie jene der Signale im vorherigen Umwandlungszyklus.

Operation (S0 = L, S1 = H und S2 = L) in der Periode 2

Während der Periode 2 werden obere drei Bits der 6-Bit-Daten entsprechend dem analogen Eingangssignal erhalten.
Das Zeitgabesignal S0 gelangt zu einem L-Pegel, wie es in Fig. 5B gezeigt ist, so daß die Abtast- und Halteschaltung 110 das Potential des in der Periode 1 abgetasteten analogen Eingangssignals zu den nicht invertierenden Eingangsanschlußstellen der Komparatoren 103-109 zuführt. Wenn das Zeitgabesignal S2 den L-Pegel hält, wie es in Fig. 5D gezeigt ist, wählt der Selektor 102 die Signale 210- 216 wie in der Periode 1 aus.
Die Komparatoren 103-109 vergleichen jeweils die Potentiale der vom Selektor 102 zugeführten Signale mit den Potentialen des von der Abtast- und Halteschaltung 110 zugeführten Signals und geben die Vergleichsergebnisse aus, wie es in Fig. 5F gezeigt ist.
Wenn die Ausgaben der Komparatoren 103-109 stabil werden, gelangt das Zeitgabesignal CLK zu einem H-Pegel, wie es in Fig. 5A gezeigt ist. Wenn das Zeitgabesignal S1 auf einem H-Pegel ist, wie es in Fig. 5C gezeigt ist, speichert der Latch die Ausgangssignale der Komparatoren 103-109 zwischen und gibt die Signale 230-236 aus, wie es in Fig. 5G gezeigt ist.
Auf einen Empfang der Signale 230-236 hin codiert der Codierer 113 jene Signale und gibt die Signale 200-207 und die Signale 250-252 aus (siehe Fig. 5H). Die Signale 250-252 sind obere drei Bits des Umwandlungsergebnisses, wobei das Signal 250 das höchstwertige Bit (MSB) anzeigt.
Wie es früher angegeben ist, haben die Potentiale der Signale 210-216 die Beziehung Signal 210 > Signal 211 > Signal 212 > Signal 213 > Signal 214 > Signal 215 > Signal 216. Daher haben die Ausgaben der Komparatoren 103-109, die Signale 200-207 und die Signale 250-252 in der Periode 2 Signalpegel, wie es in der Tabelle 2 angegeben ist. Tabelle 2 Funktion des Codierers 113
L-Pegel = 0 H-Pegel = 1

Operation (S0 = H, S1 = L und S2 = H) in der Periode 3

Während der Periode 3 werden untere drei Bits der 6-Bit-Daten entsprechend dem analogen Eingangssignal erhalten. In der Periode 3 gelangt das Zeitgabesignal S2 auf einen H-Pegel, wie es in Fig. 5D gezeigt ist, und der Selektor 102 wählt die Signale 220-226 aus. Gleichzeitig haben die Signale die Signalpegel, wie es in der Tabelle 1 angegeben ist.
Die Komparatoren 103-109 vergleichen jeweils Signalpegel der Signale 220-226 mit dem Signalpegel der Ausgabe der Abtast- und Halteschaltung 110 und geben die Vergleichsergebnisse aus, wie es in Fig. 5F gezeigt ist.
Wenn die Ausgaben der Komparatoren 103-109 stabil werden, gelangt das Zeitgabesignal CLK auf einen H-Pegel, wie es in Fig. 5A gezeigt ist. Wenn das Zeitgabesignal S2 auf einem H-Pegel ist, speichert der Latch 111 die Vergleichsergebnisse zwischen und gibt die Signale 240-246 aus, wie es in Fig. 5I gezeigt ist.
Der Codierer 501 codiert die Signale 240-246 und erzeugt die Signale 253-255, wie es in Fig. 5J gezeigt ist. Die Signale 253-255 sind untere drei Bits des Umwandlungsergebnisses, wobei das Signal 255 das niedrigstwertige Bit (LSB) anzeigt.
Wenn die Operation bis zu dieser Stelle beendet ist, gelangt das Zeitgabesignal EOC auf einen H-Pegel, wie es in Fig. 5E gezeigt ist, und gleichzeitig speichert das Register 115 die oberen drei Bits des Umwandlungsergebnisses zwischen, während das Register 116 die unteren drei Bits des Umwandlungsergebnisses zwischenspeichert, wie es in Fig. 5K gezeigt ist. Durch die obige Operation wird eine Umwandlungsoperation beendet.
Wie es früher angegeben ist, haben die Potentiale der Signale 220-226 die Beziehung Signal 220 > Signal 221 > Signal 222 > Signal 223 > Signal 224 > Signal 225 > Signal 226. Die Tabelle 3 zeigt mögliche Kombinationen der Ausgaben der Komparatoren 103-109 die Beziehung zwischen den Signalen 253-255 in Zusammenhang mit den Kombinationen. Tabelle 3 Funktion des Codierers 501
L-Pegel = 0 H-Pegel = 1 Tabelle 4 Funktion des Codierers 501
L-Pegel = 0 L-Pegel = 1
Nun wird der Nachteil des in Fig. 1 gezeigten A/D-Wandlers diskutiert.
Wenn die Differenz zwischen den Potentialen der beiden Eingangssignale zu einem jeweiligen der Komparatoren 103-109 in bezug auf ein Rauschen im A/D- Wandler ausreichend groß ist, können die Komparatoren 103-109 einen Vergleich auf stabile Weise durchführen, ohne durch das Rauschen beeinträchtigt zu werden. Wenn der Pegel des internen Rauschens des A/D-Wandlers gleich der oder größer als die Differenz zwischen den Potentialen der beiden Eingangssignale zu einem jeweiligen der Komparatoren 103-109 ist, können die Komparatoren 103- 109 aufgrund des Rauschens fehlerhafte Vergleichsergebnisse ausgeben.
Die Tabelle 4 zeigt drei Beispiele der Beziehung zwischen den Ausgangssignalen der Komparatoren 103-109 und den Ausgangssignalen 253-255 des Codierers 501, wenn die Komparatoren 103-109 fehlerhafte Signale aufgrund von Rauschen ausgeben. Aus der Tabelle 4 wird offensichtlich, daß dann, wenn die Ausgangssignale der Komparatoren 103-109 aufgrund von Rauschen fehlerhaft sind, die Umwandlungsergebnisse (253-255) die falschen Werte haben.
Zum Überwinden dieses Nachteils ist es nötig, ein Rauschen im A/D-Wandler zu reduzieren. Bei der Verwendung eines Wandlers mit hochauflösender Genauigkeit ist es schwierig, ein Rauschen in bezug auf den Auflösungspegel in ausreichendem Maß zu reduzieren.
Aufgrund des obigen Problems ist ein A/D-Wandler vom Halb-Flashtyp, der theoretische eine Umwandlung mit hoher Genauigkeit mit hoher Geschwindigkeit durchführen kann, tatsächlich empfindlich gegenüber Rauschen und hat Schwierigkeiten beim Erreichen einer Umwandlung mit hoher Genauigkeit.
"Electrical Design News, Bd. 36, Nr. 8, 11. April 1991" offenbart Unterbereichs-A/D- Wandler, die Leistungspegel anbieten, die mit einer fortlaufenden Annäherung oder mit Flash-Wandlern schwer zu erhalten sind. Die Architektur und der Betrieb dieser Vorrichtungen werden erforscht.
"USA-5,029,305" offenbart ein Verfahren und eine Vorrichtung zur Fehlerkorrektur in Thermometer-Codefeldern. Die Korrektur von Fehlern in der Datenmatrix, die durch Komparatoren erzeugt wird, wird durch ein Feld von Majoritäts- Fehlerkorrekturgattern erreicht, das zwischen dem Feld von Komparatoren und dem Codierer im A/D-Wandler angeordnet ist.
Es ist eine Aufgabe der vorliegenden Erfindung, einen A/D-Wandler vom Halb- Flashtyp zu schaffen, der ein analoges Signal genau in ein digitales Signal umwandeln kann.
Es ist eine weitere Aufgabe dieser Erfindung, einen A/D-Wandler vom Halb- Flashtyp zu schaffen, der empfindlich gegenüber Rauschen ist.
Die vorliegende Erfindung ist in den Ansprüchen 1 und 7 definiert. Die abhängigen Ansprüche 2 bis 6 und 8 bis 10 definieren besondere Ausführungsbeispiele der Erfindung.
Gemäß einem Ausführungsbeispiel dieser Erfindung ist ein Analog/Digital-Wandler vom Halb-Flashtyp geschaffen, der folgendes aufweist: eine Digital/Analog- Umwandlungseinrichtung zum Ausgeben einer vorbestimmten ersten Gruppe analoger Signale zum Erzeugen vorbestimmter oberer Bits eines Analog/Digital- Umwandlungsergebnisses und einer zweiten Gruppe analoger Signale, die vorbestimmte untere Bits des Analog/Digital-Umwandlungsergebnisses erzeugen sollen und den vorbestimmten oberen Bits zugeordnet sind; einen Selektor zum Auswählen einer der ersten Gruppe analoger Signale und der zweiten Gruppe analoger Signale und zum Zuführen der ausgewählten Gruppe analoger Signale; eine Vielzahl von Komparatoren zum jeweiligen Vergleichen einer Spannung eines zugehörigen der Ausgangssignale des Selektors mit einer Spannung eines analogen Signals, das in digitale Daten umzuwandeln ist; eine erste Codiereinrichtung zum Codieren von Ausgangssignalen der Vielzahl von Komparatoren, die zur ersten Gruppe analoger Signale gehören, um die vorbestimmten oberen Bits des Analog/Digital-Umwandlungsergebnisses zu bekommen, und zum Zuführen von Signalen entsprechend den vorbestimmten oberen Bits zur Digital/Analog- Umwandlungseinrichtung; und eine zweite Codiereinrichtung zum Codieren von Ausgangssignalen der Vielzahl von Komparatoren, die zur zweiten Gruppe analoger Signale gehören, um die vorbestimmten unteren Bits des Analog/Digital- Umwandlungsergebnisses zu bekommen, wobei der zweite Codierer eine Einrichtung zum Korrigieren jedes der Ausgangssignale der Vielzahl von Komparatoren hat, wenn jenes Ausgangssignal fehlerhaft ist, und zum Codieren des korrigierten Signals.
Gemäß einem weiteren Ausführungsbeispiel dieser Erfindung ist ein A/D- Umwandlungsverfahren vom Halb-Flashtyp geschaffen, das folgende Schritte auf weist: einen Schritt zum Abtasten eines in ein digitales Signal umzuwandelnden analogen Signals; einen Schritt zum Erzeugen einer ersten Gruppe von analogen Signalen mit vorbestimmten wechselseitig unterschiedlichen Spannungen; einen ersten Vergleichsschritt zum jeweiligen Vergleichen der ersten Gruppe analoger Signale mit dem im Abtastschritt abgetasteten analogen Signal und zum Ausgeben von Signalen entsprechend Vergleichsergebnissen; einen ersten Codierschritt zum Codieren von Signalen, die im ersten Vergleichsschritt ausgegeben werden; einen Schritt zum Erzeugen einer zweiten Gruppe analoger Signale mit wechselseitig unterschiedlichen Spannungen in Zusammenhang mit im ersten Codierschritt bekommenen digitalen Daten; einen zweiten Vergleichsschritt zum jeweiligen Vergleichen der zweiten Gruppe analoger Signale mit dem im Abtastschritt abgetasteten analogen Signal und zum Ausgeben von Signalen entsprechend Vergleichsergebnissen; einen zweiten Codierschritt zum Codieren von Signalen, die im zweiten Vergleichsschritt ausgegeben werden, wobei der zweite Codierschritt einen Schritt zum Korrigieren jedes der Ausgangssignale des zweiten Vergleichsschritts enthält, wenn jenes Ausgangssignal fehlerhaft ist, und zum Codieren des korrigieren Signals; und einen Schritt zum Verbinden digitaler Signale, die im zweiten Codierschrift bekommen werden, um ein Umwandlungsergebnis zu bekommen.
Mit den obigen Strukturen korrigiert die Codiereinrichtung oder der zweite Codierschrift dann, wenn das Ausgangssignal des Wandlers oder des Wandlungsschritts einen anormalen Wert hat (den Wert, der tatsächlich nicht auftreten kann), dieses Ausgangssignal, damit es einen Wert hat, der als richtig eingeschätzt wird, und codiert das korrigierte Signal. Selbst wenn das Ausgangssignal des Wandlers oder des Wandlungsschritts aufgrund von Rauschen fehlerhaft ist, können daher dieser Wandler und dieses Wandlungsverfahren das analoge Eingangssignal in ein digitales Signal genauer als der Stand der Technik umwandeln.

Beschreibung der bevorzugten Ausführungsbeispiele

Die Erfindung wird nun detaillierter und unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, welche folgendes zeigen:
Fig. 1 ist ein Blockdiagramm, das beispielhaft die Struktur eines herkömmlichen A/D-Wandlers vom Halb-Flashtyp zeigt;
Fig. 2 ist ein Schaltungsdiagramm, das ein Beispiel der Struktur eines in Fig. 1 gezeigten D/A-Wandlers zeigt;
Fig. 3 ist ein Blockdiagramm, das ein Beispiel der Struktur eines in Fig. 1 gezeigten Codierers 113 zeigt;
Fig. 4 ist ein Blockdiagramm, das ein Beispiel der Struktur eines in Fig. 1 gezeigten Codierers 501 zeigt;
Fig. 5A bis 5K sind Zeitdiagramme zum Erklären der Funktion des herkömmlichen A/D-Wandlers vom Halb-Flashtyp und eines A/D-Wandlers vom Halb- Flashtyp gemäß einem Ausführungsbeispiel dieser Erfindung;
Fig. 6 ist ein Blockdiagramm, das die Struktur eines A/D-Wandlers vom Halb-Flashtyp gemäß einem Ausführungsbeispiel dieser Erfindung darstellt;
Fig. 7 ist ein Blockdiagramm, das ein Beispiel der Struktur eines in Fig. 6 gezeigten Codiereres 114 zeigt; und
Fig. 8 ist ein Blockdiagramm, das ein weiteres Beispiel der Struktur des in Fig. 6 gezeigten Codierers 114 zeigt.
Nun wird ein bevorzugtes Ausführungsbeispiel der vorliegenden Erfindung unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
Fig. 6 stellt die Struktur eines 6-Bit-A/D-Wandlers vom Halb-Flashtyp gemäß einem Ausführungsbeispiel der vorliegenden Erfindung dar. Dieser A/D-Wandler führt zwei aufeinanderfolgende Vergleichsoperationen durch drei Bits durch, um ein analoges Eingangssignal in digitale 6-Bit-Daten umzuwandeln. Fig. 6 verwendet dieselben Bezugszeichen oder Symbole, wie sie in Fig. 1 verwendet sind, um entsprechende oder identische Abschnitte zu bezeichnen.
Wie es in Fig. 6 gezeigt ist, weist der A/D-Wandler dieses Ausführungsbeispiels einen D/A-Wandler 101, einen Selektor 102, sieben Komparatoren 103 bis 109, eine Abtast- und Halteschaltung 110, Latches 111 und 112, einen Codierer 113, einen Korrekturcodierer 114 und Register 115 und 116 zur Speicherung der Umwandlungsergebnisse auf. Signale S0, S1, S2, CLK und EOC sind Zeitgabesignale zum Steuern der Umwandlungsoperation und werden innerhalb dieses A/D- Wandlers vom Halb-Flashtyp erzeugt.
Der D/A-Wandler 101 hat eine Struktur, wie es beispielsweise in Fig. 2 gezeigt ist, und gibt Signale 210 bis 216 und Signale 220 bis 226 aus.
Der Selektor 102 wählt die Signale 210-216 während der L-Pegel-Dauer des Zeitgabesignals S2 aus. Während der H-Pegel-Dauer des Zeitgabesignals S2 wählt der Selektor 102 die Signale 220-226 aus und führt die ausgewählten Signale zu invertierenden Eingangsanschlußstellen der Komparatoren 103-109 zu.
Zu einer analogen Eingangsanschlußstelle AIN wird ein analoges Signal zugeführt, das in ein digitales Signal umzuwandeln ist. Die Abtast- und Halteschaltung 110 tastet das Potential des zur analogen Eingangsanschlußstelle AIN zugeführten analogen Signals während der H-Pegel-Dauer des Zeitgabesignals S0 ab und hält das abgetastete Potential und führt das abgetastete Potential zu den nicht invertierenden Eingangsanschlußstellen der Komparatoren 103-109 während der L-Pegel- Dauer des Zeitgabesignals S0 zu.
Die Komparatoren 103-109 vergleichen jeweils die Potentiale der zwei Eingangssignale miteinander. Jeder der Komparatoren 103-109 gibt ein L-Pegel-Signal aus, wenn das Potential des zur invertierenden Eingangsanschlußstelle zugeführten Signals höher als jenes des zur nicht invertierenden Eingangsanschlußstelle zugeführten Signals ist, und gibt ein H-Pegel-Signal aus, wenn das Potential des zur invertierenden Eingangsanschlußstelle zugeführten Signals niedriger als jenes zur nicht invertierenden Eingangsanschlußstelle zugeführten Signals ist.
Der Latch 111 speichert die Ausgangssignale der Komparatoren 103-109 zwischen, während die Zeitgabesignale S1 und CLK beide auf einem H-Pegel sind, und gibt die zwischengespeicherten Signale während der anderen Periode als Signale 230 bis 236 aus.
Der Latch 112 speichert die Ausgangssignale der Komparatoren 103-109 zwischen, während die Zeitgabesignale S2 und CLK beide auf einem H-Pegel sind, und gibt die zwischengespeicherten Signale während der anderen Periode als Signale 240 bis 246 aus.
Der Codierer 113, der eine Logikschaltung mit einer Struktur ist, wie es beispielsweise in Fig. 3 gezeigt ist, erzeugt Signale 250 bis 252 sowie die Signale 200 bis 207 aus Ausgangssignalen 230 bis 236 des Latchs 111.
Der Korrekturcodierer 114 ist ein herkömmlicher Codierer, der zusätzlich mit einer Prioritätssteuerfunktion versehen ist. Wenn die Komparatoren 103-109 anormale Signale ausgeben, codiert der Korrekturcodierer 114 sie nicht direkt, sondern korrigiert sie vor einem Codieren von ihnen zu geeigneten Signalen, und gibt die codierten Ergebnisse als Signale 253 bis 255 aus.
Beispielsweise scheint es so zu sein, daß der richtige Wert der Ausgaben der Komparatoren von "0001011 ", wie es in der Tabelle 4 gezeigt ist, entweder "0001111" oder "0000111" ist. Demgemäß korrigiert der Korrekturcodierer 114 die eingegebenen Daten "0001011" zu "0001111" und codiert dann die korrigierten Daten.
Die Register 115 und 116 empfangen jeweils die Signale 250-252 und die Signale 253-255 während der H-Pegel-Dauer des Steuersignals EOC und stellt die empfangenen Signale während der empfangenen Periode.
Die Funktion des A/D-Wandlers vom Flash-Typ mit der oben beschriebenen Struktur wird nachfolgend beschrieben.
Die Wandlungsoperation des A/D-Wandlers in Fig. 6 wird in drei Stufen einer Periode 1, einer Periode 2 und einer Periode 3 ausgeführt, die in Fig. 5A gezeigt sind, und zwar wie beim Stand der Technik.

Periode 1:

Wie es in den Fig. 5A bis 5E gezeigt ist, hält das Zeitgabesignal S0 einen hohen Pegel, während die Zeitgabesignale CLK, S1, S2 und EOC einen niedrigen Pegel halten. Folglich tastet die Abtast- und Halteschaltung 110 das analoge Eingangssignal ab.

Periode 2:

Das Zeitgabesignal S0 gelangt auf einen L-Pegel, wie es in Fig. 5B gezeigt ist, so daß die Abtast- und Halteschaltung 110 das Potential des in der Periode 1 abgetasteten analogen Signals zu den nichtinvertierenden Eingangsanschlußstellen der Komparatoren 103-109 zuführt. Wenn das Zeitgabesignal S2 einen L-Pegel hat, wie es in Fig. 5B gezeigt ist, wählt der Selektor 102 die Signale 210-216 aus. Die Komparatoren 103-106 vergleichen jeweils die Potentiale der vom Selektor 102 zugeführten Signale 210-216 mit dem Potential des von der Abtast- und Halteschaltung 110 zugeführten Signals und geben die Vergleichsergebnisse aus, wie es in Fig. 5F gezeigt ist. Wenn die Ausgaben der Komparatoren 103-109 stabil werden, gelangt das Zeitgabesignal CLK auf einen H-Pegel, wie es in Fig. 5A gezeigt ist. Als Ergebnis speichert der Latch 111 die Ausgangssignale der Komparatoren 103-109 zwischen und gibt die zwischengespeicherten Signale als die Signale 230-236 aus, wie es in Fig. 5G gezeigt ist. Auf einen Empfang der Signale 230- 236 hin codiert der Codierer 113 jene Signale und gibt die Signale 200-207 und die Signale 250-252 aus, die in Fig. 5H gezeigt sind.

Periode 3:

Das Zeitgabesignal S2 gelangt auf einen H-Pegel, wie es in Fig. 5D gezeigt ist, und der Selektor 102 wählt die Signale 220-226 aus. Die Komparatoren 103-109 vergleichen jeweils die Signale 220-226 mit dem Potential der Ausgabe der Abtast- und Halteschaltung 110 und geben die Vergleichsergebnisse aus, wie es in Fig. 5F gezeigt ist. Wenn die Ausgaben der Komparatoren 103-109 stabil werden, gelangt das Zeitgabesignal CLK auf einen H-Pegel, wie es in Fig. 5A gezeigt ist. Als Ergebnis speichert der Latch 111 die Vergleichsergebnisse zwischen und gibt die Signale 240-246 aus, wie es in Figur S1 gezeigt ist.
Der Codierer 114 codiert die Signale 240-246 und erzeugt die Signale 253-255, wie es in Fig. 5J gezeigt ist. Die Signale 253-255 sind untere drei Bits des Umwandlungsergebnisses, wobei das Signal 255 das niedrigstwertige Bit (LSB) anzeigt.
Wenn die Komparatoren 103-109 aufgrund von Rauschen Daten (Fehlerdaten) ausgeben, wie es in Tabelle 4 angegeben ist, korrigiert der Korrekturcodierer 114 die Daten und codiert die korrigierten Daten.
Wenn die Operation bis zu dieser Stelle beendet ist, gelangt das Zeitgabesignal EOC auf einen H-Pegel, wie es in Fig. 5E gezeigt ist, und zu dieser Zeit speichert das Register 115 die oberen drei Bits des Umwandlungsergebnisses zwischen, während das Register 116 die unteren drei Bits des Umwandlungsergebnisses zwischenspeichert, wie es in Fig. 5K gezeigt ist. Durch die obige Operation wird eine Umwandlungsoperation beendet.
Gemäß diesem Ausführungsbeispiel korrigiert der Korrekturcodierer 114 dann, wenn die Komparatoren 103-109 aufgrund von Rauschen oder ähnlichem anormale Daten ausgeben, die Daten und wandelt die korrigierten Daten in Codedaten um. Demgemäß entsprechen die bekommenen digitalen Daten genau dem analogen Eingangssignal. Anders ausgedrückt schafft die vorliegende Erfindung einen A/D-Wandler vom Halb-Flashtyp, der unempfindlich gegenüber Rauschen ist.
Nun wird unter Bezugnahme auf Fig. 7 ein Beispiel der Struktur des Korrekturcodierers 114 beschrieben.
In Fig. 7 wird das Signal 240 über einen Inverter zu UND-Gattern 1143 bis 1148 zugeführt. Das Signal 241 wird direkt zum UND-Gatter 1143 und über einen Inverter zu den UND-Gattern 1144-1148 zugeführt. Das Signal 242 wird direkt zum UND-Gatter 1144 und über einen Inverter zu den UND-Gattern 1145-1148 zugeführt. Das Signal 243 wird direkt zum UND-Gatter 1145 und über einen Inverter zu den UND-Gattern 1146-1148 zugeführt. Das Signal 244 wird direkt zum UND- Gatter 1146 und über einen Inverter zu den UND-Gattern 1147 und 1148 zugeführt. Das Signal 245 wird direkt zum UND-Gatter 1147 und über einen Inverter zum UND-Gatter 1148 zugeführt. Das Signal 246 wird direkt zum UND-Gatter 1148 zugeführt.
Ein ODER-Gatter 1140 empfängt das Signal 240 und die Ausgangssignale der UND-Gatter 1143, 1144 und 1145 und gibt das Signal 253 aus. Ein ODER-Gatter 1141 empfängt das Signal 240 und die Ausgangssignale der UND-Gatter 1143, 1146 und 1147 und gibt das Signal 254 aus. Ein ODER-Gatter 1142 empfängt das Signal 240 und die Ausgangssignale der UND-Gatter 114, 1146 und 1148 und gibt das Signal 254 aus.
Der in Fig. 7 gezeigte Korrekturcodierer 114 hat die in der Tabelle 5 angegebenen Eingabe/Ausgabe-Kennlinien. In der Tabelle 5 zeigt ein Bereich A die Ausgabe dieses Codierers 114 an, wenn die richtigen Ausgaben von den Komparatoren 103- 109 erhalten werden, und ein Bereich B zeigt die Ausgabe dieses Codierers 114 an, wenn die falschen Ausgaben von den Komparatoren 103-109 erhalten werden. Tabelle 5 Funktion des Codieres 114
L-Pegel = 0 H-Pegel = 1
Aus der Tabelle 5 ist offensichtlich, daß selbst dann, wenn die Ausgaben der Komparatoren 103-109 anormal sind, der Codierer mit der in Fig. 7 gezeigten Struktur richtig codierte Signale ausgeben kann. Selbst bei großem Rauschen kann dieser A/D-Wandler richtige digitale Daten ausgeben.
Allgemein gesagt ist der in Fig. 7 gezeigte Codierer eine Schaltung, die alle jener Bits, deren Stellen gleich dem oder niedriger als das höchstwertige Bit mit einem H-("1")Pegel sind, derart ansieht, daß sie H-Pegel haben, wenn sie anormale Daten empfängt. Daher werden die Ausgangsdaten "0001011" und "0001101" der Komparatoren 103-109 als "0001111" behandelt, und die Ausgangsdaten "0101101" werden als "0111111" behandelt, wie es in der Tabelle 5 gezeigt ist.
Ein weiteres Beispiel der Struktur des Korrekturcodierers 114 wird nachfolgend unter Bezugnahme auf Fig. 8 beschrieben.
In Fig. 8 weist der Codierer 114 vier Volladdierer 301a bis 301d auf.
Der Volladdierer 301a addiert die Signale 240, 241 und 242. Der Volladdierer 301b addiert die Signale 243, 244 und 245. Der Volladdierer 301c addiert die Übertragsausgaben C der Volladdierer 301a, 301b und 301d. Der Volladdierer 301d addiert die Summenausgaben S der Volladdierer 301a und 301b und das Signal 246. Die Übertragsausgabe C des Volladdierers 301c wird das Signal 253, die Summenausgabe S des Volladdierers 301c wird das Signal 254 und die Summenausgabe S des Volladdierers 301d wird das Signal 255.
Der in Fig. 8 gezeigte Korrekturcodierer 114 hat die in der Tabelle 6 angegebenen Eingabe/Ausgabe-Kennlinien. In der Tabelle 6 zeigt ein Bereich A die Ausgabe dieses Codierers 114 an, wenn die richtigen Ausgaben von den Komparatoren 103-109 erhalten werden, und ein Bereich B zeigt die Ausgabe dieses Codierers 114 an, wenn die falschen Ausgaben von den Komparatoren 103-109 erhalten werden.
Es ist aus der Tabelle 6 offensichtlich, daß selbst dann, wenn die Ausgaben der Komparatoren 103-109 anormal sind, der Codierer mit der in Fig. 8 gezeigten Struktur die anormalen Daten nicht direkt codiert, sondern die Daten in Codedaten entsprechend den Daten umwandelt, die für richtig gehalten werden. Selbst bei großem Rauschen kann daher dieser A/D-Wandler richtige digitale Daten ausgeben.
Allgemein gesagt ist der in Fig. 8 gezeigte Codierer eine Schaltung, die das höchstwertige Bit von Bit-Daten mit einem H("1"-)Pegel derart ansieht, daß es einen L-Pegel hat, und alle Bits, die niedriger als jenes Bit sind, derart behandelt, als ob sie einen H-Pegel haben. Daher werden die Ausgangsdaten "1011111" der Komparatoren 103-109 als "0111111" behandelt, die Ausgangsdaten "0101111" werden als "0011111" behandelt, die Ausgangsdaten "0001011" werden als "0000111" behandelt, und die Ausgangsdaten "0110111" werden als "0011111" behandelt. Tabelle 6 Funktion des Codierers 301
L-Pegel = 0 H-Pegel = 1
Auf dem Gebiet der digitalen Signalverarbeitung wird allgemein eine Durchschnittsbildung (die mehrere Male eine A/D-Wandlung durchführt und den Durchschnitt der resultierenden umgewandelten Werte erhält) verwendet, um eine auf ein weißes Rauschen ausgerichtete Schwankung im umgewandelten Wert zur Zeit einer A/D-Wandlung zu eliminieren. Die Verwendung des in Fig. 8 gezeigten Korrekturcodierers kann eine derartige auf ein weißes Rauschen ausgerichtete Schwankung im umgewandelten Wert eliminieren und kann die Umwandlungsgenauigkeit des A/D-Wandlers selbst verbessern.
Die vorliegende Erfindung ist nicht auf die oben beschriebenen Ausführungsbeispiele beschränkt. Beispielsweise können die digitalen Daten, obwohl bei diesem Ausführungsbeispiel digitale Daten nach einer A/D-Umwandlung sechs Bits haben, eine andere Anzahl von Bits haben, wie z. B. 8 Bits oder 12 Bits.

Claims

1. Analog/Digital-Wandler vom Halb-Flashtyp, der folgendes aufweist:

eine Digital/Analog-Umwandlungseinrichtung (101) zum Ausgeben einer vorbestimmten ersten Gruppe analoger Signale (210-216) zum Erzeugen vorbestimmter oberer Bits (250-252) eines Analog/Digital- Umwandlungsergebnisses und einer zweiten Gruppe analoger Signale (220- 226), die zum Erzeugen vorbestimmter unterer Bits (253-255) des Analog/Digital-Umwandlungsergebnisses dienen und zu den vorbestimmten oberen Bits gehören;

einen Selektor (102) zum Auswählen einer der ersten Gruppe analoger Signale (210-216) und der zweiten Gruppe analoger Signale (220-226) und zum Zuführen der ausgewählten Gruppe analoger Signale;

eine Vielzahl von Komparatoren (103-109) zum jeweiligen Vergleichen einer Spannung eines zugehörigen der Ausgangssignale des Selektors mit einer Spannung eines in digitale Daten umzuwandelnden analogen Signals;

eine erste Codiereinrichtung (113) zum Codieren von Ausgangssignalen (230-236) der Vielzahl von Komparatoren (103-109), die zur ersten Gruppe analoger Signale gehören, um die vorbestimmten oberen Bits (250-252) des Analog/Digital-Umwandlungsergebnisses zu bekommen, und zum Zuführen von Signalen (200-207) entsprechend den vorbestimmten oberen Bits zur Digital/Analog-Umwandlungseinrichtung (101); und

eine zweite Codiereinrichtung (114) zum Codieren von Ausgangssignalen (240-246) der Vielzahl von Komparatoren (103-109), die zur zweiten Gruppe analoger Signale gehören, um die vorbestimmten unteren Bits (253-255) des Analog/Digital-Umwandlungsergebnisses zu bekommen,

wobei die zweite Codiereinrichtung (114) eine Einrichtung aufweist, um jedes der Ausgangssignale (240-246) der Vielzahl von Komparatoren zu korrigieren, wenn jenes Ausgangssignal fehlerhaft ist, und um das korrigierte Signal zu codieren.

2. Analog/Digital-Wandler vom Halb-Flashtyp nach Anspruch 1, dadurch gekennzeichnet, daß die Korrekturcodiereinrichtung (114) einen Codierer mit einer Prioritätssteuerfunktion aufweist.

3. Analog/Digital-Wandler vom Halb-Flashtyp nach Anspruch 1, dadurch gekennzeichnet, daß die Korrekturcodiereinrichtung (114) eine Einrichtung aufweist, um all diejenigen Signale von den Komparatoren, deren Stellen gleich einer oder niedriger als eine Stelle eines Signals des höchstwertigen Bits mit dem ersten logischen Pegel sind, derart zu beurteilen, daß sie den ersten logischen Pegel haben, und um beurteilte Signale zu codieren.

4. Analog/Digital-Wandler vom Halb-Flashtyp nach Anspruch 3, dadurch gekennzeichnet, daß die Korrekturcodiereinrichtung (114) folgendes enthält:

UND-Gatter (1143-1148) zum Empfangen zugehöriger einer Vielzahl von Signalen, die von den Komparatoren zugeführt sind, und invertierter Signale aller Signale bei höheren Positionen als die zugehörigen Signale; und

eine Einrichtung (1140-1142) zum Codieren von Ausgangssignalen der UND-Gatter.

5. Analog/Digital-Wandler vom Halb-Flashtyp nach Anspruch 1, dadurch gekennzeichnet, daß die Korrekturcodiereinrichtung (114) eine Addiererschaltung zum Addieren von Eingangssignalen aufweist, um ein vorbestimmtes Ausgangssignal zu bekommen.

6. Analog/Digital-Wandler vom Halb-Flashtyp nach Anspruch 5, dadurch gekennzeichnet, daß die Korrekturcodiereinrichtung (114) eine Einrichtung aufweist, um zu beurteilen, daß ein Signal eines höchstwertigen Bits jener Signale von den Komparatoren, die einen ersten logischen Pegel haben, einen zweiten logischen Pegel hat, und daß jene Signale bei niedrigeren Positionen als das Signal eines höchstwertigen Bits den ersten logischen Pegel haben, und um die Signale zu codieren.

7. A/D-Wandlungsverfahren vom Halb-Flashtyp, das folgendes aufweist:

einen Schritt zum Abtasten eines in ein digitales Signal umzuwandelnden analogen Signals;

einen Schritt zum Erzeugen einer ersten Gruppe analoger Signale (210- 216) mit vorbestimmten wechselseitig unterschiedlichen Spannungen;

einen ersten Vergleichsschritt zum jeweiligen Vergleichen der ersten Gruppe analoger Signale mit dem im Abtastschritt abgetasteten analogen Signal und zum Ausgeben von Signalen entsprechend Vergleichsergebnissen;

einen ersten Codierschritt zum Codieren von Signalen (230-236), die im ersten Vergleichsschritt ausgegeben werden;

einen Schritt zum Erzeugen einer zweiten Gruppe analoger Signale (220- 226) mit wechselseitig unterschiedlichen Spannungen in Zusammenhang mit digitalen Daten, die im ersten Codierschritt bekommen werden;

einen zweiten Vergleichsschritt zum jeweiligen Vergleichen der zweiten Gruppe analoger Signale mit dem im Abtastschrift abgetasteten analogen Signal und zum Ausgeben von Signalen entsprechend Vergleichsergebnissen;

einen zweiten Codierschritt zum Codieren von Signalen (240-246), die im zweiten Vergleichsschritt ausgegeben werden, wobei der zweite Codierschritt einen Schritt zum Korrigieren irgendeines der ausgegebenen Signale (240- 246) des zweiten Vergleichsschritts enthält, wenn jenes Ausgangssignal fehlerhaft ist, und zum Codieren des korrigierten Signals; und

einen Schritt zum Verbinden digitaler Signale (250-255), die im ersten und im zweiten Codierschritt bekommen werden, um ein Umwandlungsergebnis zu bekommen.

8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß der zweite Codierschrift einen Schritt zum derartigen Beurteilen enthält, daß alle im zweiten Vergleichsschritt bekommenen Signale, deren Stellen gleich einer oder niedriger als eine Stelle eines Signals eines höchstwertigen Bits mit dem ersten logischen Pegel sind, daß sie den ersten logischen Pegel haben, und einen Schritt zum Codieren beurteilter Signale.

9. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß der zweite Codierschritt einen Addierschritt enthält, um Ausgangssignale zu addieren, die in den Vergleichsschritten bekommen werden, um ein vorbestimmtes Ausgangssignal zu bekommen.

10. Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß der zweite Codierschrift einen Schritt zum Beurteilen enthält, daß ein Signal eines höchstwertigen Bits jener im zweiten Vergleichsschritt bekommenen Signale, die einen ersten logischen Pegel haben, einen zweiten logischen Pegel hat, und daß Signale mit niedrigeren Positionen als das Signal eines höchstwertigen Bits den ersten logischen Pegel haben, und zum Codieren die Signale.