KR19990018936A - 아날로그-디지탈 변환 회로 - Google Patents

Abstract

본 발명에 따른 A-D(analog to digital) 변환 회로는 외부로부터 인가되는 아날로그 신호를 샘플링하고, 상기 샘플링된 신호에 관련된 변환 동작이 완료될 때까지 상기 샘플링된 신호를 유지하기 위한 샘플 앤드 홀드 회로와, 상기 샘플 앤드 홀드 회로로부터 전달된 상기 샘플링된 아날로그 신호에 대응하는 디지탈 신호로 변환하기 위한 플래시 블럭 및, 상기 변환된 디지탈 신호를 래치하기 위한 래치 회로를 포함한다.

Description

아날로그-디지탈 변환 회로(ANANLOG TO DIGITAL CONVERSION CIRCUIT)

본 발명은 변환 회로에 관한 것으로서, 구체적으로는 아날로그 신호를 대응하는 디지탈 신호로 변환하기 위한 아날로그-디지탈 변환 회로에 관한 것이다.

아날로그-디지탈 변환 회로 (analong to digital conversion circuit : 이하 A-D 변환 회로라 칭함)는 선형적인 입력 및 출력 범위를 갖는다. 종래 A-D 변환 회로가 이러한 선형적인 범위를 갖기 때문에, 종종 선형적인 출력 대신 로그스케일 (logscale)의 데이터 변환을 위해 첫째로 통상적으로 사용되는 데이터 변환 회로를 앞단에 위치시킴으로써 10비트의 출력을 얻는다. 이후, 다음단에 위치된 디지탈 엔코더를 통해 얻어진 출력을 4비트로 로그스케일로 인코딩하여 원하는 4비트의 로그스케일 출력을 얻었다. 그러나, 상술한 종래 A-D 변환 회로는 많은 비트 수(예컨대, 10비트)의 데이터 변환 회로 및 디지탈 엔코더를 필요로 하기 때문에, 전체적인 칩의 크기와 전력 소모가 필요 이상으로 크다는 문제점을 갖는다.

그리고, 10비트 A-D 변환 회로는 한 번에 1023개의 기준 전압들을 발생하기 어렵기 때문에 16 개의 기준 전압들을 발생하고, 먼저 4 비트의 디지탈 신호를 얻은 후 레지스터와 같은 저장 영역에 저장한다. 그리고, 얻어진 4 비트의 디지탈 신호를 멀티플라잉 댁 (MDAC)의 입력으로 받아들여서 다시 디지탈 신호에 대응하는 아나로그 신호로 변환한다. 계속해서, 샘플 앤드 홀드 회로의 아날로그 신호를 역시 입력으로 받아들여서 그 차를 구한 후 다시 두 번째 샘플 앤드 홀드 회로의 입력으로 사용하는 일련의 과정을 두 번 반복하여 수행하기 때문에, 전체 칩의 크기 및 전력 소모가 증가하고 신호 변환 시간이 길어짐에 따라, 초기 지연 시간이 길어진다.

따라서 본 발명의 목적은 고집적 가능한 A-D 변환 회로를 제공하는 것이다.

본 발명의 다른 목적은 저전력 A-D 변환 회로를 제공하는 것이다.

본 발명의 다른 목적은 고속으로 동작 가능한 A-D 변환 회로를 제공하는 것이다.

도 1은 본 발명에 따른 아날로그-디자탈 변환 회로를 구성을 보여주는 블럭도,

도 2는 본 발명의 바람직한 실시예에 따른 도 1의 플래시 블럭의 구성을 보여주는 회로 구성도,

도 3은 아날로그 입력 신호와 디지탈 출력 신호의 관계를 보여주는 도면,

* 도면의 주요부분에 대한 부호 설명

100 : 샘플 앤드 홀드 회로 120 : 플래시 블럭

122 : 기준 전압 발생부 124 : 비교부

126 : 엔코더 140 : 래치 회로

160 : 클럭 발생 회로 180 : 바이어스 전압 발생 회로

상술한 바와같은 목적을 달성하기 위한 본 발명의 일특징에 의하면, 외부로부터 인가되는 아날로그 신호를 샘플링하고, 상기 샘플링된 신호에 관련된 변환 동작이 완료될 때까지 상기 샘플링된 신호를 유지하기 위한 샘플 앤드 홀드 회로 및, 상기 샘플 앤드 홀드 회로로부터 전달된 상기 샘플링된 아날로그 신호에 대응하는 디지탈 신호로 변환하기 위한 플래시 블럭을 포함하고, 상기 플래시 블럭은 외부로부터 인가되는 제 1 및 제 2 기준 전압을 분배한 전압들을 출력하는 분압 수단과, 상기 샘플링된 아날로그 신호의 레벨과 상기 분배된 전압들을 각각 비교하여 상기 아날로그 신호의 레벨이 분배 전압보다 높은 경우 제 1 레벨의 서멀 코드 신호를 출력함과 아울러 상기 아날로그 신호의 레벨이 분배 전압보다 낮은 경우 제 2 레벨의 서멀 코드 신호를 출력하는 비교 수단 및, 상기 서멀 코드 신호들을 받아들여서 상기 샘플링된 아날로그 신호에 대응하는 상기 디지탈 신호로 코딩하기 위한 엔코더를 포함한다.

이 실시예에 있어서, 상기 분압 수단은 상기 제 1 기준 전압을 받아들이기 위한 제 1 전압 단자와, 상기 제 1 기준 전압을 받아들이기 위한 제 2 전압 단자와, 상기 제 1 및 제 2 단자들 사이에 직렬로 접속되는 저항들의 어레이를 포함하며, 상기 각 저항의 값은 상기 제 1 전원 단자로부터 순차적으로 2ⁿ*R (여기서, n은 0 또는 그보다 큰 양의 정수이고, R은 상수)의 값을 갖는다.

이 실시예에 있어서, 상기 비교 수단은 상기 어레이의 저항들에 각각 대응하며, 상기 샘플링된 아날로그 신호가 인가되는 반전 단자, 대응하는 저항의 상기 제 1 전원 단자 방향에 위치된 일 끝에 접속된 비반전 단자 및 출력 단자를 갖는 복수 개의 비교기들로 구성된다.

이 실시예에 있어서, 상기 각 비교기의 정확도는 서로 다르다.

이와같은 회로에 의해서, 로그 스케일의 디지탈 출력 신호를 얻을 수 있다.

이하 본 발명의 실시예에 따른 참조도면 도 1 내지 도 3에 의거하여 상세히 설명한다.

도 1를 참조하면, 본 발명에 따른 A-D 변환 회로의 구성을 보여주는 블럭도가 도시되어 있다. 도 2는 본 발명의 바람직한 실시예에 따른 플래시 블럭의 상세 회로를 보여주는 회로 구성도이다. 그리고 도 3은 아날로그 입력 신호와 디지탈 출력 신호의 관계를 보여주는 도면이다.

다시 도 1을 참조하면, A-D 변환 회로는 샘플 앤드 홀드 회로 (sample and hold circuit) (100), 플래시 블럭 (flash block) (120), 래치 회로 (latch circuit) (140), 클럭 발생 회로 (clock generating circuit) (160) 및 바이어스 전압 발생 회로 (bias voltage generating circuit) (180)을 포함한다.

샘플 앤드 홀드 회로 (100)는 제공되는 아날로그 신호 (Ain)을 표본화하고, 상기 표본화된 아날로그 신호 (SA)가 대응하는 디지탈 신호 (DOUTi)로 변환될 때까지 상기 신호 (SA)를 유지한다. 그리고, 변환이 완료된 후 다음 아날로그 신호를 다시 표본화하고 유지한다. 여기서, 본 발명의 A-D 변환 회로의 출력이 4비트일지라도, 정확도는 10비트를 가져야만 한다.

따라서, 샘플 앤드 홀드 회로는 본 발명에 따른 A-D 변환 회로의 정확도 보다 1비트 높은 11비트 이상의 정확도를 가져야 한다. 따라서, 샘플 앤드 홀드 회로 (100)는 종래 파이프 라인 구조의 10비트 A-D 변환 회로와 거의 유사한 구조 및 칩 크기와 더불어 전력 소모가 동일하다. 플래시 블럭 (120)은 샘플 앤드 홀드 회로 (100)로부터 출력된 아날로그 신호를 받아들여서, 상기 표본화된 아날로그 신호 (SA)에 대응하는 i-비트의 디지탈 신호 (DOUTi)을 출력한다.

래치 회로 (140)는 플래시 블럭으로부터 제공된 i-비트의 디지탈 신호 (DOUTi)를 래치한 후 출력한다. 클럭 발생 회로 (160)는 샘플 앤드 홀드 회로 (100), 플래시 블럭 (120) 및 래치 회로 (140)으로 클럭을 제공하고, 바이어스 전압 발생 회로 (180)는 샘플 앤드 홀드 회로 (100) 및 플래시 블럭 (120)으로 요구되는 바이어스 전압을 제공한다.

다시 도 2를 참조하면, 본 발명의 바람직한 실시예에 따른 플래시 블럭의 상세 회로를 보여주는 회로도가 도시되어 있다. 플래시 블럭 (120)은 기준 전압 발생부 (reference voltage generating section) (122), 비교부 (comparator section) (124) 및 엔코더 (encoder) (126)을 포함한다.

기준 전압 발생부 (122)는 외부로부터 제공되는 제 1 및 제 2 기준 전압 (VREFH) 및 (VREFN)을 분배한 기준 전압들 (VREFj) (이 실시예에서, j=1-10)을 출력하며, 직렬 연결된 저항들 (2ⁿ*R) (이 실시예에서, n=1-10이고 R은 상수)의 어레이로 구성되어 있다. 예컨대, 저항들 (2ⁿ*R)은 R, 2R, 4R, 8R, 16R, 32R, 64R, 128R, 256R 및 512R로 구성된다.

비교부 (124)는 기준 전압 발생부 (122)로부터 출력되는 기준 전압들 (VREFj)과 표본화된 아날로그 신호 (SA)을 받아들여서 10비트의 서멀 코드 신호들 (SCj)을 출력하며, 저항들에 각각 대응하며 반전 단자 (-), 비반전 단자 (+) 및 출력 단자를 비교기들 (C1)-(C10)로 구성된다. 표본환된 아날로그 신호 (SA)는 각 비교기 (C1)-(C10)의 반전 단자 (-)에 제공되고, 기준 전압들 (VREFj)은 대응하는 각 비교기 (C1)-(C10)의 비반전 단자 (+)에 제공된다. 여기서, 상기 각 비교기 (C1)-(C10)는 서로 다른 정확도를 갖도록 구성된다.

마지막으로, 엔코더 (126)은 비교부 (124)로부터 제공되는 10비트의 서멀 코드 신호들 (SCj)을 받아들여서 최종적으로 요구되는 4비트의 디지탈 신호 (DOUTi)로 코딩한 후 출력한다.

앞서 언급한 바와 같이, 본 발며에 따른 A-D 변환 회로는 플래시 블럭 (120)의 출력을 바로 전체 칩의 출력으로 내보내게 되므로 종래 10비트 파이프 라인 구조의 A-D 변환 회로에 비해 속도가 빠르고 칩 전체적인 크기가 작아지며, 전력 소모 또한 줄 일 수 있다.

상기한 바와같이, 본 발명의 A-D 변환 회로는 고집적에 적합하고 빠른 동작 속도를 가지며, 아울러 저전력으로 동작 가능하다.

Claims (4)

1. 외부로부터 인가되는 아날로그 신호를 샘플링하고, 상기 샘플링된 신호에 관련된 변환 동작이 완료될 때까지 상기 샘플링된 신호를 유지하기 위한 샘플 앤드 홀드 회로 및,

   상기 샘플 앤드 홀드 회로로부터 전달된 상기 샘플링된 아날로그 신호에 대응하는 디지탈 신호로 변환하기 위한 플래시 블럭을 포함하고,

   상기 플래시 블럭은 외부로부터 인가되는 제 1 및 제 2 기준 전압을 분배한 전압들을 출력하는 분압 수단과, 상기 샘플링된 아날로그 신호의 레벨과 상기 분배된 전압들을 각각 비교하여 상기 아날로그 신호의 레벨이 분배 전압보다 높은 경우 제 1 레벨의 서멀 코드 신호를 출력함과 아울러 상기 아날로그 신호의 레벨이 분배 전압보다 낮은 경우 제 2 레벨의 서멀 코드 신호를 출력하는 비교 수단 및, 상기 서멀 코드 신호들을 받아들여서 상기 샘플링된 아날로그 신호에 대응하는 상기 디지탈 신호로 코딩하기 위한 엔코더를 포함하는 것을 특징으로 하는 A-D 변환 회로.
2. 제 1 항에 있어서,

   상기 분압 수단은 상기 제 1 기준 전압을 받아들이기 위한 제 1 전압 단자와, 상기 제 1 기준 전압을 받아들이기 위한 제 2 전압 단자와, 상기 제 1 및 제 2 단자들 사이에 직렬로 접속되는 저항들의 어레이를 포함하며, 상기 각 저항의 값은 상기 제 1 전원 단자로부터 순차적으로 2ⁿ*R (여기서, n은 0 또는 그보다 큰 양의 정수이고, R은 상수)의 값을 갖는 것을 특징으로 하는 A-D 변환 회로.
3. 제 1 항에 있어서,

   상기 비교 수단은 상기 어레이의 저항들에 각각 대응하며, 상기 샘플링된 아날로그 신호가 인가되는 반전 단자, 대응하는 저항의 상기 제 1 전원 단자 방향에 위치된 일 끝에 접속된 비반전 단자 및 출력 단자를 갖는 복수 개의 비교기들로 구성되는 것을 특징으로 하는 A-D 변환 회로.
4. 제 3 항에 있어서,

   상기 각 비교기의 정확도는 서로 다른 것을 특징으로 하는 A-D 변환 회로.