JPH07154255A - コンバータ回路 - Google Patents

コンバータ回路

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JPH07154255A
JPH07154255A JP6204857A JP20485794A JPH07154255A JP H07154255 A JPH07154255 A JP H07154255A JP 6204857 A JP6204857 A JP 6204857A JP 20485794 A JP20485794 A JP 20485794A JP H07154255 A JPH07154255 A JP H07154255A
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JP6204857A
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Brett Stewart
ブレット・スチュワート
Miki Moyal
ミキ・モイアル
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Advanced Micro Devices Inc
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Abstract

(57)【要約】 【目的】 アナログ／デジタル変換とデジタル／アナロ
グ変換とを同時に経済的に行なうことができる方法およ
び装置を提供する。 【構成】 フラッシュアナログ／デジタルコンバータ
は、その各々が入力信号を受取りかつ異なる基準電圧を
有するコンパレータ（１０２〜１０５）を用いてデジタ
ル出力を生成する。デジタル入力を受取るデコーダ（２
０３）は、スイッチを起動して、フラッシュアナログ／
デジタルコンバータによって用いられるのと同じ電圧基
準のうちの選択されたものを、アナログ出力を生成する
バッファ（２０８）に接続する。コンバータ回路は、単
一またはマルチチャネルの環境で動作する単一またはマ
ルチステージのフラッシュアナログ／デジタルコンバー
タが可能である。タイミングおよび制御論理は、電圧基
準における乱れによってアナログおよびデジタル出力が
影響を受け得るときに切換が起こらないようにする。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】本発明は一般に、アナログ／デジタルデ
ータ変換に関し、より特定的には、フラッシュアナログ
／デジタルコンバータをデジタル／アナログ機能と組合
わせるための方法および装置に関する。
【０００２】
【関連技術】デジタル信号処理方法を用いて信号を処理
するシステムでは、アナログ信号をデジタルの形に変換
しなければならない。そのような変換は、アナログ／デ
ジタルコンバータを用いて達成されてきた。アナログ／
デジタルコンバータに用いられる方法には、連続的な近
似およびサブレンジ法があった。そのような方法を実現
する装置に固有の時間遅延のために、フラッシュアナロ
グ／デジタルコンバータが開発されてきた。
【０００３】比較的単純な２ビットフラッシュアナログ
／デジタルコンバータが図１に示されている。デジタル
の形に変換されるべきアナログ入力信号は、Ｖｉｎにお
いて与えられ、入力チャネル１０１を介してコンパレー
タ１０２〜１０５の第１の入力に送られる。電圧基準Ｖ
ｒｅｆは、図１において抵抗器１０７〜１１１を有する
ものとして示される分圧器ネットワーク１０６に与えら
れる。電圧Ｖｒｅｆ１〜Ｖｒｅｆ４は、抵抗器の接合部
において発生され、かつコンパレータ１０２〜１０５の
第２の入力に与えられる。各々のコンパレータの出力
は、第１の入力で与えられる電圧がそのコンパレータに
与えられる基準電圧を上回るかどうかに応じて、論理１
または論理０である。コンパレータ１０２〜１０５によ
って出力される論理１および論理０は、その後デジタル
出力エンコーダ１１２に与えられ、信号ライン１１３お
よび１１４上に２ビットデジタル出力を生成する。
【０００４】図１に示されるように、２ビットフラッシ
ュアナログ／デジタルコンバータは、分圧器ネットワー
ク１０６において５つの抵抗器を有する。必要とされる
フラッシュアナログ／デジタルコンバータは、変換プロ
セスの間複数の基準電圧を発生し入力と比較するために
大きい抵抗分圧器を用いる。出力ビットの数が増加する
に従って、分圧器における抵抗器の数も増加する。典型
的には、抵抗分圧器は最も大きいものであり、したがっ
て、コンバータの最も高価なシリコン構造である。
【０００５】デジタル／アナログコンバータは、抵抗分
圧器ネットワークと、デジタルコードに応答して梯子形
ネットワークにおける種々のポイントで切換わるスイッ
チとを用いて実現されてきた。したがって、抵抗分圧器
は、アナログ／デジタルコンバータおよびデジタル／ア
ナログコンバータの両方に用いられる。
【０００６】アナログ／デジタルおよびデジタル／アナ
ログ変換を同時に必要とするシステムでは、しばしばそ
のような変換のために別個の装置が用いられる。そのよ
うな別個の装置を用いることによって、システムのコス
トが増加し、かつアナログ／デジタルコンバータおよび
デジタル／アナログコンバータの対応する性能において
ばらつきがあるためそのような別個の装置では性能が低
下するかもしれない。特に、コンバータに用いられる電
圧基準は、別個の装置の構成要素におけるばらつきのた
めわずかに異なる可能性があり、それによってデジタル
／アナログ変換とアナログ／デジタル変換との間に誤差
が生じ得る。
【０００７】
【発明の概要】関連技術の上述の特徴および制限を考慮
すると、本発明の目的は、アナログ／デジタルおよびデ
ジタル／アナログ変換を同時にかつ経済的に行なうこと
ができる方法および装置を提供することである。
【０００８】本発明の別の目的は、従来の設計のものよ
りも正確なアナログ／デジタルおよびデジタル／アナロ
グコンバータを提供することである。
【０００９】本発明の他の目的は、単一のシリコン構造
においてアナログ／デジタル変換機能とデジタル／アナ
ログ変換機能とを組合わせることである。
【００１０】本発明のさらに他の目的は、アナログ／デ
ジタルコンバータにおいて利用可能な大きい分圧器によ
ってアナログ／デジタル変換のために与えられるのと同
じ基準をデジタル／アナログ変換において再利用するこ
とによって、アナログ／デジタルおよびデジタル／アナ
ログコンバータの精度を向上することである。
【００１１】本発明のさらに他の目的は、共通の分圧器
から入力および出力変換基準を得て、それによって変換
およびシステムの精度を向上することである。
【００１２】本発明の上述のおよび他の目的は、複数の
コンパレータとアナログ入力チャネルとを含み、変換さ
れるべきアナログ信号を受取りかつその信号をコンパレ
ータの第１の入力に送るコンバータ回路によって達成さ
れる。分圧器ネットワークは、複数の異なる電圧基準を
コンパレータの第２の入力に与える。コンパレータの出
力は、アナログ信号の振幅をデジタルで表わす。コンバ
ータ回路はまた、複数のスイッチを含む。このスイッチ
の各々はコンパレータの第２の入力のうちの１つとアナ
ログ出力との間に接続され、このアナログ出力は、デジ
タル入力をアナログで表わしたものをシステムに与え
る。スイッチコントローラは、スイッチの各々を制御す
る。スイッチコントローラの制御下で、各々のスイッチ
は、デジタル入力の状態に従って第２のコンパレータの
第２の入力のうちの１つをアナログ出力に接続するよう
に動作される。
【００１３】スイッチの各々は、アナログ出力に接続さ
れる第１の端子と、コンパレータの第２の端子に接続さ
れる第２の端子と、スイッチの第１および第２の端子の
互いへの接続を制御する制御入力とを有する。分圧器回
路は、典型的には、電圧基準に接続される第１の抵抗器
と、第１の抵抗器に直列に接続される他の抵抗器とを有
する梯子形の抵抗器である。タイミング制御システム
は、電圧基準への妨害がアナログおよびデジタル出力に
本質的に影響を与えない間にスイッチが状態を変えるよ
うに切換を制御するために用いることができる。
【００１４】本発明に従ったコンバータは、単一ステー
ジまたはマルチステージのフラッシュアナログ／デジタ
ルコンバータとして動作するフラッシュアナログ／デジ
タルコンバータを用いることができる。マルチステージ
アナログ／デジタルコンバータは、第１の複数のコンパ
レータにおいて複数の電圧基準の中間電圧基準で動作す
るように切換えられる１つ以上のさらなる複数のコンパ
レータを含む。この構成によって、さらに精度が高くな
り、かつ第１のグループのコンパレータが別の変換に移
ったときに第２のグループのコンパレータがより高精度
のデジタル出力を発生させることができるようにするこ
とによってデータ変換のパイプライン処理を行なうこと
ができる。これによって、１つ以上の源から高速のリク
エスト速度で入ってくるデータ変換リクエストを処理す
るコンバータの能力が促進される。
【００１５】本発明に従ったコンバータはまた、単一ま
たは複数のチャネル入力を備える単一ステージまたはマ
ルチステージコンバータとして動作することができる。
本発明に従ったコンバータは、電圧基準の乱れがアナロ
グまたはデジタル出力に影響を与えないときに、チャネ
ルとステージとの間の切換、およびアナログ／デジタル
およびデジタル／アナログ変換の間の切換を行なうよう
に予め定められた時間制約がプログラムされるタイミン
グおよび多重化制御システムで動作することができる。
【００１６】本発明に従ったシステムを添付の図面を参
照して以下に詳細に説明する。
【００１７】
【好ましい実施例の詳細な説明】上述のように、図１に
示されるような単純なフラッシュアナログ／デジタルコ
ンバータは、抵抗分圧器ネットワークを用いて、いくつ
かのコンパレータの各々への１入力としての役割を果た
す電圧基準を発生させ、これらのコンパレータの他の入
力は変換されるべき入力電圧である。論理ブロック、た
とえばデジタル出力エンコーダ１１２は、適切なデジタ
ル出力を生成するために４ビット／２ビット符号化機能
を果たす。
【００１８】本発明に従ったコンバータシステムは、ア
ナログ／デジタルコンバータにおける抵抗分圧器の利用
可能な電圧タップを出力のための基準レベルとして再利
用する。図２は、図１に示される２ビットアナログ／デ
ジタルコンバータと基準を共有する２ビットデジタル／
アナログコンバータを組合わせた例を簡略化して示して
いる。
【００１９】一般に１２０として示される本発明に従っ
たコンバータ回路は、アナログ入力Ｖｉｎを受取り、こ
のアナログ入力Ｖｉｎは入力チャネル１０１に与えられ
コンパレータ１０２〜１０５に送られる。図１に関して
議論したように、抵抗器１０７〜１１１を含む分圧器ネ
ットワーク１０６は、コンパレータ１０２〜１０５に電
圧基準を与える。その後、コンパレータの出力はエンコ
ーダ１１２によってエンコードされ、デジタル出力１１
３および１１４が生成される。
【００２０】本発明に従えば、デジタル入力はたとえば
デジタル信号ライン２０１および２０２に与えられデジ
タル入力デコーダ２０３に送られる。デジタル入力デコ
ーダ２０３は２ビットのデジタル入力を４ビットに変換
し、この４ビットはスイッチ２０４〜２０７を制御する
ために用いられる。たとえば、信号ライン２０１および
２０２上に論理１があれば、４つのスイッチ２０４〜２
０７のすべてが閉じられるような論理状態に同時にデコ
ードされ、それによって信号ライン２０９にＶｏｕｔを
生成するために用いられるであろう可能な限り最大の電
流をバッファ増幅器２０８に与えるであろう。同様に、
信号ライン２０１および２０２に同時に論理０が現れれ
ば、４つのスイッチ２０４〜２０７のすべてが開くよう
にデコードされ、それによって増幅器２０８には電流が
与えられず、かつ信号ライン２０９のＶｏｕｔでは電圧
は０ボルトであろう。信号ライン２０１および２０２の
いずれかに論理０および論理１が与えられれば、スイッ
チ２０４〜２０７のうちの種々のものが閉じられるよう
にデコードされ、それによって増幅器２０８には種々の
レベルの電流が生成され、かつ信号ライン２０９には種
々の中間出力電圧が発生されるであろう。デコード機構
は任意のものであって、ここには例として示しており、
本発明を制限するものではなく、スイッチ２０４〜２０
７を駆動するためにいかなるデコード機構も実現できる
ことが既知であろう。
【００２１】図２に示されるように、分圧器１０６にお
いて既に利用可能な基準電圧のうちのどれをバッファ２
０８に与えて出力するかを選択するために、デジタル２
ビットに応じて４つの出力のうちの１つを選択するデコ
ーダ２０３が用いられる。典型的には、抵抗分圧器は、
フラッシュコンバータの単一構造で最も大きいものであ
る。出力Ｖｏｕｔのための基準を与えるために、アナロ
グ／デジタル変換のための分圧器と同じ分圧器を用いる
と、シリコン面積が節約される。本発明に従ったコンバ
ータには、アナログ／デジタルおよびデジタル／アナロ
グの入力および出力変換に同じ基準電圧を用いることに
よって精度を向上するというさらなる利点がある。図２
に示される２ビットの例は簡略化した例であって、必要
に応じてＮビットに拡張できることが当業者に既知であ
ろう。
【００２２】コンパレータ、たとえば１０２〜１０５、
およびバッファ、たとえば２０８がそれぞれ無限のイン
ピーダンスを有し、かつ抵抗分圧器素子の値を任意に選
択できる場合、理論上は、アナログ／デジタル機能およ
びデジタル／アナログ機能の動作は、互いに影響を及ぼ
すことなく同時に進行することができる。実際のシステ
ムでは、一方のセクションの動作は他方の動作を妨害し
得る。
【００２３】たとえば、デジタル／アナログ出力バッフ
ァ２０８が無限ではないが大きいインピーダンスを有す
ると仮定する。数値がデコーダ２０３に与えられると、
出力のための基準電圧を選択する種々のスイッチ２０４
〜２０７が開閉する。スイッチが開閉するたびに、分圧
器１０６のあらゆるところの基準電圧の値が乱れ得る。
【００２４】アナログ／デジタル機能およびデジタル／
アナログ機能を同時に動作できるようにするために、電
圧基準ツリー１０６の値のそのような乱れまたはそれと
同様の妨害がシステム間で広がるのを防ぐための何らか
の準備がなされなければならない。この機能を果たすた
めの１つの手段は、スイッチがいつ開閉できるかに対す
るタイミング制約を行なうことである。たとえば、もし
コンバータ回路１２０のうちの参照番号１０１〜１１４
によって示されるアナログ／デジタルコンバータ部分に
関するサンプルがラッチされようとしていれば、それと
同時にスイッチ２０４〜２０７が開いたりまたは閉じた
りしないようにすることが有用であろう。アナログ／デ
ジタル変換に関するサンプルをラッチするのと同時にス
イッチ２０４〜２０７を開いたりまたは閉じたりできる
ようにすると基準が上下にジッタすることにもなりかね
ず、それによって誤ったアナログ／デジタル変換が起こ
る可能性が生じる。
【００２５】図３は、信号ライン３０２上の入力リクエ
ストおよび信号ライン３０３上の出力リクエストに応答
するタイミング制御システム３０１を示している。タイ
ミング制御システム３０１は、そのような入力リクエス
トおよび出力リクエストに応答して、信号３０４をデジ
タル入力デコーダ２０３に、および信号３０５をデジタ
ル出力エンコーダ１１２にそれぞれ与える。タイミング
制御システム３０１は、電圧基準分圧器１０６の妨害
が、システムの正確な動作に影響を与えないときにしか
起こらないようにさせる。
【００２６】当業者に既知であるように、タイミング制
御システム３０１は、論理装置、プロセッサ装置、また
はメモリ等のプログラムされた装置を用いて構成するこ
とができる。タイミング制御システム３０１は、信号ラ
イン３０２上の入力リクエストまたは信号ライン３０３
上の出力リクエストに応答してスイッチ２０４〜２０７
の切換を抑制するように構成することができる。これ
は、タイミング制御システム３０１からの抑制信号を信
号ライン３０４に与えてデジタル入力デコーダ２０３に
送ることによって達成される。同様に、タイミング制御
システム３０１は、信号ライン３０５上に抑制信号を生
成して、スイッチ２０４〜２０７の状態が変化している
間デジタル出力エンコーダ１１２の状態が変わらないよ
うにすることができる。タイミング制御システム３０１
が信号ライン３０４、３０５上に抑制信号だけではなく
イネーブル信号も生成するように実現できることは当業
者に既知であろう。タイミング制御システム３０１は典
型的には信号ライン３０２および３０３上の入力リクエ
ストおよび出力リクエストによって駆動される事象であ
るが、タイミング制御システム３０１はまた、抑制およ
び／またはイネーブル信号がクロックに関して特定の時
間に信号ライン３０４および３０５上に発生されるよう
に構成され得る。タイミング制御システム３０１の特定
の構成は、システムのタイミング制約、処理能力および
論理ファミリの実現例に依存する。
【００２７】実際のシステムは、図１ないし図３に示さ
れるフルフラッシュシステムとしてではなく、１／ｎ変
換アーキテクチャとして実現され得る。１／ｎフラッシ
ュ変換システムを実現するのは、１つには、必要とされ
る精度のビット数がより高いｎまで大きくなると、２n
個のコンパレータが必要であるからである。そうする
と、コンパレータの数はシリコンチップの面積の大部分
を占めるようになり、システムが動作するのに必要な電
力消費量が増加する。マルチステージ１／ｎフラッシュ
変換システムは、多重化および高速パイプライン処理機
能を含み得る。マルチステージアナログ／デジタル変換
は、妨害の可能性のある他の源を基準値に加える効果を
有する。たとえば、４ビットの精度ごとに１６個のコン
パレータを備える２つの４ビットフラッシュとして実現
される、８ビットの出力精度を有する１／２フラッシュ
システムでは、各々のサンプルは、第２の１／２ステー
ジのコンパレータが分圧器のより高いまたはより低い位
置の異なる組の基準に切換えられるであろうということ
を意味し得る。第２の１／２フラッシュステージのスイ
ッチング動作は、基準ツリーの値を妨害し、かつ図３の
タイミング制御回路に対して異なる組のタイミング制約
を与えるであろう。
【００２８】図４は、２ビットの精度ごとに４つのコン
パレータを備える２つの２ビットフラッシュとして実現
される、４ビットの出力精度の１／２フラッシュシステ
ムの簡略化した図である。第１の１／２のステージは、
コンパレータ４０３〜４０６、抵抗器４１３〜４１７、
およびエンコーダ４１８を含む。第２の１／２のフラッ
シュステージは、コンパレータ４０７〜４１０、抵抗器
４１９〜４２２、およびエンコーダ４２３を含む。動作
時に、スイッチ４０１および４１１が閉じると、変換さ
れるべき入力信号が、コンパレータ４０３〜４１０の各
々に通じる入力チャネル４０２に与えられる。第１の半
分のフラッシュステージは、コンパレータ４０３〜４０
６の出力において論理０および論理１を生成する。コン
デンサ４１２が十分に充電されると、スイッチ４１１を
開くことができる。スイッチ論理４２４は、コンパレー
タ４０３〜４０６の出力に基づいて、スイッチマトリッ
クス４２５の適切なスイッチＳ３〜Ｓ６を開閉するよう
に動作する。図４においては例示的にスイッチ論理４２
４を別個のエレメントとして示しているが本発明はこれ
に限定されず、スイッチ論理４２４をスイッチマトリッ
クス４２５内に実現できることが当業者に既知であろ
う。このポイントで、エンコーダ４１８からの出力Ｂ２
およびＢ３は、第２の半分のフラッシュステージによっ
て発生される出力Ｂ１およびＢ０とパイプライン方式で
システムに設けられるべき先入先出メモリに与えられる
ことができる。
【００２９】スイッチマトリックス４２５を切換える
と、抵抗器４１９〜４２２によって形成されるネットワ
ークに電圧が与えられる。これによって、コンパレータ
４０７〜４１０に電圧基準Ｖｒｅｆ５〜Ｖｒｅｆ８が与
えられる。これらのコンパレータの出力は、その後、エ
ンコーダ４２３に送られ出力Ｂ１およびＢ０が生成され
る。これらのコンパレータの出力もまた、その後、シス
テムの残りにパイプライン処理するための先入先出メモ
リ（図示せず）に送られる。出力Ｂ０〜Ｂ３はまた記憶
され、システムの残りによって用いるために並列に与え
られるかまたは他のいずれかの既知の方法で送られるこ
とができることは当業者に既知であろう。
【００３０】図４に示されるように、スイッチＳ３がａ
の位置にあり、かつＳ４がｄの位置にあり、かつＳ５が
ｅの位置にあり、かつＳ６が開いているとき、電圧基準
Ｖｒｅｆ５〜Ｖｒｅｆ８はＶｒｅｆ１とＶｒｅｆ２との
間であろう。同様に、スイッチＳ３が開いており、かつ
スイッチＳ４がｂの位置にあり、かつスイッチＳ５がｄ
の位置にあり、かつスイッチＳ６が開いているとき、電
圧Ｖｒｅｆ５〜Ｖｒｅｆ８はＶｒｅｆ２とＶｒｅｆ３と
の間であろう。スイッチＳ３が開いており、かつスイッ
チＳ４がｃの位置にあり、かつスイッチＳ５がｆの位置
にあり、かつスイッチＳ６がｇの位置にあるとき、電圧
基準Ｖｒｅｆ５〜Ｖｒｅｆ８はＶｒｅｆ３とＶｒｅｆ４
との間であろう。スイッチＳ３〜Ｓ６の配置は、スイッ
チ論理４２４によって決定されるようなコンパレータ４
０３〜４０６の出力の関数である。スイッチマトリック
ス４２５が抵抗器４１３〜４１７と電圧基準Ｖｒｅｆと
によって形成される分圧器のより高いまたはより低い位
置でより高いまたはより低いレベルの適切な電圧を与え
るように、いかなる既知の方法でもスイッチマトリック
ス４２５を実現できることは当業者に既知であろう。１
／ｎフラッシュ変換システムに関していかなる数のステ
ージも形成できることが当業者に既知であろう。
【００３１】上で議論したように、第２の１／２フラッ
シュステージのスイッチング動作が、基準ツリーの値を
乱し、それによって異なるタイミング制約を与えるであ
ろう。本発明に従った１／２フラッシュ変換システムの
一例は、図５に示されている。以前に図４に示したマル
チステージコンバータのエレメントに加えて、図５にお
いては、デジタル入力２０１〜２０２および２１０〜２
１１に応答するデジタル入力デコーダ２０３を備えるデ
ジタル／アナログ機能を組込んでいる。デジタル入力２
０１〜２０２はスイッチ２０４〜２０７の切換を制御
し、入力２１０〜２１１は、第２の半分のフラッシュス
テージにおいて利用できるより高い精度を与えるために
用いられるエレメント５０１〜５０４の切換を制御す
る。上述のように、タイミング制御システム３０１はこ
こでも、信号ライン３０２上の入力リクエストと信号ラ
イン３０３上の出力リクエストとに応答して、信号ライ
ン３０４および３０５上にイネーブル信号および抑制信
号を与える。さらに、信号ライン３０６において、タイ
ミング制御システム３０１はスイッチマトリックス４２
５にイネーブル信号および抑制信号を与えて、電圧基準
Ｖｒｅｆ１ないしＶｒｅｆ８における乱れによってコン
バータの出力に誤りが生じ得るときにスイッチマトリッ
クス４２５が切換えられないようにする。したがって、
タイミング制御システム３０１は、信号ライン３０２、
３０３上の入力または出力リクエストの間にデジタル入
力デコーダ２０３、出力デコーダ４１８、４２３および
スイッチマトリックス４２５の切換が起こらないよう
に、これらの装置を制御するように動作する。
【００３２】本発明に従ったデジタル／アナログ機能を
備えるアナログ／デジタルコンバータはまた、複数の入
力チャネルおよび複数の出力チャネルを備えるシステム
においても実現できる。そうすると、タイミング制御回
路に新たな制約が加わる。図６は、２ビットの精度を有
する２入力２出力の場合を示しており、デジタル／アナ
ログ機能を備える単一ステージアナログ／デジタルコン
バータを示している。このシステムでは、タイミングお
よび多重化制御システム６０１は、デコードされた入力
を、出力されているチャネルに関する正しい組のスイッ
チに送り、フラッシュアナログ／デジタルコンバータに
よって所望の入力チャネルが変換されるように正しいマ
ルチプレクサ動作を選択し、分圧器によって発生される
電圧基準の値を乱す可能性のあるシステムの種々の構成
要素の動作が絶対に同時に起こらないようにする機能を
有する。
【００３３】タイミングおよび多重化制御システム６０
１は、信号ライン６０２および信号ライン６０３上の入
力リクエストに応答して、マルチプレクサ６０３を起動
してＶｉｎa またはＶｉｎb のいずれかを選択する。上
述のように、選択された入力はアナログ入力チャネル１
０１上に与えられコンパレータ１０２〜１０５に送られ
る。上述のように、抵抗器１０７〜１１１を介して分圧
器１０６によって発生された電圧は、コンパレータ１０
２〜１０５の反対側に与えられ、複数の論理１および論
理０を生成する。これらの論理１および論理０はデジタ
ル出力エンコーダ１１２によってエンコードされ、信号
ライン１１３および１１４にデジタル出力を生成する。
この変換の間に電圧基準に乱れが生じれば、デジタル出
力に誤りが生じる可能性がある。したがって、タイミン
グおよび多重化制御システム６０１は、そのような変換
が起こっている間にスイッチ６０６〜６１３が起動され
ないようにする抑制信号を信号ライン６０５上に生成す
る。
【００３４】信号ライン６１４または６１５に出力リク
エストが受取られると、タイミングおよび多重化制御シ
ステム６０１は信号ライン６０５上に信号を生成してデ
ジタル入力デコーダ２０３に送り、スイッチ６０６〜６
１３のうちの適切なスイッチを起動させる。たとえば、
もし出力リクエストライン６１５上で信号が受取られる
と、タイミングおよび多重化制御システム６０１は、デ
ジタル入力デコーダ２０３がデジタル入力２０１および
２０２に応答してスイッチ６０６、６０８、６１０およ
び６１２を開閉させるように起動する。同様に、もし信
号ライン６１４上で出力リクエストが受取られると、タ
イミングおよび多重化制御システム６０１は、デジタル
入力デコーダ２０３がデジタル入力２０１、２０２に応
答してスイッチ６０７、６０９、６１１および６１３を
開閉させるように起動する。この切換の結果バッファ増
幅器６１６および６１７に入力が与えられ、チャネル化
された出力Ｖｏｕｔa およびＶｏｕｔb が生成される。
【００３５】種々のチャネルによるリクエストは非同期
的な態様で発生される事象であるか、またはたとえばポ
ーリング回路におけるようにスケジュールされ得ること
に注目されたい。
【００３６】図７は、本発明に従ったデジタル／アナロ
グ機能を備えるマルチステージ−マルチチャネルアナロ
グ／デジタルコンバータを示している。図７は、２チャ
ネルの能力を備える１／２ステージフラッシュコンバー
タを示している。このコンバータは、図５に示されるデ
ジタル／アナログ機能を備えるマルチステージアナログ
／デジタルコンバータ、および図６に示されるデジタル
／アナログ機能を備えるマルチチャネルアナログ／デジ
タルコンバータに関して上で議論したものと同じ原理で
動作する。図７は、デジタル入力２１０および２１１に
応答してスイッチ７０２〜７０９を制御するデジタル入
力デコーダ７０１を示している。デジタル入力デコーダ
７０１はデジタル入力デコーダ２０３と同じ回路構成で
実現され得ることが当業者に既知であろう。
【００３７】分圧器への妨害が重大にならないようにタ
イミングおよびパラメータ値を選択する能力以外に、同
時に動作されるべき入力または出力のチャネルの数に対
して本質的な制限はない。入力または出力チャネルが同
じビット数の精度または同じコーディングさえも有さな
ければならないという本質的な制約がないことにさらに
注目されたい。本発明に従ったシステムは、複数の入力
または出力チャネルにおいて非常に複雑な変換動作を行
なう。しかしながら、システムのアナログの内容は最小
である。製造プロセスおよび本発明に従うようなシステ
ムを変更しても、１つのコンパレータセルおよび１つの
バッファセルしかかなりの再設計を必要としないであろ
う。システムの動作を達成する機能のほとんどは、新し
いプロセスが典型的には容易に適応する論理機能であ
る。したがって、本発明に従ったコンバータによって新
しくかつ独自の機能が得られるだけではなく、このコン
バータは新しくかつ変化しているシステムの要求に容易
に適合する。
【００３８】本発明のいくつかの実施例に関して説明し
たが、さらなる変更が可能であることと、本願は一般に
本発明の原理に従った本発明のいかなる変形例、使用
例、または適用例も含むものであり、本発明が属する当
該技術分野の知識または慣行の範囲内にあるような本発
明からの変形例、ならびに上述の特徴および本発明の範
囲内または前掲の特許請求の範囲における制限の範囲内
にある本質的な特徴に適用され得る本発明からの変形例
を含むことを理解されたい。
【図面の簡単な説明】
【図１】先行技術のフラッシュアナログ／デジタルコン
バータを示す図である。
【図２】本発明に従った２ビットコンバータ回路を示す
図である。
【図３】本発明に従った、タイミング制御システムを含
む２ビットコンバータ回路を示す図である。
【図４】単一チャネル−マルチステージアナログ／デジ
タルコンバータを示す図である。
【図５】単一チャネル−マルチステージアナログ／デジ
タル−デジタル／アナログ組合わせコンバータ回路を示
す図である。
【図６】マルチチャネルアナログ／デジタル−デジタル
／アナログ組合わせコンバータ回路を示す図である。
【図７】マルチチャネル−マルチステージアナログ／デ
ジタル−デジタル／アナログ組合わせコンバータ回路を
示す図である。
【符号の説明】
１０２ コンパレータ １０７ 抵抗器 １１２ デジタル出力エンコーダ ２０３ デジタル入力デコーダ ２０４ スイッチ ２０８ バッファ増幅器
フロントページの続き (72)発明者 ブレット・スチュワート アメリカ合衆国、78703−2931 テキサス 州、オースティン、フォレスト・トレイ ル、2105 (72)発明者 ミキ・モイアル アメリカ合衆国、78757 テキサス州、オ ースティン、ペニー・レーン、2600、209

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 コンバータ回路であって、 複数のコンパレータと、 アナログ信号を受取りかつ前記アナログ信号を前記コン
    パレータの第１の入力に送るためのアナログ入力チャネ
    ルと、 複数の異なる電圧基準を前記コンパレータの第２の入力
    に与える分圧器ネットワークとを備え、前記コンパレー
    タの出力は、それによって前記アナログ信号の振幅のデ
    ジタル表示を形成し、 複数のスイッチをさらに備え、前記スイッチの各々は前
    記コンパレータの前記第２の入力のうちの１つとアナロ
    グ出力との間に接続され、前記アナログ出力はデジタル
    入力をアナログで表わしたものを与え、 前記デジタル入力の論理状態に応答して前記第２のコン
    パレータの前記第２の入力のうちの前記１つを前記アナ
    ログ出力に接続するように前記スイッチの各々を制御す
    るスイッチコントローラをさらに備える、コンバータ回
    路。
  2. 【請求項２】 前記スイッチの各々が、前記アナログ出
    力に接続される第１の端子と、前記コンパレータの前記
    第２の端子に接続される第２の端子と、前記スイッチの
    前記第１および第２の端子の互いへの接続を制御する制
    御入力とを含む、請求項１に記載の装置。
  3. 【請求項３】 前記アナログ出力と出力端子との間にバ
    ッファ回路をさらに備える、請求項２に記載の装置。
  4. 【請求項４】 前記分圧器は、電圧基準に接続される第
    １の抵抗器と前記第１の抵抗器に直列に接続される少な
    くとも１つの抵抗器とを有する梯子形の抵抗器を含む、
    請求項１に記載の装置。
  5. 【請求項５】 タイミング制御システムをさらに備え、
    前記タイミング制御システムは前記スイッチの切換を制
    御する、請求項１に記載の装置。
  6. 【請求項６】 前記タイミング制御システムは、前記コ
    ンパレータの前記第２の入力における電圧基準への妨害
    が前記アナログおよびデジタル出力に対して本質的に影
    響を与えない間に状態を変えるように前記スイッチを制
    御するための手段を含む、請求項５に記載の装置。
  7. 【請求項７】 前記デジタル入力と前記コンパレータと
    の間に接続されるデジタルデコーダをさらに備える、請
    求項５に記載の装置。
  8. 【請求項８】 前記コンパレータの前記出力とデジタル
    出力端子との間に接続されるエンコーダをさらに備え
    る、請求項５に記載の装置。
  9. 【請求項９】 前記コンバータ回路はフラッシュアナロ
    グ／デジタルコンバータをさらに備える、請求項５に記
    載の装置。
  10. 【請求項１０】 前記コンバータ回路はマルチステージ
    フラッシュアナログ／デジタルコンバータである、請求
    項９に記載の装置。
  11. 【請求項１１】 前記タイミング制御システムは、ステ
    ージ間の切換の結果得られる前記コンパレータの前記第
    ２の入力における前記電圧基準が前記アナログおよびデ
    ジタル出力に本質的に影響を与えない間に状態を変える
    ように前記スイッチを制御するための手段をさらに含
    む、請求項１０に記載の装置。
  12. 【請求項１２】 前記コンパータ回路はマルチ入力チャ
    ネルフラッシュアナログ／デジタルコンバータを含む、
    請求項９に記載の装置。
  13. 【請求項１３】 前記複数のスイッチは、 第１の複数のスイッチを含み、前記第１の複数のスイッ
    チの各々は前記コンパレータの前記第２の入力のうちの
    前記１つと第１のチャネルのアナログ出力との間に接続
    され、さらに、 少なくとも１つの付加的な複数のスイッチを含み、前記
    付加的な複数のスイッチの各々は前記コンパレータの前
    記第２の入力のうちの前記１つと付加的なチャネルのた
    めのアナログ出力との間に接続される、請求項１２に記
    載の装置。
  14. 【請求項１４】 前記タイミングシステムは、前記複数
    のチャネルのうちの所望の１つが前記コンバータによっ
    て変換されるように、デコードされた前記デジタル入力
    を前記第１のおよび付加的な複数のスイッチのうちの１
    つに向けるためのマルチプレクサを含む、請求項１３に
    記載の装置。
  15. 【請求項１５】 前記所望のチャネルを選択するための
    チャネルセレクタをさらに備える、請求項１４に記載の
    装置。
  16. 【請求項１６】 前記チャネルのシーケンスを予め定め
    られた順序で選択するためのポーリング回路をさらに備
    える、請求項１４に記載の装置。
  17. 【請求項１７】 前記コンバータ回路は、マルチステー
    ジフラッシュアナログ／デジタルコンバータをさらに含
    む、請求項１２に記載の装置。
  18. 【請求項１８】 前記タイミング制御システムは、ステ
    ージ間の切換の結果得られる前記コンパレータの前記第
    ２の入力における前記電圧基準が前記アナログおよびデ
    ジタル出力に本質的に影響を与えない間に状態を変える
    ように前記第１のおよび付加的な複数のスイッチを制御
    するための手段をさらに含む、請求項１７に記載の装
    置。
  19. 【請求項１９】 前記マルチステージアナログ／デジタ
    ルコンバータは、第２の複数のコンパレータを含み、前
    記第２の複数のコンパレータは第１の入力において前記
    アナログ信号を受取り、さらに、前記異なる電圧基準の
    中間の基準電圧レベルを前記第２の複数のコンパレータ
    の第２の入力に送るためのスイッチを含む、請求項１０
    に記載の装置。
  20. 【請求項２０】 前記マルチステージアナログ／デジタ
    ルコンバータは、第２の複数のコンパレータを含み、前
    記第２の複数のコンパレータは第１の入力において前記
    アナログ信号を受取り、さらに、前記異なる電圧基準の
    中間の基準電圧レベルを前記第２の複数のコンパレータ
    の第２の入力に送るためのスイッチを含む、請求項１７
    に記載の装置。
JP6204857A 1993-08-31 1994-08-30 コンバータ回路 Withdrawn JPH07154255A (ja)

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US114335 1993-08-31
US08/114,335 US5345234A (en) 1993-08-31 1993-08-31 Method and apparatus for combining a flash analog to digital converter with digital to analog functions

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