JPH07154255A - コンバータ回路 - Google Patents
コンバータ回路Info
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- JPH07154255A JPH07154255A JP6204857A JP20485794A JPH07154255A JP H07154255 A JPH07154255 A JP H07154255A JP 6204857 A JP6204857 A JP 6204857A JP 20485794 A JP20485794 A JP 20485794A JP H07154255 A JPH07154255 A JP H07154255A
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- H03M1/12—Analogue/digital converters
- H03M1/1205—Multiplexed conversion systems
- H03M1/121—Interleaved, i.e. using multiple converters or converter parts for one channel
- H03M1/1215—Interleaved, i.e. using multiple converters or converter parts for one channel using time-division multiplexing
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M1/02—Reversible analogue/digital converters
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- H—ELECTRICITY
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/145—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit the steps being performed sequentially in series-connected stages
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
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- H03M1/365—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type the reference values being generated by a resistive voltage divider the voltage divider being a single resistor string
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
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- H03M1/74—Simultaneous conversion
- H03M1/76—Simultaneous conversion using switching tree
- H03M1/765—Simultaneous conversion using switching tree using a single level of switches which are controlled by unary decoded digital signals
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 アナログ/デジタル変換とデジタル/アナロ
グ変換とを同時に経済的に行なうことができる方法およ
び装置を提供する。 【構成】 フラッシュアナログ/デジタルコンバータ
は、その各々が入力信号を受取りかつ異なる基準電圧を
有するコンパレータ(102〜105)を用いてデジタ
ル出力を生成する。デジタル入力を受取るデコーダ(2
03)は、スイッチを起動して、フラッシュアナログ/
デジタルコンバータによって用いられるのと同じ電圧基
準のうちの選択されたものを、アナログ出力を生成する
バッファ(208)に接続する。コンバータ回路は、単
一またはマルチチャネルの環境で動作する単一またはマ
ルチステージのフラッシュアナログ/デジタルコンバー
タが可能である。タイミングおよび制御論理は、電圧基
準における乱れによってアナログおよびデジタル出力が
影響を受け得るときに切換が起こらないようにする。
グ変換とを同時に経済的に行なうことができる方法およ
び装置を提供する。 【構成】 フラッシュアナログ/デジタルコンバータ
は、その各々が入力信号を受取りかつ異なる基準電圧を
有するコンパレータ(102〜105)を用いてデジタ
ル出力を生成する。デジタル入力を受取るデコーダ(2
03)は、スイッチを起動して、フラッシュアナログ/
デジタルコンバータによって用いられるのと同じ電圧基
準のうちの選択されたものを、アナログ出力を生成する
バッファ(208)に接続する。コンバータ回路は、単
一またはマルチチャネルの環境で動作する単一またはマ
ルチステージのフラッシュアナログ/デジタルコンバー
タが可能である。タイミングおよび制御論理は、電圧基
準における乱れによってアナログおよびデジタル出力が
影響を受け得るときに切換が起こらないようにする。
Description
【0001】
【発明の背景】本発明は一般に、アナログ/デジタルデ
ータ変換に関し、より特定的には、フラッシュアナログ
/デジタルコンバータをデジタル/アナログ機能と組合
わせるための方法および装置に関する。
ータ変換に関し、より特定的には、フラッシュアナログ
/デジタルコンバータをデジタル/アナログ機能と組合
わせるための方法および装置に関する。
【0002】
【関連技術】デジタル信号処理方法を用いて信号を処理
するシステムでは、アナログ信号をデジタルの形に変換
しなければならない。そのような変換は、アナログ/デ
ジタルコンバータを用いて達成されてきた。アナログ/
デジタルコンバータに用いられる方法には、連続的な近
似およびサブレンジ法があった。そのような方法を実現
する装置に固有の時間遅延のために、フラッシュアナロ
グ/デジタルコンバータが開発されてきた。
するシステムでは、アナログ信号をデジタルの形に変換
しなければならない。そのような変換は、アナログ/デ
ジタルコンバータを用いて達成されてきた。アナログ/
デジタルコンバータに用いられる方法には、連続的な近
似およびサブレンジ法があった。そのような方法を実現
する装置に固有の時間遅延のために、フラッシュアナロ
グ/デジタルコンバータが開発されてきた。
【0003】比較的単純な2ビットフラッシュアナログ
/デジタルコンバータが図1に示されている。デジタル
の形に変換されるべきアナログ入力信号は、Vinにお
いて与えられ、入力チャネル101を介してコンパレー
タ102〜105の第1の入力に送られる。電圧基準V
refは、図1において抵抗器107〜111を有する
ものとして示される分圧器ネットワーク106に与えら
れる。電圧Vref1〜Vref4は、抵抗器の接合部
において発生され、かつコンパレータ102〜105の
第2の入力に与えられる。各々のコンパレータの出力
は、第1の入力で与えられる電圧がそのコンパレータに
与えられる基準電圧を上回るかどうかに応じて、論理1
または論理0である。コンパレータ102〜105によ
って出力される論理1および論理0は、その後デジタル
出力エンコーダ112に与えられ、信号ライン113お
よび114上に2ビットデジタル出力を生成する。
/デジタルコンバータが図1に示されている。デジタル
の形に変換されるべきアナログ入力信号は、Vinにお
いて与えられ、入力チャネル101を介してコンパレー
タ102〜105の第1の入力に送られる。電圧基準V
refは、図1において抵抗器107〜111を有する
ものとして示される分圧器ネットワーク106に与えら
れる。電圧Vref1〜Vref4は、抵抗器の接合部
において発生され、かつコンパレータ102〜105の
第2の入力に与えられる。各々のコンパレータの出力
は、第1の入力で与えられる電圧がそのコンパレータに
与えられる基準電圧を上回るかどうかに応じて、論理1
または論理0である。コンパレータ102〜105によ
って出力される論理1および論理0は、その後デジタル
出力エンコーダ112に与えられ、信号ライン113お
よび114上に2ビットデジタル出力を生成する。
【0004】図1に示されるように、2ビットフラッシ
ュアナログ/デジタルコンバータは、分圧器ネットワー
ク106において5つの抵抗器を有する。必要とされる
フラッシュアナログ/デジタルコンバータは、変換プロ
セスの間複数の基準電圧を発生し入力と比較するために
大きい抵抗分圧器を用いる。出力ビットの数が増加する
に従って、分圧器における抵抗器の数も増加する。典型
的には、抵抗分圧器は最も大きいものであり、したがっ
て、コンバータの最も高価なシリコン構造である。
ュアナログ/デジタルコンバータは、分圧器ネットワー
ク106において5つの抵抗器を有する。必要とされる
フラッシュアナログ/デジタルコンバータは、変換プロ
セスの間複数の基準電圧を発生し入力と比較するために
大きい抵抗分圧器を用いる。出力ビットの数が増加する
に従って、分圧器における抵抗器の数も増加する。典型
的には、抵抗分圧器は最も大きいものであり、したがっ
て、コンバータの最も高価なシリコン構造である。
【0005】デジタル/アナログコンバータは、抵抗分
圧器ネットワークと、デジタルコードに応答して梯子形
ネットワークにおける種々のポイントで切換わるスイッ
チとを用いて実現されてきた。したがって、抵抗分圧器
は、アナログ/デジタルコンバータおよびデジタル/ア
ナログコンバータの両方に用いられる。
圧器ネットワークと、デジタルコードに応答して梯子形
ネットワークにおける種々のポイントで切換わるスイッ
チとを用いて実現されてきた。したがって、抵抗分圧器
は、アナログ/デジタルコンバータおよびデジタル/ア
ナログコンバータの両方に用いられる。
【0006】アナログ/デジタルおよびデジタル/アナ
ログ変換を同時に必要とするシステムでは、しばしばそ
のような変換のために別個の装置が用いられる。そのよ
うな別個の装置を用いることによって、システムのコス
トが増加し、かつアナログ/デジタルコンバータおよび
デジタル/アナログコンバータの対応する性能において
ばらつきがあるためそのような別個の装置では性能が低
下するかもしれない。特に、コンバータに用いられる電
圧基準は、別個の装置の構成要素におけるばらつきのた
めわずかに異なる可能性があり、それによってデジタル
/アナログ変換とアナログ/デジタル変換との間に誤差
が生じ得る。
ログ変換を同時に必要とするシステムでは、しばしばそ
のような変換のために別個の装置が用いられる。そのよ
うな別個の装置を用いることによって、システムのコス
トが増加し、かつアナログ/デジタルコンバータおよび
デジタル/アナログコンバータの対応する性能において
ばらつきがあるためそのような別個の装置では性能が低
下するかもしれない。特に、コンバータに用いられる電
圧基準は、別個の装置の構成要素におけるばらつきのた
めわずかに異なる可能性があり、それによってデジタル
/アナログ変換とアナログ/デジタル変換との間に誤差
が生じ得る。
【0007】
【発明の概要】関連技術の上述の特徴および制限を考慮
すると、本発明の目的は、アナログ/デジタルおよびデ
ジタル/アナログ変換を同時にかつ経済的に行なうこと
ができる方法および装置を提供することである。
すると、本発明の目的は、アナログ/デジタルおよびデ
ジタル/アナログ変換を同時にかつ経済的に行なうこと
ができる方法および装置を提供することである。
【0008】本発明の別の目的は、従来の設計のものよ
りも正確なアナログ/デジタルおよびデジタル/アナロ
グコンバータを提供することである。
りも正確なアナログ/デジタルおよびデジタル/アナロ
グコンバータを提供することである。
【0009】本発明の他の目的は、単一のシリコン構造
においてアナログ/デジタル変換機能とデジタル/アナ
ログ変換機能とを組合わせることである。
においてアナログ/デジタル変換機能とデジタル/アナ
ログ変換機能とを組合わせることである。
【0010】本発明のさらに他の目的は、アナログ/デ
ジタルコンバータにおいて利用可能な大きい分圧器によ
ってアナログ/デジタル変換のために与えられるのと同
じ基準をデジタル/アナログ変換において再利用するこ
とによって、アナログ/デジタルおよびデジタル/アナ
ログコンバータの精度を向上することである。
ジタルコンバータにおいて利用可能な大きい分圧器によ
ってアナログ/デジタル変換のために与えられるのと同
じ基準をデジタル/アナログ変換において再利用するこ
とによって、アナログ/デジタルおよびデジタル/アナ
ログコンバータの精度を向上することである。
【0011】本発明のさらに他の目的は、共通の分圧器
から入力および出力変換基準を得て、それによって変換
およびシステムの精度を向上することである。
から入力および出力変換基準を得て、それによって変換
およびシステムの精度を向上することである。
【0012】本発明の上述のおよび他の目的は、複数の
コンパレータとアナログ入力チャネルとを含み、変換さ
れるべきアナログ信号を受取りかつその信号をコンパレ
ータの第1の入力に送るコンバータ回路によって達成さ
れる。分圧器ネットワークは、複数の異なる電圧基準を
コンパレータの第2の入力に与える。コンパレータの出
力は、アナログ信号の振幅をデジタルで表わす。コンバ
ータ回路はまた、複数のスイッチを含む。このスイッチ
の各々はコンパレータの第2の入力のうちの1つとアナ
ログ出力との間に接続され、このアナログ出力は、デジ
タル入力をアナログで表わしたものをシステムに与え
る。スイッチコントローラは、スイッチの各々を制御す
る。スイッチコントローラの制御下で、各々のスイッチ
は、デジタル入力の状態に従って第2のコンパレータの
第2の入力のうちの1つをアナログ出力に接続するよう
に動作される。
コンパレータとアナログ入力チャネルとを含み、変換さ
れるべきアナログ信号を受取りかつその信号をコンパレ
ータの第1の入力に送るコンバータ回路によって達成さ
れる。分圧器ネットワークは、複数の異なる電圧基準を
コンパレータの第2の入力に与える。コンパレータの出
力は、アナログ信号の振幅をデジタルで表わす。コンバ
ータ回路はまた、複数のスイッチを含む。このスイッチ
の各々はコンパレータの第2の入力のうちの1つとアナ
ログ出力との間に接続され、このアナログ出力は、デジ
タル入力をアナログで表わしたものをシステムに与え
る。スイッチコントローラは、スイッチの各々を制御す
る。スイッチコントローラの制御下で、各々のスイッチ
は、デジタル入力の状態に従って第2のコンパレータの
第2の入力のうちの1つをアナログ出力に接続するよう
に動作される。
【0013】スイッチの各々は、アナログ出力に接続さ
れる第1の端子と、コンパレータの第2の端子に接続さ
れる第2の端子と、スイッチの第1および第2の端子の
互いへの接続を制御する制御入力とを有する。分圧器回
路は、典型的には、電圧基準に接続される第1の抵抗器
と、第1の抵抗器に直列に接続される他の抵抗器とを有
する梯子形の抵抗器である。タイミング制御システム
は、電圧基準への妨害がアナログおよびデジタル出力に
本質的に影響を与えない間にスイッチが状態を変えるよ
うに切換を制御するために用いることができる。
れる第1の端子と、コンパレータの第2の端子に接続さ
れる第2の端子と、スイッチの第1および第2の端子の
互いへの接続を制御する制御入力とを有する。分圧器回
路は、典型的には、電圧基準に接続される第1の抵抗器
と、第1の抵抗器に直列に接続される他の抵抗器とを有
する梯子形の抵抗器である。タイミング制御システム
は、電圧基準への妨害がアナログおよびデジタル出力に
本質的に影響を与えない間にスイッチが状態を変えるよ
うに切換を制御するために用いることができる。
【0014】本発明に従ったコンバータは、単一ステー
ジまたはマルチステージのフラッシュアナログ/デジタ
ルコンバータとして動作するフラッシュアナログ/デジ
タルコンバータを用いることができる。マルチステージ
アナログ/デジタルコンバータは、第1の複数のコンパ
レータにおいて複数の電圧基準の中間電圧基準で動作す
るように切換えられる1つ以上のさらなる複数のコンパ
レータを含む。この構成によって、さらに精度が高くな
り、かつ第1のグループのコンパレータが別の変換に移
ったときに第2のグループのコンパレータがより高精度
のデジタル出力を発生させることができるようにするこ
とによってデータ変換のパイプライン処理を行なうこと
ができる。これによって、1つ以上の源から高速のリク
エスト速度で入ってくるデータ変換リクエストを処理す
るコンバータの能力が促進される。
ジまたはマルチステージのフラッシュアナログ/デジタ
ルコンバータとして動作するフラッシュアナログ/デジ
タルコンバータを用いることができる。マルチステージ
アナログ/デジタルコンバータは、第1の複数のコンパ
レータにおいて複数の電圧基準の中間電圧基準で動作す
るように切換えられる1つ以上のさらなる複数のコンパ
レータを含む。この構成によって、さらに精度が高くな
り、かつ第1のグループのコンパレータが別の変換に移
ったときに第2のグループのコンパレータがより高精度
のデジタル出力を発生させることができるようにするこ
とによってデータ変換のパイプライン処理を行なうこと
ができる。これによって、1つ以上の源から高速のリク
エスト速度で入ってくるデータ変換リクエストを処理す
るコンバータの能力が促進される。
【0015】本発明に従ったコンバータはまた、単一ま
たは複数のチャネル入力を備える単一ステージまたはマ
ルチステージコンバータとして動作することができる。
本発明に従ったコンバータは、電圧基準の乱れがアナロ
グまたはデジタル出力に影響を与えないときに、チャネ
ルとステージとの間の切換、およびアナログ/デジタル
およびデジタル/アナログ変換の間の切換を行なうよう
に予め定められた時間制約がプログラムされるタイミン
グおよび多重化制御システムで動作することができる。
たは複数のチャネル入力を備える単一ステージまたはマ
ルチステージコンバータとして動作することができる。
本発明に従ったコンバータは、電圧基準の乱れがアナロ
グまたはデジタル出力に影響を与えないときに、チャネ
ルとステージとの間の切換、およびアナログ/デジタル
およびデジタル/アナログ変換の間の切換を行なうよう
に予め定められた時間制約がプログラムされるタイミン
グおよび多重化制御システムで動作することができる。
【0016】本発明に従ったシステムを添付の図面を参
照して以下に詳細に説明する。
照して以下に詳細に説明する。
【0017】
【好ましい実施例の詳細な説明】上述のように、図1に
示されるような単純なフラッシュアナログ/デジタルコ
ンバータは、抵抗分圧器ネットワークを用いて、いくつ
かのコンパレータの各々への1入力としての役割を果た
す電圧基準を発生させ、これらのコンパレータの他の入
力は変換されるべき入力電圧である。論理ブロック、た
とえばデジタル出力エンコーダ112は、適切なデジタ
ル出力を生成するために4ビット/2ビット符号化機能
を果たす。
示されるような単純なフラッシュアナログ/デジタルコ
ンバータは、抵抗分圧器ネットワークを用いて、いくつ
かのコンパレータの各々への1入力としての役割を果た
す電圧基準を発生させ、これらのコンパレータの他の入
力は変換されるべき入力電圧である。論理ブロック、た
とえばデジタル出力エンコーダ112は、適切なデジタ
ル出力を生成するために4ビット/2ビット符号化機能
を果たす。
【0018】本発明に従ったコンバータシステムは、ア
ナログ/デジタルコンバータにおける抵抗分圧器の利用
可能な電圧タップを出力のための基準レベルとして再利
用する。図2は、図1に示される2ビットアナログ/デ
ジタルコンバータと基準を共有する2ビットデジタル/
アナログコンバータを組合わせた例を簡略化して示して
いる。
ナログ/デジタルコンバータにおける抵抗分圧器の利用
可能な電圧タップを出力のための基準レベルとして再利
用する。図2は、図1に示される2ビットアナログ/デ
ジタルコンバータと基準を共有する2ビットデジタル/
アナログコンバータを組合わせた例を簡略化して示して
いる。
【0019】一般に120として示される本発明に従っ
たコンバータ回路は、アナログ入力Vinを受取り、こ
のアナログ入力Vinは入力チャネル101に与えられ
コンパレータ102〜105に送られる。図1に関して
議論したように、抵抗器107〜111を含む分圧器ネ
ットワーク106は、コンパレータ102〜105に電
圧基準を与える。その後、コンパレータの出力はエンコ
ーダ112によってエンコードされ、デジタル出力11
3および114が生成される。
たコンバータ回路は、アナログ入力Vinを受取り、こ
のアナログ入力Vinは入力チャネル101に与えられ
コンパレータ102〜105に送られる。図1に関して
議論したように、抵抗器107〜111を含む分圧器ネ
ットワーク106は、コンパレータ102〜105に電
圧基準を与える。その後、コンパレータの出力はエンコ
ーダ112によってエンコードされ、デジタル出力11
3および114が生成される。
【0020】本発明に従えば、デジタル入力はたとえば
デジタル信号ライン201および202に与えられデジ
タル入力デコーダ203に送られる。デジタル入力デコ
ーダ203は2ビットのデジタル入力を4ビットに変換
し、この4ビットはスイッチ204〜207を制御する
ために用いられる。たとえば、信号ライン201および
202上に論理1があれば、4つのスイッチ204〜2
07のすべてが閉じられるような論理状態に同時にデコ
ードされ、それによって信号ライン209にVoutを
生成するために用いられるであろう可能な限り最大の電
流をバッファ増幅器208に与えるであろう。同様に、
信号ライン201および202に同時に論理0が現れれ
ば、4つのスイッチ204〜207のすべてが開くよう
にデコードされ、それによって増幅器208には電流が
与えられず、かつ信号ライン209のVoutでは電圧
は0ボルトであろう。信号ライン201および202の
いずれかに論理0および論理1が与えられれば、スイッ
チ204〜207のうちの種々のものが閉じられるよう
にデコードされ、それによって増幅器208には種々の
レベルの電流が生成され、かつ信号ライン209には種
々の中間出力電圧が発生されるであろう。デコード機構
は任意のものであって、ここには例として示しており、
本発明を制限するものではなく、スイッチ204〜20
7を駆動するためにいかなるデコード機構も実現できる
ことが既知であろう。
デジタル信号ライン201および202に与えられデジ
タル入力デコーダ203に送られる。デジタル入力デコ
ーダ203は2ビットのデジタル入力を4ビットに変換
し、この4ビットはスイッチ204〜207を制御する
ために用いられる。たとえば、信号ライン201および
202上に論理1があれば、4つのスイッチ204〜2
07のすべてが閉じられるような論理状態に同時にデコ
ードされ、それによって信号ライン209にVoutを
生成するために用いられるであろう可能な限り最大の電
流をバッファ増幅器208に与えるであろう。同様に、
信号ライン201および202に同時に論理0が現れれ
ば、4つのスイッチ204〜207のすべてが開くよう
にデコードされ、それによって増幅器208には電流が
与えられず、かつ信号ライン209のVoutでは電圧
は0ボルトであろう。信号ライン201および202の
いずれかに論理0および論理1が与えられれば、スイッ
チ204〜207のうちの種々のものが閉じられるよう
にデコードされ、それによって増幅器208には種々の
レベルの電流が生成され、かつ信号ライン209には種
々の中間出力電圧が発生されるであろう。デコード機構
は任意のものであって、ここには例として示しており、
本発明を制限するものではなく、スイッチ204〜20
7を駆動するためにいかなるデコード機構も実現できる
ことが既知であろう。
【0021】図2に示されるように、分圧器106にお
いて既に利用可能な基準電圧のうちのどれをバッファ2
08に与えて出力するかを選択するために、デジタル2
ビットに応じて4つの出力のうちの1つを選択するデコ
ーダ203が用いられる。典型的には、抵抗分圧器は、
フラッシュコンバータの単一構造で最も大きいものであ
る。出力Voutのための基準を与えるために、アナロ
グ/デジタル変換のための分圧器と同じ分圧器を用いる
と、シリコン面積が節約される。本発明に従ったコンバ
ータには、アナログ/デジタルおよびデジタル/アナロ
グの入力および出力変換に同じ基準電圧を用いることに
よって精度を向上するというさらなる利点がある。図2
に示される2ビットの例は簡略化した例であって、必要
に応じてNビットに拡張できることが当業者に既知であ
ろう。
いて既に利用可能な基準電圧のうちのどれをバッファ2
08に与えて出力するかを選択するために、デジタル2
ビットに応じて4つの出力のうちの1つを選択するデコ
ーダ203が用いられる。典型的には、抵抗分圧器は、
フラッシュコンバータの単一構造で最も大きいものであ
る。出力Voutのための基準を与えるために、アナロ
グ/デジタル変換のための分圧器と同じ分圧器を用いる
と、シリコン面積が節約される。本発明に従ったコンバ
ータには、アナログ/デジタルおよびデジタル/アナロ
グの入力および出力変換に同じ基準電圧を用いることに
よって精度を向上するというさらなる利点がある。図2
に示される2ビットの例は簡略化した例であって、必要
に応じてNビットに拡張できることが当業者に既知であ
ろう。
【0022】コンパレータ、たとえば102〜105、
およびバッファ、たとえば208がそれぞれ無限のイン
ピーダンスを有し、かつ抵抗分圧器素子の値を任意に選
択できる場合、理論上は、アナログ/デジタル機能およ
びデジタル/アナログ機能の動作は、互いに影響を及ぼ
すことなく同時に進行することができる。実際のシステ
ムでは、一方のセクションの動作は他方の動作を妨害し
得る。
およびバッファ、たとえば208がそれぞれ無限のイン
ピーダンスを有し、かつ抵抗分圧器素子の値を任意に選
択できる場合、理論上は、アナログ/デジタル機能およ
びデジタル/アナログ機能の動作は、互いに影響を及ぼ
すことなく同時に進行することができる。実際のシステ
ムでは、一方のセクションの動作は他方の動作を妨害し
得る。
【0023】たとえば、デジタル/アナログ出力バッフ
ァ208が無限ではないが大きいインピーダンスを有す
ると仮定する。数値がデコーダ203に与えられると、
出力のための基準電圧を選択する種々のスイッチ204
〜207が開閉する。スイッチが開閉するたびに、分圧
器106のあらゆるところの基準電圧の値が乱れ得る。
ァ208が無限ではないが大きいインピーダンスを有す
ると仮定する。数値がデコーダ203に与えられると、
出力のための基準電圧を選択する種々のスイッチ204
〜207が開閉する。スイッチが開閉するたびに、分圧
器106のあらゆるところの基準電圧の値が乱れ得る。
【0024】アナログ/デジタル機能およびデジタル/
アナログ機能を同時に動作できるようにするために、電
圧基準ツリー106の値のそのような乱れまたはそれと
同様の妨害がシステム間で広がるのを防ぐための何らか
の準備がなされなければならない。この機能を果たすた
めの1つの手段は、スイッチがいつ開閉できるかに対す
るタイミング制約を行なうことである。たとえば、もし
コンバータ回路120のうちの参照番号101〜114
によって示されるアナログ/デジタルコンバータ部分に
関するサンプルがラッチされようとしていれば、それと
同時にスイッチ204〜207が開いたりまたは閉じた
りしないようにすることが有用であろう。アナログ/デ
ジタル変換に関するサンプルをラッチするのと同時にス
イッチ204〜207を開いたりまたは閉じたりできる
ようにすると基準が上下にジッタすることにもなりかね
ず、それによって誤ったアナログ/デジタル変換が起こ
る可能性が生じる。
アナログ機能を同時に動作できるようにするために、電
圧基準ツリー106の値のそのような乱れまたはそれと
同様の妨害がシステム間で広がるのを防ぐための何らか
の準備がなされなければならない。この機能を果たすた
めの1つの手段は、スイッチがいつ開閉できるかに対す
るタイミング制約を行なうことである。たとえば、もし
コンバータ回路120のうちの参照番号101〜114
によって示されるアナログ/デジタルコンバータ部分に
関するサンプルがラッチされようとしていれば、それと
同時にスイッチ204〜207が開いたりまたは閉じた
りしないようにすることが有用であろう。アナログ/デ
ジタル変換に関するサンプルをラッチするのと同時にス
イッチ204〜207を開いたりまたは閉じたりできる
ようにすると基準が上下にジッタすることにもなりかね
ず、それによって誤ったアナログ/デジタル変換が起こ
る可能性が生じる。
【0025】図3は、信号ライン302上の入力リクエ
ストおよび信号ライン303上の出力リクエストに応答
するタイミング制御システム301を示している。タイ
ミング制御システム301は、そのような入力リクエス
トおよび出力リクエストに応答して、信号304をデジ
タル入力デコーダ203に、および信号305をデジタ
ル出力エンコーダ112にそれぞれ与える。タイミング
制御システム301は、電圧基準分圧器106の妨害
が、システムの正確な動作に影響を与えないときにしか
起こらないようにさせる。
ストおよび信号ライン303上の出力リクエストに応答
するタイミング制御システム301を示している。タイ
ミング制御システム301は、そのような入力リクエス
トおよび出力リクエストに応答して、信号304をデジ
タル入力デコーダ203に、および信号305をデジタ
ル出力エンコーダ112にそれぞれ与える。タイミング
制御システム301は、電圧基準分圧器106の妨害
が、システムの正確な動作に影響を与えないときにしか
起こらないようにさせる。
【0026】当業者に既知であるように、タイミング制
御システム301は、論理装置、プロセッサ装置、また
はメモリ等のプログラムされた装置を用いて構成するこ
とができる。タイミング制御システム301は、信号ラ
イン302上の入力リクエストまたは信号ライン303
上の出力リクエストに応答してスイッチ204〜207
の切換を抑制するように構成することができる。これ
は、タイミング制御システム301からの抑制信号を信
号ライン304に与えてデジタル入力デコーダ203に
送ることによって達成される。同様に、タイミング制御
システム301は、信号ライン305上に抑制信号を生
成して、スイッチ204〜207の状態が変化している
間デジタル出力エンコーダ112の状態が変わらないよ
うにすることができる。タイミング制御システム301
が信号ライン304、305上に抑制信号だけではなく
イネーブル信号も生成するように実現できることは当業
者に既知であろう。タイミング制御システム301は典
型的には信号ライン302および303上の入力リクエ
ストおよび出力リクエストによって駆動される事象であ
るが、タイミング制御システム301はまた、抑制およ
び/またはイネーブル信号がクロックに関して特定の時
間に信号ライン304および305上に発生されるよう
に構成され得る。タイミング制御システム301の特定
の構成は、システムのタイミング制約、処理能力および
論理ファミリの実現例に依存する。
御システム301は、論理装置、プロセッサ装置、また
はメモリ等のプログラムされた装置を用いて構成するこ
とができる。タイミング制御システム301は、信号ラ
イン302上の入力リクエストまたは信号ライン303
上の出力リクエストに応答してスイッチ204〜207
の切換を抑制するように構成することができる。これ
は、タイミング制御システム301からの抑制信号を信
号ライン304に与えてデジタル入力デコーダ203に
送ることによって達成される。同様に、タイミング制御
システム301は、信号ライン305上に抑制信号を生
成して、スイッチ204〜207の状態が変化している
間デジタル出力エンコーダ112の状態が変わらないよ
うにすることができる。タイミング制御システム301
が信号ライン304、305上に抑制信号だけではなく
イネーブル信号も生成するように実現できることは当業
者に既知であろう。タイミング制御システム301は典
型的には信号ライン302および303上の入力リクエ
ストおよび出力リクエストによって駆動される事象であ
るが、タイミング制御システム301はまた、抑制およ
び/またはイネーブル信号がクロックに関して特定の時
間に信号ライン304および305上に発生されるよう
に構成され得る。タイミング制御システム301の特定
の構成は、システムのタイミング制約、処理能力および
論理ファミリの実現例に依存する。
【0027】実際のシステムは、図1ないし図3に示さ
れるフルフラッシュシステムとしてではなく、1/n変
換アーキテクチャとして実現され得る。1/nフラッシ
ュ変換システムを実現するのは、1つには、必要とされ
る精度のビット数がより高いnまで大きくなると、2n
個のコンパレータが必要であるからである。そうする
と、コンパレータの数はシリコンチップの面積の大部分
を占めるようになり、システムが動作するのに必要な電
力消費量が増加する。マルチステージ1/nフラッシュ
変換システムは、多重化および高速パイプライン処理機
能を含み得る。マルチステージアナログ/デジタル変換
は、妨害の可能性のある他の源を基準値に加える効果を
有する。たとえば、4ビットの精度ごとに16個のコン
パレータを備える2つの4ビットフラッシュとして実現
される、8ビットの出力精度を有する1/2フラッシュ
システムでは、各々のサンプルは、第2の1/2ステー
ジのコンパレータが分圧器のより高いまたはより低い位
置の異なる組の基準に切換えられるであろうということ
を意味し得る。第2の1/2フラッシュステージのスイ
ッチング動作は、基準ツリーの値を妨害し、かつ図3の
タイミング制御回路に対して異なる組のタイミング制約
を与えるであろう。
れるフルフラッシュシステムとしてではなく、1/n変
換アーキテクチャとして実現され得る。1/nフラッシ
ュ変換システムを実現するのは、1つには、必要とされ
る精度のビット数がより高いnまで大きくなると、2n
個のコンパレータが必要であるからである。そうする
と、コンパレータの数はシリコンチップの面積の大部分
を占めるようになり、システムが動作するのに必要な電
力消費量が増加する。マルチステージ1/nフラッシュ
変換システムは、多重化および高速パイプライン処理機
能を含み得る。マルチステージアナログ/デジタル変換
は、妨害の可能性のある他の源を基準値に加える効果を
有する。たとえば、4ビットの精度ごとに16個のコン
パレータを備える2つの4ビットフラッシュとして実現
される、8ビットの出力精度を有する1/2フラッシュ
システムでは、各々のサンプルは、第2の1/2ステー
ジのコンパレータが分圧器のより高いまたはより低い位
置の異なる組の基準に切換えられるであろうということ
を意味し得る。第2の1/2フラッシュステージのスイ
ッチング動作は、基準ツリーの値を妨害し、かつ図3の
タイミング制御回路に対して異なる組のタイミング制約
を与えるであろう。
【0028】図4は、2ビットの精度ごとに4つのコン
パレータを備える2つの2ビットフラッシュとして実現
される、4ビットの出力精度の1/2フラッシュシステ
ムの簡略化した図である。第1の1/2のステージは、
コンパレータ403〜406、抵抗器413〜417、
およびエンコーダ418を含む。第2の1/2のフラッ
シュステージは、コンパレータ407〜410、抵抗器
419〜422、およびエンコーダ423を含む。動作
時に、スイッチ401および411が閉じると、変換さ
れるべき入力信号が、コンパレータ403〜410の各
々に通じる入力チャネル402に与えられる。第1の半
分のフラッシュステージは、コンパレータ403〜40
6の出力において論理0および論理1を生成する。コン
デンサ412が十分に充電されると、スイッチ411を
開くことができる。スイッチ論理424は、コンパレー
タ403〜406の出力に基づいて、スイッチマトリッ
クス425の適切なスイッチS3〜S6を開閉するよう
に動作する。図4においては例示的にスイッチ論理42
4を別個のエレメントとして示しているが本発明はこれ
に限定されず、スイッチ論理424をスイッチマトリッ
クス425内に実現できることが当業者に既知であろ
う。このポイントで、エンコーダ418からの出力B2
およびB3は、第2の半分のフラッシュステージによっ
て発生される出力B1およびB0とパイプライン方式で
システムに設けられるべき先入先出メモリに与えられる
ことができる。
パレータを備える2つの2ビットフラッシュとして実現
される、4ビットの出力精度の1/2フラッシュシステ
ムの簡略化した図である。第1の1/2のステージは、
コンパレータ403〜406、抵抗器413〜417、
およびエンコーダ418を含む。第2の1/2のフラッ
シュステージは、コンパレータ407〜410、抵抗器
419〜422、およびエンコーダ423を含む。動作
時に、スイッチ401および411が閉じると、変換さ
れるべき入力信号が、コンパレータ403〜410の各
々に通じる入力チャネル402に与えられる。第1の半
分のフラッシュステージは、コンパレータ403〜40
6の出力において論理0および論理1を生成する。コン
デンサ412が十分に充電されると、スイッチ411を
開くことができる。スイッチ論理424は、コンパレー
タ403〜406の出力に基づいて、スイッチマトリッ
クス425の適切なスイッチS3〜S6を開閉するよう
に動作する。図4においては例示的にスイッチ論理42
4を別個のエレメントとして示しているが本発明はこれ
に限定されず、スイッチ論理424をスイッチマトリッ
クス425内に実現できることが当業者に既知であろ
う。このポイントで、エンコーダ418からの出力B2
およびB3は、第2の半分のフラッシュステージによっ
て発生される出力B1およびB0とパイプライン方式で
システムに設けられるべき先入先出メモリに与えられる
ことができる。
【0029】スイッチマトリックス425を切換える
と、抵抗器419〜422によって形成されるネットワ
ークに電圧が与えられる。これによって、コンパレータ
407〜410に電圧基準Vref5〜Vref8が与
えられる。これらのコンパレータの出力は、その後、エ
ンコーダ423に送られ出力B1およびB0が生成され
る。これらのコンパレータの出力もまた、その後、シス
テムの残りにパイプライン処理するための先入先出メモ
リ(図示せず)に送られる。出力B0〜B3はまた記憶
され、システムの残りによって用いるために並列に与え
られるかまたは他のいずれかの既知の方法で送られるこ
とができることは当業者に既知であろう。
と、抵抗器419〜422によって形成されるネットワ
ークに電圧が与えられる。これによって、コンパレータ
407〜410に電圧基準Vref5〜Vref8が与
えられる。これらのコンパレータの出力は、その後、エ
ンコーダ423に送られ出力B1およびB0が生成され
る。これらのコンパレータの出力もまた、その後、シス
テムの残りにパイプライン処理するための先入先出メモ
リ(図示せず)に送られる。出力B0〜B3はまた記憶
され、システムの残りによって用いるために並列に与え
られるかまたは他のいずれかの既知の方法で送られるこ
とができることは当業者に既知であろう。
【0030】図4に示されるように、スイッチS3がa
の位置にあり、かつS4がdの位置にあり、かつS5が
eの位置にあり、かつS6が開いているとき、電圧基準
Vref5〜Vref8はVref1とVref2との
間であろう。同様に、スイッチS3が開いており、かつ
スイッチS4がbの位置にあり、かつスイッチS5がd
の位置にあり、かつスイッチS6が開いているとき、電
圧Vref5〜Vref8はVref2とVref3と
の間であろう。スイッチS3が開いており、かつスイッ
チS4がcの位置にあり、かつスイッチS5がfの位置
にあり、かつスイッチS6がgの位置にあるとき、電圧
基準Vref5〜Vref8はVref3とVref4
との間であろう。スイッチS3〜S6の配置は、スイッ
チ論理424によって決定されるようなコンパレータ4
03〜406の出力の関数である。スイッチマトリック
ス425が抵抗器413〜417と電圧基準Vrefと
によって形成される分圧器のより高いまたはより低い位
置でより高いまたはより低いレベルの適切な電圧を与え
るように、いかなる既知の方法でもスイッチマトリック
ス425を実現できることは当業者に既知であろう。1
/nフラッシュ変換システムに関していかなる数のステ
ージも形成できることが当業者に既知であろう。
の位置にあり、かつS4がdの位置にあり、かつS5が
eの位置にあり、かつS6が開いているとき、電圧基準
Vref5〜Vref8はVref1とVref2との
間であろう。同様に、スイッチS3が開いており、かつ
スイッチS4がbの位置にあり、かつスイッチS5がd
の位置にあり、かつスイッチS6が開いているとき、電
圧Vref5〜Vref8はVref2とVref3と
の間であろう。スイッチS3が開いており、かつスイッ
チS4がcの位置にあり、かつスイッチS5がfの位置
にあり、かつスイッチS6がgの位置にあるとき、電圧
基準Vref5〜Vref8はVref3とVref4
との間であろう。スイッチS3〜S6の配置は、スイッ
チ論理424によって決定されるようなコンパレータ4
03〜406の出力の関数である。スイッチマトリック
ス425が抵抗器413〜417と電圧基準Vrefと
によって形成される分圧器のより高いまたはより低い位
置でより高いまたはより低いレベルの適切な電圧を与え
るように、いかなる既知の方法でもスイッチマトリック
ス425を実現できることは当業者に既知であろう。1
/nフラッシュ変換システムに関していかなる数のステ
ージも形成できることが当業者に既知であろう。
【0031】上で議論したように、第2の1/2フラッ
シュステージのスイッチング動作が、基準ツリーの値を
乱し、それによって異なるタイミング制約を与えるであ
ろう。本発明に従った1/2フラッシュ変換システムの
一例は、図5に示されている。以前に図4に示したマル
チステージコンバータのエレメントに加えて、図5にお
いては、デジタル入力201〜202および210〜2
11に応答するデジタル入力デコーダ203を備えるデ
ジタル/アナログ機能を組込んでいる。デジタル入力2
01〜202はスイッチ204〜207の切換を制御
し、入力210〜211は、第2の半分のフラッシュス
テージにおいて利用できるより高い精度を与えるために
用いられるエレメント501〜504の切換を制御す
る。上述のように、タイミング制御システム301はこ
こでも、信号ライン302上の入力リクエストと信号ラ
イン303上の出力リクエストとに応答して、信号ライ
ン304および305上にイネーブル信号および抑制信
号を与える。さらに、信号ライン306において、タイ
ミング制御システム301はスイッチマトリックス42
5にイネーブル信号および抑制信号を与えて、電圧基準
Vref1ないしVref8における乱れによってコン
バータの出力に誤りが生じ得るときにスイッチマトリッ
クス425が切換えられないようにする。したがって、
タイミング制御システム301は、信号ライン302、
303上の入力または出力リクエストの間にデジタル入
力デコーダ203、出力デコーダ418、423および
スイッチマトリックス425の切換が起こらないよう
に、これらの装置を制御するように動作する。
シュステージのスイッチング動作が、基準ツリーの値を
乱し、それによって異なるタイミング制約を与えるであ
ろう。本発明に従った1/2フラッシュ変換システムの
一例は、図5に示されている。以前に図4に示したマル
チステージコンバータのエレメントに加えて、図5にお
いては、デジタル入力201〜202および210〜2
11に応答するデジタル入力デコーダ203を備えるデ
ジタル/アナログ機能を組込んでいる。デジタル入力2
01〜202はスイッチ204〜207の切換を制御
し、入力210〜211は、第2の半分のフラッシュス
テージにおいて利用できるより高い精度を与えるために
用いられるエレメント501〜504の切換を制御す
る。上述のように、タイミング制御システム301はこ
こでも、信号ライン302上の入力リクエストと信号ラ
イン303上の出力リクエストとに応答して、信号ライ
ン304および305上にイネーブル信号および抑制信
号を与える。さらに、信号ライン306において、タイ
ミング制御システム301はスイッチマトリックス42
5にイネーブル信号および抑制信号を与えて、電圧基準
Vref1ないしVref8における乱れによってコン
バータの出力に誤りが生じ得るときにスイッチマトリッ
クス425が切換えられないようにする。したがって、
タイミング制御システム301は、信号ライン302、
303上の入力または出力リクエストの間にデジタル入
力デコーダ203、出力デコーダ418、423および
スイッチマトリックス425の切換が起こらないよう
に、これらの装置を制御するように動作する。
【0032】本発明に従ったデジタル/アナログ機能を
備えるアナログ/デジタルコンバータはまた、複数の入
力チャネルおよび複数の出力チャネルを備えるシステム
においても実現できる。そうすると、タイミング制御回
路に新たな制約が加わる。図6は、2ビットの精度を有
する2入力2出力の場合を示しており、デジタル/アナ
ログ機能を備える単一ステージアナログ/デジタルコン
バータを示している。このシステムでは、タイミングお
よび多重化制御システム601は、デコードされた入力
を、出力されているチャネルに関する正しい組のスイッ
チに送り、フラッシュアナログ/デジタルコンバータに
よって所望の入力チャネルが変換されるように正しいマ
ルチプレクサ動作を選択し、分圧器によって発生される
電圧基準の値を乱す可能性のあるシステムの種々の構成
要素の動作が絶対に同時に起こらないようにする機能を
有する。
備えるアナログ/デジタルコンバータはまた、複数の入
力チャネルおよび複数の出力チャネルを備えるシステム
においても実現できる。そうすると、タイミング制御回
路に新たな制約が加わる。図6は、2ビットの精度を有
する2入力2出力の場合を示しており、デジタル/アナ
ログ機能を備える単一ステージアナログ/デジタルコン
バータを示している。このシステムでは、タイミングお
よび多重化制御システム601は、デコードされた入力
を、出力されているチャネルに関する正しい組のスイッ
チに送り、フラッシュアナログ/デジタルコンバータに
よって所望の入力チャネルが変換されるように正しいマ
ルチプレクサ動作を選択し、分圧器によって発生される
電圧基準の値を乱す可能性のあるシステムの種々の構成
要素の動作が絶対に同時に起こらないようにする機能を
有する。
【0033】タイミングおよび多重化制御システム60
1は、信号ライン602および信号ライン603上の入
力リクエストに応答して、マルチプレクサ603を起動
してVina またはVinb のいずれかを選択する。上
述のように、選択された入力はアナログ入力チャネル1
01上に与えられコンパレータ102〜105に送られ
る。上述のように、抵抗器107〜111を介して分圧
器106によって発生された電圧は、コンパレータ10
2〜105の反対側に与えられ、複数の論理1および論
理0を生成する。これらの論理1および論理0はデジタ
ル出力エンコーダ112によってエンコードされ、信号
ライン113および114にデジタル出力を生成する。
この変換の間に電圧基準に乱れが生じれば、デジタル出
力に誤りが生じる可能性がある。したがって、タイミン
グおよび多重化制御システム601は、そのような変換
が起こっている間にスイッチ606〜613が起動され
ないようにする抑制信号を信号ライン605上に生成す
る。
1は、信号ライン602および信号ライン603上の入
力リクエストに応答して、マルチプレクサ603を起動
してVina またはVinb のいずれかを選択する。上
述のように、選択された入力はアナログ入力チャネル1
01上に与えられコンパレータ102〜105に送られ
る。上述のように、抵抗器107〜111を介して分圧
器106によって発生された電圧は、コンパレータ10
2〜105の反対側に与えられ、複数の論理1および論
理0を生成する。これらの論理1および論理0はデジタ
ル出力エンコーダ112によってエンコードされ、信号
ライン113および114にデジタル出力を生成する。
この変換の間に電圧基準に乱れが生じれば、デジタル出
力に誤りが生じる可能性がある。したがって、タイミン
グおよび多重化制御システム601は、そのような変換
が起こっている間にスイッチ606〜613が起動され
ないようにする抑制信号を信号ライン605上に生成す
る。
【0034】信号ライン614または615に出力リク
エストが受取られると、タイミングおよび多重化制御シ
ステム601は信号ライン605上に信号を生成してデ
ジタル入力デコーダ203に送り、スイッチ606〜6
13のうちの適切なスイッチを起動させる。たとえば、
もし出力リクエストライン615上で信号が受取られる
と、タイミングおよび多重化制御システム601は、デ
ジタル入力デコーダ203がデジタル入力201および
202に応答してスイッチ606、608、610およ
び612を開閉させるように起動する。同様に、もし信
号ライン614上で出力リクエストが受取られると、タ
イミングおよび多重化制御システム601は、デジタル
入力デコーダ203がデジタル入力201、202に応
答してスイッチ607、609、611および613を
開閉させるように起動する。この切換の結果バッファ増
幅器616および617に入力が与えられ、チャネル化
された出力Vouta およびVoutb が生成される。
エストが受取られると、タイミングおよび多重化制御シ
ステム601は信号ライン605上に信号を生成してデ
ジタル入力デコーダ203に送り、スイッチ606〜6
13のうちの適切なスイッチを起動させる。たとえば、
もし出力リクエストライン615上で信号が受取られる
と、タイミングおよび多重化制御システム601は、デ
ジタル入力デコーダ203がデジタル入力201および
202に応答してスイッチ606、608、610およ
び612を開閉させるように起動する。同様に、もし信
号ライン614上で出力リクエストが受取られると、タ
イミングおよび多重化制御システム601は、デジタル
入力デコーダ203がデジタル入力201、202に応
答してスイッチ607、609、611および613を
開閉させるように起動する。この切換の結果バッファ増
幅器616および617に入力が与えられ、チャネル化
された出力Vouta およびVoutb が生成される。
【0035】種々のチャネルによるリクエストは非同期
的な態様で発生される事象であるか、またはたとえばポ
ーリング回路におけるようにスケジュールされ得ること
に注目されたい。
的な態様で発生される事象であるか、またはたとえばポ
ーリング回路におけるようにスケジュールされ得ること
に注目されたい。
【0036】図7は、本発明に従ったデジタル/アナロ
グ機能を備えるマルチステージ−マルチチャネルアナロ
グ/デジタルコンバータを示している。図7は、2チャ
ネルの能力を備える1/2ステージフラッシュコンバー
タを示している。このコンバータは、図5に示されるデ
ジタル/アナログ機能を備えるマルチステージアナログ
/デジタルコンバータ、および図6に示されるデジタル
/アナログ機能を備えるマルチチャネルアナログ/デジ
タルコンバータに関して上で議論したものと同じ原理で
動作する。図7は、デジタル入力210および211に
応答してスイッチ702〜709を制御するデジタル入
力デコーダ701を示している。デジタル入力デコーダ
701はデジタル入力デコーダ203と同じ回路構成で
実現され得ることが当業者に既知であろう。
グ機能を備えるマルチステージ−マルチチャネルアナロ
グ/デジタルコンバータを示している。図7は、2チャ
ネルの能力を備える1/2ステージフラッシュコンバー
タを示している。このコンバータは、図5に示されるデ
ジタル/アナログ機能を備えるマルチステージアナログ
/デジタルコンバータ、および図6に示されるデジタル
/アナログ機能を備えるマルチチャネルアナログ/デジ
タルコンバータに関して上で議論したものと同じ原理で
動作する。図7は、デジタル入力210および211に
応答してスイッチ702〜709を制御するデジタル入
力デコーダ701を示している。デジタル入力デコーダ
701はデジタル入力デコーダ203と同じ回路構成で
実現され得ることが当業者に既知であろう。
【0037】分圧器への妨害が重大にならないようにタ
イミングおよびパラメータ値を選択する能力以外に、同
時に動作されるべき入力または出力のチャネルの数に対
して本質的な制限はない。入力または出力チャネルが同
じビット数の精度または同じコーディングさえも有さな
ければならないという本質的な制約がないことにさらに
注目されたい。本発明に従ったシステムは、複数の入力
または出力チャネルにおいて非常に複雑な変換動作を行
なう。しかしながら、システムのアナログの内容は最小
である。製造プロセスおよび本発明に従うようなシステ
ムを変更しても、1つのコンパレータセルおよび1つの
バッファセルしかかなりの再設計を必要としないであろ
う。システムの動作を達成する機能のほとんどは、新し
いプロセスが典型的には容易に適応する論理機能であ
る。したがって、本発明に従ったコンバータによって新
しくかつ独自の機能が得られるだけではなく、このコン
バータは新しくかつ変化しているシステムの要求に容易
に適合する。
イミングおよびパラメータ値を選択する能力以外に、同
時に動作されるべき入力または出力のチャネルの数に対
して本質的な制限はない。入力または出力チャネルが同
じビット数の精度または同じコーディングさえも有さな
ければならないという本質的な制約がないことにさらに
注目されたい。本発明に従ったシステムは、複数の入力
または出力チャネルにおいて非常に複雑な変換動作を行
なう。しかしながら、システムのアナログの内容は最小
である。製造プロセスおよび本発明に従うようなシステ
ムを変更しても、1つのコンパレータセルおよび1つの
バッファセルしかかなりの再設計を必要としないであろ
う。システムの動作を達成する機能のほとんどは、新し
いプロセスが典型的には容易に適応する論理機能であ
る。したがって、本発明に従ったコンバータによって新
しくかつ独自の機能が得られるだけではなく、このコン
バータは新しくかつ変化しているシステムの要求に容易
に適合する。
【0038】本発明のいくつかの実施例に関して説明し
たが、さらなる変更が可能であることと、本願は一般に
本発明の原理に従った本発明のいかなる変形例、使用
例、または適用例も含むものであり、本発明が属する当
該技術分野の知識または慣行の範囲内にあるような本発
明からの変形例、ならびに上述の特徴および本発明の範
囲内または前掲の特許請求の範囲における制限の範囲内
にある本質的な特徴に適用され得る本発明からの変形例
を含むことを理解されたい。
たが、さらなる変更が可能であることと、本願は一般に
本発明の原理に従った本発明のいかなる変形例、使用
例、または適用例も含むものであり、本発明が属する当
該技術分野の知識または慣行の範囲内にあるような本発
明からの変形例、ならびに上述の特徴および本発明の範
囲内または前掲の特許請求の範囲における制限の範囲内
にある本質的な特徴に適用され得る本発明からの変形例
を含むことを理解されたい。
【図1】先行技術のフラッシュアナログ/デジタルコン
バータを示す図である。
バータを示す図である。
【図2】本発明に従った2ビットコンバータ回路を示す
図である。
図である。
【図3】本発明に従った、タイミング制御システムを含
む2ビットコンバータ回路を示す図である。
む2ビットコンバータ回路を示す図である。
【図4】単一チャネル−マルチステージアナログ/デジ
タルコンバータを示す図である。
タルコンバータを示す図である。
【図5】単一チャネル−マルチステージアナログ/デジ
タル−デジタル/アナログ組合わせコンバータ回路を示
す図である。
タル−デジタル/アナログ組合わせコンバータ回路を示
す図である。
【図6】マルチチャネルアナログ/デジタル−デジタル
/アナログ組合わせコンバータ回路を示す図である。
/アナログ組合わせコンバータ回路を示す図である。
【図7】マルチチャネル−マルチステージアナログ/デ
ジタル−デジタル/アナログ組合わせコンバータ回路を
示す図である。
ジタル−デジタル/アナログ組合わせコンバータ回路を
示す図である。
102 コンパレータ 107 抵抗器 112 デジタル出力エンコーダ 203 デジタル入力デコーダ 204 スイッチ 208 バッファ増幅器
フロントページの続き (72)発明者 ブレット・スチュワート アメリカ合衆国、78703−2931 テキサス 州、オースティン、フォレスト・トレイ ル、2105 (72)発明者 ミキ・モイアル アメリカ合衆国、78757 テキサス州、オ ースティン、ペニー・レーン、2600、209
Claims (20)
- 【請求項1】 コンバータ回路であって、 複数のコンパレータと、 アナログ信号を受取りかつ前記アナログ信号を前記コン
パレータの第1の入力に送るためのアナログ入力チャネ
ルと、 複数の異なる電圧基準を前記コンパレータの第2の入力
に与える分圧器ネットワークとを備え、前記コンパレー
タの出力は、それによって前記アナログ信号の振幅のデ
ジタル表示を形成し、 複数のスイッチをさらに備え、前記スイッチの各々は前
記コンパレータの前記第2の入力のうちの1つとアナロ
グ出力との間に接続され、前記アナログ出力はデジタル
入力をアナログで表わしたものを与え、 前記デジタル入力の論理状態に応答して前記第2のコン
パレータの前記第2の入力のうちの前記1つを前記アナ
ログ出力に接続するように前記スイッチの各々を制御す
るスイッチコントローラをさらに備える、コンバータ回
路。 - 【請求項2】 前記スイッチの各々が、前記アナログ出
力に接続される第1の端子と、前記コンパレータの前記
第2の端子に接続される第2の端子と、前記スイッチの
前記第1および第2の端子の互いへの接続を制御する制
御入力とを含む、請求項1に記載の装置。 - 【請求項3】 前記アナログ出力と出力端子との間にバ
ッファ回路をさらに備える、請求項2に記載の装置。 - 【請求項4】 前記分圧器は、電圧基準に接続される第
1の抵抗器と前記第1の抵抗器に直列に接続される少な
くとも1つの抵抗器とを有する梯子形の抵抗器を含む、
請求項1に記載の装置。 - 【請求項5】 タイミング制御システムをさらに備え、
前記タイミング制御システムは前記スイッチの切換を制
御する、請求項1に記載の装置。 - 【請求項6】 前記タイミング制御システムは、前記コ
ンパレータの前記第2の入力における電圧基準への妨害
が前記アナログおよびデジタル出力に対して本質的に影
響を与えない間に状態を変えるように前記スイッチを制
御するための手段を含む、請求項5に記載の装置。 - 【請求項7】 前記デジタル入力と前記コンパレータと
の間に接続されるデジタルデコーダをさらに備える、請
求項5に記載の装置。 - 【請求項8】 前記コンパレータの前記出力とデジタル
出力端子との間に接続されるエンコーダをさらに備え
る、請求項5に記載の装置。 - 【請求項9】 前記コンバータ回路はフラッシュアナロ
グ/デジタルコンバータをさらに備える、請求項5に記
載の装置。 - 【請求項10】 前記コンバータ回路はマルチステージ
フラッシュアナログ/デジタルコンバータである、請求
項9に記載の装置。 - 【請求項11】 前記タイミング制御システムは、ステ
ージ間の切換の結果得られる前記コンパレータの前記第
2の入力における前記電圧基準が前記アナログおよびデ
ジタル出力に本質的に影響を与えない間に状態を変える
ように前記スイッチを制御するための手段をさらに含
む、請求項10に記載の装置。 - 【請求項12】 前記コンパータ回路はマルチ入力チャ
ネルフラッシュアナログ/デジタルコンバータを含む、
請求項9に記載の装置。 - 【請求項13】 前記複数のスイッチは、 第1の複数のスイッチを含み、前記第1の複数のスイッ
チの各々は前記コンパレータの前記第2の入力のうちの
前記1つと第1のチャネルのアナログ出力との間に接続
され、さらに、 少なくとも1つの付加的な複数のスイッチを含み、前記
付加的な複数のスイッチの各々は前記コンパレータの前
記第2の入力のうちの前記1つと付加的なチャネルのた
めのアナログ出力との間に接続される、請求項12に記
載の装置。 - 【請求項14】 前記タイミングシステムは、前記複数
のチャネルのうちの所望の1つが前記コンバータによっ
て変換されるように、デコードされた前記デジタル入力
を前記第1のおよび付加的な複数のスイッチのうちの1
つに向けるためのマルチプレクサを含む、請求項13に
記載の装置。 - 【請求項15】 前記所望のチャネルを選択するための
チャネルセレクタをさらに備える、請求項14に記載の
装置。 - 【請求項16】 前記チャネルのシーケンスを予め定め
られた順序で選択するためのポーリング回路をさらに備
える、請求項14に記載の装置。 - 【請求項17】 前記コンバータ回路は、マルチステー
ジフラッシュアナログ/デジタルコンバータをさらに含
む、請求項12に記載の装置。 - 【請求項18】 前記タイミング制御システムは、ステ
ージ間の切換の結果得られる前記コンパレータの前記第
2の入力における前記電圧基準が前記アナログおよびデ
ジタル出力に本質的に影響を与えない間に状態を変える
ように前記第1のおよび付加的な複数のスイッチを制御
するための手段をさらに含む、請求項17に記載の装
置。 - 【請求項19】 前記マルチステージアナログ/デジタ
ルコンバータは、第2の複数のコンパレータを含み、前
記第2の複数のコンパレータは第1の入力において前記
アナログ信号を受取り、さらに、前記異なる電圧基準の
中間の基準電圧レベルを前記第2の複数のコンパレータ
の第2の入力に送るためのスイッチを含む、請求項10
に記載の装置。 - 【請求項20】 前記マルチステージアナログ/デジタ
ルコンバータは、第2の複数のコンパレータを含み、前
記第2の複数のコンパレータは第1の入力において前記
アナログ信号を受取り、さらに、前記異なる電圧基準の
中間の基準電圧レベルを前記第2の複数のコンパレータ
の第2の入力に送るためのスイッチを含む、請求項17
に記載の装置。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US114335 | 1993-08-31 | ||
US08/114,335 US5345234A (en) | 1993-08-31 | 1993-08-31 | Method and apparatus for combining a flash analog to digital converter with digital to analog functions |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07154255A true JPH07154255A (ja) | 1995-06-16 |
Family
ID=22354627
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6204857A Withdrawn JPH07154255A (ja) | 1993-08-31 | 1994-08-30 | コンバータ回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5345234A (ja) |
EP (1) | EP0641084B1 (ja) |
JP (1) | JPH07154255A (ja) |
DE (1) | DE69428246T2 (ja) |
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-
1994
- 1994-07-25 DE DE69428246T patent/DE69428246T2/de not_active Expired - Fee Related
- 1994-07-25 EP EP94305472A patent/EP0641084B1/en not_active Expired - Lifetime
- 1994-08-30 JP JP6204857A patent/JPH07154255A/ja not_active Withdrawn
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EP0641084A3 (en) | 1995-11-02 |
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DE69428246D1 (de) | 2001-10-18 |
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