JPH08195678A

JPH08195678A - Ａ／ｄ変換器

Info

Publication number: JPH08195678A
Application number: JP7004136A
Authority: JP
Inventors: Hiroshi Hasegawa; 寛長谷川
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-01-13
Filing date: 1995-01-13
Publication date: 1996-07-30
Anticipated expiration: 2012-11-19
Also published as: JP2679658B2; US5677692A

Abstract

(57)【要約】【目的】高いスループットを有し、かつ、低電源電圧
動作が可能なＡ／Ｄ変換器を提供する。【構成】入力アナログ信号をサンプルホールドするサ
ンプルホールド回路３１と、このサンプルホールド回路
の出力と所定レベルの参照信号とを比較してその大小関
係に応じた２値の判定出力信号を出力する比較器３２
と、サンプルホールド回路３１の出力から所定レベルの
参照信号を減算したアナログ信号を出力する減算器３３
とによって構成されるセル１１を、２^N個の直列に接続
するとともに、前段のセルの確定した信号出力が、次段
のセルによって処理されるように制御し、各セルが出力
する判定出力信号を基に、Ｎビットのデジタルコードが
算出されるようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、Ａ／Ｄ変換器に係わ
り、特に、パイプライン動作によって、アナログ信号を
デジタル信号に変換するＡ／Ｄ変換器に関する。

【０００２】

【従来の技術】近年のデジタル信号処理技術の急速な進
歩に伴い、アナログ信号をデジタル信号に変換するＡ／
Ｄ変換器がさまざまな分野で用いられるようになってき
ており、高速に変換を行う必要がある分野では、並列型
（フラッシュ型、全並列型）Ａ／Ｄ変換器か、マルチス
テージ型（直並列型）パイプラインＡ／Ｄ変換器が用い
られている。

【０００３】まず、並列型Ａ／Ｄ変換器の構成、動作の
概要を説明する。Ｎビットの分解能を持つ並列型Ａ／Ｄ
変換器は、入力されたアナログ信号と、供給されている
参照信号との比較を行う２^N−１個（オーバフロー出力
を持つ並列型Ａ／Ｄ変換器では、２^N個）の比較器と、
各比較器の出力をＮビットのコードに変換するエンコー
ダ回路により構成され、各比較器には、参照信号とし
て、それぞれ、１ＬＳＢ分ずつ値が異なる信号が供給さ
れる。

【０００４】たとえば、３ビットのデジタルコード（＋
オーバフロー出力）を出力する並列型Ａ／Ｄ変換器は、
図１５に示したように、８個の比較器（ＣＭＰ）５５
と、各比較器からの８ビットのデータを３ビットのデジ
タルコードに変換するエンコード回路５６から構成さ
れ、各比較器には、参照電圧ｒｅｆＫ（Ｋ＝０〜７）と
して、たとえば、ｒｅｆＫ＝Ｖ_FS／（Ｋ＋１）（Ｖ
_FSは、フルスケール電圧）が供給される。

【０００５】図示してあるように、並列型Ａ／Ｄ変換器
では、デジタル信号に変換すべきアナログ信号（ｉｎｐ
ｕｔ）は、全ての比較器５５にパラレルに入力され、各
比較器５５は、同時に、アナログ信号と参照信号との比
較を行い、その大小関係に応じた内容を有する２値の信
号を出力する。すなわち、エンコード回路５６には、ア
ナログ入力信号の大きさに応じた位置で、“Ｈ”、
“Ｌ”が切り替わる、いわゆる温度計コードが入力され
ることになり、エンコード回路５６は、その温度計コー
ドを基に、デジタルコードを決定して出力する。

【０００６】このように、並列型Ａ／Ｄ変換器では、ア
ナログ入力信号のレベルを一度に判定するため、高速に
変換が行えるものとなっている。なお、並列型Ａ／Ｄ変
換器の詳細は、たとえば、“IEEE JOURNAL OF SOLID ST
ATE CIRCUTS,VOL.SC-21,NO.6,pp.976-982,DECEMBER 198
6 ”などに記載されている。

【０００７】次に、マルチステージ型パイプラインＡ／
Ｄ変換器の概要を説明する。マルチステージ型パイプラ
インＡ／Ｄ変換器では、ｎビットのＡ／Ｄ変換動作が、
複数個のＡ／Ｄ変換器を用いて上位ビット側から下位ビ
ット側に向けて複数ステップに分けて行われる。

【０００８】図１６に、３ビットのデジタルコードを３
ステップで変換するマルチステージ型パイプラインＡ／
Ｄ変換器の概略構成を示す。図示したように、マルチス
テージ型パイプラインＡ／Ｄ変換器は、複数のサブＡＤ
Ｃ５７と遅延回路５８によって構成され、各サブＡＤＣ
５７は、サンプルホールド回路５９とＡ／Ｄ変換器（Ａ
Ｄ）６０とＤ／Ａ変換器（ＤＡＣ）６１と減算器６２に
よって構成される。

【０００９】マルチステージ型パイプラインＡ／Ｄ変換
器では、図から明らかなように、アナログ信号は、ま
ず、サブＡＤＣ（１）に入力され、サブＡＤＣ（１）内
のＡＤ６０によって、所定レベルの信号との大小関係が
判断され、最上位ビットＤ３を“１”にすべきか否かが
決定される。そして、Ｄ３を“１”にすべきであるとさ
れた場合には、ＤＡＣ６１によって、デジタル信号“１
００”分のアナログ信号が作成され、減算器６２によっ
て、ＳＨ５９が出力するアナログ信号から、そのアナロ
グ信号が減算されて、サブＡＤＣ（２）の供給され、Ｄ
３を“０”にすべきであるとされた場合には、ＳＨ５９
が出力するアナログ信号が、そのまま、サブＡＤＣ
（２）の供給される。

【００１０】各サブＡＤＣ内での処理は、前段のサブＡ
ＤＣの信号処理が完了した時点で、次段の処理が行われ
るようにパイプライン制御され、異なるタイミングで出
力されることになる各サブＡＤＣの出力信号は、遅延回
路５８によって、同一タイミングのものとなるように制
御されて、デジタルコードとして出力される。

【００１１】このように、マルチステージ型パイプライ
ンＡ／Ｄ変換器では、あるアナログ信号の変換に必要と
される時間は、並列型Ａ／Ｄ変換器よりも長くなるもの
の、連続的に変換を行わせた場合に１個のデータを変換
するのに要する時間は、サブＡＤＣ１段の処理に必要な
時間だけとなるのでスループットは高速である。

【００１２】なお、マルチステージ型パイプラインＡ／
Ｄ変換器の詳細は、“IEEE TRANSACTIONS ON CIRCUITS
AND SYSTEMS-II:ANALOG AND DIGITAL SIGNAL PROCESSIN
G, VOL.39,NO.8,pp.516-523 AUGUST 1992 ”や、“IEE
PROCEEDINGS,Vol.137,Pt.G,No.2,pp.163-168,APRIL 199
0 ”や、“IEEE JOURNUL OF SOLID-STATE CIRCUITS,VOL
29,NO.8,pp.967-971,AUGUST 1994 ” などの記載され
ている。

【００１３】

【発明が解決しようとする課題】以上説明した従来の並
列型Ａ／Ｄ変換器では、多数の比較器の入力容量が並列
になるので、ビット数が大きくなると、Ａ／Ｄ変換器の
入力容量が非常に大きくなる。その結果、信号遅延によ
る入力帯域幅が狭くなり、実質的な変換速度が上げられ
なくなるといった問題がある。また、入力にサンプルホ
ールド回路を用いる場合には、多数の比較器を駆動する
ためにサンプルホールド回路に大きな駆動能力が要求さ
れるという問題が生ずる。

【００１４】さらに、入力信号に対してすべての比較器
が同時に判定動作を行うため、比較器を駆動するクロッ
クのずれや、比較器の出力の時間的なばらつきにより、
入力信号とかけ離れたミスコードを発生しやすいといっ
た問題もあった。

【００１５】一方、従来のマルチステージ型パイプライ
ンＡ／Ｄ変換器では、異なる入力信号レベルに対して各
段のサブＡＤＣの判定量子化レベルを共有（重複）して
用いることもできるため、回路規模を小さくできるとい
った利点は存在するものの、入力信号レベルと判定量子
化レベルが１対１に対応していないため、各段の信号伝
達の直線性が必要となる。このため、素子の特性劣化に
より直線性が確保できなくなる低電源電圧においては、
高速動作させることが困難であるという問題がある。

【００１６】また、各段のサブＡＤＣは、最小構成で
も、サンプルホールド回路と１ビットＡ／Ｄ変換器と１
ビットＤ／Ａ変換器と減算器により構成されることにな
るため、１段当たりの処理時間は、サンプリング時間と
１ビットＡ／Ｄ変換器の判定時間と１ビットＤ／Ａ変換
器のセトリング時間の和に、さらに減算のセトリング時
間（の一部）を加算したものとなる。このため、並列型
Ａ／Ｄ変換器に比して、Ｄ／Ａ変換器と減算器の処理時
間分だけスループットが劣ることになる。

【００１７】そこで、本発明の目的は、高いスループッ
トを有し、かつ、低電源電圧動作が可能なＡ／Ｄ変換器
を提供することにある。

【００１８】

【課題を解決するための手段】請求項１記載の発明は、
入力アナログ信号をサンプルホールドするサンプルホー
ルド回路と、このサンプルホールド回路の出力と所定レ
ベルの参照信号とを比較してその大小関係に応じた２値
の判定出力信号を出力する比較器と、サンプルホールド
回路の出力から所定レベルの参照信号を減算したアナロ
グ信号を出力する減算器とを備えた２^N−１個のセル
を、減算器が出力するアナログ信号が、他のセル内のサ
ンプルホールド回路に入力されるように直列に接続する
ことによって構成された判定出力信号生成部と、この判
定出力信号生成部を構成する各セルを、前段のセル内の
減算器が減算を終えたアナログ信号に対する処理が次段
のセル内で行われるように、各セル内のサンプルホール
ド回路と比較器と減算器とを同期的に制御する判定出力
信号生成部制御手段と、この判定出力信号生成部制御手
段による制御によって、判定出力信号生成部を構成する
２^N−１個のセルが、それぞれ、出力する判定出力信号
を基に、初段のセルに入力されたアナログ信号の大きさ
に応じたＮビットのデジタル信号を出力するデジタル信
号出力手段とを具備する。

【００１９】すなわち、請求項１記載の発明によるＡ／
Ｄ変換器では、各セルにおいて、比較処理と減算処理が
同時に進行するので、１段あたりのセルの処理時間は、
比較時間と減算時間のどちらか一方の長い方の時間で定
まる。したがって、従来のパイプライン動作によりＡ／
Ｄ変換を行うＡ／Ｄ変換器よりも、セル１個あたりの処
理時間が短くなっており、その結果として高速なスルー
プットが得られることになる。

【００２０】また、セルを判定量子化レベルの個数分直
列接続しているので、入力信号レベルと比較器の判定量
子化レベルが１対１に対応していることになる。このた
め、このＡ／Ｄ変換器は、セル間の信号伝達の直線性の
劣化の影響を受けにくいものとなっており、低電源電圧
化しても、正確に動作するＡ／Ｄ変換器となる。そし
て、Ａ／Ｄ変換器の入力としては、セル１個分の入力容
量しか見えないので、入力容量に起因する入力信号帯域
幅の劣化が小さいことになる。さらに、入力信号をすべ
ての比較器が同時に判定しないので、ミスコードが原理
的に発生しないことになる。

【００２１】請求項２記載の発明は、入力アナログ信号
をサンプルホールドするサンプルホールド回路と、この
サンプルホールド回路の出力と所定レベルの参照信号と
を比較してその大小関係に応じた２値の判定出力信号を
出力する比較器と、サンプルホールド回路の出力から所
定レベルの参照信号を減算したアナログ信号を出力する
減算器とを備えた２^N−１個のセルを、減算器が出力す
るアナログ信号が、他のセル内のサンプルホールド回路
に入力されるように直列に接続することによって構成さ
れた２^M個の判定出力信号生成部と、デジタル信号に変
換すべきアナログ信号を基に、そのアナログ信号から一
定のレベルの信号の０ないし２^M−１倍の信号を減じた
２^M個のアナログ信号を作成し、２^M個の判定出力信号
生成部に供給するアナログ信号分配部と、２^M個の判定
出力信号生成部を構成する各セルを、前段のセル内の減
算器が減算を終えたアナログ信号に対する処理が次段の
セル内で行われるように、各セル内のサンプルホールド
回路と比較器と減算器とを同期的に制御する判定出力信
号生成部制御手段と、この判定出力信号生成部制御手段
による制御によって、２^M個の判定出力信号生成部内の
初段のセルが出力する判定出力信号を基に、１つの判定
出力信号生成部を特定し、特定した判定出力信号生成部
内の各セルが出力する判定出力を基に、初段のセルに入
力されたアナログ信号の大きさに応じたＮ＋Ｍビットの
デジタル信号を出力するデジタル信号出力手段とを具備
する。

【００２２】すなわち、請求項２記載の発明では、判定
出力信号生成部を複数個設けるとともに、各判定出力信
号生成部に、デジタル信号に変換すべきアナログ信号を
基に作成された一定レベルの信号ずつ、その大きさが異
なるアナログ信号を供給することによって、アナログ信
号のデジタル信号への変換を行う。これにより、各判定
出力信号生成部に必要とされる入力レンジを、Ａ／Ｄ変
換器の入力レンジの１／２^Mとすることができることに
なり、その結果として、低電圧電源動作に適するＡ／Ｄ
変換器が得られることになる。

【００２３】請求項３記載の発明は、入力アナログ信号
をサンプルホールドするサンプルホールド回路と、この
サンプルホールド回路の出力と所定レベルの参照信号と
を比較してその大小関係に応じた２値の判定出力信号を
出力する比較器と、サンプルホールド回路の出力から所
定レベルの参照信号を減算したアナログ信号を出力する
減算器とを備えた２^N−１個のセルを、減算器が出力す
るアナログ信号が、他のセル内のサンプルホールド回路
に入力されるように直列に接続することによって構成さ
れた２^M個の判定出力信号生成部と、デジタル信号に変
換すべきアナログ信号を基に、そのアナログ信号から一
定のレベルの信号の０ないし２^M−１倍の信号を減じた
２^M個のアナログ信号を作成し、２^M個の判定出力信号
生成部に供給するアナログ信号分配部と、２^M個の判定
出力信号生成部を構成する各セルを、前段のセル内の減
算器が減算を終えたアナログ信号に対する処理が次段の
セル内で行われるように、各セル内のサンプルホールド
回路と比較器と減算器とを同期的に制御する判定出力信
号生成部制御手段と、この判定出力信号生成部制御手段
による制御によって、２^M個の判定出力信号生成部内の
初段のセルが出力する判定出力信号を基に、１つの判定
出力信号生成部を特定する特定手段と、この特定手段が
特定した判定出力信号生成部よりも小さなアナログ信号
がアナログ信号分配部によって供給されている判定出力
信号生成部の１つのセルに“０”レベルのアナログ信号
を入力することによって、そのセル以降のセルを等化的
に初期化する初期化手段と、特定手段が特定した判定出
力信号生成部内の各セルが出力する判定出力を基に、初
段のセルに入力されたアナログ信号の大きさに応じたＮ
＋Ｍビットのデジタル信号を出力するデジタル信号出力
手段とを具備する。

【００２４】すなわち、請求項３記載の発明では、請求
項２記載の発明に、動作が不要であるセルを初期化する
初期化手段を付加する。これにより、Ａ／Ｄ変換器の電
力消費量を下げることができることになるとともに、後
段のセルにおいて生ずるノイズによる誤動作を防ぐこと
ができることになる。

【００２５】また、請求項４記載の発明のように、セル
内の比較器および減算器を電流モードで動作するものと
した場合には、極めて簡単な回路によってＡ／Ｄ変換器
を構成することができることになる。しかも、低電源電
圧化した場合には、使用できる電圧信号振幅は確実に減
少するので、電流モード回路は、信号振幅のダイナミッ
クレンジが広い点で有利となる。

【００２６】そして、請求項６または請求項７記載の発
明のように、参照信号または減算信号のレベルを外部か
ら制御できるものとした場合には、低電圧電源化による
素子の特性劣化や特性ばらつきが顕著になった場合に
も、アナログ信号のデジタル信号への正確な変換が可能
になる。

【００２７】

【実施例】以下、実施例につき本発明を詳細に説明す
る。

【００２８】第１の実施例

【００２９】図１に、本発明の第１の実施例によるＡ／
Ｄ変換器の概略構成を示す。第１の実施例のＡ／Ｄ変換
器は、アナログ入力信号を、Ｎビット（実際には、Ｎ＝
８）のデジタルコード（＋オーバフロー出力）に変換す
るＡ／Ｄ変換器であり、図示してあるように、２^N個の
パイプラインセル（ＰＣ）１１と遅延・境界検出回路１
２とエンコード回路１３によって構成されている。

【００３０】最終段を除くパイプラインセル１１は、そ
れぞれ、サンプル・ホールド回路（ＳＨ）３１と比較器
（ＣＭＰ）３２と減算器３３とから構成されており、Ｓ
Ｈ３１が出力するアナログ信号（ＰＣに入力されたアナ
ログ信号）は、比較器３２と減算器３３に供給されてい
る。

【００３１】比較器３２には、信号源ＲＥＦからの比較
参照信号ｒｅｆも入力されており、比較器３２は、ＳＨ
３１からの信号が比較参照信号ｒｅｆより大きい場合に
は、判定出力Ｑとして“Ｈ”レベルの信号を出力し、そ
れ以外の場合には、判定出力Ｑとして“Ｌ”レベルの信
号を出力するように構成されている。

【００３２】減算器３３には、信号源ＳＵＢからの減算
信号ｓｕｂが供給されており、減算器３３は、ＳＨ３１
が出力する信号から、減算信号ｓｕｂを減算した信号を
出力し、図示してあるように、減算器３３の出力は、次
段のＰＣ１１内のＨＳ３１に入力されている。

【００３３】このように、第１の実施例のＡ／Ｄ変換器
では、各ＰＣは、ＳＨの出力信号と比較参照信号との大
小関係を示す判定出力Ｑと、ＳＨの出力信号から所定の
レベルの減算信号を減算した信号を出力するように構成
されており、各ＰＣは、図示していないタイミング発生
回路によって、以下に記すように、パイプライン制御さ
れている。

【００３４】図２を用いて、第１の実施例のＡ／Ｄ変換
器におけるパイプライン制御の詳細を説明する。この図
は、Ａ／Ｄ変換器を構成する各ＰＣが、タイミング発生
回路からの制御信号により、どのように制御されている
かを示したタイミングチャートであり、図中、ＣＬＫ
（ｏｄｄ）と表記してある信号は、奇数段のＰＣ内に設
けられているＳＨに、共通して供給されるクロックであ
り、ＣＬＫ（ｅｖｅｎ）と表記してある信号は、偶数段
のＰＣ内に設けられているＳＨに、共通して供給される
クロックである。

【００３５】図２に示してあるように、第１の実施例の
Ａ／Ｄ変換器では、奇数段のＰＣ内のＳＨがサンプリン
グ（トラッキング）状態にあるときには、偶数段のＰＣ
内のＳＨはホールド状態にあるように制御されており、
逆に、奇数段のＰＣ内のＳＨがホールド状態にあるとき
には、偶数段のＰＣ内のＳＨはサンプリング状態にある
ように制御されている。また、各ＰＣ内の比較器は、Ｓ
Ｈの出力が安定した時点（前段の減算器の出力が安定し
た時点）で、ＳＨ出力と比較参照信号ｒｅｆとの大小関
係を判定するように構成されており、図に模式的に示し
てあるように、比較器の判定出力Ｑは、ホールド期間の
後半において、その内容が確定するようになっている。

【００３６】すなわち、第１の実施例のＡ／Ｄ変換器に
よってアナログ入力信号の変換が行われる際には、ＣＬ
Ｋの１周期で定まる時間Ｔ毎に、各ＰＣは、判定出力Ｑ
を出力していくことになり、遅延・境界検出回路１２に
は、判定出力Ｑ（１）ないしＱ（２^N）が、周期Ｔで入
力されることになる。

【００３７】以下、パイプラインセル数を８個にしたＡ
／Ｄ変換器（図３）を例に、各ＰＣの動作を更に具体的
に説明することにする。なお、以下の説明においては、
比較参照信号ｒｅｆと減算信号ｓｕｂは、“１”に設定
されているものとする。すなわち、このＡ／Ｄ変換器
の、分解能は“１”であり、フルスケールは、“８”で
あるものとする。

【００３８】たとえば、入力信号（ｉｎｐｕｔ）のレベ
ルが、“２．３”であった場合を考える。この場合、Ｐ
Ｃ（１）内のＨＳ３１のホールド期間中に、ＰＣ（１）
内の比較器３３は、入力信号（レベル＝２．３）と比較
参照信号ｒｅｆ（レベル＝１）の比較を行うので、
“Ｈ”レベルの判定信号Ｑ（１）を出力することにな
り、また、それと同時に、ＰＣ（１）内の減算器３３
は、レベル１．３（＝２．３−１）の信号を、ＰＣ
（２）に対して出力することになる。

【００３９】既に説明したように、各ＰＣは、パイプラ
イン制御されれいるので、ＰＣ（２）内の比較器は、レ
ベル１．３の信号と比較参照信号の比較を行い、また、
ＰＣ（３）、ＰＣ（４）、…、ＰＣ（８）内の各比較器
は、それぞれ、０．３、−０．７、…、−４．７と比較
参照信号との比較を行う。このため、レベル“２．３”
のアナログ入力信号の変換を実行させた場合、１段目か
ら８段目の各ＰＣは、時間Ｔごとに、“ＨＨＬＬＬＬＬ
Ｌ”といった順で、判定出力Ｑを出力していくことにな
る。

【００４０】このように、同一入力信号に対して出力さ
れるＱ（１）ないしＱ（８）を並べた信号は、従来の並
列型Ａ／Ｄ変換器と同じく、“Ｈ”と“Ｌ”に境界が存
在する、いわゆる温度計コードとなるが、各判定出力Ｑ
の出力タイミングは、並列型Ａ／Ｄ変換器のように同時
ではなく、Ｔずつずれている。このように時系列的に出
力される判定出力を、エンコードが行いやすい形態の情
報に変換するために設けられている回路が、遅延・境界
検出回路１２である。

【００４１】図４を用いて、第１の実施例のＡ／Ｄ変換
器内に設けられている遅延・境界検出回路の詳細を説明
する。図示してあるように、遅延・境界検出回路１２
は、フリップフロップ（ＦＦ）３５と反転回路３６とア
ンド回路３７によって構成されている。図中、アンド回
路３７より上側に示してある部分が、判定出力Ｑを、境
界点だけが“Ｈ”になる境界点検出信号Ｆに変換するた
めに設けられている回路である。

【００４２】この遅延・境界検出回路１２では、反転回
路２６およびアンド回路２７を図示してあるように組み
合わせることによって、次段のＰＣの出力するＱが
“Ｈ”である同一アナログ入力信号に対して、ＰＣ
（ｉ）とＰＣ（ｉ＋１）（ｉ＝１〜７）が出力した判定
出力Ｑ（ｉ）とＱ（ｉ＋１）が、それぞれ、“Ｈ”、
“Ｌ”となっているＦ（ｉ）だけが“Ｈ”となるように
している。

【００４３】各アンド回路３７の出力は、図示してある
ように、異なった数のＦＦを通過することによって、同
一のタイミングでエンコード回路１３に入力され、エン
コード回路１３によって３ビットのデジタルコード（＋
オーバフロー出力）に変換される。なお、第１の実施例
のＡ／Ｄ変換器では、デジタル論理回路による処理速度
は、パイプラインの遅延に比べ、無視できるものであっ
たため、単に、ＦＦ間にデジタル論理回路を挿入するこ
とによって、遅延・境界検出回路を構成したが、デジタ
ル論理回路による処理速度が無視できないものである場
合には、それらにもパイプライン動作を導入すればよ
い。

【００４４】このように第１の実施例のＡ／Ｄ変換器で
は、１つのパイプラインセル内で行われる処理が、比較
と、減算だけであり、また、それらの処理は、同時に実
行されるため、パイプライン周期Ｔは、比較および減算
処理のうち、より多くの時間が必要とされる処理に応じ
て決定すればよいことになり、その結果として、高速な
スループットが得られることになる。

【００４５】また、パイプラインセルを判定量子化レベ
ルの個数分直列接続しているので、入力信号レベルと比
較器の判定量子化レベルが１対１に対応していることに
なる。このため、第１の実施例のＡ／Ｄ変換器は、パイ
プラインセル間の信号伝達の直線性の劣化の影響を受け
にくいものとなっており、低電源電圧化しても、正確に
動作するＡ／Ｄ変換器になっている。そして、Ａ／Ｄ変
換器の入力としては、パイプラインセル１個分の入力容
量しか見えないので、入力容量に起因する入力信号帯域
幅の劣化が小さいことになる。さらに、入力信号をすべ
ての比較器が同時に判定しないので、ミスコードが原理
的に発生しないことになる。

【００４６】なお、第１の実施例のＡ／Ｄ変換器は、電
圧モードで動作するＰＣによって構成されているが、こ
のＡ／Ｄ変換器を、電流モードで動作するＰＣによって
構成するともできる。

【００４７】図５に、電流モード回路によるＰＣの一例
を示し、図６に、そのタイムチャートを示す。以下、こ
れらの図を用いて、電流モード回路によるＰＣの動作の
概要を説明する。

【００４８】図５に示したＰＣ内のスイッチＳ₁が、図
６のように制御された場合、スイッチＳ₁がオンとなる
サンプリング期間Ｔ₁では、入力電圧Ｖ_INがキャパシタ
ＣまたはトランジスタＭ１のゲート容量に充電されるこ
とになる。そして、ホールド期間Ｔ₂に、スイッチＳ₁
がオフにされると、トランジスタＭ１は、そのときの電
流を保持し、その電流をトランジスタＭ２、Ｍ３、Ｍ４
からなるカレントミラー回路によって、比較器と減算器
に供給する。

【００４９】比較器および減算器では、供給された電流
とｒｅｆとの比較、供給された電流とｓｕｂとの減算が
同時に行われ、減算後の電流は、トランジスタＭ５によ
って、電圧に変換され、Ｖ_OUTとして出力され、次段の
ＰＣの入力信号とされる。

【００５０】なお、スイッチＳ₂は、通常はオフである
スイッチであり、このスイッチＳ₂をホールド期間中に
オンにすると、トランジスタＭ１の出力電流を“０”に
することができ、このＰＣを一定の状態に初期化できる
とともに、次のＰＣへの信号を遮断できることになる。

【００５１】また、本発明で用いることができる電流モ
ード回路によるパイプラインセルは、図示したものに限
られるものではなく、たとえば、カレントミラー回路
は、より出力抵抗の大きなカスケード型のカレントミラ
ー回路に置換することができ、それにより、更に高精度
化することが可能である。また、ミラー比を変えること
によって、内部の比較または減算の処理電流の大きさを
変えることができ、比較器や減算器の必要精度を緩和す
ることもできる。さらに、比較器は、たとえば、特開昭
４−３９８３７号公報、特開昭５−２８２２３８号公報
に記載されている比較器と置換することができる。

【００５２】第２の実施例

【００５３】図７に、第２の実施例によるＡ／Ｄ変換器
の概略構成図を示す。第２の実施例のＡ／Ｄ変換器は、
入力レンジが０〜Ｖ₁／２である第１の実施例の２ビッ
トＡ／Ｄ変換器を並列に接続することによって構成し
た、入力レンジがＶ₀〜Ｖ₀＋Ｖ₁であるＡ／Ｄ変換器
であり、図示してあるように、このＡ／Ｄ変換器では、
入力アナログ信号は、サンプルホールド回路（ＳＨ）１
４を介して、２つの減算器１５に入力されており、各減
算器１５は、入力信号から、Ｖ₀、Ｖ₀＋Ｖ₁／２を減
算した信号を、４つのＰＣ１１と遅延・境界検出・エン
コード回路１６からなる２ビットＡ／Ｄ変換器に供給し
ている。

【００５４】各ＰＣ１１は、第１の実施例で説明したも
のと同じものであり、遅延・境界検出・エンコード回路
１６は、基本的には、既に説明を行った遅延・境界検出
回路１２とエンコード回路１３とを組み合わせた回路と
なっているのであるが、エンコード方法だけが違えてあ
り、エンコード回路に入力される２ビット分の情報を基
に、上段の遅延・境界検出・エンコード回路１６は、最
上位ビットを“１”にした３ビットのデジタルコードを
出力するように、下段の遅延・境界検出・エンコード回
路１６は、最上位ビットを“０”にした３ビットのデジ
タルコードを出力するように構成してある。

【００５５】そして、セレクタ１７は、下段の２ビット
Ａ／Ｄ変換器からオーバフロー信号（図示せず）が出力
されていない場合には、下段の２ビットＡ／Ｄ変換器が
出力するデジタルコードを選択し、オーバーフロー信号
が出力されていた場合には、上段の２ビットＡ／Ｄ変換
器が出力するデジタルコードを選択して出力するように
なっている。

【００５６】このように、第２の実施例のＡ／Ｄ変換器
は、必要とされる入力レンジのＡ／Ｄ変換を、それより
小さな入力レンジしかもたないＡ／Ｄ変換器によって処
理できるようになっているため、低電源電圧動作に適し
たＡ／Ｄ変換器になっている。

【００５７】第３の実施例

【００５８】図８および図９に、第３の実施例によるＡ
／Ｄ変換器の概略構成を示す。第３の実施例のＡ／Ｄ変
換器は、第２の実施例のＡ／Ｄ変換器を、既に図５を用
いて説明を行った電流モードで動作するＰＣによって構
成したものであり、図８に示した回路は、入力電圧Ｖ_IN
をサンプルホールドして、Ｖ_INに応じた電流Ｉ_INに変換
する回路であり、この図に示した回路の出力電流Ｉ
_INが、図９に示した回路に入力される。

【００５９】図９に示した回路に入力されたＩ_INは、サ
ンプルホールド機能を持つカレントミラー回路により２
つに分割分配され、それぞれ、一定の電流Ｉm0、Ｉm1
（Ｉm1＞Ｉm0）分レベルシフトされた後に、各２ビット
Ａ／Ｄ変換器に供給される。

【００６０】このＡ／Ｄ変換器では、ＰＣ（５）（上段
の２ビットＡ／Ｄ変換器内の初段のＰＣ）の判定出力Ｑ
（５）により、現在の入力信号が、どちらの２ビットＡ
／Ｄ変換器が受け持つ入力レンジにあるかを判定してお
り、遅延・境界検出回路１２内に示してあるパイプライ
ン選択回路は、Ｑ（５）が“Ｈ”であるときには、セレ
クタ１７に対して、所定の制御信号５２を出力して、上
段の２ビットＡ／Ｄ変換器の出力を選択することを指示
し、Ｑ（５）が“Ｌ”であるときには、セレクタ１７に
対して、下段の２ビットＡ／Ｄ変換器の出力を選択する
ことを指示する。

【００６１】また、パイプライン選択回路は、Ｑ（５）
が“Ｈ”であるときには、ＰＣ（２）のリセット端子Ｒ
ＥＳに、ＫＩＬＬ信号５１を供給し、ＰＣ（２）以降の
ＰＣを初期化し、後段のＰＣで無駄な電力が消費される
のを防ぐようにもなっている。

【００６２】なお、第３の実施例のＡ／Ｄ変換器では、
セレクタ１７を用いて、２つのＡ／Ｄ変換器が出力する
デジタルコードを択一的に出力させる構成としてある
が、たとえば、上段の２ビットＡ／Ｄ変換器の出力を選
択すべきときには、パイプライン選択回路から、遅延・
境界検出・エンコード回路１６に対して、ＰＣ（１）に
接続される１個目のフリップフロップをリセットするこ
とを指示する信号５３を出させ、実質的にＰＣ（１）の
Ｑ（１）を無効にすることによって、下段の２ビットＡ
／Ｄ変換器が“０００”というデジタルコードを出力す
るようにして、セレクタ１７の代わりに単純なＯＲ回路
を用いても良い。

【００６３】第４の実施例

【００６４】図１０に、本発明の第４の実施例のＡ／Ｄ
変換器の概略構成図を示す。第４の実施例のＡ／Ｄ変換
器は、電流モードＰＣを用いた６ビットＡ／Ｄ変換器
を、４個並列に接続して構成された８ビットＡ／Ｄ変換
器である。なお、この図に示してあるサンプルホールド
回路（ＳＨ）は、電圧・電流変換器も含むものである。

【００６５】このＡ／Ｄ変換器では、サンプルホールド
回路を複数個設けることによって、１個あたりのサンプ
ルホールド回路の負荷を小さくし、サンプルホールド回
路のために、Ａ／Ｄ変換器全体としてのスループットが
低下しないようにしている。

【００６６】第５の実施例

【００６７】図１１に、本発明の第５の実施例のＡ／Ｄ
変換器の概略構成を示す。第５の実施例のＡ／Ｄ変換器
は、第４の実施例のＡ／Ｄ変換器を変形したものであ
り、図から明らかなように、第４の実施例のＡ／Ｄ変換
器では、４つ設けられていた遅延・境界検出・エンコー
ド回路が、第５の実施例のＡ／Ｄ変換器では、１つにな
っている。なお、このＡ／Ｄ変換器でも、ＰＣを初期化
するため回路が設けられているのであるが、図では、そ
れらの記載は省略してある。

【００６８】図１２に、第５の実施例のＡ／Ｄ変換器で
用いられている遅延・境界検出・エンコード回路の構成
を示す。図１１に示した構成から明らかなように、第５
の実施例のＡ／Ｄ変換器では、４系統あるＰＣ列のう
ち、いずれか１系統の出力だけが有効であり、どの系統
の出力が有効であるか否かは、たとえば、Ｑ（１）だけ
が“Ｈ”であれば、ＰＣ（１）ないしＰＣ（６４）の出
力が有効であるといったように、各ＰＣ列の初段のＰＣ
の判定出力によって識別できる。また、有効なＰＣ列
は、そのまま、８ビットデジタルコードの上位２ビット
に対応している。

【００６９】このため、第５の実施例のＡ／Ｄ変換器で
は、図１２に示してあるように、Ｑ（６５）、Ｑ（１２
９）、Ｑ（１９３）間でデジタル論理演算を行うことに
よって、上位２ビット（Ｄ７、Ｄ６）を決定し、検出信
号Ｆ（ｉ）、Ｆ（ｉ＋６４）、Ｆ（ｉ＋１２８）、Ｆ
（ｉ＋１９２）といったように、対応する４つの検出信
号の論理和が、同一タイミングでエンコード回路１３に
入力されるようにすることによって下位６ビットが決定
されるようにしている。なお、遅延回路３８は、上位２
ビットと下位６ビットの同期をとるためのものであり、
エンコード回路１３における処理に要する時間分、信号
を遅延させる回路となっている。

【００７０】このように、第５の実施例のＡ／Ｄ変換器
は、第４の実施例のそれに比して、ＰＣを除く回路のハ
ードウェア量が１／４となっているが、たとえば、各々
の６ビットＡ／Ｄ変換器の一部に２ビットＡ／Ｄ変換器
を４並列したものを接続するといったように、階層的構
造で本発明のＡ／Ｄ変換器を実現すると、ハードウェア
量を更に減らすこともできる。

【００７１】第６の実施例

【００７２】図１３および図１４に、本発明の第６の実
施例によるＡ／Ｄ変換器の概略構成を示す。第６の実施
例のＡ／Ｄ変換器は、第１の実施例のＡ／Ｄ変換器に、
変換特性を補正できる機能を設けたものであり、図１４
に示してある各ＰＣは、図１３に示してある信号生成回
路から、比較参照信号と減算信号の供給を受けることに
なる。

【００７３】まず、図１３を用いて、信号生成回路を構
成する各回路の動作を説明する。タイミング発生回路
（ＴＭＧ）４１は、供給されているクロックＣＬＫを基
に、各部へのタイミングクロックを出力する回路であ
り、ＴＭＧ４１が出力するクロックの１つであるＡＧＣ
ＬＫは、アドレス生成回路（ＡＧ）４２に入力されてい
る。ＡＧ４２は、メモリ（ＭＥＭ）４４へのアドレス
（内部Ａ（ｊ））を出力する回路であり、ＡＧＣＬＫの
入力に応じて、所定範囲のアドレスを巡回的に出力する
ようになっている。

【００７４】また、内部Ａ（ｊ）は、選択回路（ＳＥＬ
Ｓ）４３にも入力されており、選択回路４３は、入力さ
れた情報に応じて、スイッチ回路（ＳＷＳ）４７を制御
して、Ｄ／Ａ変換器（ＤＡＣ）４６の出力を、いずれか
のサンプルホールド回路（ＳＨＲ）４８に供給する。書
込読出制御回路（ＷＭＥＭ）４５は、ＳＥＬとＷＲのレ
ベルに応じて、アドレス生成回路４２からの内部Ａ
（ｊ）か、外部からの外部Ａ（ｊ）をメモリ４４に供給
して、メモリ４４のアドレスＡ（ｊ）にデータを書き込
むこと、あるいは、メモリ４４にアドレスＡ（ｊ）のデ
ータを出力することを指示する制御回路である。

【００７５】以下、第６の実施例のＡ／Ｄ変換器の総合
的な動作を説明する。まず、補正が完了している場合の
動作を説明する。

【００７６】ＣＬＫの供給により、アドレス生成回路４
２は、メモリ４４と選択回路４３に所定の範囲の読出ア
ドレスを供給していくことになり、メモリ４４は、要求
されたアドレスに応じたデータを順次出力していき、Ｄ
ＡＣ４６は、それらのデータをアナログデータに変換し
ていく。これらの処理と同期して、選択回路４３は、供
給された情報に応じたスイッチをオンにしていき、ＤＡ
Ｃ４６が出力するアナログデータを、それぞれ特定のＳ
ＨＲ４８に記憶させていく。

【００７７】ＳＨＲ４８の出力は、時間の経過とともに
変化していくので、第６の実施例のＡ／Ｄ変換器では、
各ＳＨＲ４８の出力一定値を保つために、一定周期ごと
に再設定（リフレッシュ）が行われるように構成されて
いる。

【００７８】次に、補正操作について説明する。

【００７９】補正操作を行う際には、アナログ信号とし
て、ＰＣ（ｋ）を校正するための基準信号を入力すると
ともに、そのＰＣ（ｋ）の判定出力を出力選択回路（Ｓ
ＥＬＨ）により選択しておく。出力選択回路は、ｋを指
定するための選択入力信号ＡＨ（ｋ１）〜ＡＨ（ｋ２）
と、複数の選択出力信号ＤＨ（ｍ１）〜ＤＨ（ｍ２）を
持つことができるようになっている。出力選択回路の選
択出力信号ＤＨ（ｍ１）〜ＤＨ（ｍ２）が所望のデジタ
ル値になるまで、そのＰＣ（ｋ）のｒｅｆ（ｋ）、ｓｕ
ｂ（ｋ）に対応するメモリ４４内の補正データを、書込
読出制御回路（ＷＭＥＭ）４５に所定の情報を供給する
ことによって、書き換えていく。この操作を全てのＰＣ
に対して行えば、Ａ／Ｄ変換器の特性は補正されたこと
になる。なお、補正操作は、通常、前段から後段へと順
に行う。

【００８０】なお、第６の実施例のＡ／Ｄ変換器では、
全ての制御信号を１つのメモリとＤ／Ａ変換器で制御す
るように構成されているが、たとえば、ｒｅｆ信号生成
用とｓｕｂ信号生成用といったように２系統のメモリお
よびＤ／Ａ変換器を設けてもよく、個々の制御信号のた
めに個別のメモリおよびＤ／Ａ変換器を設けてもよい。

【００８１】また、Ａ／Ｄ変換器を電流モード回路を用
いて構成する場合には、信号生成回路として、特開昭６
−２１３７７８号公報に記載されている技術を利用する
ともできる。

【００８２】変形例

【００８３】本発明のＡ／Ｄ変換器は、以下のような応
用が可能である。

【００８４】たとえば、各パイプラインセルの内部信号
処理や入出力において、信号を増幅して処理する手段を
用いることができる。これらの信号増幅を行っても、減
算信号や比較参照信号をそれに合わせて増減することで
対処できる。また、判定量子化レベルの個数を上回る数
のパイプラインセルを組み合わせることによって、冗長
性を持たせ、Ａ／Ｄ変換をより確実に行えるＡ／Ｄ変換
器を構成することも可能である。また、各パイプライン
セルはその処理信号レンジ等により最適化でき、すべて
のパイプラインセルを同じにする必要はない。さらに、
本Ａ／Ｄ変換器を他の変換構造をもつＡ／Ｄ変換器と組
み合わせて用いることにより、要求性能に最適なＡ／Ｄ
変換器を構成することができる。

【００８５】

【発明の効果】以上詳細に説明したように、本発明によ
るＡ／Ｄ変換器では、各セルにおいて、比較処理と減算
処理が同時に進行するので、１段あたりのセルの処理時
間は、比較時間と減算時間のどちらか一方の長い方の時
間で定まる。したがって、従来のパイプライン動作によ
りＡ／Ｄ変換を行うＡ／Ｄ変換器よりも、セル１個あた
りの処理時間が短くなっており、その結果として高速な
スループットが得られることになる。

【００８６】また、セルを判定量子化レベルの個数分直
列接続しているので、入力信号レベルと比較器の判定量
子化レベルが１対１に対応していることになる。このた
め、第１の実施例のＡ／Ｄ変換器は、セル間の信号伝達
の直線性の劣化の影響を受けにくいものとなっており、
低電源電圧化しても、正確に動作するＡ／Ｄ変換器にな
っている。そして、Ａ／Ｄ変換器の入力としては、パイ
プラインセル１個分の入力容量しか見えないので、入力
容量に起因する入力信号帯域幅の劣化が小さいことにな
る。さらに、入力信号をすべての比較器が同時に判定し
ないので、ミスコードが原理的に発生しないことにな
る。

【００８７】また、請求項２記載の発明によれば、各判
定出力信号生成部に必要とされる入力レンジを、Ａ／Ｄ
変換器の入力レンジの１／２^Mとすることができること
になり、その結果として、低電圧電源動作に適するＡ／
Ｄ変換器が得られることになる。

【００８８】また、請求項３記載の発明のように、請求
項２記載の発明に、動作が不要であるセルを初期化する
初期化手段を付加した場合には、Ａ／Ｄ変換器の電力消
費量を下げることができることになるとともに、後段の
セルにおいて生ずるノイズによる誤動作を防ぐことがで
きることになる。

【００８９】また、請求項４記載の発明のように、セル
内の比較器および減算器を電流モードで動作するものと
した場合には、極めて簡単な回路によってＡ／Ｄ変換器
を構成することができることになる。しかも、低電源電
圧化した場合には、使用できる電圧信号振幅は確実に減
少するので、電流モード回路は、信号振幅のダイナミッ
クレンジが広い点で有利となる。

【００９０】そして、請求項６または請求項７記載の発
明のように、参照信号または減算信号のレベルを外部か
ら制御できるものとした場合には、低電圧電源化による
素子の特性劣化や特性ばらつきが顕著になった場合に
も、アナログ信号のデジタル信号への正確な変換が可能
になる。

【図面の簡単な説明】

【図１】本発明の第１の実施例によるＡ／Ｄ変換器の構
成を示すブロック図である。

【図２】第１の実施例のＡ／Ｄ変換器の動作手順を示し
たタイミングチャートである。

【図３】第１の実施例による３ビットＡ／Ｄ変換器の構
成を示すブロック図である。

【図４】第１の実施例のＡ／Ｄ変換器内に設けられてい
る遅延・境界検出回路の構成を示すブロック図である。

【図５】本発明において使用可能な、電流モード回路に
よるパイプラインセルの構成を示すブロック図である。

【図６】図５に示したパイプラインセルの動作手順を説
明するためのタイムチャートである。

【図７】本発明の第２の実施例によるＡ／Ｄ変換器の構
成を示すブロック図である。

【図８】本発明の第３の実施例によるＡ／Ｄ変換器の前
半部分の構成を示すブロック図である。

【図９】第３の実施例によるＡ／Ｄ変換器の後半部分の
構成を示すブロック図である。

【図１０】本発明の第４の実施例によるＡ／Ｄ変換器の
構成を示すブロック図である。

【図１１】本発明の第５の実施例によるＡ／Ｄ変換器の
構成を示すブロック図である。

【図１２】第５の実施例によるＡ／Ｄ変換器内で用いら
れている遅延・境界検出・エンコード回路の構成を示す
ブロック図である。

【図１３】本発明の第６の実施例によるＡ／Ｄ変換器内
に設けられている信号生成回路の構成を示すブロック図
である。

【図１４】第６の実施例のＡ／Ｄ変換器の信号生成部を
除く部分の構成を示したブロック図である。

【図１５】従来の並列型Ａ／Ｄ変換器の構成を示すブロ
ック図である。

【図１６】従来のマルチステージ型パイプラインＡ／Ｄ
変換器の構成を示すブロック図である。

【符号の説明】

１１パイプラインセル（ＰＣ）１２、１８遅延・境界検出回路１３、５６エンコード回路１４、３１、４８、５９サンプルホールド回路１５、３２、６２減算器１６遅延・境界検出・エンコード回路１７セレクタ１８境界検出回路２０信号生成回路２１出力選択回路（ＳＥＬＨ）３３、５５比較器（ＣＭＰ）３５フリップフロップ（ＦＦ）３６反転器３７アンド回路３８、５８遅延回路４１タイミング発生回路（ＴＭＧ）４２アドレス生成回路（ＡＧ）４３選択回路（ＳＥＬＳ）４４メモリ（ＭＥＭ）４５書込読出制御回路（ＷＭＥＭ）４６、６１Ｄ／Ａ変換器（ＤＡＣ）４７スイッチ回路（ＳＷＳ）５７サブＡＤＣ６０Ａ／Ｄ変換器

Claims

【特許請求の範囲】

【請求項１】入力アナログ信号をサンプルホールドす
るサンプルホールド回路と、このサンプルホールド回路
の出力と所定レベルの参照信号とを比較してその大小関
係に応じた２値の判定出力信号を出力する比較器と、前
記サンプルホールド回路の出力から前記所定レベルの参
照信号を減算したアナログ信号を出力する減算器とを備
えた２^N−１個のセルを、減算器が出力するアナログ信
号が、他のセル内のサンプルホールド回路に入力される
ように直列に接続することによって構成された判定出力
信号生成部と、この判定出力信号生成部を構成する各セルを、前段のセ
ル内の減算器が減算を終えたアナログ信号に対する処理
が次段のセル内で行われるように、各セル内のサンプル
ホールド回路と比較器と減算器とを同期的に制御する判
定出力信号生成部制御手段と、この判定出力信号生成部制御手段による制御によって、
前記判定出力信号生成部を構成する前記２^N−１個のセ
ルが、それぞれ、出力する判定出力信号を基に、初段の
セルに入力されたアナログ信号の大きさに応じたＮビッ
トのデジタル信号を出力するデジタル信号出力手段とを
具備することを特徴とするＡ／Ｄ変換器。
【請求項２】入力アナログ信号をサンプルホールドす
るサンプルホールド回路と、このサンプルホールド回路
の出力と所定レベルの参照信号とを比較してその大小関
係に応じた２値の判定出力信号を出力する比較器と、前
記サンプルホールド回路の出力から前記所定レベルの参
照信号を減算したアナログ信号を出力する減算器とを備
えた２^N−１個のセルを、減算器が出力するアナログ信
号が、他のセル内のサンプルホールド回路に入力される
ように直列に接続することによって構成された２^M個の
判定出力信号生成部と、デジタル信号に変換すべきアナログ信号を基に、そのア
ナログ信号から一定のレベルの信号の０ないし２^M−１
倍の信号を減じた２^M個のアナログ信号を作成し、前記
２^M個の判定出力信号生成部に供給するアナログ信号分
配部と、前記２^M個の判定出力信号生成部を構成する各セルを、
前段のセル内の減算器が減算を終えたアナログ信号に対
する処理が次段のセル内で行われるように、各セル内の
サンプルホールド回路と比較器と減算器とを同期的に制
御する判定出力信号生成部制御手段と、この判定出力信号生成部制御手段による制御によって、
前記２^M個の判定出力信号生成部内の初段のセルが出力
する判定出力信号を基に、１つの判定出力信号生成部を
特定し、特定した判定出力信号生成部内の各セルが出力
する判定出力を基に、初段のセルに入力されたアナログ
信号の大きさに応じたＮ＋Ｍビットのデジタル信号を出
力するデジタル信号出力手段とを具備することを特徴と
するＡ／Ｄ変換器。
【請求項３】入力アナログ信号をサンプルホールドす
るサンプルホールド回路と、このサンプルホールド回路
の出力と所定レベルの参照信号とを比較してその大小関
係に応じた２値の判定出力信号を出力する比較器と、前
記サンプルホールド回路の出力から前記所定レベルの参
照信号を減算したアナログ信号を出力する減算器とを備
えた２^N−１個のセルを、減算器が出力するアナログ信
号が、他のセル内のサンプルホールド回路に入力される
ように直列に接続することによって構成された２^M個の
判定出力信号生成部と、デジタル信号に変換すべきアナログ信号を基に、そのア
ナログ信号から一定のレベルの信号の０ないし２^M−１
倍の信号を減じた２^M個のアナログ信号を作成し、前記
２^M個の判定出力信号生成部に供給するアナログ信号分
配部と、前記２^M個の判定出力信号生成部を構成する各セルを、
前段のセル内の減算器が減算を終えたアナログ信号に対
する処理が次段のセル内で行われるように、各セル内の
サンプルホールド回路と比較器と減算器とを同期的に制
御する判定出力信号生成部制御手段と、この判定出力信号生成部制御手段による制御によって、
前記２^M個の判定出力信号生成部内の初段のセルが出力
する判定出力信号を基に、１つの判定出力信号生成部を
特定する特定手段と、この特定手段が特定した判定出力信号生成部よりも小さ
なアナログ信号が前記アナログ信号分配部によって供給
されている判定出力信号生成部の１つのセルに“０”レ
ベルのアナログ信号を入力することによって、そのセル
以降のセルを等化的に初期化する初期化手段と、前記特定手段が特定した判定出力信号生成部内の各セル
が出力する判定出力を基に、初段のセルに入力されたア
ナログ信号の大きさに応じたＮ＋Ｍビットのデジタル信
号を出力するデジタル信号出力手段とを具備することを
特徴とするＡ／Ｄ変換器。
【請求項４】前記セル内の比較器および減算器が電流
モードで動作するものであることを特徴とする請求項１
ないし請求項３のＡ／Ｄ変換器。
【請求項５】前記デジタル信号出力手段が、判定出力
信号生成部が出力する判定出力を基に、判定出力の値が
変化するセルの位置を求め、求めたセル位置に応じたデ
ジタル信号を出力するものであることを特徴とする請求
項１ないし請求項４記載のＡ／Ｄ変換器。
【請求項６】前記セル内で用いられる参照信号または
減算信号のレベルを外部から制御できることを特徴とす
る請求項１ないし請求項６記載のＡ／Ｄ変換器。
【請求項７】内部に設けられている各セルの判定出力
を選択して出力することができることを特徴とする請求
項６記載のＡ／Ｄ変換器。