JP2009033780A - Ａ／ｄ変換回路 - Google Patents

Abstract

【課題】Ａ／Ｄ変換を高精度に行うことができるＡ／Ｄ変換回路を提供する。
【解決手段】Ａ／Ｄ変換回路５１は、パイプライン接続構成の８ビットＡ／Ｄ変換回路であり、基本ユニット５２ａ〜５２ｄが直列に４段、サンプルホールド回路５３ａ〜５３ｄ及びスイッチＳＷ５３ａ〜５３ｄを介して接続されている。すなわち、１段目の基本ユニット５２ａの出力端子Ａ〜Ｄはそれぞれサンプルホールド回路５３ａ〜５３ｄとスイッチＳＷ５３ａ〜５３ｄとの直列回路を介して２段目の基本ユニット５２ｂの入力端子ＩＮに接続されている。
【選択図】図２６

Description

本発明は、半導体集積回路（ＬＳＩ）においてデジタル信号とアナログ信号とを結ぶインターフェース回路として用いられるＡ／Ｄ変換回路に関するものである。
近年、ＬＳＩは、そのシステム化が進み、複数チップで実現していたアナログ回路やデジタル回路を１チップに集約したシステムＬＳＩとして開発されている。そのＬＳＩでは、デジタル信号とアナログ信号とを結ぶインターフェース回路としてＡ／Ｄ変換回路やＤ／Ａ変換回路が設けられている。システムＬＳＩでは、動作速度の高速化や制御の高精度化が求められてきており、それに用いられるインターフェース回路（Ａ／Ｄ変換回路やＤ／Ａ変換回路）においても、デジタル信号とアナログ信号との間の信号変換を高速に処理したり高精度に処理したりする技術が要求されている。

図４５は、従来のＤ／Ａ変換回路１を示す回路図である。Ｄ／Ａ変換回路１は、抵抗ストリング式の４ビットＤ／Ａ変換回路であり、高電位電源ＶＲＨと低電位電源ＶＲＬとの間には同一抵抗値の複数（１６個）の抵抗素子Ｒ０〜Ｒ１５が直列に接続されている。それら抵抗素子Ｒ０〜Ｒ１５の接続点には、各接続点の分圧電圧（Ｖ０〜Ｖ１５）を選択的に出力するためのスイッチＳＷ０〜ＳＷ１５が接続されている。該各スイッチＳＷ０〜ＳＷ１５の出力は出力端子ＯＵＴに接続されている。

このＤ／Ａ変換回路１では、入力信号（４ビットのデジタル信号）に応じて、各スイッチＳＷ０〜ＳＷ１５のうちのいずれか１つがオン（他のスイッチはオフ）に制御され、オンしたスイッチを介して所定の分圧電圧が出力端子ＯＵＴから出力される。

Ｄ／Ａ変換回路１において、各スイッチＳＷ０〜ＳＷ１５はＭＯＳトランジスタからなるアナログスイッチが用いられている。それらスイッチＳＷ０〜ＳＷ１５を入力信号に応じて切り替えるとき、抵抗ストリング部（各抵抗素子の接続点）から各スイッチＳＷ０〜ＳＷ１５の寄生容量Ｃ０〜Ｃ１５に電荷を供給して、切り替えに伴う出力電圧の変動を安定（収束）させる必要がある。

従来のＤ／Ａ変換回路１では、全てのスイッチＳＷ０〜ＳＷ１５が出力端子ＯＵＴに接続されているため、電荷の移動量は各スイッチＳＷ０〜ＳＷ１５の寄生容量Ｃ０〜Ｃ１５の総和になる。従って、出力端子ＯＵＴからみた寄生容量（各容量Ｃ０〜Ｃ１５の総和）が大きいため、寄生容量Ｃ０〜Ｃ１５の充電時間がかかり、変換スピードが遅くなるといった問題が生じてしまう。

上記のような抵抗ストリング式のＤ／Ａ変換回路において、変換スピードを向上させるために出力端子ＯＵＴからみた寄生容量を削減する技術が特許文献１に開示されている。図４６には、その特許文献１における３ビットＤ／Ａ変換回路２を示している。このＤ／Ａ変換回路２では、複数段（３段）のツリー構造となるように各スイッチＳＷ０〜ＳＷ１３が設けられている。このＤ／Ａ変換回路２では、出力端子ＯＵＴからみた各スイッチＳＷ０〜ＳＷ１３の寄生容量を低減することができ、変換スピードが向上される。なお、図４６のＤ／Ａ変換回路２のように、複数段のツリー状にスイッチＷ０〜ＳＷ１３を設けたＤ／Ａ変換回路が特許文献２や特許文献３等にも開示されている。

図４７は、従来の直並列型Ａ／Ｄ変換回路３を示す回路図であり、図４８は、その動作を示す説明図である。
Ａ／Ｄ変換回路３は、２ビットの直並列型Ａ／Ｄコンバータであり、複数のコンパレータＣＭＰ１，ＣＭＰ２，ＣＭＰ３を用い、上位ビットと下位ビットとに分けて順番にＡ／Ｄ変換を行う。Ａ／Ｄ変換回路３において、高電位電源ＶＲＨと低電位電源ＶＲＬとの間には同一抵抗値の４つの抵抗素子Ｒ２１〜Ｒ２４が直列に接続されている。各コンパレータＣＭＰ１，ＣＭＰ２，ＣＭＰ３は、入力電圧ＶＩＮを取り込み、その入力電圧ＶＩＮと抵抗素子列により分圧された基準電圧Ｖ２１，Ｖ２２，Ｖ２３との比較を行い、その比較の結果に応じたデジタル信号Ｄ０，Ｄ１を出力する。

詳述すると、抵抗素子Ｒ２１，Ｒ２２間には基準電圧Ｖ２１を伝達するための第１のスイッチＳＷ２１が接続され、抵抗素子Ｒ２３，Ｒ２４間には基準電位Ｖ３を伝達するための第２のスイッチＳＷ２２が接続される。各スイッチＳＷ２１，ＳＷ２２の出力は互いに接続され、その接続点は、第３のスイッチＳＷ２３を介してコンパレータＣＭＰ２に接続されるとともに、第４のスイッチＳＷ２４を介してコンパレータＣＭＰ３に接続されている。各スイッチＳＷ２１〜ＳＷ２４の接続点は、容量Ｃ２０を介して低電位電源ＶＲＬに接続されている。また、コンパレータＣＭＰ２の出力端子には第５のスイッチＳＷ２５が接続され、コンパレータＣＭＰ３の出力端子には第６のスイッチＳＷ２６が接続されている。

コンパレータＣＭＰ１は、入力電圧ＶＩＮを取り込み、その入力電圧ＶＩＮを抵抗素子Ｒ２２，Ｒ２３間の基準電圧Ｖ２２と比較して、上位ビットの信号Ｄ１を出力する。コンパレータＣＭＰ２，ＣＭＰ３は、入力電圧ＶＩＮを取り込み、その入力電圧ＶＩＮを抵抗素子Ｒ２１，Ｒ２２間の基準電圧Ｖ２１又は抵抗素子Ｒ２２，Ｒ２３間の基準電圧Ｖ２３と比較して、下位ビットの信号Ｄ０を出力する。

第１のスイッチＳＷ２１と第２のスイッチＳＷ２２とは、コンパレータＣＭＰ１の出力信号Ｄ１に基づいて動作する第１選択回路４によって相補的にオン・オフされる。また、第３のスイッチＳＷ２３，ＳＷ２５と第４のスイッチＳＷ２４，ＳＷ２６とは、外部クロックＣＬＫに基づいて動作する第２選択回路５によって相補的にオン・オフされる。

図４９には第１選択回路４の回路図を示し、図５０には第２選択回路５とコンパレータＣＭＰ１の回路図を示す。
図４９に示すように、第１選択回路４は、直列に接続された２つのインバータ回路４ａ，４ｂからなり、インバータ回路４ａの入力端子にコンパレータＣＭＰ１の出力信号Ｄ１が入力されている。そして、インバータ回路４ａの出力信号が第１のスイッチＳＷ２１へ供給され、インバータ回路４ｂの出力信号が第２のスイッチＳＷ２２へ供給される。

ここで、入力電圧ＶＩＮが基準電圧Ｖ２２よりも高い場合、コンパレータＣＭＰ１の出力信号Ｄ１はＨレベルとなる。この場合、第１選択回路４のインバータ回路４ａから第１のスイッチＳＷ２１にＬレベルの信号が供給され、インバータ回路４ｂから第２のスイッチＳＷ２２にＨレベルの信号が供給される。そのため、第１のスイッチＳＷ２１はオフされ、第２のスイッチＳＷ２２はオンされ、スイッチＳＷ２２を介して基準電圧Ｖ２３がコンパレータＣＭＰ２又はコンパレータＣＭＰ３に入力される。逆に、入力電圧ＶＩＮが基準電圧Ｖ２２よりも低い場合、コンパレータＣＭＰ１の出力信号Ｄ１はＬレベルとなる。この場合、第１選択回路４のインバータ回路４ａから第１のスイッチＳＷ２１にＨレベルの信号が供給され、インバータ回路４ｂから第２のスイッチＳＷ２２にＬレベルの信号が供給される。そのため、第１のスイッチＳＷ２１はオンされ、第２のスイッチＳＷ２２はオフされ、スイッチＳＷ２１を介して基準電圧Ｖ２１がコンパレータＣＭＰ２又はコンパレータＣＭＰ３に入力される。

図５０に示すように、コンパレータＣＭＰ１は、インバータ回路７と容量Ｃ２１とスイッチＳＷＡ，ＳＷＢ，ＳＷＣとで構成されたチョッパ型コンパレータである。コンパレータＣＭＰ１において、容量Ｃ２１の第１電極は、スイッチＳＷＡを介して第１の入力端子ＩＮ１に接続されるとともに、スイッチＳＷＢを介して第２の入力端子ＩＮ２に接続される。また、容量Ｃ２１の第２電極は、インバータ回路７を介して出力端子ＯＵＴ１に接続され、インバータ回路７の入力端子と出力端子はスイッチＳＷＣを介して接続されている。

コンパレータＣＭＰ１は、第２選択回路５を介して供給されるクロックＣＬＫに基づいて、入力電圧ＶＩＮの取り込み動作と、該入力電圧ＶＩＮと基準電圧Ｖ２２の比較動作とを繰り返し実施する。

コンパレータＣＭＰ１が入力電圧ＶＩＮを取り込む場合、スイッチＳＷＡがオンされ、スイッチＳＷＢがオフされ、スイッチＳＷＣがオンされる。このとき、容量Ｃ２１は、スイッチＳＷＡを介して印加される入力電圧ＶＩＮによって充電される。また、スイッチＳＷＣがオンされるため、インバータ回路７の入出力端子が短絡され、インバータ回路７の入出力電圧はしきい値電圧にリセットされる。

その後、コンパレータＣＭＰ１が入力電圧ＶＩＮと基準電圧Ｖ２２とを比較する場合、スイッチＳＷＡがオフされ、スイッチＳＷＢがオンされ、スイッチＳＷＣがオフされる。このとき、基準電圧Ｖ２２がスイッチＳＷＢを介して容量Ｃ２１に入力される。そして、その基準電圧Ｖ２２よりも前記入力電圧ＶＩＮが高い場合（ＶＩＮ＞Ｖ２２）、容量Ｃ２１を介してインバータ回路７に入力される電圧がしきい値電圧よりも低くなり、インバータ回路７から出力される出力信号はＨレベルとなる。逆に、基準電圧Ｖ２２よりも入力電圧ＶＩＮが低い場合（ＶＩＮ＜Ｖ２２）、容量Ｃ２１を介してインバータ回路７に入力される電圧がしきい値電圧よりも高くなり、インバータ回路７から出力される出力信号はＬレベルとなる。

図示しないが、他のコンパレータＣＭＰ２，ＣＭＰ３も図５０のコンパレータＣＭＰ１と同様の回路構成であり、クロックＣＬＫに基づいて動作する。
第２選択回路５は、複数のインバータ回路５ａ〜５ｃとＤ型のフリップフロップ回路（Ｄ−ＦＦ）５ｄとを備える。フリップフロップ回路５ｄのクロック端子ＣＫにはインバータ回路５ａを介してクロックＣＬＫの反転信号が入力され、フリップフロップ回路５ｄの入力端子Ｄと反転出力端子ＸＱとが接続されている。このフリップフロップ回路５ｄの出力端子Ｑから出力される出力信号は、スイッチＳＷ２３及びスイッチＳＷ２５に供給されるとともに、インバータ回路５ｃを介して反転されてスイッチＳＷ２４及びスイッチＳＷ２６に供給される。従って、クロックＣＬＫの１周期毎に、フリップフロップ回路５ｄの出力信号は、ＨレベルとＬレベルとで交互に変化される。

そして、フリップフロップ回路５ｄの出力信号がＨレベルである場合、スイッチＳＷ２３，ＳＷ２５がオンされスイッチＳＷ２４，ＳＷ２６がオフされる。そして、コンパレータＣＭＰ２における電圧比較の結果に応じた出力信号Ｄ０がスイッチＳＷ２５を介して出力される。一方、フリップフロップ回路５ｄの出力信号がＬレベルである場合、スイッチＳＷ２３，ＳＷ２５がオフされスイッチＳＷ２４，ＳＷ２６がオンされる。そして、コンパレータＣＭＰ３における電圧比較の結果に応じた出力信号Ｄ０がスイッチＳＷ２６を介して出力される。

次に、Ａ／Ｄ変換回路３の動作を説明する。
図４８に示すように、コンパレータＣＭＰ１は、クロックＣＬＫに同期して、入力電圧ＶＩＮの取り込み動作と電圧ＶＩＮ，Ｖ２２の比較動作とを繰り返し実施している。このコンパレータＣＭＰ１での取り込みと比較とを１期間として、第３のスイッチＳＷ２３（第５のスイッチＳＷ５）と第４のスイッチＳＷ２４（第６のスイッチＳＷ２６）とのオン・オフが切り替えられる。

具体的には、時刻ｔ１〜ｔ３の期間では、第３のスイッチＳＷ２３（第５のスイッチＳＷ５）がオフであり、第４のスイッチＳＷ２４（第６のスイッチＳＷ２６）がオンである。また、時刻ｔ３〜ｔ５の期間では、第３のスイッチＳＷ２３（第５のスイッチＳＷ５）がオンであり、第４のスイッチＳＷ２４（第６のスイッチＳＷ２６）がオフである。さらに、時刻ｔ５〜ｔ７の期間では、第３のスイッチＳＷ２３（第５のスイッチＳＷ５）がオフであり、第４のスイッチＳＷ２４（第６のスイッチＳＷ２６）がオンである。

時刻ｔ１〜ｔ２の区間において、コンパレータＣＭＰ１とコンパレータＣＭＰ２は、高電位電源ＶＲＨと等しい電圧値の入力電圧ＶＩＮを取り込む。続く時刻ｔ２〜ｔ３の区間において、コンパレータＣＭＰ１は、その入力電圧ＶＩＮと基準電圧Ｖ２２とを比較し、Ｈレベルの信号Ｄ１を出力する。また、時刻ｔ２〜ｔ３の区間において、コンパレータＣＭＰ２は、前区間（ｔ１〜ｔ２）で取り込んだ入力電圧ＶＩＮを保持する。

時刻ｔ３では、コンパレータＣＭＰ１から出力されるＨレベルの出力信号Ｄ１により、第１のスイッチＳＷ２１がオフされ第２のスイッチＳＷ２２がオンされる。そのため、時刻ｔ３〜ｔ５の区間では、基準電圧Ｖ２３が第２のスイッチＳＷ２２及び第３のスイッチＳＷ２３を介してコンパレータＣＭＰ２に入力される。このとき、コンパレータＣＭＰ２は入力電圧ＶＩＮと基準電圧Ｖ２３とを比較してＨレベルの信号Ｄ０を第５のスイッチＳＷ２５を介して出力する。

また、時刻ｔ３〜ｔ４の区間では、コンパレータＣＭＰ１とコンパレータＣＭＰ３とが入力電圧ＶＩＮを取り込む。時刻ｔ４〜ｔ５の期間において、コンパレータＣＭＰ１は、その入力電圧ＶＩＮと基準電圧Ｖ２２とを比較し、Ｈレベルの信号Ｄ１を出力する。このとき、コンパレータＣＭＰ３は、前区間（ｔ３〜ｔ４）で取り込んだ入力電圧ＶＩＮを保持する。

時刻ｔ５では、コンパレータＣＭＰ１から出力されるＨレベルの出力信号Ｄ１により、第１のスイッチＳＷ２１がオフされ第２のスイッチＳＷ２２がオンされている。そのため、時刻ｔ５〜ｔ７の区間では、基準電圧Ｖ２３が第２のスイッチＳＷ２２及び第４のスイッチＳＷ２４を介してコンパレータＣＭＰ３に入力される。そして、コンパレータＣＭＰ３は入力電圧ＶＩＮと基準電圧Ｖ２３とを比較してＨレベルの信号Ｄ０を第６のスイッチＳＷ２６を介して出力する。

このように、Ａ／Ｄ変換回路３は、上記動作を繰り返し行うことで、連続したアナログ信号（入力電圧ＶＩＮ）を２ビットのデジタル信号Ｄ０，Ｄ１に変換する。
また、Ａ／Ｄ変換回路には、カレントミラー回路を用いた階層的なツリー構造によって入力電流を分散させてデジタル信号の出力を行うものが提案されている（例えば、特許文献４参照）。図５１には、そのＡ／Ｄ変換回路８の回路図を示している。

Ａ／Ｄ変換回路８の動作について説明する。先ず、アナログの入力電圧Ｖｉｎをコンバータ８ａによって電圧／電流変換し、変換したアナログ電流Ｉｉｎを最初の電流加減算回路９に伝達する。次に、最初の電流加減算回路９の出力電流を２系統の電流加減算回路９に伝える。このとき、２系統に伝達される電流値は互いに等しい値である。電流を伝達された２つの電流加減算回路９ａ，９ｂは、各々異なる電流値を加減算する。前記２系統の電流加減算回路９ａ，９ｂで加減算処理が施された電流（各電流加減算回路９ａ，９ｂの出力電流）は、各々次の２系統の電流加減算回路９ａａ，９ａｂ、９ｂａ，９ｂｂに伝達され、加減算処理が施される。このような加減算処理が順次繰り返されて、最終段の電流加減算回路の出力がコンパレータＨ１〜Ｈ１６によってＬｏ／Ｈｉ判定される。それらコンパレータＨ１〜Ｈ１６の出力がエンコード回路１０においてデジタルコードに変換され、該デジタルコードが出力される。

図５２は、図５１のＡ／Ｄ変換回路８の概念図である。図５２において、分岐点の下部に記載されている数値が、その分岐点で加減算する電流値である。
特開平９−８３３６９号公報 特開平３−２０６７２９号公報 特開昭５５−６０３３３号公報 特開平７−２０２６９８号公報

ところで、図４６のＤ／Ａ変換回路２において、各スイッチを複数段（３段）のツリー状に接続することで、出力端子ＯＵＴに接続される各スイッチの寄生容量が低減される。しかし、入力信号に応じて各段のスイッチが切り替えられ、その切り替えに伴い該各スイッチの寄生容量には出力電圧に応じた電荷の移動が生じるため、変換時間の短縮が困難となっている。

また、図４７のＡ／Ｄ変換回路３では、上位ビットを変換するコンパレータＣＭＰ１の動作を休ませることなく、変換のロスタイムの発生が回避される。しかし、下位ビットを変換するために２つのコンパレータＣＭＰ２，ＣＭＰ３が必要となるため、消費電力の増大を招くと行った問題が生じてしまう。

さらに、図５１のＡ／Ｄ変換回路８では、電流の伝達先である２つの電流加減算回路９ａ，９ｂ等にてそれぞれ異なる電流値を加減算処理する必要がある。そのため、Ａ／Ｄ変換回路８のように多ビットの構成である場合には、同一構成の回路ブロックを繰り返し配設することができず、回路の複雑化や電流加減算回路間の相対精度の誤差を招くことになり、Ａ／Ｄ変換の精度を低下させる要因となっている。

そして、上記のＤ／Ａ変換回路１，２やＡ／Ｄ変換回路３をインターフェース回路として半導体集積回路（ＬＳＩ）に組み込む場合には、そのＬＳＩの動作速度の高速化、低電力化及び高精度化等が問題となってしまう。

本発明の目的は、Ａ／Ｄ変換を高精度に行うことができるＡ／Ｄ変換回路を提供することにある。

本発明の第１の態様において、Ａ／Ｄ変換回路が提供される。Ａ／Ｄ変換回路は、パイプライン接続され、ＮビットのＡ／Ｄ変換結果を出力する複数の単位回路を含む。複数の単位回路の各々は、アナログ入力電流を入力する入力端子と、アナログ入力電流に応じた電流を複数の電流経路に伝達する電流伝達回路と、複数の電流経路に接続され、アナログ入力電流の振幅範囲について変換ビット数（Ｎ）に応じて均等分割された電流を供給する複数の定電流源と、複数の定電流源と電流伝達回路との間に接続され、該各定電流源から供給される電流から電流経路に伝達された電流を減算することにより得られた電流を出力する複数の電流出力端子と、減算により得られた電流に応じた出力信号をエンコードし、アナログ入力電流に応じたデジタル信号を生成するエンコード回路と、前段の単位回路の複数の電流出力端子と次段の単位回路の入力端子との間に接続されたサンプルホールド回路とを含む。

また、前記前段の単位回路におけるＡ／Ｄ変換結果に基づいて、次段の単位回路の入力端子に接続される前段の単位回路の電流出力端子を選択する選択回路を備えるようにしてもよい。

また、前記次段の単位回路の各定電流源から供給される電流は、前段の単位回路における各定電流源から供給される電流と実質的に同一であり、前記次段の単位回路の前記電流伝達回路は、前段の単位回路から供給される入力電流に対し前記Ｎビットに応じた値を乗算することにより得られた電流を伝達するようにしてもよい。

また、前記電流伝達回路及び複数の定電流源は電流減算回路を形成し、当該電流減算回路は、前記エンコード回路に接続される第１の減算回路と、前記電流出力端子に接続される第２の減算回路とを含むようにしてもよい。

また、前記エンコード回路は、前記各定電流源から供給される電流と前記電流経路に伝達された電流との電流減算結果をエンコードするために使用されるエンコード用のコンパレータを含み、前記単位回路は、エンコードのエラーを判定するために使用されるエラー判定用のコンパレータを含むようにしてもよい。

また、複数の単位回路に接続され、各単位回路のエンコード回路からデジタル信号を受け取り、前記エラー判定用のコンパレータの出力信号に基づいて、前記各デジタル信号に基づくＡ／Ｄ変換結果を訂正するエラー訂正回路を備えることを特徴とするＡ／Ｄ変換回路。

また、前記エラー訂正回路は、前段の単位回路のエラー判定用のコンパレータの出力信号を後段の単位回路がデジタル信号の出力する前に受け取り、そのエラー判定用のコンパレータの出力に基づいてＡ／Ｄ変換結果を訂正するようにしてもよい。

また、前記エラー訂正回路は、最後段の単位回路がデジタル信号を出力する前に、該最後段の単位回路よりも前段の各単位回路のエラー判定用のコンパレータの出力信号を受け取り、該各エラー判定用のコンパレータの出力信号に基づいてＡ／Ｄ変換結果を訂正するようにしてもよい。

また、前記エラー判定用のコンパレータは、前記エンコード用のコンパレータよりも遅い動作速度を有し、かつ高い変換精度を有するようにしてもよい。
また、前記エラー判定用のコンパレータは、電流減算回路から単一方向に供給される電流にのみ反応して動作するようにしてもよい。

また、前記各単位回路は、前記アナログ入力電流が前記均等分割された電流範囲においていずれの位置の電流であるかを識別する入力電流識別回路を含むようにしてもよい。
また、前記複数の定電流源と前記電流伝達回路は第１の電流減算回路を形成し、前記入力電流識別回路は、前記アナログ入力電流に応じた電流を複数の電流経路に伝達する別の電流伝達回路と、該別の電流伝達回路の各電流経路に接続され、前記複数の定電流源とは異なる電流を複数の電流経路に供給する別の複数の定電流源とを含む第２の電流減算回路を備えるようにしてもよい。

また、前記別の複数の定電流源における各電流の設定値は、前記アナログ入力電流の振幅範囲に対応して設定された前記複数の定電流源の設定値を細分化すべく設定されるようにしてもよい。

また、各単位回路は、前記アナログ入力電流の振幅範囲外の最大電流に分割電流を加算することにより得られた電流を供給する定電流源と、前記電流伝達回路とから形成される電流減算回路と、該電流減算回路にて得られた電流を出力する電流出力端子とを含むようにしてもよい。

また、前記入力電流識別回路は、前記第１の電流減算回路の出力信号と第２の電流減算回路の出力信号とに基づいて、各出力信号のレベルの差に応じた識別信号を生成する論理回路を含むようにしてもよい。

また、次段の単位回路へ出力電流を供給する前段の単位回路の前記複数の電流出力端子のうちの一つを前記識別信号のレベルに応じて切り替える選択回路を備えるようにしてもよい。

また、前記選択回路は、前記次段の単位回路への出力電流が周辺回路のノイズレベルよりも大きくなるように、前段の単位回路の複数の電流出力端子のうちの一つを選択するようにしてもよい。

また、前記次段の単位回路は、前段の単位回路から出力される前記識別信号を受け取り、前記次段の単位回路は、前記識別信号のレベルに応じて、前記複数の定電流源及び前記別の複数の定電流源の電流を調整する電流調整回路を含むようにしてもよい。

また、前記選択回路が前記識別信号に応じて電流出力端子を切り替えたとき、前記電流調整回路は、次段の単位回路の出力電流が変化するのを防止すべく電流出力端子の切り替えに伴う電流変化分を相殺するようにしてもよい。

開示のＡ／Ｄ変換回路によれば、Ａ／Ｄ変換を高精度に行うことができるという効果を奏する。

以下、本発明を具体化した第１実施形態を図面に従って説明する。
図１には、半導体集積回路（ＬＳＩ）１１の概略構成図を示す。
ＬＳＩ１１は大別して、デジタル信号を扱うデジタル部１２と、アナログ信号を扱うアナログ部１３と、デジタル部１２とアナログ部１３との間に設けられるインターフェース部１４とを含む。

デジタル部１２には、ＣＰＵ１５やメモリ１６を含む周知の論理演算回路が設けられている。アナログ部１３には、アクチュエータに駆動信号を出力するためのドライバ回路１７や、そのアクチュエータの動作状態を検出するセンサからのセンサ信号を処理する検出回路１８が設けられている。

インターフェース部１４には、デジタル信号をアナログ信号に変換するＤ／Ａ変換回路２１とアナログ信号をデジタル信号に変換するＡ／Ｄ変換回路２２とが設けられている。Ｄ／Ａ変換回路２１は、ＣＰＵ１５から入力されるデジタル信号をアナログ信号に変換し、該アナログ信号をドライバ回路１７に出力する。ドライバ回路１７は、そのアナログ信号を増幅した駆動信号を出力することでアクチュエータを駆動する。Ａ／Ｄ変換回路２２は、検出回路１８から入力されるアナログ信号（検出信号）をデジタル信号に変換し、該デジタル信号をＣＰＵ１５に出力する。

また、ＣＰＵ１５は、メモリ１６に格納されたプログラムに従って各種制御を実行し、Ａ／Ｄ変換回路２２からのデジタル信号に基づいてアクチュエータの動作状態を判断したり、アクチュエータを駆動するためにＤ／Ａ変換回路２１に入力するデジタル信号を調整したりする。

図２は、第１実施形態のＤ／Ａ変換回路２１を示す回路図であり、図３は、Ｄ／Ａ変換回路２１の各スイッチを制御する制御回路２３を示す回路図である。
図２に示すように、Ｄ／Ａ変換回路２１は、抵抗ストリング式の４ビットＤ／Ａ変換回路であり、高電位電源ＶＲＨと低電位電源ＶＲＬとの間に複数（４ビットの場合、１６個）の抵抗素子Ｒ０〜Ｒ１５が直列に接続されている。それら抵抗素子Ｒ０〜Ｒ１５の接続点には、各接続点の電圧（Ｖ０〜Ｖ１５）を選択的に出力するための第１のスイッチ群（スイッチＳＷ０〜ＳＷ１５）が接続されている。第１のスイッチ群の各スイッチＳＷ０〜ＳＷ１５は、隣接する４個毎にその出力が共通に接続され、その接続点（ノード）Ｎ０〜Ｎ３が第２のスイッチ群（スイッチＳＷＡ１〜ＳＷＤ１）を介して出力端子ＯＵＴに接続されている。

詳しくは、スイッチＳＷ０〜ＳＷ３がノードＮ０に接続され、そのノードＮ０がスイッチＳＷＡ１を介して出力端子ＯＵＴに接続される。スイッチＳＷ４〜ＳＷ７がノードＮ１に接続され、そのノードＮ１がスイッチＳＷＢ１を介して出力端子ＯＵＴに接続される。スイッチＳＷ８〜ＳＷ１１がノードＮ２に接続され、そのノードＮ２がスイッチＳＷＣ１を介して出力端子ＯＵＴに接続される。スイッチＳＷ１２〜ＳＷ１５がノードＮ３に接続され、そのノードＮ３がスイッチＳＷＤ１を介して出力端子ＯＵＴに接続される。

また、ノードＮ０はスイッチＳＷＡ２を介して抵抗素子Ｒ０と抵抗素子Ｒ１との接続点（電圧Ｖ１を出力する接続点）に接続されている。つまり、スイッチＳＷＡ２はスイッチＳＷ１と並列接続となるよう該スイッチＳＷ１の両端に接続されている。同様に、ノードＮ１はスイッチＳＷＢ２を介して抵抗素子Ｒ４と抵抗素子Ｒ５との接続点（電圧Ｖ５を出力する接続点）に接続され、ノードＮ２はスイッチＳＷＣ２を介して抵抗素子Ｒ８と抵抗素子Ｒ９との接続点（電圧Ｖ９を出力する接続点）に接続されている。さらに、ノードＮ３はスイッチＳＷＤ２を介して抵抗素子Ｒ１２と抵抗素子Ｒ１３との接続点（電圧Ｖ１３を出力する接続点）に接続されている。つまり、スイッチＳＷＢ２はスイッチＳＷ５と並列に接続され、スイッチＳＷＣ２はスイッチＳＷ９と並列に接続され、スイッチＳＷＤ２はスイッチＳＷ１３と並列に接続されている。これら各スイッチＳＷＡ２，ＳＷＢ２，ＳＷＣ２，ＳＷＤ２が第３のスイッチ群を構成している。

図３に示すように、制御回路２３は、複数のノア回路２４ａ〜２４ｅと複数のインバータ回路２５ａ〜２５ｅとを含み、入力信号である４ビットのデジタル信号Ｄ０〜Ｄ３に基づいて各スイッチを制御する。なお、図３には、スイッチＳＷ０〜ＳＷ３とスイッチＳＷＡ１，ＳＷＡ２とを制御するための回路部分のみを示しており、他のスイッチを制御するための回路も同様に、複数のノア回路及びインバータ回路で構成されている。

具体的には、第１のノア回路２４ａには、第１入力端子にデジタル信号Ｄ０が入力され、第２入力端子にデジタル信号Ｄ１が入力され、第３入力端子にデジタル信号Ｄ２が入力され、第４入力端子にデジタル信号Ｄ３が入力されている。そして、第１のノア回路２４ａの出力端子からスイッチＳＷ０を制御するための制御信号が出力される。

第２のノア回路２４ｂには、第１入力端子にインバータ回路２５ａを介してデジタル信号Ｄ０の反転信号が入力され、第２入力端子にデジタル信号Ｄ１が入力され、第３入力端子にデジタル信号Ｄ２が入力され、第４入力端子にデジタル信号Ｄ３が入力されている。そして、第２のノア回路２４ｂの出力端子からスイッチＳＷ１を制御するための制御信号が出力される。

第３のノア回路２４ｃには、第１入力端子にデジタル信号Ｄ０が入力され、第２入力端子にインバータ回路２５ｂを介してデジタル信号Ｄ１の反転信号が入力され、第３入力端子にデジタル信号Ｄ２が入力され、第４入力端子にデジタル信号Ｄ３が入力されている。そして、第３のノア回路２４ｃの出力端子からスイッチＳＷ２を制御するための制御信号が出力される。

第４のノア回路２４ｄには、第１入力端子にインバータ回路２５ｃを介してデジタル信号Ｄ０の反転信号が入力され、第２入力端子にインバータ回路２５ｄを介してデジタル信号Ｄ１の反転信号が入力され、第３入力端子にデジタル信号Ｄ２が入力され、第４入力端子にデジタル信号Ｄ３が入力されている。そして、第４のノア回路２４ｄの出力端子からスイッチＳＷ３を制御するための制御信号が出力される。

また、第１のノア回路２４ａの出力信号は、第５のノア回路２４ｅの第１入力端子に入力され、第２のノア回路２４ｂの出力信号は、第５のノア回路２４ｅの第２入力端子に入力されている。さらに、第３のノア回路２４ｃの出力信号は、第５のノア回路２４ｅの第３入力端子に入力され、第４のノア回路２４ｄの出力信号は、第５のノア回路２４ｅの第４入力端子に入力されている。そして、第５のノア回路２４ｅの出力信号がインバータ回路２５ｅを介して反転され、スイッチＳＷＡ１を制御するための制御信号として出力される。また、第５のノア回路２４ｅの出力信号がスイッチＳＷＡ２を制御するための制御信号として出力される。

ここで、例えば、制御回路２３に入力されるデジタル信号Ｄ０〜Ｄ３が全てＬレベルである場合、第１のノア回路２４ａの出力信号がＨレベルとなり、第２〜第４のノア回路２４ｂ〜２４ｄの出力信号はＬレベルとなる。また、第５のノア回路２４ｅの出力信号はＬレベルとなり、インバータ回路２５ｅから出力される制御信号はＨレベルになる。この場合、図４に示すように、スイッチＳＷ０がオオンされ、スイッチＳＷ１〜ＳＷ３はオフされる。さらに、スイッチＳＷＡ１がオンされ、スイッチＳＷＡ２はオフされる。つまり、デジタル信号Ｄ０〜Ｄ３が全てＬレベルである場合には、抵抗素子Ｒ０と低電位電源ＶＲＬとの接続点の電圧Ｖ０（低電位電源ＶＲＬの電圧＝０）が選択され、その電圧Ｖ０がスイッチＳＷ０及びスイッチＳＷＡ１を介して出力端子ＯＵＴから出力される。

またこのとき、スイッチＳＷ４〜ＳＷ１５はオフされ、スイッチＳＷＢ１，ＳＷＣ１，ＳＷＤ１もオフされる。さらに、スイッチＳＷＢ２，ＳＷＣ２，ＳＷＤ２はオンされる。従って、ノードＮ１には抵抗素子Ｒ４，Ｒ５間の電圧Ｖ５がスイッチＳＷＢ２を介して供給され、ノードＮ１に接続している各スイッチＳＷ４〜ＳＷ７，ＳＷＢ１の寄生容量Ｃ４〜Ｃ７，ＣＢ１１には電圧Ｖ５に応じた電荷が充電される。また、ノードＮ２には抵抗素子Ｒ８，Ｒ９間の電圧Ｖ９がスイッチＳＷＣ２を介して供給され、ノードＮ２に接続している各スイッチＳＷ８〜ＳＷ１１，ＳＷＣ１の寄生容量Ｃ８〜Ｃ１１，ＣＣ１１には電圧Ｖ９に応じた電荷が充電される。さらに、ノードＮ３には抵抗素子Ｒ１２，Ｒ１３間の電圧Ｖ１３がスイッチＳＷＤ２を介して供給され、ノードＮ３に接続している各スイッチＳＷ１２〜ＳＷ１５，ＳＷＤ１の寄生容量Ｃ１２〜Ｃ１５，ＣＤ１１には電圧Ｖ１３に応じた電荷が充電される。

なお、図４において、各寄生容量Ｃ０〜Ｃ１５，ＣＡ１１〜ＣＤ１１，ＣＡ１２〜ＣＤ１２，ＣＡ２〜ＣＤ２について（ｘ）で示される数値ｘは、それら容量に電圧Ｖ１が印加されたときの充電電荷を基準電荷（１）とし該基準電荷に対する充電電荷を示している。

このように、電圧Ｖ０を出力端子ＯＵＴから出力する場合、該出力端子ＯＵＴには、スイッチＳＷ０〜ＳＷ３，ＳＷＡ１，ＳＷＢ１，ＳＷＣ１，ＳＷＤ１，ＳＷＡ２の合計９個のスイッチが接続されている。従って、それら９個のスイッチの寄生容量が出力側から見える（出力端子ＯＵＴの出力電圧に影響を及ぼす）ことになる。

その後、抵抗素子Ｒ７，Ｒ８間の電圧Ｖ８を選択する場合、デジタル信号Ｄ０〜Ｄ３に応じた制御信号が制御回路２３から各スイッチに出力され、図５に示すように、スイッチＳＷ８がオンされ、スイッチＳＷ０〜ＳＷ７，ＳＷ９〜ＳＷ１５がオフされる。また、スイッチＳＷＣ１がオンされ、スイッチＳＷＡ１，ＳＷＢ１，ＳＷＤ１がオフされる。さらに、スイッチＳＷＡ２，ＳＷＢ２，ＳＷＤ２がオンされ、スイッチＳＷＣ２がオフされる。

つまり、第２のスイッチ群のうちのスイッチＳＷＡ１，ＳＷＢ１，ＳＷＤ１がオフに制御され、それらスイッチＳＷＡ１，ＳＷＢ１，ＳＷＤ１に接続される第３のスイッチ群のスイッチＳＷＡ２，ＳＷＢ２，ＳＷＤ２はオンに制御される。また、第２のスイッチ群のうちのスイッチＳＷＣ１がオンに制御され、そのスイッチＳＷＣ１に接続される第３のスイッチ群のスイッチＳＷＣ２はオフに制御される。

この場合、スイッチＳＷ８及びスイッチＳＷＣ１がオンされることにより、抵抗素子Ｒ７，Ｒ８間の電圧Ｖ８がスイッチＳＷ８及びスイッチＳＷＣ１を介して出力端子ＯＵＴに伝達され、その電圧Ｖ８が出力端子ＯＵＴから出力される。また、電圧Ｖ８を伝達するノードＮ２にはスイッチＳＷ８〜ＳＷ１１，ＳＷＣ１，ＳＷＣ２が接続されており、該各スイッチＳＷ８〜ＳＷ１１，ＳＷＣ１，ＳＷＣ２（寄生容量）に加わる電圧は、変換前（電圧Ｖ０の出力時）の電圧Ｖ９から電圧Ｖ８になる。そして、各スイッチＳＷ８〜ＳＷ１１，ＳＷＣ１，ＳＷＣ２の寄生容量には電圧Ｖ８に応じた電荷が充電される。従って、各スイッチＳＷ８〜ＳＷ１１，ＳＷＣ１，ＳＷＣ２の寄生容量には、電圧Ｖ９から電圧Ｖ８への電圧変化量（＝Ｖ９−Ｖ８）に応じた電荷が移動することとなる。

次に、第１実施形態のＤ／Ａ変換回路２１の特徴を以下に記載する。
Ｄ／Ａ変換回路２１では、各スイッチＳＷ０〜ＳＷ１５，ＳＷＡ１〜ＳＷＤ１の接続を２段のツリー構造としたので、出力側からみた各スイッチの寄生容量が図４５の従来のＤ／Ａ変換回路１と比較して低減されるため、変換スピードを向上することができる。

また、Ｄ／Ａ変換回路２１では、各ノードＮ０〜Ｎ３に所定電圧を印加するための第３のスイッチ群（スイッチＳＷＡ２〜ＳＷＤ２）が設けられているので、各ノードＮ０〜Ｎ３に接続されるスイッチの寄生容量に予め所定の電荷を充電することができる。この構成によって、変換時の各スイッチの切り替え動作に伴う電荷の移動量が低減されるため、変換時間を短縮することができる。そして、このＤ／Ａ変換回路２１を用いることにより、ＬＳＩ１１における処理の高速化を実現することができる。

また、Ｄ／Ａ変換回路２１の制御回路２３は、複数のノア回路２４ａ〜２４ｅとインバータ回路２５ａ〜２５ｅとによる論理回路で構成されており、各スイッチの切り替えタイミングを的確に制御することができる。

因みに、上記特許文献１では、抵抗ストリングで発生させたリセット電圧を、ツリー状に接続したスイッチ間の各ノードに印加することで、電荷の移動量を低減するよう構成したＤ／Ａ変換回路が開示されている。そのＤ／Ａ変換回路では、分割抵抗の中間タップ（２つの抵抗の接続点）からリセット電圧を供給する必要があるため、抵抗ストリングを構成する抵抗の素子数が増大してしまう。これに対し、第１実施形態のＤ／Ａ変換回路２１は、第１のスイッチ群のスイッチＳＷ１，ＳＷ５，ＳＷ９，ＳＷ１３に並列接続した第３のスイッチ群のスイッチＳＷＡ２〜ＳＷＤ２により各ノードＮ０〜Ｎ３に所定電圧を印加するものである。よって、Ｄ／Ａ変換回路２１は、抵抗ストリングの抵抗素子数を増やす必要がないため、比較的簡素な回路構成となる。

図６は、本発明の第１実施形態のＡ／Ｄ変換回路２２を示す回路図であり、図７は、その動作を示す説明図である。
図６に示すように、Ａ／Ｄ変換回路２２は、２ビットの直並列Ａ／Ｄコンバータであり、２つのコンパレータＣＭＰ１，ＣＭＰ２を用い、上位ビットと下位ビットとに分けて順番にＡ／Ｄ変換を行う。

Ａ／Ｄ変換回路２２において、高電位電源ＶＲＨと低電位電源ＶＲＬとの間には同一抵抗値の４つの抵抗素子Ｒ２１〜Ｒ２４が直列に接続されており、各電源ＶＲＨ,ＶＲＬ間の電圧が抵抗素子Ｒ２１〜Ｒ２４により分圧される。そして、その抵抗素子列で分圧された各基準電圧Ｖ２１，Ｖ２２，Ｖ２３について、基準電圧Ｖ２２がコンパレータＣＭＰ１に入力され、基準電圧Ｖ２１が第１のスイッチＳＷ２１を介してコンパレータＣＭＰ２に入力され、基準電圧Ｖ２３が第２のスイッチＳＷ２２を介してコンパレータＣＭＰ２に入力される。コンパレータＣＭＰ１は、入力電圧ＶＩＮが基準電圧Ｖ２２よりも低いか高いかを判定を判定し、その判定結果に基づきインバータ回路２７を介して上位ビットの信号Ｄ１を出力する。

この上位ビットの信号Ｄ１は選択回路２８に入力され、該選択回路２８はその信号Ｄ１のレベルに応じて前記第１及び第２のスイッチＳＷ２１，ＳＷ２２のいずれか一方を選択的にオンする。具体的には、上位ビットの信号Ｄ１がＬレベルである場合、第１のスイッチＳＷ２１がオンされ、第２のスイッチＳＷ２２はオフされ、基準電圧Ｖ２１が第１のスイッチＳＷ２１を介してコンパレータＣＭＰ２に入力される。また、上位ビットの信号Ｄ１がＨレベルである場合、第１のスイッチＳＷ２１がオフされ、第２のスイッチＳＷ２２がオンされ、基準電圧Ｖ２３が第２のスイッチＳＷ２２を介してコンパレータＣＭＰ２に入力される。

コンパレータＣＭＰ２は、入力電圧ＶＩＮが基準電圧Ｖ２１又はＶ２３よりも低いか高いかを判定し、その判定結果に基づき下位ビットの信号Ｄ０を出力する。
図８には、コンパレータＣＭＰ１の判定表を示し、図９には、コンパレータＣＭＰ２の判定表を示す。また、図１０には、Ａ／Ｄ変換回路２２の変換表を示している。

すなわち、入力電圧ＶＩＮが基準電圧Ｖ２２よりも小さい場合（ＶＩＮ＜Ｖ２２）、コンパレータＣＭＰ１は、インバータ回路２７を介してＬレベル（＝０）の出力信号Ｄ１を出力する。この場合、選択回路２８は、第１のスイッチＳＷ２１を選択して該スイッチＳＷ２１をオンし、第２のスイッチＳＷ２２をオフする。一方、入力電圧ＶＩＮが基準電圧Ｖ２２以上である場合（ＶＩＮ≧Ｖ２２）、コンパレータＣＭＰ１は、インバータ回路２７を介してＨレベル（＝１）の出力信号Ｄ１を出力する。この場合、選択回路２８は、第２のスイッチＳＷ２２を選択して該スイッチＳＷ２２をオンし、第１のスイッチＳＷ２１をオフする。

第１のスイッチＳＷ２１が選択される場合（ＶＩＮ＜Ｖ２２）、基準電圧Ｖ２１がコンパレータＣＭＰ２に入力される。図９に示すように、コンパレータＣＭＰ２は、その基準電圧Ｖ２１が入力電圧ＶＩＮよりも高い場合（ＶＩＮ＜Ｖ２１）、Ｌレベル（＝０）の出力信号Ｄ０を出力する。また、コンパレータＣＭＰ２は、基準電圧Ｖ２１が入力電圧ＶＩＮ以上である場合（ＶＩＮ≧Ｖ２１）、Ｈレベル（＝１）の出力信号Ｄ０を出力端子から出力する。

第２のスイッチＳＷ２２が選択される場合（ＶＩＮ≧Ｖ２２）、基準電圧Ｖ２３がコンパレータＣＭＰ２に入力される。コンパレータＣＭＰ２は、その基準電圧Ｖ２３が入力電圧ＶＩＮよりも高い場合（ＶＩＮ＜Ｖ２３）、Ｌレベル（＝０）の出力信号Ｄ０を出力する。また、コンパレータＣＭＰ２は、基準電圧Ｖ２３が入力電圧ＶＩＮ以上である場合（ＶＩＮ≧Ｖ２３）、Ｈレベル（＝１）の出力信号Ｄ０を出力する。

従って、図１０に示すように、Ａ／Ｄ変換回路２２から出力される各信号Ｄ１，Ｄ０は、入力電圧ＶＩＮが低電位電源ＶＲＬの電圧以上であり基準電圧Ｖ２１よりも低い場合、Ｄ１＝０，Ｄ０＝０となり、入力電圧ＶＩＮが基準電圧Ｖ２１以上であり基準電圧Ｖ２２よりも低い場合、Ｄ１＝０，Ｄ０＝１となる。また、入力電圧ＶＩＮが基準電圧Ｖ２２以上であり基準電圧Ｖ２３よりも低い場合、Ｄ１＝１，Ｄ０＝０となり、入力電圧ＶＩＮが基準電圧Ｖ２３以上であり、高電位電源ＶＲＨの電圧以下である場合、Ｄ１＝１，Ｄ０＝１となる。

図１１には、コンパレータＣＭＰ１，ＣＭＰ２とその動作を制御するための制御回路２９の回路図を示す。コンパレータＣＭＰ１，ＣＭＰ２は、従来と同様の回路構成（図５０参照）であり、インバータ回路７と容量Ｃ２１とスイッチＳＷＡ，ＳＷＢ，ＳＷＣとで構成されている。各コンパレータＣＭＰ１，ＣＭＰ２は、サンプリングしたアナログ電圧をホールドするサンプリングホールド機能を有する。

制御回路２９は、直列に接続された２つのインバータ回路２９ａ，２９ｂを備える。インバータ回路２９ａに外部クロックＣＬＫが入力され、そのインバータ回路２９ａから制御信号ＣＬｘが出力され、インバータ回路２９ｂから制御信号ＣＬが出力される。つまり、制御回路２９は、外部クロックＣＬＫがＨレベルであるとき、Ｌレベルの制御信号ＣＬｘとＨレベルの制御信号ＣＬを出力し、外部クロックＣＬＫがＬレベルであるとき、Ｈレベルの制御信号ＣＬｘとＬレベルの制御信号ＣＬを出力する。この制御信号ＣＬｘと制御信号ＣＬは信号レベルを反転した相補信号である。

コンパレータＣＭＰ１において、スイッチＳＷＡはＨレベルの制御信号ＣＬｘによりオンし、スイッチＳＷＢ，ＳＷＣはＨレベルの制御信号ＣＬによりオンする。また、コンパレータＣＭＰ２において、スイッチＳＷＡ，ＳＷＣはＨレベルの制御信号ＣＬｘによりオンし、スイッチＳＷＢはＨレベルの制御信号ＣＬによりオンする。

図１２には、コンパレータＣＭＰ１の動作を説明するための説明図を示し、図１３には、コンパレータＣＭＰ２の動作を説明するための説明図を示す。
すなわち、コンパレータＣＭＰ１は、外部クロックＣＬＫがＨレベル（制御信号ＣＬｘがＬレベル、制御信号ＣＬがＨレベル）であるとき、スイッチＳＷＡがオフしスイッチＳＷＢ，ＳＷＣがオンして基準電圧Ｖ２２の取り込み動作を行う。また、コンパレータＣＭＰ１は、外部クロックＣＬＫがＬレベル（制御信号ＣＬｘがＨレベル、制御信号ＣＬがＬレベル）であるとき、スイッチＳＷＡがオンしスイッチＳＷＢ，ＳＷＣがオフして基準電圧Ｖ２２と入力電圧ＶＩＮとの電圧比較を行う。

一方、コンパレータＣＭＰ２は、外部クロックＣＬＫがＬレベル（制御信号ＣＬｘがＨレベル、制御信号ＣＬがＬレベル）であるとき、スイッチＳＷＡ，ＳＷＣがオンしスイッチＳＷＢがオフして入力電圧ＶＩＮの取り込み動作を行う。また、コンパレータＣＭＰ２は、外部クロックＣＬＫがＨレベル（制御信号ＣＬｘがＬレベル、制御信号ＣＬがＨレベル）であるとき、スイッチＳＷＡ，ＳＷＣがオフし、スイッチＳＷＢがオンして入力電圧ＶＩＮと基準電圧Ｖ２１（又は基準電圧Ｖ２３）との電圧比較を行う。

次に、第１実施形態のＡ／Ｄ変換回路２２の動作について図７を用いて説明する。なおこの動作例では、時刻ｔ１〜ｔ５の期間にて高電位電源ＶＲＨと等しい入力電圧ＶＩＮが入力される。

時刻ｔ１〜ｔ２の区間では、コンパレータＣＭＰ１は、基準電圧Ｖ２２の取り込み動作を行う。すなわち、コンパレータＣＭＰ１において、スイッチＳＷＡがオフされスイッチＳＷＢ，ＳＷＣがオンされ、スイッチＳＷＢを介して印加される基準電圧Ｖ２２により容量Ｃ２１が充電される。またこのとき、コンパレータＣＭＰ２は、時刻ｔ１以前の区間（時刻ｔ０〜ｔ１の区間）でのコンパレータＣＭＰ１の比較結果（Ｌレベルの信号Ｄ１）に基づいて基準電圧Ｖ２１と容量Ｃ２１の電圧（低電位電源ＶＲＬの電圧）とを比較し、Ｌレベル（＝０）の信号Ｄ０を出力している。

時刻ｔ２〜ｔ３の区間では、コンパレータＣＭＰ１は、容量Ｃ２１に取り込んだ基準電圧Ｖ２２と入力電圧ＶＩＮ（高電位電源ＶＲＨの電圧）との比較動作を行う。すなわち、コンパレータＣＭＰ１において、スイッチＳＷＡがオンされスイッチＳＷＢ，ＳＷＣがオフされ、スイッチＳＷＡを介して入力電圧ＶＩＮが容量Ｃ２１に入力される。そして、入力電圧ＶＩＮは基準電圧Ｖ２２よりも高いため、容量Ｃ２１を介してインバータ回路７に入力される電圧がしきい値電圧よりも高くなり、インバータ回路７の出力信号Ｄ１ｘはＬレベル（＝０）となる。このコンパレータＣＭＰ１の出力信号Ｄ１ｘは、インバータ回路２７で反転され、Ｈレベル（＝１）の信号Ｄ１として出力される。

また、時刻ｔ２〜ｔ３の区間において、コンパレータＣＭＰ２では、スイッチＳＷＡ，ＳＷＣがオンされスイッチＳＷＢがオフされ、スイッチＳＷＡを介して印加される入力電圧ＶＩＮにより容量Ｃ２１が充電される（電圧ＶＩＮが容量Ｃ２１に取り込まれる）。

時刻ｔ２〜ｔ３の区間におけるコンパレータＣＭＰ１の比較動作の完了とコンパレータＣＭＰ２の取り込み動作の完了は同じタイミングである。そして、そのコンパレータＣＭＰ１の比較動作の完了と同時に、選択回路２８は、第１のスイッチＳＷ２１をオンからオフに、第２のスイッチＳＷ２２をオフからオンに切り替える。従って、時刻ｔ３以降では、コンパレータＣＭＰ２に第２のスイッチＳＷ２２を介して基準電圧Ｖ２３が入力される。

その後、時刻ｔ３〜ｔ４の区間において、コンパレータＣＭＰ１は、スイッチＳＷＡがオフされスイッチＳＷＢ，ＳＷＣがオンされることで、基準電圧Ｖ２２を取り込む。また、コンパレータＣＭＰ２は、スイッチＳＷＡ、ＳＷＣがオフされスイッチＳＷＢがオンされることで、スイッチＳＷＢを介して入力される基準電圧Ｖ２３と容量Ｃ２１に取り込んだ入力電圧ＶＩＮとを比較し、Ｈレベル（＝１）の信号Ｄ０を出力する。

上述した時刻ｔ１〜ｔ４での動作がＡ／Ｄ変換回路２２で繰り返し行われることによって、連続したアナログ信号（入力電圧ＶＩＮ）が２ビットのデジタル信号Ｄ０，Ｄ１に変換される。

次に、本発明の第１実施形態のＡ／Ｄ変換回路２２の特徴を以下に記載する。
Ａ／Ｄ変換回路２２は、従来のＡ／Ｄ変換回路３と比較して、下位ビット用のコンパレータＣＭＰ２を１つに削減できることから、その消費電力を低減することができる。また、Ａ／Ｄ変換回路２２の回路規模を削減することができる。さらに、外部クロックＣＬＫに同期して電圧の取り込み動作と電圧の比較動作とが繰り返し実施されるので、従来のＡ／Ｄ変換回路３と同等の変換スピードを確保することができる。

また、このＡ／Ｄ変換回路２２を用いることにより、ＬＳＩ１１において処理速度を落とすことなく小型化及び低消費電力化を図ることができる。
以下、本発明をＡ／Ｄ変換回路に具体化した第２実施形態を説明する。

図１４に示す第２実施形態のＡ／Ｄ変換回路３１も、上記第１実施形態と同様に、ＬＳＩ１１のインターフェース部１４に組み込まれ、アナログ部１３から入力されるアナログ信号をデジタル信号に変換し、該デジタル信号をデジタル部１２に出力する。

Ａ／Ｄ変換回路３１は、４ビットのＡ／Ｄ変換回路であり、複数の基本ユニット（単位回路）３２，３２ａ〜３２ｄが２段のツリー状に接続されている。各基本ユニット３２，３２ａ〜３２ｄには、１つの入力端子ＩＮと２つのデータ出力端子ＤＯ０，ＤＯ１と電流出力用の４つの出力端子（電流出力端子）Ａ〜Ｄとが設けられている。１段目の基本ユニット３２の出力端子Ａは２段目の基本ユニット（Ａユニット）３２ａの入力端子ＩＮに接続され、出力端子Ｂは２段目の基本ユニット（Ｂユニット）３２ｂの入力端子ＩＮに接続されている。また、１段目の基本ユニット３２の出力端子Ｃは２段目の基本ユニット（Ｃユニット）３２ｃの入力端子ＩＮに接続され、出力端子Ｄは２段目の基本ユニット（Ｄユニット）３２ｄの入力端子ＩＮに接続されている。

１段目の基本ユニット３２のデータ出力端子ＤＯ０，ＤＯ１と２段目の各ユニット３２ａ〜３２ｄのデータ出力端子ＤＯ０，ＤＯ１は出力選択回路３４に接続されている。出力選択回路３４には４つのデータ出力端子ＤＯ０〜ＤＯ３が設けられており、各出力端子ＤＯ０〜ＤＯ３から４ビットの信号（デジタルコード）Ｄ０〜Ｄ３が出力される。

図１５は、第２実施形態の原理説明図である。図１５に示すように、１段目の基本ユニット３２において、入力端子ＩＮと低電位電源ＶＳとの間にはダイオード接続されたトランジスタＮ１０が設けられており、入力端子ＩＮから供給される入力電流Ｉｎ１が該トランジスタＮ１０を介して流れる。また、高電位電源ＶＤと低電位電源ＶＳとの間には、定電流源３２０〜３２３とトランジスタＮ２０〜Ｎ２３との直列回路が４系統設けられている。

トランジスタＮ１０のゲートと各トランジスタＮ２０〜Ｎ２３のゲートは、互いに接続されるとともにトランジスタＮ１０のドレインに接続されている。従って、トランジスタＮ１０と各トランジスタＮ２０〜Ｎ２３とによりカレントミラー回路が構成される。第２実施形態では、このカレントミラー回路が電流伝達回路に相当する。すなわち、カレントミラー回路によって、トランジスタＮ１０を流れる入力電流Ｉｎ１は、そのミラー比（具体的には、１：１）に応じて等倍に複写され、各トランジスタＮ２０，Ｎ２１，Ｎ２２，Ｎ２３を含む４系統の電流経路に伝達される。また、カレントミラー回路の出力となる各トランジスタＮ２０〜Ｎ２３のドレインに接続されている各定電流源３２０〜３２３はそれぞれ異なる基準電流Ｉ２０〜Ｉ２３を流す。

定電流源３２０〜３２３とトランジスタＮ２０〜Ｎ２３との接続点は、それぞれ出力端子Ａ〜Ｄに接続されており、各トランジスタＮ２０〜Ｎ２３に伝達された電流（入力電流Ｉｎ１と等しい電流）が基準電流Ｉ２０〜Ｉ２３から減算され、減算結果に応じた電流が各出力端子Ａ〜Ｄから出力される。

また、定電流源３２０〜３２３とトランジスタＮ２０〜Ｎ２３との接続点の電位レベルがコンパレータＣＯ１〜ＣＯ３に入力されており該コンパレータＣＯ１〜ＣＯ３によってＬｏ／Ｈｉ判定される。各コンパレータＣＯ１〜ＣＯ３の判定信号（出力信号）はエンコーダ３５に入力されており、各コンパレータＣＯ１〜ＣＯ３の判定信号がエンコーダ３５によりエンコードされ、上位２ビット分の信号Ｄ３，Ｄ２が出力される。

１段目の基本ユニット３２における各出力端子Ａ〜Ｄは、２段目の各ユニット３２ａ〜３２ｄにおける入力端子ＩＮにそれぞれ接続される。なお、図１５では、出力端子Ｂに接続されるＢユニット３２ｂのみを抜粋して記載している。２段目のＢユニット３２ｂにおいて、１段目の出力端子Ｂから供給された入力電流は１段目と同様に処理され、下位２ビット分の信号Ｄ１，Ｄ０がエンコーダ３５から出力される。

図１６は、第２実施形態における基本ユニット３２の具体的構成を示す回路図である。４ビットのＡ／Ｄ変換回路３１は、図１６の基本ユニット３２を２段接続することによって構成されている。

詳しくは、基本ユニット３２において、高電位電源ＶＤと低電位電源ＶＳとの間に、定電流源３２０Ａ，３２１Ａ，３２１Ｂ，３２２Ａ，３２２Ｂ，３２３Ａ，３２３ＢとトランジスタＮ２０Ａ，Ｎ２１Ａ，Ｎ２１Ｂ，Ｎ２２Ａ，Ｎ２２Ｂ，Ｎ２３Ａ，Ｎ２３Ｂとの直列回路が７系統設けられている。トランジスタＮ１０のゲートと各トランジスタＮ２０Ａ〜Ｎ２３Ｂのゲートは、互いに接続されるとともにトランジスタＮ１０のドレインに接続されている。従って、トランジスタＮ１０と各トランジスタＮ２０Ａ〜Ｎ２３Ｂとによりカレントミラー回路が構成されている。このカレントミラー回路によって、トランジスタＮ１０を流れる入力電流は、そのミラー比に応じて等倍に複写され、各トランジスタＮ２０Ａ，Ｎ２１Ａ，Ｎ２１Ｂ，Ｎ２２Ａ，Ｎ２２Ｂ，Ｎ２３Ａ，Ｎ２３Ｂを含む７系統の電流経路に伝達される。

定電流源３２１Ａが流す基準電流Ｉ２１Ａと定電流源３２１Ｂが流す基準電流Ｉ２１Ｂとは同じ電流値であり、定電流源３２２Ａが流す基準電流Ｉ２２Ａと定電流源３２２Ｂが流す基準電流Ｉ２２Ｂとは同じ電流値である。また、定電流源３２３Ａが流す基準電流Ｉ２３Ａと定電流源３２３Ｂが流す基準電流Ｉ２３Ｂとは同じ電流値である。

第２実施形態において、基準電流Ｉ２０Ａは、Ａ／Ｄ変換回路３１に入力される入力電流範囲の最大電流値が設定される。また、基準電流Ｉ２１Ａ，Ｉ２２Ａ，Ｉ２３Ａ（Ｉ２１Ｂ，Ｉ２２Ｂ，Ｉ２３Ｂ）は、入力電流範囲をＡ／Ｄ変換のビット数（Ｎ）で割り、それで得られた値（分割電流値）に基づき下記のように均等に割り振って設定される。すなわち、
Ｉ２０Ａは、”最大電流”
Ｉ２１ＡとＩ２１Ｂは、”最大電流−（入力電流範囲÷Ｎ[１０進数]）×１”
Ｉ２２ＡとＩ２２Ｂは、”最大電流−（入力電流範囲÷Ｎ[１０進数]）×２”
Ｉ２３ＡとＩ２３Ｂは、”最大電流−（入力電流範囲÷Ｎ[１０進数]）×３”
として設定される。

具体的に、入力電流範囲が０〜１６である場合、各基準電流は、１６を４（２ビット）で分割することで下記のように設定される。なおここで、電流値の「１」は、Ａ／Ｄ変換の単位電流に相当する電流値である。

Ｉ２０Ａ＝１６
Ｉ２１Ａ＝Ｉ２１Ｂ＝１６−（１６÷４）×１＝１２
Ｉ２２Ａ＝Ｉ２２Ｂ＝１６−（１６÷４）×２＝８
Ｉ２３Ａ＝Ｉ２３Ｂ＝１６−（１６÷４）×３＝４
第２実施形態では、最小入力電流である「０」はいずれの基準電流Ｉ２０Ａ〜Ｉ２３Ｂとして割り振らない。

また、トランジスタＮ２０Ａには出力端子Ａが、トランジスタＮ２１Ａには出力端子Ｂが、トランジスタＮ２２Ａには出力端子Ｃが、トランジスタＮ２３Ａには出力端子Ｄがそれぞれ接続されている。さらに、トランジスタＮ２１ＢにはコンパレータＣＯ１が、トランジスタＮ２２ＢにはコンパレータＣＯ２が、トランジスタＮ２３ＢにはコンパレータＣＯ３がそれぞれ接続されている。

この基本ユニット３２では、３つのコンパレータＣＯ１〜ＣＯ３とエンコーダ３５とによってエンコード回路が構成されている。第２実施形態では、そのエンコード回路が接続する第１の減算回路（定電流源３２１Ｂ〜３２３ＢとトランジスタＮ２１Ｂ〜Ｎ２３Ｂとの直列回路）とは別に、次段に出力電流を出力するための第２の減算回路（定電流源３２０Ａ〜３２３ＡとトランジスタＮ２０Ａ〜Ｎ２３Ａとの直列回路）が設けられている。

図１７は、コンパレータＣＯ１〜ＣＯ３の具体的構成を示す回路図である。各コンパレータＣＯ１〜ＣＯ３は、差動型コンパレータであり、複数のＭＯＳトランジスタＮ１１，Ｎ１２，Ｐ１１，Ｐ１２、スイッチＳＷ３１，ＳＷ３２、インバータ回路３７ａ，３７ｂ，３７ｃ、及び定電流源３８により構成されている。

具体的には、基準電圧ＲＥＦがＮチャネルＭＯＳトランジスタＮ１１のゲートに供給され、入力電圧がＮチャネルＭＯＳトランジスタＮ１２のゲートに供給されている。ＮチャネルＭＯＳトランジスタＮ１１のドレインは、ＰチャネルＭＯＳトランジスタＰ１１を介して高電位電源ＶＤに接続され、ＮチャネルＭＯＳトランジスタＮ１２のドレインは、ＰチャネルＭＯＳトランジスタＰ１２を介して高電位電源ＶＤに接続されている。ＰチャネルＭＯＳトランジスタＰ１１，Ｐ１２のゲートは、互いに接続されるとともにＰチャネルＭＯＳトランジスタＰ１１のドレインに接続されている。また、各ＮチャネルＭＯＳトランジスタＮ１１，Ｎ１２のソースは互いに接続されるとともに定電流源３８に接続されている。さらに、ＰチャネルＭＯＳトランジスタＰ１２とＮチャネルＭＯＳトランジスタＮ１２との接続部がスイッチＳＷ３１を介してインバータ回路３７ａに接続される。このインバータ回路３７ａとインバータ回路３７ｂとは直列に接続され、そのインバータ回路３７ｂの出力端子とインバータ回路３７ａの入力端子とがスイッチＳＷ３２を介して接続されている。そして、インバータ回路３７ａの出力信号がインバータ回路３７ｃで反転され、コンパレータＣＯ１〜ＣＯ３の判定信号（出力信号）として出力される。

従って、コンパレータＣＯ１〜ＣＯ３は、入力電圧が基準電圧ＲＥＦよりも大きい場合にＬレベルの信号を出力し、入力電圧が基準電圧ＲＥＦよりも小さい場合にはＨレベルの信号を出力する。なお、スイッチＳＷ３１がオン、スイッチＳＷ３２がオフである場合、その時の入力電圧に応じた判定信号が出力され、その状態からスイッチＳＷ３１がオフ、スイッチＳＷ３２がオンに切り替えられると、切り替え前の判定信号のレベルが保持される。

ここで、基本ユニット３２に入力される入力電流Ｉｎ１の電流値が５．５である場合、各出力端子Ａ〜Ｄは、下記のように基準電流Ｉ２０Ａ〜Ｉ２３Ａから５．５を減算した電流を出力する。

Ａ＝Ｉ２０Ａ−５．５＝１６−５．５＝＋１０．５
Ｂ＝Ｉ２１Ａ−５．５＝１２−５．５＝＋６．５
Ｃ＝１２２Ａ−５．５＝８−５．５＝＋２．５
Ｄ＝１２３Ａ−５．５＝４−５．５＝−１．５
またこのとき、コンパレータＣＯ１〜ＣＯ３には基準電流Ｉ２１Ｂ〜Ｉ２３Ｂから５．５を減算した電流が入力される。つまり、各コンパレータＣＯ１〜ＣＯ３への入力電流は下記のようになる。

ＣＯ１の入力電流＝Ｉ２１Ｂ−５．５＝１２−５．５＝＋６．５
ＣＯ２の入力電流＝１２２Ｂ−５．５＝８−５．５＝＋２．５
ＣＯ３の入力電流＝１２３Ｂ−５．５＝４−５．５＝−１．５
従って、コンパレータＣＯ１の入力電圧はＨレベルとなり、出力信号はＬレベルとなる。また、コンパレータＣＯ２の入力電圧はＨレベルとなり、出力信号はＬレベルとなる。さらに、コンパレータＣＯ３の入力電圧はＬレベルとなり、出力信号はＨレベルとなる。

入力電流Ｉｎ１が５．５である場合、出力端子Ａ＝Ｈレベル、出力端子Ｂ＝Ｈレベル、出力端子Ｃ＝Ｈレベル、出力端子Ｄ＝Ｌレベル、コンパレータＣＯ１の出力＝Ｌレベル、コンパレータＣＯ２の出力＝Ｌレベル、コンパレータＣＯ３の出力＝Ｈレベルとなる。従って、入力電流が５．５である場合、図１８の真理値表に示されるように、エンコーダ３５は、各コンパレータＣＯ１〜ＣＯ３の出力レベル（ＣＯ１＝Ｌ，ＣＯ２＝Ｌ，ＣＯ３＝Ｈ）に基づいて、Ｌレベルの信号を出力端子ＤＯ１から出力し、Ｈレベルの信号を出力端子ＤＯ０から出力する。

なお上記では、入力電流Ｉｎ１が５．５である場合について説明したが、それ以外の電流値である場合も同様に処理され、入力電流Ｉｎ１に応じたレベルの信号（上位２ビット分のデジタルコード）Ｄ３，Ｄ２が基本ユニット３２のデータ出力端子Ｄ０１，Ｄ００から出力される。

Ａ／Ｄ変換回路３１において、１段目の基本ユニット３２の各出力端子Ａ〜Ｄから出力される電流は、それぞれ２段目の基本ユニット３２ａ〜３２ｄの入力端子ＩＮに供給される（図１４参照）。すなわち、１段目の基本ユニット３２における出力端子Ａの出力電流は２段目のＡユニット３２ａに供給され、出力端子Ｂの出力電流はＢユニット３２ｂに供給される。また、出力端子Ｃの出力電流はＣユニット３２ｃに供給され、出力端子Ｄの出力電流はＤユニット３２ｄに供給される。

１段目と２段目とに用いられる各ユニット３２，３２ａ〜３２ｄは同様の回路構成であるが、２段目の各ユニット３２ａ〜３２ｄにおいては、トランジスタＮ１０とトランジスタＮ２０Ａ〜Ｎ２３Ａとからなるカレントミラー回路のミラー比が１：４（２ビット）となるよう設定されている。つまり、この２段目におけるミラー比は、基本ユニット３２の変換ビット数に応じて設定されている。

また、１段目と２段目とのユニット３２，３２ａ〜３２ｄでは、エンコーダ３５におけるエンコードの論理が異なり、２段目のエンコーダ３５の各出力端子ＤＯ１，ＤＯ０から出力される信号は、図１９の真理値表に示すように、１段目のユニット３２（図１８の真理値表）に対して逆論理の信号レベルとなっている。

上述したように、１段目の基本ユニット３２の入力電流Ｉｎ１が５．５である場合、その基本ユニット３２の出力端子Ａから２段目のＡユニット３２ａの入力端子ＩＮに＋１０．５の電流が供給される。この場合、Ａユニット３２ａにおいて、ミラー比が１：４であることからトランジスタＮ２０Ａ〜Ｎ２３Ｂに流れる電流は、＋１０．５×４＝＋４２．０となる。

また、Ａユニット３２ａの各定電流源３２０Ａ〜３２３Ｂの基準電流Ｉ２０Ａ〜Ｉ２３Ｂは、１段目のユニットと同一の設定値である。すなわち、
Ｉ２０Ａ＝１６
Ｉ２１Ａ＝Ｉ２１Ｂ＝１６−（１６÷４）×１＝１２
Ｉ２２Ａ＝Ｉ２２Ｂ＝１６−（１６÷４）×２＝８
Ｉ２３Ａ＝Ｉ２３Ｂ＝１６−（１６÷４）×３＝４
である。従って、カレントミラー回路の出力（各トランジスタＮ２０Ａ〜Ｎ２３Ｂに流れる電流）である＋４２．０は、基準電流Ｉ２１Ｂ，Ｉ２２Ｂ，Ｉ２３Ｂの設定値を全て越える。そのため、Ａユニット３２ａはデータ出力端子ＤＯ１，ＤＯ０からＬレベルの信号を出力する。

２段目のＢユニット３２ｂの入力端子ＩＮには、１段目の出力端子Ｂから＋６．５の電流が供給される。Ｂユニット３２ｂにおいて、Ａユニット３２ａと同様にミラー比が１：４であることからトランジスタＮ２０Ａ〜Ｎ２３Ｂに流れる電流は、＋６．５×４＝＋２６．０となる。また、Ｂユニット３２ｂの各定電流源３２０Ａ〜３２３Ｂの基準電流Ｉ２０Ａ〜Ｉ２３Ｂは、１段目のユニット３２と同一の設定値である。

従って、カレントミラー回路の出力（各トランジスタＮ２０Ａ〜Ｎ２３Ｂに流れる電流）である＋２６．０は、基準電流Ｉ２１Ｂ，Ｉ２２Ｂ，Ｉ２３Ｂの設定値を全て越える。そのため、Ｂユニット３２ｂはデータ出力端子ＤＯ１，ＤＯ０からＬレベルの信号を出力する。

２段目のＣユニット３２ｃの入力端子ＩＮには、１段目の出力端子Ｃから＋２．５の電流が供給される。Ｃユニット３２ｃにおいて、Ａユニット３２ａと同様にミラー比が１：４であることからトランジスタＮ２０Ａ〜Ｎ２３Ｂに流れる電流は、＋２．５×４＝＋１０．０となる。また、Ｃユニット３２ｃの各定電流源３２０Ａ〜３２３Ｂの基準電流Ｉ２０Ａ〜Ｉ２３Ｂは、１段目のユニット３２と同一の設定値である。

従って、カレントミラー回路の出力（各トランジスタＮ２０Ａ〜Ｎ２３Ｂに流れる電流）が＋１０．０であることから、出力端子Ａ〜Ｄは、下記のような電流を出力する。すなわち、
Ａ＝１６−１０．０＝＋６．０
Ｂ＝１２−１０．０＝＋２．０
Ｃ＝８−１０．０＝−２．０
Ｄ＝４−１０．０＝−６．０
またこのとき、各コンパレータＣＯ１〜ＣＯ３への入力電流は下記のようになる。

ＣＯ１の入力電流＝１２−１０．０＝＋２．０
ＣＯ２の入力電流＝８−１０．０＝−２．０
ＣＯ３の入力電流＝４−１０．０＝−６．０
従って、コンパレータＣＯ１の入力電圧はＨレベルになり、出力信号はＬレベルになる。また、コンパレータＣＯ２の入力電圧はＬレベルになり、出力信号はＨレベルになる。さらに、コンパレータＣＯ３の入力電圧はＬレベルになり、出力信号はＨレベルになる。その結果、Ｃユニット３２ｃはデータ出力端子ＤＯ１からＬレベルの信号を出力し、データ出力端子ＤＯ０からＨレベルの信号を出力する。

２段目のＤユニット３２ｄの入力端子ＩＮには、１段目の出力端子Ｄから−１．５の電流が供給される。Ｄユニット３２ｄにおいて、Ａユニット３２ａと同様にミラー比が１：４であることからトランジスタＮ２０Ａ〜Ｎ２３Ｂに流れる電流は、−１．５×４＝−６．０となる。また、Ｄユニット３２ｄの各定電流源３２０Ａ〜３２３Ｂの基準電流Ｉ２０Ａ〜Ｉ２３Ｂは、１段目のユニット３２と同一の設定値である。

従って、カレントミラー回路の出力（各トランジスタＮ２０Ａ〜Ｎ２３Ｂに流れる電流）である−６．０は、基準電流Ｉ２１Ｂ，Ｉ２２Ｂ，Ｉ２３Ｂの設定値を全て下回る。そのため、Ｄユニット３２ｄはデータ出力端子ＤＯ１，ＤＯ０からＨレベルの信号を出力する。

Ａ／Ｄ変換回路３１の入力電流が５．５である場合、出力選択回路３４は、１段目の基本ユニット３２の出力信号（出力端子ＤＯ１のＬレベルの信号Ｄ３と出力端子ＤＯ０のＨレベルの信号Ｄ２）に基づいて、２段目の各ユニット３２ａ〜３２ｄの中からＣユニット３２ｃを選択する。そして、１段目の基本ユニット３２のデータ出力端子ＤＯ１，ＤＯ０と２段目のＣユニット３２ｃのデータ出力端子ＤＯ１，ＤＯ０とを組み合わせた４ビットの出力信号Ｄ３〜Ｄ０を出力する。すなわち、
Ｄ３＝Ｌ＝０
Ｄ２＝Ｈ＝１
Ｄ１＝Ｌ＝０
Ｄ０＝Ｈ＝１
となる。

このように、Ａ／Ｄ変換回路３１において、アナログ信号である入力電流Ｉｎ１が５．５であるとき、２進数のデジタルコード＝「０１０１」に変換される。
図２０には、Ａ／Ｄ変換回路３１の真理値表を示している。Ａ／Ｄ変換回路３１において、入力電流の範囲が０〜４である場合、１段目の基本ユニット３２は、Ｌレベルの出力信号Ｄ３，Ｄ２を出力する。出力選択回路３４はそのＬレベルの出力信号Ｄ３，Ｄ２を上位２ビット分の出力信号Ｄ３，Ｄ２として出力するとともに、各信号Ｄ３，Ｄ２に基づいてＤユニット３２ｄを選択し、Ｄユニット３２ｄの出力信号Ｄ１ｄ，Ｄ０ｄを下位２ビット分の出力信号Ｄ１，Ｄ０として出力する。なおここで、Ｄユニット３２ｄは、入力電流の範囲が０〜１である場合、Ｌレベルの出力信号Ｄ１ｄ，Ｄ０ｄを出力し、入力電流の範囲が１〜２である場合、Ｌレベルの出力信号Ｄ１ｄとＨレベルの出力信号Ｄ０ｄを出力する。また、Ｄユニット３２ｄは、入力電流の範囲が２〜３である場合、Ｈレベルの出力信号Ｄ１ｄとＬレベルの出力信号Ｄ０ｄを出力し、入力電流の範囲が３〜４である場合、Ｈレベルの出力信号Ｄ１ｄ，Ｄ０ｄを出力する。

入力電流の範囲が４〜８である場合、１段目の基本ユニット３２は、Ｌレベルの出力信号Ｄ３とＨレベルの出力信号Ｄ２を出力する。出力選択回路３４はそのＬレベルの出力信号Ｄ３とＨレベルの出力信号Ｄ２に基づいてＣユニット３２ｃを選択し、Ｃユニット３２ｃの出力信号Ｄ１ｃ，Ｄ０ｃを下位２ビット分の出力信号Ｄ１，Ｄ０として出力する。なおここで、Ｃユニット３２ｃは、入力電流の範囲が４〜５である場合、Ｌレベルの出力信号Ｄ１ｃ，Ｄ０ｃを出力し、入力電流の範囲が５〜６である場合、Ｌレベルの出力信号Ｄ１ｃとＨレベルの出力信号Ｄ０ｃを出力する。また、Ｃユニット３２ｃは、入力電流の範囲が６〜７である場合、Ｈレベルの出力信号Ｄ１ｃとＬレベルの出力信号Ｄ０ｃを出力し、入力電流の範囲が７〜８である場合、Ｈレベルの出力信号Ｄ１ｃ，Ｄ０ｃを出力する。

入力電流の範囲が８〜１２である場合、１段目の基本ユニット３２は、Ｈレベルの出力信号Ｄ３とＬレベルの出力信号Ｄ２を出力する。出力選択回路３４はそのＨレベルの出力信号Ｄ３とＬレベルの出力信号Ｄ２に基づいてＢユニット３２ｂを選択し、Ｂユニット３２ｂの出力信号Ｄ１ｂ，Ｄ０ｂを下位２ビット分の出力信号Ｄ１，Ｄ０として出力する。なおここで、Ｂユニット３２ｂは、入力電流の範囲が８〜９である場合、Ｌレベルの出力信号Ｄ１ｂ，Ｄ０ｂを出力し、入力電流の範囲が９〜１０である場合、Ｌレベルの出力信号Ｄ１ｂとＨレベルの出力信号Ｄ０ｂを出力する。また、Ｂユニット３２ｂは、入力電流の範囲が１０〜１１である場合、Ｈレベルの出力信号Ｄ１ｂとＬレベルの出力信号Ｄ０ｂを出力し、入力電流の範囲が１１〜１２である場合、Ｈレベルの出力信号Ｄ１ｂ，Ｄ０ｂを出力する。

入力電流の範囲が１２〜１６である場合、１段目の基本ユニット３２は、Ｈレベルの出力信号Ｄ３，Ｄ２を出力する。出力選択回路３４はそのＨレベルの出力信号Ｄ３，Ｄ２に基づいてＡユニット３２ａを選択し、Ａユニット３２ａの出力信号Ｄ１ａ，Ｄ０ａを下位２ビット分の出力信号Ｄ１，Ｄ０として出力する。なおここで、Ａユニット３２ａは、入力電流の範囲が１２〜１３である場合、Ｌレベルの出力信号Ｄ１ａ，Ｄ０ａを出力し、入力電流の範囲が１３〜１４である場合、Ｌレベルの出力信号Ｄ１ａとＨレベルの出力信号Ｄ０ａを出力する。また、Ａユニット３２ａは、入力電流の範囲が１４〜１５である場合、Ｈレベルの出力信号Ｄ１ａとＬレベルの出力信号Ｄ０ａを出力し、入力電流の範囲が１５〜１６である場合、Ｈレベルの出力信号Ｄ１ａ，Ｄ０ａを出力する。

次に、本発明の第２実施形態のＡ／Ｄ変換回路３１の特徴を以下に記載する。
Ａ／Ｄ変換回路３１は、同一構成の単位回路である基本ユニット３２，３２ａ〜３２ｄをツリー状に接続して構成されているため、その回路構成を簡素化することができる。また、各基準電流Ｉ２０Ａ〜Ｉ２３Ｂの設定値を各基本ユニット３２，３２ａ〜３２ｄにて同一とすることができるので、各基本ユニット間における相対精度誤差を抑えることができ、Ａ／Ｄ変換の精度を向上することができる。さらに、回路構成を簡素化できることから、Ａ／Ｄ変換回路３１の製造コストを低減することができる。

そして、このＡ／Ｄ変換回路３１を用いることにより、低コストのＬＳＩ１１を実現することができる。また、ＬＳＩ１１の処理を的確に行うことも可能となる。
以下、本発明をＡ／Ｄ変換回路に具体化した第３実施形態を説明する。

第３実施形態のＡ／Ｄ変換回路は、Ａ／Ｄ変換を行う基本的な回路構成は上記第２実施形態のＡ／Ｄ変換回路３１と同じであるが、Ａ／Ｄ変換の誤り訂正を行う機能が付加されている。

図２１に示すように、第３実施形態のＡ／Ｄ変換回路４１も４ビットのＡ／Ｄ変換回路であり、複数の基本ユニット４２，４２ａ〜４２ｄが２段のツリー状に接続されている。各基本ユニット４２，４２ａ〜４２ｄには、入力端子ＩＮとデータ出力端子ＤＯ０，ＤＯ１と出力端子Ａ〜Ｄとに加え、誤り訂正用信号ＤＷ０〜ＤＷ４を出力するための出力端子Ｗ０〜Ｗ４が設けられている。Ａ／Ｄ変換回路４１において、１段目の基本ユニット４２と２段目の基本ユニット４２ａ〜４２ｄとの接続関係は、図１４に示すＡ／Ｄ変換回路３１と同じである。また、１段目の基本ユニット４２のデータ出力端子ＤＯ０，ＤＯ１、出力端子Ｗ０〜Ｗ４、及び２段目の各ユニット４２ａ〜４２ｄのデータ出力端子ＤＯ０，ＤＯ１は出力選択訂正回路４４に接続されている。出力選択訂正回路４４には４つのデータ出力端子ＤＯ０〜ＤＯ３が設けられており、各出力端子から４ビットの信号（デジタルコード）Ｄ０〜Ｄ３が出力される。

図２２にはＡ／Ｄ変換回路４１に用いられる基本ユニット４２の回路構成を示し、図２３にはその基本ユニット４２の真理値表を示している。この基本ユニット４２において、コンパレータＣＯ２０〜ＣＯ２４以外の回路動作は図１６の基本ユニット３２の回路動作と同じである。そのため、以下にはコンパレータＣＯ２０〜ＣＯ２４に関わる部分を中心に説明する。

図２２に示すように、基本ユニット４２は、上記第２実施形態と相違して、カレントミラー回路を構成するトランジスタＮ２０Ｂ，Ｎ２４Ｂと、誤り訂正用信号ＤＷ０〜ＤＷ４を出力するコンパレータＣＯ２０〜ＣＯ２４と、基準電流Ｉ２０Ｂ，Ｉ２４Ｂを流す定電流源３２０Ｂ，３２４Ｂとが追加されている。

具体的には、定電流源３２０ＢとトランジスタＮ２０Ｂとの直列回路、及び定電流源３２４ＢとトランジスタＮ２４Ｂとの直列回路が高電位電源ＶＤと低電位電源ＶＳとの間に設けられている。また、各トランジスタＮ２０Ｂ，Ｎ２４Ｂのゲートは、トランジスタＮ１０のゲートに接続されており、トランジスタＮ１０を流れる入力電流が１：１のミラー比によって各トランジスタＮ２０Ｂ，Ｎ２４Ｂに伝達される。

定電流源３２０ＢとトランジスタＮ２０Ｂとの接続点はコンパレータＣＯ２０の入力端子に接続され、定電流源３２１ＢとトランジスタＮ２１Ｂとの接続点はコンパレータＣＯ２１の入力端子に接続されている。また、定電流源３２２ＢとトランジスタＮ２２Ｂとの接続点はコンパレータＣＯ２２の入力端子に接続され、定電流源３２３ＢとトランジスタＮ２３Ｂとの接続点はコンパレータＣＯ２３の入力端子に接続されている。さらに、定電流源３２４ＢとトランジスタＮ２４Ｂとの接続点はコンパレータＣＯ２４の入力端子に接続されている。

図２４は、コンパレータＣＯ２０〜ＣＯ２４の具体的構成を示す回路図である。各コンパレータＣＯ２０〜ＣＯ２４は、抵抗素子Ｒ４０、スイッチＳＷ４１，ＳＷ４２、及びインバータ回路４６ａ〜４６ｃにより構成されている。

コンパレータＣＯ２０〜ＣＯ２４の入力端子Ｉｗは、抵抗素子Ｒ４０を介して高電位電源ＶＤに接続されるとともに、スイッチＳＷ４１を介してインバータ回路４６ａに接続されている。このインバータ回路４６ａとインバータ回路４６ｂとが直列に接続され、そのインバータ回路４６ｂの出力端子とインバータ回路４６ａの入力端子とがスイッチＳＷ４２を介して接続されている。そして、インバータ回路４６ａの出力信号がインバータ回路４６ｃで反転され、コンパレータＣＯ２０〜ＣＯ２４の判定信号（出力信号）として出力される。

このように構成したコンパレータＣＯ２０〜ＣＯ２４は、判定速度よりも判定精度に重点をおいた特性となる。コンパレータＣＯ２０〜ＣＯ２４では、入力端子Ｉｗから電流が引かれた場合（基準電流Ｉ２０Ｂ〜Ｉ２４ＢよりもトランジスタＮ２０Ｂ〜Ｎ２４Ｂに流れる電流が大きい場合）、スイッチＳＷ４１を介してインバータ回路４６ａに入力される入力電圧が該インバータ回路４６ａのスレッショルド電圧よりも低くなる。そのため、インバータ回路４６ｃからＬレベルの信号が出力される。逆に、入力端子Ｉｗから電流が引かれない場合（基準電流Ｉ２０Ｂ〜Ｉ２４ＢよりもトランジスタＮ２０Ｂ〜Ｎ２４Ｂに流れる電流が小さい場合）、スイッチＳＷ４１を介してインバータ回路４６ａに入力される入力電圧が該インバータ回路４６ａのスレッショルド電圧よりも高くなる。そのため、インバータ回路４６ｃからＨレベルの信号が出力される。

コンパレータＣＯ２０〜ＣＯ２４は、比較的にシンプルな構成であり、図１７に示す差動型のコンパレータＣＯ１〜ＣＯ３よりも遅い動作速度となるが、入力電流の有無に対する判定精度は、差動型のコンパレータＣＯ１〜ＣＯ３と比較して高くなる。

次に、第３実施形態のＡ／Ｄ変換回路４１の動作を説明する。なおここでは、コンパレータＣＯ２が誤った判定信号を出力する場合を一例として説明する。
差動型のコンパレータＣＯ２では、それを構成するトランジスタＮ１１，Ｎ１２の相対精度等が原因で入力端子間のオフセット電圧が生じる。そして、そのオフセット電圧が電流値に換算して±０．１となる場合、コンパレータＣＯ２は、トランジスタＮ２２Ｂの出力電流が７．９〜８．１の範囲である時に誤った判定をする可能性がある。

すなわち、トランジスタＮ２２Ｂの出力電流が７．９を出力しているのにコンパレータＣＯ２が８．１であると誤判定する場合、出力端子Ｃは＋０．１の出力電流を正確に出力するにもかかわらず、コンパレータＣＯ２がＬレベルではなく、Ｈレベルの信号を出力してしまう。その結果、エンコーダ３５は各出力端子ＤＯ１，ＤＯ０から誤ったコードを出力することになる。

このとき、コンパレータＣＯ２２には、定電流源３２２Ｂの基準電流Ｉ２２ＢとトランジスタＮ２２Ｂの出力電流との差電流が入力される。そして、各電流が８．０と７．９とであることから、コンパレータＣＯ２２の入力端子から電流は引かれない。そのため、コンパレータＣＯ２２は正しいＨレベルの判定信号を誤り訂正用信号ＤＷ２として出力端子Ｗ２から出力する。

上述したように、コンパレータＣＯ２は、コンパレータＣＯ２２よりも先に判定信号（出力信号）を確定することができるが、判定精度が低い。一方、コンパレータＣＯ２２は、その出力の確定時刻がコンパレータＣＯ２よりも遅くなるが、その判定精度が高い。

従って、第３実施形態のように、複数の基本ユニット４２，４２ａ〜４２ｄを多段（２段）に接続して構成したＡ／Ｄ変換回路４１では、先ず、１段目の基本ユニット４２と２段目の基本ユニット４２ａ〜４２ｄとは、動作速度の速いコンパレータＣＯ１〜ＣＯ３の判定動作によって順次出力を確定する。そして、最終的な出力を確定する時に１段目のコンパレータＣＯ２０〜ＣＯ２４から出力される誤り訂正用信号ＤＷ０〜ＤＷ４を用いて訂正処理を行う。その訂正処理により精度の高いＡ／Ｄ変換を実現することが可能となる。

図２５には、Ａ／Ｄ変換回路４１の真理値表を示している。
アナログ信号である入力電流Ｉｎ１が７．９である場合に、１段目の基本ユニット４２のコンパレータＣＯ２が８．１と誤判定したとき、１段目のデジタル出力として、Ｄ３＝Ｈ、Ｄ２＝Ｌの信号レベルが出力される。そして、２段目の基本ユニット４２ｂには正常な電流が伝わるため、２段目のデジタル出力として、Ｄ１＝Ｈ、Ｄ０＝Ｈの信号レベルが出力される。

従って、４ビットのデジタル出力は、１０１１（２進）＝１１（１０進）となり、正しいコード（０１１１＝７）ではない誤ったデジタルコードが出力されてしまう。このとき、１段目の基本ユニット４２の出力端子Ｗ２から出力される誤り訂正用信号ＤＷ２は、正常レベルのＨレベルとなっている。信号Ｄ３，Ｄ２のレベルから逆算すると、信号ＤＷ２はＬレベルとなっていなければならない。出力選択訂正回路４４は、それら信号レベルに基づいて、１段目の基本ユニット４２で誤判定があることを判定することができ、１段目のデジタル出力の１コード分、すなわち１０進数では４の値を信号Ｄ３〜Ｄ０のデジタルコードから減算するといった訂正処理を行う。その訂正処理で、各信号Ｄ３〜Ｄ０を、
Ｄ３＝Ｈ → Ｌ
Ｄ２＝Ｌ → Ｈ
Ｄ１＝Ｈ → Ｈ
Ｄ０＝Ｈ → Ｈ
の信号レベルとすることで、入力電流Ｉｎ１（＝７．９）に応じた正しいＡ／Ｄ変換結果が得られる。

次に、本発明の第３実施形態のＡ／Ｄ変換回路４１の特徴を以下に記載する。
Ａ／Ｄ変換回路４１では、１段目の基本ユニット４２の出力信号Ｄ３，Ｄ２と誤り訂正用信号ＤＷ０〜ＤＷ４とに基づいて、該ユニット４２における誤判定の有無を判定することができる。そして、誤判定があった場合、誤り訂正用信号ＤＷ３，ＤＷ２，ＤＷ１を参照し逆算することによって、出力信号Ｄ３，Ｄ２の信号レベルを訂正することができる。従って、Ａ／Ｄ変換回路４１を用いることにより、高精度なＡ／Ｄ変換を実現することができる。

以下、本発明をＡ／Ｄ変換回路に具体化した第４実施形態を説明する。
図２６に示すように、第４実施形態のＡ／Ｄ変換回路５１は、パイプライン接続構成の８ビットＡ／Ｄ変換回路であり、基本ユニット５２ａ〜５２ｄが直列に４段、サンプルホールド回路（Ｓ／Ｈ回路）５３ａ〜５３ｄ及びスイッチＳＷ５３ａ〜ＳＷ５３ｄを介して接続されている。なお、第４実施形態において、１段目〜４段目の各基本ユニット５２ａ〜５２ｄにおける回路構成及びその動作は、上記第３実施形態の基本ユニット４２と同じであるので、その詳細な説明を省略する。以下には、第３実施形態との相違点を中心に説明する。

Ａ／Ｄ変換回路５１において、１段目の基本ユニット５２ａの出力端子Ａ〜ＤはそれぞれＳ／Ｈ回路５３ａ〜５３ｄとスイッチＳＷ５３ａ〜ＳＷ５３ｄとの直列回路を介して２段目の基本ユニット５２ｂの入力端子ＩＮに接続されている。１段目の基本ユニット５２ａのデータ出力端子ＤＯ１，ＤＯ０には第１選択回路５４ａが接続され、該選択回路５４ａはそのデータ出力端子ＤＯ１，ＤＯ０の出力信号に基づいて、各スイッチＳＷ５３ａ〜ＳＷ５３ｄのいずれか１つを選択的にオンする。これにより、１段目の基本ユニット５２ａにおいて、入力電流Ｉｎ１の範囲に応じた適切な出力端子が各出力端子Ａ〜Ｄの中から選択され、その出力端子に流れる電流が２段目の基本ユニット５２ｂに供給される。

また、２段目の基本ユニット５２ｂの出力端子Ａ〜ＤはそれぞれＳ／Ｈ回路５３ａ〜５３ｄとスイッチＳＷ５３ａ〜ＳＷ５３ｄとの直列回路を介して３段目の基本ユニット５２ｃの入力端子ＩＮに接続されている。２段目の基本ユニット５２ｂのデータ出力端子ＤＯ１，ＤＯ０には第２選択回路５４ｂが接続され、該選択回路５４ｂはそのデータ出力端子ＤＯ１，ＤＯ０の出力信号に基づいて、各スイッチＳＷ５３ａ〜ＳＷ５３ｄのいずれか１つを選択的にオンする。これにより、２段目の基本ユニット５２ｂにおいて、入力電流の範囲に応じた適切な出力端子が各出力端子Ａ〜Ｄの中から選択され、その出力端子に流れる電流が３段目の基本ユニット５２ｃに供給される。

さらに、３段目の基本ユニット５２ｃの出力端子Ａ〜ＤはそれぞれＳ／Ｈ回路５３ａ〜５３ｄとスイッチＳＷ５３ａ〜ＳＷ５３ｄとの直列回路を介して４段目の基本ユニット５２ｄの入力端子ＩＮに接続されている。３段目の基本ユニット５２ｃのデータ出力端子ＤＯ１，ＤＯ０には第３選択回路５４ｃが接続され、該選択回路５４ｃはそのデータ出力端子ＤＯ１，ＤＯ０の出力信号に基づいて、各スイッチＳＷ５３ａ〜ＳＷ５３ｄのいずれか１つを選択的にオンする。これにより、３段目の基本ユニット５２ｃにおいて、入力電流の範囲に応じた適切な出力端子が各出力端子Ａ〜Ｄの中から選択され、その出力端子に流れる電流が４段目の基本ユニット５２ｄに供給される。

各基本ユニット５２ａ〜５２ｄにおける誤り訂正用出力端子Ｗ４〜Ｗ０及びデータ出力端子ＤＯ１，ＤＯ０は制御回路５５に接続されている。制御回路５５は、外部クロックＣＬＫに同期した所定のタイミングで各基本ユニット５２ａ〜５２ｄの出力信号をラッチし、それら信号に基づいて８ビットの出力信号（デジタルコード）Ｄ７〜Ｄ０を出力する。またこのとき、制御回路５５は、各Ｓ／Ｈ回路５３ａ〜５３ｄに制御信号ＳＩを出力し、該Ｓ／Ｈ回路５３ａ〜５３ｄのサンプリング（取り込み動作）とホールド（保持動作）とを制御する。

図２７には、Ｓ／Ｈ回路５３（５３ａ〜５３ｄ）の具体的な回路構成を示し、図２８にはその動作説明図を示す。
図２７に示すように、Ｓ／Ｈ回路５３は、スイッチＳＷ５１とＮチャネルＭＯＳトランジスタＮ５１，Ｎ５２と容量Ｃ５１とにより構成されている。スイッチＳＷ５１は、ダイオード接続されたトランジスタＮ５１と直列に接続されており、前記制御回路５５からの制御信号ＳＩによりオン・オフされる。また、トランジスタＮ５１のゲートはトランジスタＮ５２のゲートに接続されるとともに、トランジスタＮ５１のソースはトランジスタＮ５２のソースに接続されている。そして、トランジスタＮ５１，Ｎ５２のゲートとソースとの間に容量Ｃ５１が設けられている。

図２８に示すように、Ｓ／Ｈ回路５３において、スイッチＳＷ５１がオンされて入力電流がトランジスタＮ５１に供給されると、トランジスタＮ５２は、その入力電流に応じた出力電流を流す。このとき、容量Ｃ５１はトランジスタＮ５１のゲート電圧によって充電される。その後、スイッチＳＷ５１がオフされた場合、容量Ｃ１１に充電（サンプリング）された充電電圧によってトランジスタＮ５２が駆動され、Ｓ／Ｈ回路５３の出力電流は、スイッチＳＷ５１がオフされる以前の電流値に保持される。

次に、第４実施形態のＡ／Ｄ変換回路５１の動作について図２９を用いて説明する。なお、同図に記載されている「不」、「比」、「確」、「切」、「Ｓ」、「Ｈ」、「訂」は、それぞれ次に示す状態又は動作を表している。

不：不確定状態
比：コンパレータの比較動作
確：確定状態
切：スイッチ切り替え動作
Ｓ：サンプリング（取り込み動作）
Ｈ：ホールド（保持動作）
訂：デジタルコードの訂正動作
図２９に示すように、この動作例では、時刻ｔ０〜ｔ２の期間においてアナログ入力である入力電流Ｉｎ１が一定値に保持され、時刻ｔ２で変動されている。

時刻ｔ１〜ｔ２の期間において、１段目の基本ユニット５２ａは、入力電流Ｉｎ１に基づいてコンパレータＣＯ１〜ＣＯ３の比較動作による判定を確定し、時刻ｔ２〜ｔ３の期間で判定に応じたデジタル出力を確定しデータ出力端子ＤＯ１，ＤＯ０から出力する。また、時刻ｔ２において、第１選択回路５４ａは、その出力端子ＤＯ１，ＤＯ２のレベルに基づいて出力端子Ａ〜Ｄの選択・切り替え動作を開始し、外部クロックＣＬＫに依存しない所定タイミングでスイッチＳＷ５３（ＳＷ５３ａ〜ＳＷ５３ｄ）の切り替えを完了するとともに、その状態を時刻ｔ４まで確定・保持する。Ｓ／Ｈ回路５３は、その出力端子Ａ〜Ｄの選択・切り替え動作中に入力電流のサンプリングを行い、切り替えの確定・保持の期間では、サンプリングした入力電流をホールドして該入力電流に応じた電流を出力する。そして、その切り替えの確定・保持の期間（ホールド期間）では、第１選択回路５４ａが選択したスイッチＳＷ５３を介してＳ／Ｈ回路５３の出力電流が２段目の基本ユニット５２ｂに供給される。

時刻ｔ３〜ｔ４の期間において、２段目の基本ユニット５２ｂは、１段目の基本ユニット５２ａから供給される入力電流に基づいてコンパレータＣＯ１〜ＣＯ３の比較動作による判定を確定し、時刻ｔ４〜ｔ５の期間で判定に応じたデジタル出力を確定しデータ出力端子ＤＯ１，ＤＯ０から出力する。また、時刻ｔ４において、第２選択回路５４ｂは、その出力端子ＤＯ１，ＤＯ２のレベルに基づいて出力端子Ａ〜Ｄの選択・切り替え動作を開始し、外部クロックＣＬＫに依存しない所定タイミングでスイッチＳＷ５３の切り替えを完了するとともに、その状態を時刻ｔ６まで確定・保持する。Ｓ／Ｈ回路５３は、その出力端子Ａ〜Ｄの選択・切り替え動作中に入力電流のサンプリングを行い、切り替えの確定・保持の期間では、サンプリングした入力電流をホールドし該入力電流に応じた電流を出力する。そして、その切り替えの確定・保持の期間（ホールド期間）では、第２選択回路５４ｂが選択したスイッチＳＷ５３を介してＳ／Ｈ回路５３の出力電流が３段目の基本ユニット５２ｃに供給される。

時刻ｔ５〜ｔ６の期間において、３段目の基本ユニット５２ｃは、２段目の基本ユニット５２ｂから供給される入力電流に基づいてコンパレータＣＯ１〜ＣＯ３の比較動作による判定を確定し、時刻ｔ６〜ｔ７の期間で判定に応じたデジタル出力を確定しデータ出力端子ＤＯ１，ＤＯ０から出力する。また、時刻ｔ６において、第３選択回路５４ｃは、その出力端子ＤＯ１，ＤＯ２のレベルに基づいて出力端子Ａ〜Ｄの選択・切り替え動作を開始し、外部クロックＣＬＫに依存しない所定タイミングでスイッチＳＷ５３の切り替えを完了するとともに、その状態を時刻ｔ８まで確定・保持する。Ｓ／Ｈ回路５３は、その出力端子Ａ〜Ｄの選択・切り替え動作中に入力電流のサンプリングを行い、切り替えの確定・保持の期間では、サンプリングした入力電流をホールドし該入力電流に応じた出力電流を出力する。そして、その切り替えの確定・保持の期間（ホールド期間）では、第３選択回路５４ｃが選択したスイッチＳＷ５３を介してＳ／Ｈ回路５３の出力電流が４段目の基本ユニット５２ｄに供給される。

時刻ｔ７〜ｔ８の期間において、４段目の基本ユニット５２ｄは、３段目の基本ユニット５２ｃから供給される入力電流に基づいてコンパレータＣＯ１〜ＣＯ３の比較動作による判定を確定し、時刻ｔ８〜ｔ９の期間で判定に応じたデジタル出力を確定してデータ出力端子ＤＯ１，ＤＯ０から出力する。

１段目から３段目までの基本ユニット５２ａ〜５２ｃにおいて各誤り訂正用出力端子Ｗ０〜Ｗ４の出力を確定状態とする期間は、該各基本ユニット５２ａ〜５２ｃの出力に繋がるＳ／Ｈ回路５３のホールド期間と同一期間である。そのため、コンパレータＣＯ１〜ＣＯ３に比べて、コンパレータＣＯ２０〜ＣＯ２４における判定に要する時間を長く確保することが可能となっている。

また、各誤り訂正用出力の確定期間では、各誤り訂正用出力端子Ｗ０〜Ｗ４からの出力信号ＤＷ０〜ＤＷ４が制御回路５５に取り込まれる。また、各基本ユニット５２ａ〜５２ｄにおけるデジタル出力の確定期間においても、各データ出力端子ＤＯ１，ＤＯ１からの出力信号が制御回路５５に取り込まれる。

制御回路５５は、４段目のデジタル出力の確定期間である時刻ｔ８〜ｔ９の期間において、誤り訂正処理を行った後、時刻ｔ９〜時刻１０の期間において、Ａ／Ｄ変換結果としての８ビットのデジタル出力（出力信号Ｄ７〜Ｄ０）を確定して各出力端子から出力する。

次に、本発明の第４実施形態のＡ／Ｄ変換回路５１の特徴を以下に記載する。
Ａ／Ｄ変換回路５１は、同一構成の基本ユニッ５２ａ〜５２ｄを直列に４段接続して構成されているため、その回路構成の簡素化を実現できる。また、各基本ユニット５２ａ〜５２ｄにおける相対精度誤差を抑えることができ、Ａ／Ｄ変換の精度を向上することができる。さらに、回路構成を簡素化できることから、Ａ／Ｄ変換回路５１の製造コストを低減することができる。

また、Ａ／Ｄ変換回路５１では、最終段の基本ユニット５２ｄがデジタル出力をする前に、前段の基本ユニット５２ａ〜５２ｃの誤り訂正用信号（コンパレータＣＯ２０〜ＣＯ２４の出力信号）ＤＷ０〜ＤＷ４がエラー訂正回路としての制御回路５５に取り込まれる。そして、その制御回路５５において、各誤り訂正用信号ＤＷ０〜ＤＷ４に基づいて前段の基本ユニット５２ａ〜５２ｃのＡ／Ｄ変換結果（各データ出力端子ＤＯ１，ＤＯ０の出力信号）を訂正する訂正処理が行われる。この訂正処理を行うことより、高精度なＡ／Ｄ変換を実現することができる。

上記第２実施形態のＡ／Ｄ変換回路３１（図１４参照）は、１段目の基本ユニット３２から２段目の基本ユニット３２ａ〜３２ｄに供給される入力電流が「０」もしくは非常に小さな電流値となってしまうため、ノイズ源の近くに設けられると、Ａ／Ｄ変換の精度を高精度に保つことが困難となる。

図３０には、そのＡ／Ｄ変換回路３１の動作説明図を示している。上述したように、入力電流Ｉｎ１の範囲が０〜４である場合、１段目の基本ユニット３２から出力されるＬレベルの信号Ｄ３，Ｄ２に基づいて、２段目の基本ユニット３２ａ〜３２ｄの中からＤユニット３２ｄが選択される。この場合、基準電流Ｉ２３（＝４）から入力電流Ｉｎ１を減算した電流が出力端子Ｄを介してＤユニット３２ｄに供給される。従って、２段目のＤユニット３２ｄへの入力電流の範囲は４〜０となる。

入力電流Ｉｎ１の範囲が４〜８である場合、Ｃユニット３２ｃが選択され基準電流Ｉ２２（＝８）から入力電流Ｉｎ１を減算した電流がＣユニット３２ｃに供給されるため、２段目のＣユニット３２ｃへの入力電流の範囲は４〜０となる。また、入力電流Ｉｎ１の範囲が８〜１２である場合、Ｂユニット３２ｂが選択され基準電流Ｉ２１（＝１２）から入力電流Ｉｎ１を減算した電流がＢユニット３２ｂに供給されるため、２段目のＢユニット３２ｂへの入力電流の範囲は４〜０となる。さらに、入力電流Ｉｎ１の範囲が１２〜１６である場合、Ａユニット３２ａが選択され基準電流Ｉ２０（＝１６）から入力電流を減算した電流がＡユニット３２ａに供給されるため、２段目のＡユニット３２ａへの入力電流の範囲は４〜０となる。

このように、２段目の各ユニット３２ａ〜３２ｄの入力電流が「０」もしくは非常に小さい値となる場合がある。この場合、２段目の各ユニット３２ａ〜３２ｄで入力電流を受ける回路（トランジスタＮ１０，Ｎ２０〜Ｎ２３からなるカレントミラー回路）等の動作速度が非常に遅くなる等、正常な変換動作をすることが困難になる。またこの場合、１段目から２段目への入力電流が非常に小さくなると、電流信号が周辺回路のノイズ等によって埋没し、正確な信号伝達が困難となってしまう。

そこで、以下に説明する第５実施形態のＡ／Ｄ変換回路では、２段目の基本ユニットの入力電流が「０」もしくは非常に小さな電流値となることを回避するための回路構成が採用されている。

図３１には、第５実施形態のＡ／Ｄ変換回路６１を示している。
第５実施形態のＡ／Ｄ変換回路６１は、上記第２実施形態と同様に、４ビットのＡ／Ｄ変換回路であり、複数の基本ユニット６２，６２ａ〜６２ｄが２段のツリー状に接続されている。

各基本ユニット６２，６２ａ〜６２ｄには、１つの入力端子ＩＮと２つのデータ出力端子ＤＯ０，ＤＯ１と電流出力用の５つの出力端子Ａ〜Ｅとに加え、入力電流の識別信号ＤＩＳを出力する出力端子ＣＯＮＯＵＴが設けられている。また、２段目の基本ユニット６２ａ〜６２ｄには、１段目の基本ユニット６２からの識別信号ＤＩＳを入力する入力端子ＣＯＮＩＮが設けられている。

１段目の基本ユニット６２の出力端子Ａ，ＢはスイッチＳＷＡ１０を介して２段目のＡユニット６２ａの入力端子ＩＮに接続され、出力端子Ｂ，ＣがスイッチＳＷＢ１０を介して２段目のＢユニット６２ｂの入力端子ＩＮに接続されている。また、１段目の基本ユニット６２の出力端子Ｃ，ＤはスイッチＳＷＣ１０を介して２段目のＣユニット６２ｃの入力端子ＩＮに接続され、出力端子Ｄ，ＥがスイッチＳＷＤ１０を介して２段目のＢユニット６２ｂの入力端子ＩＮに接続されている。

１段目の基本ユニット６２のデータ出力端子ＤＯ０，ＤＯ１と２段目の各ユニット６２ａ〜６２ｄのデータ出力端子ＤＯ０，ＤＯ１は出力選択回路６４に接続されている。出力選択回路６４には４つのデータ出力端子ＤＯ０〜ＤＯ３が設けられており、各出力端子ＤＯ０〜ＤＯ３から４ビットの信号（デジタルコード）Ｄ０〜Ｄ３が出力される。

図３２は、第５実施形態の原理説明図である。なお、図３２において、上記第２実施形態と同等であるものについては図面に同一の符号を付している。
入力端子ＩＮには２つの電流バッファ６５ａ，６５ｂが接続されており、一方の電流バッファ６５ａはトランジスタＮ１０に直列に接続され、他方の電流バッファ６５ｂはトランジスタＮ１１に直列に接続されている。各電流バッファ６５ａ〜６５ｂには、入力端子ＩＮからアナログ信号の入力電流Ｉｎ１が入力される。各電流バッファ６５ａ，６５ｂは、入力電流Ｉｎ１と等しい電流Ｉｎａ，ＩｎｂをトランジスタＮ１０，Ｎ１１に供給する。

また、基本ユニット６２の下段の回路部では、トランジスタＮ１０と各トランジスタＮ１９〜Ｎ２３とによりカレントミラー回路が構成されており、トランジスタＮ１０に流れる電流Ｉｎａ（＝Ｉｎ１）が各トランジスタＮ１９〜Ｎ２３を含むそれぞれの電流経路に伝達される。また、基本ユニット６２の上段の回路部では、トランジスタＮ１１と各トランジスタＮ２５〜Ｎ２８とによりカレントミラー回路が構成されており、トランジスタＮ１１に流れる電流Ｉｎｂ（＝Ｉｎ１）が各トランジスタＮ２５〜Ｎ２８を含むそれぞれの電流経路に伝達される。

カレントミラー回路の出力となる各トランジスタＮ１９〜Ｎ２３，Ｎ２５〜Ｎ２８のドレインは各定電流源３１９〜３２３，３２５〜３２８に接続されている。各定電流源３１９〜３２３，３２５〜３２８はそれぞれ異なる基準電流Ｉ１９〜Ｉ２３，Ｉ２５〜Ｉ２８を流す。

具体的に、入力電流Ｉｎ１の範囲が０〜１６である場合、各電流源の基準電流Ｉ１９〜Ｉ２３，Ｉ２５〜Ｉ２８を次のように設定する。すなわち、Ｉ１９＝２０、Ｉ２０＝１６、Ｉ２１＝１２、Ｉ２２＝８、Ｉ２３＝４、Ｉ２５＝１４、Ｉ２６＝１０、Ｉ２７＝６、Ｉ２８＝２として設定している。

定電流源３１９〜３２３とトランジスタＮ１９〜Ｎ２３との接続点は、それぞれ出力端子Ａ〜Ｅに接続されており、各トランジスタＮ１９〜Ｎ２３に伝達された電流が基準電流Ｉ１９〜Ｉ２３から減算され、減算結果に応じた電流が各出力端子Ａ〜Ｅから出力される。

また、定電流源３２０〜３２３とトランジスタＮ２０〜Ｎ２３との接続点は、コンパレータＣＯ０〜ＣＯ３の入力端子に接続され、定電流源３２５〜３２８とトランジスタＮ２５〜Ｎ２８との接続点は、コンパレータＣＯ４〜ＣＯ７の入力端子に接続されている。各コンパレータＣＯ０〜ＣＯ７は、図１７に示す差動型のコンパレータである。

コンパレータＣＯ１〜ＣＯ３の出力端子がエンコーダ３５に接続されており、エンコーダ３５は、コンパレータＣＯ１〜ＣＯ３の判定信号（出力信号）に基づいて上位２ビットの信号Ｄ３，Ｄ２を出力する。

各コンパレータＣＯ０〜ＣＯ７の出力端子は排他的論理和（ＥＸＯＲ）回路６７に接続されており、ＥＸＯＲ回路６７は、各コンパレータＣＯ０〜ＣＯ７の判定信号（出力信号）に基づいて、出力端子ＣＯＮＯＵＴから識別信号ＤＩＳを出力する。そして、その出力端子ＣＯＮＯＵＴの識別信号ＤＩＳに基づいて、各出力端子Ａ〜Ｅに接続されるスイッチＳＷＡ〜ＳＷＥが制御され、オンしたスイッチを介して２段目の基本ユニット６２ａ〜６２ｄに出力電流ＩＯＵＴが供給される。

図３３は、図３２の回路動作を示す説明図である。図３３には、入力電流Ｉｎ１の範囲に応じた各コンパレータＣＯ０〜ＣＯ７の出力と、各出力端子Ａ〜Ｅから出力される電流と、出力端子ＣＯＮＯＵＴの信号レベルと、オンされるスイッチと、１段目から２段目に供給される出力電流ＩＯＵＴとを示している。

入力電流Ｉｎ１が０〜２である場合、下段のコンパレータＣＯ０〜ＣＯ３の各出力はそれぞれ「ＬＬＬＬ」のレベルとなり、上段のコンパレータＣＯ４〜ＣＯ７の各出力レベルの「ＬＬＬＬ」と一致するため、ＥＸＯＲ回路６７の出力端子ＣＯＮＯＵＴ（識別信号ＤＩＳ）はＬレベルになる。またこの場合、スイッチＳＷＥがオンされて出力端子Ｅを介して２段目の基本ユニットに出力電流ＩＯＵＴが供給されるため、その電流ＩＯＵＴの範囲は４〜２となる。

入力電流Ｉｎ１が２〜４である場合、下段のコンパレータＣＯ０〜ＣＯ３の各出力はそれぞれ「ＬＬＬＬ」のレベルとなり、上段のコンパレータＣＯ４〜ＣＯ７の各出力レベルの「ＬＬＬＨ」と異なるため、ＥＸＯＲ回路６７の出力端子ＣＯＮＯＵＴ（識別信号ＤＩＳ）はＨレベルとなる。ここで、入力電流Ｉｎ１が０〜２である場合と同様にスイッチＳＷＥをオンすると、２段目の基本ユニットに供給される出力電流ＩＯＵＴの範囲が０〜２となってしまう。そのため、入力電流Ｉｎ１が２〜４の範囲であることを出力端子ＣＯＮＯＵＴの出力レベル（識別信号ＤＩＳ＝Ｈレベル）で判定し、出力端子Ｅではなく、出力端子Ｄに繋がるスイッチＳＷＤをオンする。これにより、出力端子Ｅの出力電流よりも４だけ大きい出力端子Ｄの出力電流が２段目の基本ユニットに供給される。つまり、２段目の基本ユニットには、６〜４の出力電流ＩＯＵＴが供給されることとなる。

同様に、入力電流Ｉｎ１が６〜８である場合、１０〜１２である場合、及び１４〜１６である場合においても、下段のコンパレータＣＯ０〜ＣＯ３の出力と上段のコンパレータＣＯ４〜ＣＯ７の出力とが異なるため、ＥＸＯＲ回路６７の出力端子ＣＯＮＯＵＴ（識別信号ＤＩＳ）はＨレベルになる。そして、この出力端子ＣＯＮＯＵＴの出力レベルに基づいて、２段目の基本ユニットへの出力電流ＩＯＵＴの範囲が０〜２ではなく６〜４となるように各スイッチがオンされる。このようにして、１段目から２段目に供給される出力電流ＩＯＵＴが、「０」もしくは非常に小さな電流とならないようにしている。

図３４は、第５実施形態における１段目の基本ユニット６２の具体的構成を示す回路図である。
基本ユニット６２の下段の回路部には、高電位電源ＶＤと低電位電源ＶＳとの間に、定電流源３１９Ａ〜３２３ＢとトランジスタＮ１９Ａ〜Ｎ２３Ｂとの直列回路が９系統設けられている。トランジスタＮ１０のゲートと各トランジスタＮ１９Ａ〜Ｎ２３Ｂのゲートは、互いに接続されるとともにトランジスタＮ１０のドレインに接続されている。トランジスタＮ１０と各トランジスタＮ１９Ａ〜Ｎ２３Ｂとにより第１の電流伝達回路としてのカレントミラー回路が構成されている。このカレントミラー回路によって、電流バッファ６５ａを介してトランジスタＮ１０に供給される入力電流Ｉｎａは、そのミラー比（１：１）に応じて各トランジスタＮ１９Ａ，Ｎ２０Ａ，Ｎ２０Ｂ，Ｎ２１Ａ，Ｎ２１Ｂ，Ｎ２２Ａ，Ｎ２２Ｂ，Ｎ２３Ａ，Ｎ２３Ｂの９系統の電流経路に伝達される。

定電流源３２０Ａが流す基準電流Ｉ２０Ａと定電流源３２０Ｂが流す基準電流Ｉ２０Ｂとは同じ電流値であり、定電流源３２１Ａが流す基準電流Ｉ２１Ａと定電流源３２１Ｂが流す基準電流Ｉ２１Ｂとは同じ電流値である。また、定電流源３２２Ａが流す基準電流Ｉ２２Ａと定電流源３２２Ｂが流す基準電流Ｉ２２Ｂとは同じ電流値であり、定電流源３２３Ａが流す基準電流Ｉ２３Ａと定電流源３２３Ｂが流す基準電流Ｉ２３Ｂとは同じ電流値である。

ここで、基準電流Ｉ２０Ａ（Ｉ２０Ｂ）は、Ａ／Ｄ変換回路６１に入力される入力電流範囲の最大電流値が設定される。また、基準電流Ｉ２１Ａ，Ｉ２２Ａ，Ｉ２３Ａ（Ｉ２１Ｂ，Ｉ２２Ｂ，Ｉ２３Ｂ）は、入力電流範囲をビット数で割り、それで得られた値（分割電流値）に基づき各々下記のように均等に割り振って設定される。さらに、基準電流Ｉ１９Ａは、均等に分割して得られる分割電流値を最大電流値に加算した電流値が設定される。すなわち、
Ｉ１９Ａは、”最大電流＋（入力電流範囲÷Ｎ[１０進数]）×１”
Ｉ２０ＡとＩ２０Ｂは、”最大電流”
Ｉ２１ＡとＩ２１Ｂは、”最大電流−（入力電流範囲÷Ｎ[１０進数]）×１”
Ｉ２２ＡとＩ２２Ｂは、”最大電流−（入力電流範囲÷Ｎ[１０進数]）×２”
Ｉ２３ＡとＩ２３Ｂは、”最大電流−（入力電流範囲÷Ｎ[１０進数]）×３”
として設定される。

従って、入力電流範囲が０〜１６である場合、各基準電流は、下記のように設定される。
Ｉ１９Ａ＝２０
Ｉ２０Ａ＝Ｉ２０Ｂ＝１６
Ｉ２１Ａ＝Ｉ２１Ｂ＝１６−（１６÷４）×１＝１２
Ｉ２２Ａ＝Ｉ２２Ｂ＝１６−（１６÷４）×２＝８
Ｉ２３Ａ＝Ｉ２３Ｂ＝１６−（１６÷４）×３＝４
また、トランジスタＮ１９Ａには出力端子Ａが、トランジスタＮ２０Ａには出力端子Ｂが、トランジスタＮ２１Ａには出力端子Ｃが、トランジスタＮ２２Ａには出力端子Ｄが、トランジスタＮ２３Ａには出力端子Ｅがそれぞれ接続されている。さらに、トランジスタＮ２０ＢにはコンパレータＣＯ０が、トランジスタＮ２１ＢにはコンパレータＣＯ１が、トランジスタＮ２２ＢにはコンパレータＣＯ２が、トランジスタＮ２３ＢにはコンパレータＣＯ３がそれぞれ接続されている。

コンパレータＣＯ０〜ＣＯ３は、図１７に示す差動型のコンパレータであり、入力電圧が基準電圧ＲＥＦよりも大きい場合にＬレベルの信号を出力し、入力電圧が基準電圧ＲＥＦよりも小さい場合にはＨレベルの信号を出力する。

コンパレータＣＯ０〜ＣＯ３の各出力端子はエンコーダ３５に接続されており、該エンコーダ３５は、各コンパレータＣＯ０〜ＣＯ３の出力レベルに応じた出力信号を各出力端子ＤＯ１，出力端子ＤＯ０から出力する。

また、基本ユニット６２の上段の回路部には、高電位電源ＶＤと低電位電源ＶＳとの間に、定電流源３２５〜３２８とトランジスタＮ２５〜Ｎ２８との直列回路が４系統設けられている。トランジスタＮ１１のゲートと各トランジスタＮ２５〜Ｎ２８のゲートは、互いに接続されるとともにトランジスタＮ１１のドレインに接続されている。トランジスタＮ１１と各トランジスタＮ２５〜Ｎ２８とにより第２の電流伝達回路としてのカレントミラー回路が構成されている。このカレントミラー回路によって、電流バッファ６５ｂを介してトランジスタＮ１１に供給される入力電流Ｉｎｂは、そのミラー比（１：１）に応じて各トランジスタＮ２５，Ｎ２６，Ｎ２７，Ｎ２８の４系統の電流経路に伝達される。

トランジスタＮ２５に接続されている定電流源３２５の基準電流Ｉ２５は、下段の基準電流Ｉ２０ＡとＩ２１Ａとの間の電流値が設定され、トランジスタＮ２６に接続されている定電流源３２６の基準電流Ｉ２６は、下段の基準電流Ｉ２１ＡとＩ２２Ａとの間の電流値が設定される。また、トランジスタＮ２７に接続されている定電流源３２７の基準電流Ｉ２７は、下段の基準電流Ｉ２２ＡとＩ２３Ａとの間の電流値が設定され、トランジスタＮ２８に接続されている定電流源３２８の基準電流Ｉ２８は、下段の基準電流Ｉ２３Ａよりも小さな電流値が設定される。第５実施形態では、各基準電流Ｉ２５〜Ｉ２８は、Ｉ２５＝１４、Ｉ２６＝１０、Ｉ２７＝６、Ｉ２８＝２が設定される。

また、トランジスタＮ２５にはコンパレータＣＯ４が、トランジスタＮ２６にはコンパレータＣＯ５が、トランジスタＮ２７にはコンパレータＣＯ６が、トランジスタＮ２８にはコンパレータＣＯ７がそれぞれ接続されている。これらコンパレータＣＯ４〜ＣＯ７も、図１７に示す差動型のコンパレータであり、入力電圧が基準電圧ＲＥＦよりも大きい場合にＬレベルの信号を出力し、入力電圧が基準電圧ＲＥＦよりも小さい場合にはＨレベルの信号を出力する。

コンパレータＣＯ０の出力信号はＥＸＯＲ回路６７ａの第１入力端子に供給され、コンパレータＣＯ４の出力信号はＥＸＯＲ回路６７ａの第２入力端子に供給される。コンパレータＣＯ１の出力信号はＥＸＯＲ回路６７ｂの第１入力端子に供給され、コンパレータＣＯ５の出力信号はＥＸＯＲ回路６７ｂの第２入力端子に供給される。コンパレータＣＯ２の出力信号はＥＸＯＲ回路６７ｃの第１入力端子に供給され、コンパレータＣＯ６の出力信号はＥＸＯＲ回路６７ｃの第２入力端子に供給される。コンパレータＣＯ３の出力信号はＥＸＯＲ回路６７ｄの第１入力端子に供給され、コンパレータＣＯ７の出力信号はＥＸＯＲ回路６７ｄの第２入力端子に供給される。

ＥＸＯＲ回路６７ａの出力信号はＯＲ回路６７ｅの第１入力端子に供給され、ＥＸＯＲ回路６７ｂの出力信号はＯＲ回路６７ｅの第２入力端子に供給される。さらに、ＥＸＯＲ回路６７ｃの出力信号はＯＲ回路６７ｅの第３入力端子に供給され、ＥＸＯＲ回路６７ｄの出力信号はＯＲ回路６７ｅの第４入力端子に供給される。ＯＲ回路６７ｅは、各ＥＸＯＲ回路６７ａ〜６７ｄの出力信号、すなわち、各コンパレータＣＯ０〜ＣＯ７の出力信号のレベルに応じた識別信号ＤＩＳを出力端子ＣＯＮＯＵＴから出力する。

具体的には、図３３に示しように、下段の各コンパレータＣＯ０〜ＣＯ３の出力信号と上段の各コンパレータＣＯ４〜ＣＯ７の出力信号とのレベルが一致するときには、出力端子ＣＯＮＯＵＴからＬレベルの識別信号ＤＩＳが出力される。また、下段の各コンパレータＣＯ０〜ＣＯ３の出力信号と上段の各コンパレータＣＯ４〜ＣＯ７の出力信号とのレベルが一致しないときには、出力端子ＣＯＮＯＵＴからＨレベルの識別信号ＤＩＳが出力される。

ここで、初段の基本ユニット６２に入力される入力電流Ｉｎ１が４．５である場合、各出力端子Ａ〜Ｅは、下記のように基準電流Ｉ１９Ａ〜Ｉ２３Ａから４．５を減算した電流を出力する。

Ａ＝Ｉ１９Ａ−４．５＝２０−４．５＝＋１５．５
Ｂ＝Ｉ２０Ａ−４．５＝１６−４．５＝＋１１．５
Ｃ＝Ｉ２１Ａ−４．５＝１２−４．５＝＋７．５
Ｄ＝１２２Ａ−４．５＝８−４．５＝＋３．５
Ｅ＝１２３Ａ−４．５＝４−４．５＝−０．５
このとき、下段の各コンパレータＣＯ０〜ＣＯ３には、基準電流Ｉ２０Ｂ〜Ｉ２３Ｂから４．５を減算した電流が入力される。つまり、各コンパレータＣＯ０〜ＣＯ３への入力電流は下記のようになる。

ＣＯ０の入力電流＝Ｉ２０Ｂ−４．５＝１６−４．５＝＋１１．５
ＣＯ１の入力電流＝Ｉ２１Ｂ−４．５＝１２−４．５＝＋７．５
ＣＯ２の入力電流＝１２２Ｂ−４．５＝８−４．５＝＋３．５
ＣＯ３の入力電流＝１２３Ｂ−４．５＝４−４．５＝−０．５
従って、コンパレータＣＯ０の入力電圧はＨレベル、その出力信号はＬレベルとなり、コンパレータＣＯ１の入力電圧はＨレベル、その出力信号はＬレベルとなる。また、コンパレータＣＯ２の入力電圧はＨレベル、その出力信号はＬレベルとなり、コンパレータＣＯ３の入力電圧はＬレベル、その出力信号はＨレベルとなる。

またこのとき、上段の各コンパレータＣＯ４〜ＣＯ７にも、基準電流Ｉ２５〜Ｉ２８から４．５を減算した電流が入力される。つまり、各コンパレータＣＯ４〜ＣＯ７への入力電流は下記のようになる。

ＣＯ４の入力電流＝Ｉ２５−４．５＝１４−４．５＝＋９．５
ＣＯ５の入力電流＝Ｉ２６−４．５＝１０−４．５＝＋５．５
ＣＯ６の入力電流＝１２７−４．５＝６−４．５＝＋１．５
ＣＯ７の入力電流＝１２８−４．５＝２−４．５＝−２．５
従って、コンパレータＣＯ４の入力電圧はＨレベル、その出力信号はＬレベルとなり、コンパレータＣＯ５の入力電圧はＨレベル、その出力信号はＬレベルとなる。また、コンパレータＣＯ６の入力電圧はＨレベル、その出力信号はＬレベルとなり、コンパレータＣＯ７の入力電圧はＬレベル、その出力信号はＨレベルとなる。

このように、入力電流が４．５である場合、出力端子Ａ＝Ｈ、出力端子Ｂ＝Ｈ、出力端子Ｃ＝Ｈ、出力端子Ｄ＝Ｈ、出力端子Ｅ＝Ｌのレベルとなる。また、下段のコンパレータＣＯ０〜ＣＯ３の各出力は、ＣＯ０＝Ｌ、ＣＯ１＝Ｌ、ＣＯ２＝Ｌ、ＣＯ３＝Ｈのレベルとなる。さらに、上段のコンパレータＣＯ４〜ＣＯ７の各出力は、ＣＯ４＝Ｌ、ＣＯ５＝Ｌ、ＣＯ６＝Ｌ、ＣＯ７＝Ｈのレベルとなる。

エンコーダ３５は、各コンパレータＣＯ０〜ＣＯ３の出力レベルに基づいて、Ｌレベルの信号Ｄ３を出力端子ＤＯ１から出力し、Ｈレベルの信号Ｄ２を出力端子ＤＯ０から出力する（図３５の真理値表参照）。

ＥＸＯＲ回路６７ａにはコンパレータＣＯ０及びコンパレータＣＯ４からＬレベルの信号が供給されるため、該ＥＸＯＲ回路６７ａはＬレベルの信号を出力する。ＥＸＯＲ回路６７ｂにはコンパレータＣＯ１及びコンパレータＣＯ５からＬレベルの信号が供給されるため、該ＥＸＯＲ回路６７ｂはＬレベルの信号を出力する。ＥＸＯＲ回路６７ｃにはコンパレータＣＯ２及びコンパレータＣＯ６からＬレベルの信号が供給されるため、該ＥＸＯＲ回路６７ｃはＬレベルの信号を出力する。ＥＸＯＲ回路６７ｄにはコンパレータＣＯ３及びコンパレータＣＯ７からＨレベルの信号が供給されるため、該ＥＸＯＲ回路６７ｄはＬレベルの信号を出力する。従って、ＯＲ回路６７ｅは、Ｌレベルの識別信号ＤＩＳを出力端子ＣＯＮＯＵＴから出力する。

また、基本ユニット６２に入力される入力電流Ｉｎ１が７．５である場合、各出力端子Ａ〜Ｅは、下記のように基準電流Ｉ１９Ａ〜Ｉ２３Ａから７．５を減算した電流を出力する。

Ａ＝Ｉ１９Ａ−７．５＝２０−７．５＝＋１２．５
Ｂ＝Ｉ２０Ａ−７．５＝１６−７．５＝＋８．５
Ｃ＝Ｉ２１Ａ−７．５＝１２−７．５＝＋４．５
Ｄ＝１２２Ａ−７．５＝８−７．５＝＋０．５
Ｅ＝１２３Ａ−７．５＝４−７．５＝−３．５
このとき、各コンパレータＣＯ０〜ＣＯ３への入力電流は下記のようになる。

ＣＯ０の入力電流＝Ｉ２０Ｂ−７．５＝１６−７．５＝＋８．５
ＣＯ１の入力電流＝Ｉ２１Ｂ−７．５＝１２−７．５＝＋４．５
ＣＯ２の入力電流＝１２２Ｂ−７．５＝８−７．５＝＋０．５
ＣＯ３の入力電流＝１２３Ｂ−７．５＝４−７．５＝−３．５
従って、コンパレータＣＯ０の出力信号はＬレベルとなり、コンパレータＣＯ１の出力信号はＬレベルとなる。また、コンパレータＣＯ２の出力信号はＬレベルとなり、コンパレータＣＯ３の出力信号はＨレベルとなる。

またこのとき、上段の各コンパレータＣＯ４〜ＣＯ７にも、基準電流Ｉ２５〜Ｉ２８から７．５を減算した電流が入力される。つまり、各コンパレータＣＯ４〜ＣＯ７への入力電流は下記のようになる。

ＣＯ４の入力電流＝Ｉ２５−７．５＝１４−７．５＝＋６．５
ＣＯ５の入力電流＝Ｉ２６−７．５＝１０−７．５＝＋２．５
ＣＯ６の入力電流＝１２７−７．５＝６−７．５＝−１．５
ＣＯ７の入力電流＝１２８−７．５＝２−７．５＝−５．５
従って、コンパレータＣＯ４の出力信号はＬレベルとなり、コンパレータＣＯ５の出力信号はＬレベルとなる。また、コンパレータＣＯ６の出力信号はＨレベルとなり、コンパレータＣＯ７の出力信号はＨレベルとなる。

エンコーダ３５は、各コンパレータＣＯ０〜ＣＯ３の出力レベルに基づいて、Ｌレベルの信号Ｄ３を出力端子ＤＯ１から出力し、Ｈレベルの信号Ｄ２を出力端子ＤＯ０から出力する（図３５の真理値表参照）。

ＥＸＯＲ回路６７ａにはコンパレータＣＯ０及びコンパレータＣＯ４からＬレベルの信号が供給されるため、該ＥＸＯＲ回路６７ａはＬレベルの信号を出力する。ＥＸＯＲ回路６７ｂにはコンパレータＣＯ１及びコンパレータＣＯ５からＬレベルの信号が供給されるため、該ＥＸＯＲ回路６７ｂはＬレベルの信号を出力する。ＥＸＯＲ回路６７ｃには、コンパレータＣＯ２からＬレベルの信号が供給され、コンパレータＣＯ６からＨレベルの信号が供給されるため、該ＥＸＯＲ回路６７ｃはＨレベルの信号を出力する。ＥＸＯＲ回路６７ｄにはコンパレータＣＯ３及びコンパレータＣＯ７からＨレベルの信号が供給されるため、該ＥＸＯＲ回路６７ｄはＬレベルの信号を出力する。従って、ＯＲ回路６７ｅは、Ｈレベルの識別信号ＤＩＳを出力端子ＣＯＮＯＵＴから出力する。

上記では、入力電流Ｉｎ１が４．５である場合や７．５である場合を例にとって説明したが、入力電流Ｉｎ１が他の値である場合も同様に処理される。具体的には、入力電流Ｉｎ１の範囲と、各コンパレータＣＯ０〜ＣＯ７の出力と、出力端子ＣＯＮＯＵＴの出力（識別信号ＤＩＳのレベル）との関係が図３３に示されている。同図では、１段目の基本ユニット６２の出力電流も記載されている。

図３０に示すように、上記第２実施形態において、１段目の入力電流Ｉｎ１が２〜４，６〜８，１０〜１２，１４〜１６の電流範囲に位置する場合、１段目の出力電流（２段目の入力電流）が２〜０となっている。図３３に示すように、第５実施形態では、その入力電流範囲において、出力端子ＣＯＮＯＵＴの出力がＨレベルとなり、それ以外の範囲にて出力端子ＣＯＮＯＵＴの出力がＬレベルとなる。そのため、出力端子ＣＯＮＯＵＴの出力レベル（Ｈレベルの識別信号ＤＩＳ）に基づいて、入力電流Ｉｎ１が２〜４、６〜８、１０〜１２、１４〜１６の電流範囲に位置することが判定され、出力端子ＣＯＮＯＵＴがＬレベルの場合よりも１段分出力電流が大きい出力端子が選択される。

具体的には、図３１に示すように、１段目の基本ユニット６２と２段目のＡユニット６２ａとの間に設けられたスイッチＳＷＡ１０は、第１接点ａが１段目のユニット６２の出力端子Ａに接続され、第２接点ｂが出力端子Ｂに接続されている。１段目の基本ユニット６２と２段目のＢユニット６２ｂとの間に設けられたスイッチＳＷＢ１０は、第１接点ａが１段目のユニット６２の出力端子Ｂに接続され、第２接点ｂが出力端子Ｃに接続されている。１段目の基本ユニット６２と２段目のＣユニット６２ｃとの間に設けられたスイッチＳＷＣ１０は、第１接点ａが１段目のユニット６２の出力端子Ｃに接続され、第２接点ｂが出力端子Ｄに接続されている。１段目の基本ユニット６２と２段目のＤユニット６２ｄとの間に設けられたスイッチＳＷＤ１０は、第１接点ａが１段目のユニット６２の出力端子Ｄに接続され、第２接点ｂが出力端子Ｅに接続されている。

そして、出力端子ＣＯＮＯＵＴ（識別信号ＤＩＳ）がＬレベルである場合、各スイッチＳＷＡ１０〜ＳＷＤ１０は第２接点ｂ側に切り替えられ、各スイッチＳＷＡ１〜ＳＷＤ１を介して出力端子Ｂ〜Ｅの出力電流が２段目の各ユニット６２ａ〜６２ｄに供給される。なおこの場合、２段目の各ユニット６２ａ〜６２ｄに供給される入力電流は、上記第２実施形態と同じ値になる。

一方、出力端子ＣＯＮＯＵＴがＨレベルである場合、各スイッチＳＷＡ１０〜ＳＷＤ１０は第１接点ａ側に切り替えられる。この場合、出力端子ＣＯＮＯＵＴがＬレベルであるときの電流よりも１段上の出力電流、すなわち、出力端子Ａ〜Ｅのうち端子Ａ側に１つ近い出力端子の出力電流が２段目のユニット６２ａ〜６２ｄに供給されることとなる。

例えば、入力電流が２〜４である場合、スイッチＳＷＤ１０では第１接点ａ側に切り替えられ、出力電流＝２〜０を供給する出力端子Ｅではなく、出力電流６〜４を出力する上段の出力端子Ｄが選択される。そして、その出力端子Ｄの出力電流が２段目のＤユニット６２ｄに供給される。従って、「０」もしくは非常に小さい電流値が２段目のＤユニット６２ｄに供給されることが回避される。

図３６は、第５実施形態における２段目の基本ユニット６２ａ〜６２ｄの具体的構成を示す回路図である。
２段目の基本ユニット６２ａ〜６２ｄにおいても、１段目と同様に、トランジスタＮ１０と各トランジスタＮ１９Ａ〜Ｎ２３Ｂとによりカレントミラー回路が構成され、トランジスタＮ１１と各トランジスタＮ２５〜Ｎ２８とによりカレントミラー回路が構成されている。２段目のカレントミラー回路のミラー比も、第２実施形態と同様に４倍に設定されている。

２段目の各基本ユニット６２ａ〜６２ｄは、１段目の基本ユニット６２と同様の回路構成である。つまり、電流バッファ６５ａ，６５ｂ、各トランジスタ、定電流源３１９Ａ〜３２３Ｂ，３２５〜３２８、コンパレータＣＯ０〜ＣＯ７、エンコーダ３５、ＥＸＯＲ回路６７ａ〜６７ｄ、及びＯＲ回路６７ｅの回路構成は、１段目と同じである。

また、２段目の基本ユニット６２ａ〜６２ｄには、１段目の基本ユニット６２と相違して、高電位電源ＶＤに接続された複数の定電流源３１９ＡＣ〜３２３ＢＣ，３２５Ｃ〜３２８Ｃと、該各定電流源に直列接続されたスイッチＳＷ６０とが設けられている。スイッチＳＷ６０は、入力端子ＣＯＮＩＮから入力される識別信号ＤＩＳに基づいて制御される。すなわち、入力端子ＣＯＮＩＮには、１段目の基本ユニット６２の出力端子ＣＯＮＯＵＴからの識別信号ＤＩＳが入力され、その識別信号ＤＩＳがＨレベルであるとき各スイッチＳＷ６０がオンされ、識別信号ＤＩＳがＬレベルであるとき各スイッチＳＷ６０がオフされる。

各スイッチＳＷ６０は、定電流源３１９Ａ〜３２３Ｂ，３２５〜３２８とトランジスタＮ１９Ａ〜Ｎ２３Ｂ，Ｎ２５〜Ｎ２８との間の各ノードＰＡ〜ＰＭにそれぞれ接続されている。そして、識別信号ＤＩＳがＨレベルであり各スイッチＳＷ６０がオンするとき、定電流源３１９ＡＣ〜３２３ＢＣ，３２５Ｃ〜３２８Ｃから流れる定電流が基準電流Ｉ１９Ａ〜Ｉ２３Ｂ，Ｉ２５〜Ｉ２８に加算される。なおここで、各基準電流Ｉ１９Ａ〜Ｉ２３Ｂ，Ｉ２５〜Ｉ２８は１段目の基本ユニット６２における各基準電流と同じ値が設定されている。また、各基準電流に加算される定電流、つまり、定電流源３１９ＡＣ〜３２３ＢＣ，３２５Ｃ〜３２８Ｃから供給される定電流としては、１６が設定される。

１段目の基本ユニット６２の出力端子ＣＯＮＯＵＴからＬレベルの識別信号ＤＩＳが出力される場合、１段目から２段目の各ユニット６２ａ〜６２ｄへの出力電流は、上記第２実施形態と同じになる。またこのとき、２段目の各ユニット６２ａ〜６２ｄにおいて、スイッチＳＷ６０がオフされるため、定電流源３１９ＡＣ〜３２３ＢＣ，３２５Ｃ〜３２８Ｃからの定電流は各ノードＰＡ〜ＰＭに流れ込むことはない。従って、１段目の基本ユニット６２の出力端子ＣＯＮＯＵＴがＬレベルである場合、２段目の基本ユニット６２ａ〜６２ｄでは上記第２実施形態と同一の動作及び判定が行われる。

図３７には、入力電流Ｉｎ１の範囲が０〜４である場合に各出力端子Ａ〜Ｅから出力される出力電流を示している。但し、出力端子ＣＯＮＯＵＴがＬレベルである場合、１段目から２段目の基本ユニット６２ａ〜６２ｄに供給される入力電流は２〜４の範囲となる。

出力端子ＣＯＮＯＵＴがＨレベルである場合、２段目の基本ユニット６２ａ〜６２ｄに供給される入力電流は０〜２ではなく、１段分電流値が大きい４〜６の電流となる。
ここで、１段目から２段目に供給される入力電流が４．５である場合、スイッチＳＷ６０がオンされ、定電流源３１９ＡＣ〜３２３ＢＣ，３２５Ｃ〜３２８Ｃからの定電流（＝１６）が各ノードＰＡ〜ＰＭに流れ込む。従って、各出力端子Ａ〜Ｅは、基準電流Ｉ１９Ａ〜Ｉ２３Ａに各定電流源３１９ＡＣ〜３２３ＢＣ，３２５Ｃ〜３２８Ｃの電流値（＝１６）を加算し、さらにその加算値から入力電流（＝４．５）の４倍の値を減算した電流を出力する。すなわち、
Ａ＝（２０−１６）−４．５×４＝＋１８．０
Ｂ＝（１６＋１６）−４．５×４＝＋１４．０
Ｃ＝（１２＋１６）−４．５×４＝＋１０．０
Ｄ＝（８＋１６）−４．５×４＝＋６．０
Ｅ＝（４＋１６）−４．５×４＝＋２．０
が各出力端子Ａ〜Ｅから出力される。

またこの場合、下段の各コンパレータＣＯ０〜ＣＯ３への入力電流は下記のようになる。
ＣＯ０の入力電流＝（１６＋１６）−４．５×４＝＋１４．０
ＣＯ１の入力電流＝（１２＋１６）−４．５×４＝＋１０．０
ＣＯ２の入力電流＝（８＋１６）−４．５×４＝＋６．０
ＣＯ３の入力電流＝（４＋１６）−４．５×４＝＋２．０
従って、コンパレータＣＯ０の出力信号はＬレベルとなり、コンパレータＣＯ１の出力信号はＬレベルとなる。また、コンパレータＣＯ２の出力信号はＬレベルとなり、コンパレータＣＯ３の出力信号はＬレベルとなる。そして、エンコーダ３５は、各出力端子ＤＯ１，ＤＯ０からそれぞれＬレベルの信号を出力する。

１段目から２段目に供給される入力電流が５．５である場合、各出力端子Ａ〜Ｅは、下記のような電流を出力する。すなわち、
Ａ＝（２０−１６）−５．５×４＝＋１４．０
Ｂ＝（１６＋１６）−５．５×４＝＋１０．０
Ｃ＝（１２＋１６）−５．５×４＝＋６．０
Ｄ＝（８＋１６）−５．５×４＝＋２．０
Ｅ＝（４＋１６）−５．５×４＝−２．０
が各出力端子Ａ〜Ｅから出力される。

またこの場合、下段の各コンパレータＣＯ０〜ＣＯ３への入力電流は下記のようになる。
ＣＯ０の入力電流＝（１６＋１６）−５．５×４＝＋１０．０
ＣＯ１の入力電流＝（１２＋１６）−５．５×４＝＋６．０
ＣＯ２の入力電流＝（８＋１６）−５．５×４＝＋２．０
ＣＯ３の入力電流＝（４＋１６）−５．５×４＝−２．０
従って、コンパレータＣＯ０の出力信号はＬレベルとなり、コンパレータＣＯ１の出力信号はＬレベルとなる。また、コンパレータＣＯ２の出力信号はＬレベルとなり、コンパレータＣＯ３の出力信号はＨレベルとなる。そして、エンコーダ３５は、出力端子ＤＯ１からＬレベルの信号を出力し、出力端子ＤＯ０からＨレベルの信号を出力する。

上記では、入力電流が４．５である場合や５．５である場合を一例として説明したが、他の値でも同様に処理される。図３８には、入力電流Ｉｎ１の範囲が４〜６である場合において各出力端子Ａ〜Ｅから出力される出力電流を示している。同図に示されるように、各出力電流は、図３７での入力電流が０〜２の場合と同一になる。

図３５に示すように、Ａ／Ｄ変換回路６１の変換結果、すなわち、１段目の基本ユニット６２から出力される上位２ビットの出力信号Ｄ３，Ｄ２と２段目の各ユニット６２ａ〜６２ｄから出力される下位２ビットの出力信号Ｄ１，Ｄ０（Ｄ１ａ〜Ｄ１ｄ，Ｄ０ａ〜Ｄ０ｄ）は、上記第２実施形態と同じになる。

次に、本発明の第５実施形態のＡ／Ｄ変換回路６１の特徴を以下に記載する。
Ａ／Ｄ変換回路６１では、ＥＸＯＲ回路６７ａ〜６７ｄ及びＯＲ回路６７ｅからなる論理回路と各コンパレータＣＯ０〜ＣＯ７とによって入力電流識別回路が構成される。そして、その入力電流識別回路から出力される識別信号ＤＩＳに基づいて、入力電流Ｉｎ１が、均等分割した電流範囲（０〜４，４〜８，８〜１２，１２〜１６の電流範囲）においてどの位置の電流値であるかを識別することができる。そして、Ｈレベルの識別信号ＤＩＳに基づいて、入力電流Ｉｎ１が２〜４、６〜８、１０〜１２、１４〜１６の電流範囲に位置することが判定されたとき、出力端子ＣＯＮＯＵＴがＬレベルの場合よりも１段分出力電流が２段目の基本ユニットへの入力電流として供給される。その結果、１段目の基本ユニット６２から２段目の基本ユニット６２ａ〜６２ｄに供給する入力電流が「０」もしくは非常に小さな電流値となることを回避することができる。従って、周辺ノイズに影響されることなく適切な入力電流を２段目の基本ユニット６２ａ〜６２ｄに供給することができ、ノイズに強い高精度なＡ／Ｄ変換回路６１を実現することができる。

２段目の基本ユニット６２ａ〜６２ｄにおいて、各定電流源３１９ＡＣ〜３２３ＢＣ，３２５Ｃ〜３２８ＣとスイッチＳＷ６０とにより電流調整回路が構成される。そして、識別信号ＤＩＳがＨレベルである場合、１段分だけ出力電流が大きな出力端子に切り替えられ、その切り替えに伴う電流増大分を相殺するよう、各定電流源３１９ＡＣ〜３２３ＢＣ，３２５Ｃ〜３２８Ｃの定電流が基準電流Ｉ１９Ａ〜Ｉ２３Ｂ，Ｉ２５Ｃ〜Ｉ２８Ｃに加算される。これにより、出力端子の切り替え前と切り替え後とで、２段目の基本ユニット６２ａ〜６２ｄの出力電流が変化しないように調整できる。

また、第５実施形態では、基本ユニット６２の下段の回路部におけるカレントミラー回路（トランジスタＮ１０，Ｎ１９〜Ｎ２３）と各定電流源３１９〜３２３とによって第１の電流減算回路が構成される。また、上段の回路部におけるカレントミラー回路（トランジスタＮ１１，Ｎ２５〜Ｎ２２８）と各定電流源３２５〜３２８とによって第２の電流減算回路が構成される。そして、入力電流Ｉｎ１の振幅範囲（０〜１６）に対応して設定された第１の定電流源群（定電流源３１９〜３２３）の設定値を細分化するように、第２の定電流源群（定電流源３２５〜３２８）の各定電流が設定されている。このように、各定電流源群の定電流を設定する場合、入力電流Ｉｎ１の電流範囲を入力電流識別回路にて的確に認識することができ、実用上好ましいものとなる。

以下、本発明をＡ／Ｄ変換回路に具体化した第６実施形態を説明する。
図３９に示すように、第６実施形態のＡ／Ｄ変換回路７１は、パイプライン接続構成の８ビットＡ／Ｄ変換回路であり、基本ユニット７２ａ〜７２ｄが直列に４段、サンプルホールド回路（Ｓ／Ｈ回路）７３及びスイッチＳＷ７３を介して接続されている。なお、第６実施形態において、１段目には図３４の基本ユニットが、２〜４段目には図３６の基本ユニット６２ａ〜６２ｃが接続され、それら各ユニット６２，６２ａ〜６２ｃの動作は、上記第５実施形態と同じであるので、ここのでその詳細な説明を省略する。また、Ｓ／Ｈ回路７３の構成は、第４実施形態と同一である（図２７参照）。

本実施形態のＡ／Ｄ変換回路７１において、１段目の基本ユニット６２の出力端子Ａ〜ＥはそれぞれＳ／Ｈ回路７３及びスイッチＳＷ７３を介して２段目の基本ユニット６２ａの入力端子ＩＮに接続されている。また、１段目の基本ユニット６２の出力端子ＣＯＮＯＵＴは２段目の基本ユニット６２ａの入力端子ＣＯＮＩＮに接続されている。１段目の基本ユニット６２のデータ出力端子ＤＯ１，ＤＯ０及び出力端子ＣＯＮＯＵＴには第１選択回路７４ａが接続され、該選択回路７４ａはそれらデータ出力端子ＤＯ１，ＤＯ０の出力信号Ｄ７，Ｄ６及び出力端子ＣＯＮＯＵＴの識別信号ＤＩＳに基づいて、複数のスイッチＳＷ７３のいずれか１つを選択的にオンする。これにより、１段目の基本ユニット６２に入力される入力電流Ｉｎ１の範囲に応じた適切な出力端子が各出力端子Ａ〜Ｅの中から選択され、その出力端子に流れる電流が２段目の基本ユニット６２ａに供給される。

また、２段目の基本ユニット６２ａの出力端子Ａ〜ＥはそれぞれＳ／Ｈ回路７３及びスイッチＳＷ７３を介して３段目の基本ユニット６２ｂの入力端子ＩＮに接続されており、２段目の基本ユニット６２ａの出力端子ＣＯＮＯＵＴは３段目の基本ユニット６２ｂの入力端子ＣＯＮＩＮに接続されている。２段目の基本ユニット６２ａのデータ出力端子ＤＯ１，ＤＯ０及び出力端子ＣＯＮＯＵＴには第２選択回路７４ｂが接続され、該選択回路７４ｂはそれらデータ出力端子ＤＯ１，ＤＯ０の出力信号Ｄ５，Ｄ４及び出力端子ＣＯＮＯＵＴの識別信号ＤＩＳに基づいて、複数のスイッチＳＷ７３のいずれか１つを選択的にオンする。これにより、２段目の基本ユニット６２ａの入力電流範囲に応じた適切な出力端子が各出力端子Ａ〜Ｅの中から選択され、その出力端子に流れる電流が３段目の基本ユニット６２ｂに供給される。

さらに、３段目の基本ユニット６２ｂの出力端子Ａ〜ＥはそれぞれＳ／Ｈ回路７３及びスイッチＳＷ７３を介して４段目の基本ユニット６２ｃの入力端子ＩＮに接続されており、３段目の基本ユニット６２ｂの出力端子ＣＯＮＯＵＴは４段目の基本ユニット６２ｃの入力端子ＣＯＮＩＮに接続されている。３段目の基本ユニット６２ｂのデータ出力端子ＤＯ１，ＤＯ０及び出力端子ＣＯＮＯＵＴには第３選択回路７４ｃが接続され、該選択回路７４ｃはそれらデータ出力端子ＤＯ１，ＤＯ０の出力信号Ｄ３，Ｄ２及び出力端子ＣＯＮＯＵＴの識別信号ＤＩＳに基づいて、各スイッチＳＷ７３のいずれか１つを選択的にオンする。これにより、３段目の基本ユニット６２ｂの入力電流範囲に応じた適切な出力端子が各出力端子Ａ〜Ｅの中から選択され、その出力端子に流れる電流が４段目の基本ユニット６２ｃに供給される。

また、Ａ／Ｄ変換回路７１には、上記第４実施形態と同様に制御回路７５が設けられている。そして、その制御回路７５は、所定のタイミングで各段の基本ユニット６２，６２ａ〜６２ｃから出力される出力信号Ｄ７〜Ｄ０をラッチするとともに８ビットのデジタルコードとして出力する。またこのとき、制御回路７５は、各Ｓ／Ｈ回路７３に制御信号を出力し、該Ｓ／Ｈ回路７３のサンプリング（取り込み動作）とホールド（保持動作）とを制御する。

次に、第６実施形態のＡ／Ｄ変換回路７１の動作について図４０を用いて説明する。
図４０に示すように、時刻ｔ０〜ｔ２の期間においてアナログ入力である入力電流Ｉｎ１が一定値に保持され、時刻ｔ２で変動されている。時刻ｔ１〜ｔ２の期間において、１段目の基本ユニット６２は、入力電流Ｉｎ１に基づいてコンパレータＣＯ０〜ＣＯ７の比較動作による判定を確定し、時刻ｔ２〜ｔ３の期間で判定に応じたデジタル出力を確定しデータ出力端子ＤＯ１，ＤＯ０から出力する。また、時刻ｔ２において、第１選択回路７４ａは、出力端子ＤＯ１，ＤＯ２の及びＣＯＮＯＵＴの出力レベルに基づいて出力端子Ａ〜Ｅの選択・切り替え動作を開始し、外部クロックＣＬＫに依存しない所定タイミングでスイッチＳＷ７３の切り替えを完了するとともに、その状態を時刻ｔ４まで確定・保持する。Ｓ／Ｈ回路７３は、その出力端子Ａ〜Ｅの選択・切り替え動作中に入力電流のサンプリングを行い、切り替えの確定・保持の期間では、サンプリングした入力電流をホールドして該入力電流に応じた電流を出力する。そして、その切り替えの確定・保持の期間（ホールド期間）では、第１選択回路７４ａが選択したスイッチＳＷ７３を介してＳ／Ｈ回路７３の出力電流が２段目の基本ユニット６２ａに供給される。

時刻ｔ３〜ｔ４の期間において、２段目の基本ユニット６２ａは、１段目の基本ユニット６２から供給される入力電流に基づいてコンパレータＣＯ０〜ＣＯ７の比較動作による判定を確定し、時刻ｔ４〜ｔ５の期間で判定に応じたデジタル出力を確定しデータ出力端子ＤＯ１，ＤＯ０から出力する。また、時刻ｔ４において、第２選択回路７４ｂは、出力端子ＤＯ１，ＤＯ２及びＣＯＮＯＵＴの出力レベルに基づいて出力端子Ａ〜Ｅの選択・切り替え動作を開始し、外部クロックＣＬＫに依存しない所定タイミングでスイッチＳＷ７３の切り替えを完了するとともに、その状態を時刻ｔ６まで確定・保持する。Ｓ／Ｈ回路７３は、その出力端子Ａ〜Ｅの選択・切り替え動作中に入力電流のサンプリングを行い、切り替えの確定・保持の期間では、サンプリングした入力電流をホールドし該入力電流に応じた電流を出力する。そして、その切り替えの確定・保持の期間（ホールド期間）では、第２選択回路７４ｂが選択したスイッチＳＷ７３を介してＳ／Ｈ回路７３の出力電流が３段目の基本ユニット６２ｂに供給される。

時刻ｔ５〜ｔ６の期間において、３段目の基本ユニット６２ｂは、２段目の基本ユニット６２ａから供給される入力電流に基づいてコンパレータＣＯ０〜ＣＯ７の比較動作による判定を確定し、時刻ｔ６〜ｔ７の期間で判定に応じたデジタル出力を確定しデータ出力端子ＤＯ１，ＤＯ０から出力する。また、時刻ｔ６において、第３選択回路７４ｃは、出力端子ＤＯ１，ＤＯ２及びＣＯＮＯＵＴの出力レベルに基づいて出力端子Ａ〜Ｅの選択・切り替え動作を開始し、外部クロックＣＬＫに依存しない所定タイミングでスイッチＳＷ７３の切り替えを完了するとともに、その状態を時刻ｔ８まで確定・保持する。Ｓ／Ｈ回路７３は、その出力端子Ａ〜Ｅの選択・切り替え動作中に入力電流のサンプリングを行い、切り替えの確定・保持の期間では、サンプリングした入力電流をホールドし該入力電流に応じた電流を出力する。そして、その切り替えの確定・保持の期間（ホールド期間）では、第３選択回路７４ｃが選択したスイッチＳＷ７３を介してＳ／Ｈ回路７３の出力電流が４段目の基本ユニット６２ｃに供給される。

時刻ｔ７〜ｔ８の期間において、４段目の基本ユニット６２ｃは、３段目の基本ユニット６２ｂから供給される入力電流に基づいてコンパレータＣＯ１〜ＣＯ３の比較動作による判定を確定し、時刻ｔ８〜ｔ９の期間で判定に応じたデジタル出力を確定してデータ出力端子ＤＯ１，ＤＯ０から出力する。

時刻ｔ９〜時刻１０の期間において、制御回路７５は、Ａ／Ｄ変換結果として８ビットのデジタル出力（出力信号Ｄ７〜Ｄ０）を各出力端子から出力する。
次に、本発明の第６実施形態のＡ／Ｄ変換回路７１の特徴を以下に記載する。

Ａ／Ｄ変換回路７１は、同一構成の基本ユニット６２，６２ａ〜６２ｃを直列に４段接続して構成されているため、簡素な回路構成で高精度なＡ／Ｄ変換を実現することができる。また、回路構成を簡素化できることから、Ａ／Ｄ変換回路７１の製造コストを低減することができる。

上記各実施形態は、次に示すように変更することもできる。
・第１実施形態のＤ／Ａ変換回路２１では、第３のスイッチ群のスイッチＳＷＡ２，ＳＷＢ２，ＳＷＣ２，ＳＷＤ２は、各ノードＮ０〜Ｎ３に接続される第１のスイッチ群のうちで２番目に低い電圧を選択するスイッチＳＷ１，ＳＷ５，ＳＷ９，ＳＷ１３に並列に接続されているが、これに限定されるものではない。例えば、スイッチＳＷＡ２，ＳＷＢ２，ＳＷＣ２，ＳＷＤ２を、各ノードＮ０〜Ｎ３に接続される第１のスイッチ群のうちで一番低い電圧を選択するスイッチＳＷ０，ＳＷ４，ＳＷ８，ＳＷ１２に並列に接続してもよいし、一番高い電圧を選択するスイッチＳＷ３，ＳＷ７，ＳＷ１１，ＳＷ１５に並列に接続してもよい。特に、スイッチＳＷ０〜ＳＷ１５についてオンされる順序が予め設定される場合には、その順序に応じて各スイッチＳＷＡ２，ＳＷＢ２，ＳＷＣ２，ＳＷＤ２の接続を決定すると、各スイッチの切り替え時における電荷の移動量を低減することが可能となる。具体的には、低い電圧Ｖ０から高い電圧Ｖ１５を順次出力するように各スイッチＳＷ０〜ＳＷ１５が順番に選択される場合、各スイッチＳＷＡ２，ＳＷＢ２，ＳＷＣ２，ＳＷＤ２を、スイッチＳＷ０，ＳＷ４，ＳＷ８，ＳＷ１２に並列に接続する。この場合、例えば、出力端子ＯＵＴの出力電圧を電圧Ｖ３から電圧Ｖ４に切り替えるとき、ノードＮ１に接続される各スイッチＳＷ４〜ＳＷ７，ＳＷＢ１の寄生容量Ｃ４〜Ｃ７，ＣＢ１１には、電圧の切り替え前と切り替え後では、同じ電圧Ｖ４が印加される。このようにすれば、各スイッチＳＷ４〜ＳＷ７，ＳＷＢ１の寄生容量の電荷移動がなく、変換スピードを向上できる。

・図４１に示すＤ／Ａ変換回路２１ａのように、第３のスイッチをノード毎に２つ設け、各ノードＮ０〜Ｎ３に印加する電圧を入力信号に応じて切り替えるよう構成してもよい。このＤ／Ａ変換回路２１ａでは、その時々の入力信号Ｄ０〜Ｄ３（出力端子ＯＵＴの出力電圧）に基づき、制御回路２３ａにより第３のスイッチ群（スイッチＳＷＡ２、ＳＷＡ３，ＳＷＢ２，ＳＷＢ３，ＳＷＣ２，ＳＷＣ３、ＳＷＤ２，ＳＷＤ３）が制御される。

詳しくは、Ａグループを構成する各スイッチＳＷ０〜ＳＷ３のうち一番低い電圧Ｖ０を選択するスイッチＳＷ０にスイッチＳＷＡ２が並列接続され、一番高い電圧Ｖ３を選択するスイッチＳＷ３にスイッチＳＷＡ３が並列接続されている。また、Ｂグループを構成する各スイッチＳＷ４〜ＳＷ７のうち一番低い電圧Ｖ４を選択するスイッチＳＷ４にスイッチＳＷＢ２が並列接続され、一番高い電圧Ｖ７を選択するスイッチＳＷ７にスイッチＳＷＢ３が並列接続されている。さらに、Ｃグループを構成する各スイッチＳＷ８〜ＳＷ１１のうち一番低い電圧Ｖ８を選択するスイッチＳＷ８にスイッチＳＷＣ２が並列接続され、一番高い電圧Ｖ１１を選択するスイッチＳＷ１１にスイッチＳＷＣ３が並列接続されている。また、Ｄグループを構成する各スイッチＳＷ１２〜ＳＷ１５のうち一番低い電圧Ｖ１２を選択するスイッチＳＷ１２にスイッチＳＷＤ２が並列接続され、一番高い電圧Ｖ１５を選択するスイッチＳＷ１５にスイッチＳＷＤ３が並列接続されている。

このＤ／Ａ変換回路２１ａにおいて、制御回路２３ａは、例えば、入力信号Ｄ０〜Ｄ３に基づいて、選択している電圧（出力端子ＯＵＴの電圧）に近い電圧を各ノードＮ０〜Ｎ３に印加するよう各スイッチＳＷＡ２，ＳＷＡ３，ＳＷＢ２，ＳＷＢ３，ＳＷＣ２，ＳＷＣ３，ＳＷＤ２，ＳＷＤ３を制御する。

ここで、出力電圧としてＡグループの電圧（例えば、電圧Ｖ３）を選択している場合、制御回路２３ａは、第１スイッチ群を構成する各スイッチＳＷ０〜ＳＷ１５のうちのスイッチＳＷ３のみをオンし、第２スイッチ群を構成する各スイッチＳＷＡ１〜ＳＷＤ１のうちのスイッチＳＷＡ１のみをオンする。そして、制御回路２３ａは、第３スイッチ群を構成するスイッチについて、Ａグループの各スイッチＳＷＡ２，ＳＷＡ３を共にオフするとともに、ＢグループのスイッチＳＷＢ２をオンしスイッチＳＷＢ３をオフする。また、ＣグループのスイッチＳＷＣ２をオンしスイッチＳＷＣ３をオフするとともに、ＤグループのスイッチＳＷＤ２をオンしスイッチＳＷＤ３をオフする。

その後、出力端子ＯＵＴの出力電圧をＢグループの電圧（例えば、電圧Ｖ４）に切り替える場合、第１スイッチ群を構成する各スイッチＳＷ０〜ＳＷ１５のうちのスイッチＳＷ４のみをオンし、第２スイッチ群を構成する各スイッチＳＷＡ１〜ＳＷＤ１のうちのスイッチＳＷＢ１のみをオンする。制御回路２３ａは、第３スイッチ群を構成するスイッチについて、Ａグループの各スイッチＳＷＡ２をオフしスイッチＳＷＡ３をオンするとともに、ＢグループのスイッチＳＷＢ２，ＳＷＢ３を共にオフする。また、ＣグループのスイッチＳＷＣ２をオンしスイッチＳＷＣ３をオフするとともに、ＤグループのスイッチＳＷＤ２をオンしスイッチＳＷＤ３をオフする。

この場合、電圧の切り替え前と切り替え後において、ノードＮ１に接続される各スイッチＳＷ４〜ＳＷ７，ＳＷＢ１の寄生容量Ｃ４〜Ｃ７，ＣＢ１には、同じ電圧Ｖ４が印加される。つまり、各寄生容量における電荷移動がないため、Ｄ／Ａ変換を高速に行うことができる。

・上記第１実施形態のＡ／Ｄ変換回路２２において、コンパレータＣＭＰ１は、基準電圧Ｖ２２をサンプリング源（充電対象源）とし入力電圧ＶＩＮを比較対象源とし、コンパレータＣＭＰ２は、入力電圧ＶＩＮをサンプリング源とし基準電圧Ｖ２１又はＶ２３を比較対象源としていた。この構成に限定されるものではなく、図４２のＡ／Ｄ変換回路２２ａのように、各コンパレータＣＭＰ１とコンパレータＣＭＰ２においてサンプリング源（充電対象源）を同じ入力電圧ＶＩＮとしてもよい。

具体的に、Ａ／Ｄ変換回路２２ａのコンパレータＣＭＰ１は、図６のＡ／Ｄ変換回路のコンパレータＣＭＰ１に対して、入力端子の接続（比較と取り込み）が逆になっている。また、コンパレータＣＭＰ１の出力信号が上位ビットの信号Ｄ１として直接出力される。Ａ／Ｄ変換回路２２ａにおいて、他の回路構成は、図６のＡ／Ｄ変換回路２２と同じである。

図４３には、Ａ／Ｄ変換回路２２ａの動作を説明するための説明図を示し、図４４は、そのＡ／Ｄ変換回路２２ａにおける各コンパレータＣＭＰ１，ＣＭＰ２の動作表を示す。なお、図４３の動作例において、上記第１実施形態と同様に、時刻ｔ１〜ｔ５の区間で高電位電源ＶＲＨと等しい入力電圧ＶＩＮが入力される。

時刻ｔ１〜ｔ２の区間において、各コンパレータＣＭＰ１，ＣＭＰ２は、スイッチＳＷＡ，ＳＷＣがオンされスイッチＳＷＢがオフされることで、スイッチＳＷＡを介して印加される入力電圧ＶＩＮを容量Ｃ２１に取り込む。

時刻ｔ２〜ｔ３の区間において、コンパレータＣＭＰ１は、スイッチＳＷＡ，ＳＷＣがオフされスイッチＳＷＢがオンされることで、スイッチＳＷＢを介して容量Ｃ２１に入力される基準電圧Ｖ２２と入力電圧ＶＩＮとを比較して、Ｈレベル（＝１）の信号Ｄ１を出力する。またこのとき、コンパレータＣＭＰ２は、スイッチＳＷＡ，ＳＷＢがオフされることで、容量Ｃ２１に取り込んだ入力電圧ＶＩＮを保持している。なお、コンパレータＣＭＰ２において入力電圧ＶＩＮを保持する場合、スイッチＳＷＣはオンとオフのいずれに制御されていてもよい。

時刻ｔ３では、コンパレータＣＭＰ１の比較結果（Ｈレベルの信号Ｄ１）に基づいて、選択回路２８が第１のスイッチＳＷ２１をオンからオフに、第２のスイッチＳＷ２２をオフからオンに切り替える。従って、コンパレータＣＭＰ２には第２のスイッチＳＷ２２を介して基準電圧Ｖ２３が入力される。

時刻ｔ３〜ｔ５の区間では、コンパレータＣＭＰ１は、前区間（時刻ｔ２〜ｔ３）での比較動作を継続して行いその比較結果を保持している。なおこのとき、コンパレータＣＭＰ１では、容量Ｃ２１に保持した電圧との比較となるため、次の入力電圧ＶＩＮの取り込み動作に移行するまでは比較結果が反転することはない。

また、時刻ｔ３〜ｔ５の区間において、コンパレータＣＭＰ２は、スイッチＳＷＡ，ＳＷＣがオフされスイッチＳＷＢがオンされることで、スイッチＳＷＢを介して容量Ｃ２１に入力される基準電圧Ｖ２３と入力電圧ＶＩＮとを比較して、Ｈレベル（＝１）の信号Ｄ０を出力する。

このように、時刻ｔ１〜ｔ５の区間の各動作がＡ／Ｄ変換回路２２ａで繰り返し行われることによって、連続したアナログ信号（入力電圧ＶＩＮ）が２ビットのデジタル信号Ｄ０，Ｄ１に変換される。なお、Ａ／Ｄ変換回路２２ａにおいて、コンパレータＣＭＰ２の比較動作を時刻ｔ３〜ｔ５の区間で行っているが、時刻ｔ３〜ｔ４の区間で行うようにしてもよい。

Ａ／Ｄ変換回路２２ａでは、コンパレータＣＭＰ１とコンパレータＣＭＰ２は同じタイミングで入力電圧ＶＩＮの取り込みを行うため、コンパレータＣＭＰ１は、コンパレータＣＭＰ２の比較動作が終了するまで待機する必要がある。従って、このＡ／Ｄ変換回路２２ａでは、従来のＡ／Ｄ変換回路３（図４７参照）と比較すると、変換スピードが制限されることとなるが、下位ビットを１つのコンパレータＣＭＰ２で変換できる。よって、Ａ／Ｄ変換回路２２ａにおける消費電流を低減することができる。

・上記第２〜６実施形態において、Ａ／Ｄ変換回路３１，４１，５１，６１，７１を構成する各基本ユニット３２，４２，５２，６２はＡ／Ｄ変換結果として２ビットの信号を出力する構成であるが、１ビットや３ビット以上のＮビットの信号を出力する構成としてもよい。また、Ａ／Ｄ変換回路３１，４１，６１では、各基本ユニットを２段のツリー状に接続したツリー構造として具体化していたが、３段以上の複数段のツリー構造としてもよい。なお、Ｎビットの信号を出力する基本ユニットを用いる場合、２段目の基本ユニットにおけるカレントミラー回路のミラー比を１：２^Ｎとなるよう設定する。

・第５実施形態において、基本ユニット６２における第２の定電流源群の各基準電流Ｉ２５〜Ｉ２８の設定値を、第１の定電流源群の各基準電流Ｉ２０〜Ｉ２３の中間電流値（１４，１０，６，２）に設定していたがこれに限定するものではない。例えば、トランジスタＮ１１，Ｎ２５〜Ｎ２８からなるカレントミラー回路のミラー比を２：１に設定した場合、各基準電流Ｉ２５〜Ｉ２８の設定値を、７，５，３，１に変更してもよい。このようにしても、上記第５実施形態と同様に、入力電流Ｉｎ１の電流範囲を判定することが可能である。

半導体集積回路の概略構成図である。 本発明の第１実施形態のＤ／Ａ変換回路を示す回路図である。 図１のＤ／Ａ変換回路の制御回路を示す回路図である。 電圧Ｖ０を出力する動作状態を示す回路図である。 電圧Ｖ８を出力する動作状態を示す回路図である。 図６は、本発明の第１実施形態のＡ／Ｄ変換回路を示す回路図である。 図６のＡ／Ｄ変換回路の動作を示すタイムチャートである。 図６のＡ／Ｄ変換回路のコンパレータの判定表を示す説明図である。 図６のＡ／Ｄ変換回路のコンパレータの判定表を示す説明図である。 図６のＡ／Ｄ変換回路の変換表を示す説明図である。 図６のＡ／Ｄ変換回路のコンパレータと制御回路を示す回路図である。 図１１のコンパレータの動作を説明するための説明図である。 図１１のコンパレータの動作を説明するための説明図である。 本発明の第２実施形態のＡ／Ｄ変換回路を示す回路図である。 本発明の第２実施形態の原理説明図である。 図１４のＡ／Ｄ変換回路の基本ユニットを示す回路図である。 図１６の基本ユニットのコンパレータを示す回路図である。 １段目の基本ユニットの真理値表を示す説明図である。 ２段目の基本ユニットの真理値表を示す説明図である。 図１４のＡ／Ｄ変換回路の真理値表を示す説明図である。 本発明の第３実施形態のＡ／Ｄ変換回路を示す回路図である。 図２１のＡ／Ｄ変換回路の基本ユニットを示す回路図である。 図２２の基本ユニットの真理値表を示す説明図である。 図２２の基本ユニットのコンパレータを示す回路図である。 図２１のＡ／Ｄ変換回路の真理値表を示す説明図である。 本発明の第４実施形態のＡ／Ｄ変換回路を示す回路図である。 図２６のＡ／Ｄ変換回路のＳ／Ｈ回路を示す回路図である。 図２７のＳ／Ｈ回路の動作説明図である。 図２６のＡ／Ｄ変換回路の動作を示すタイミングチャートである。 図１４のＡ／Ｄ変換回路の動作を示す説明図である。 本発明の第５実施形態のＡ／Ｄ変換回路を示す回路図である。 第５実施形態の原理説明図である。 図３２の回路動作を示す説明図である。 図３１のＡ／Ｄ変換回路の１段目の基本ユニットを示す回路図である。 図３１のＡ／Ｄ変換回路の真理値表を示す説明図である。 図３１のＡ／Ｄ変換回路の２段目の基本ユニットを示す回路図である。 ２段目基本ユニットへの各出力電流を示す説明図である。 ２段目基本ユニットへの各出力電流を示す説明図である。 本発明の第６実施形態のＡ／Ｄ変換回路を示す回路図である。 図３９のＡ／Ｄ変換回路の動作を示すタイミングチャートである。 別例のＤ／Ａ変換回路を示す回路図である。 別例のＡ／Ｄ変換回路を示す回路図である。 図４２のＡ／Ｄ変換回路の動作を説明する説明図である。 コンパレータの動作を説明するための説明図である。 従来のＤ／Ａ変換回路を示す回路図である。 従来のＤ／Ａ変換回路を示す回路図である。 従来のＡ／Ｄ変換回路を示す回路図である。 図４７のＡ／Ｄ変換回路の動作を説明する説明図である。 図４７のＡ／Ｄ変換回路の第１選択回路を示す回路図である。 図４７のＡ／Ｄ変換回路の第２選択回路及びコンパレータを示す回路図である。 従来のＡ／Ｄ変換回路を示す回路図である。 図５１のＡ／Ｄ変換回路の概念図である。

符号の説明

２１，２１ａ Ｄ／Ａ変換回路
５１，６１，７１ Ａ／Ｄ変換回路
Ｉｎ１ 入力電流（アナログ入力電流）

Claims (19)

1. Ａ／Ｄ変換回路は、
   パイプライン接続され、ＮビットのＡ／Ｄ変換結果を出力する複数の単位回路を備え、前記複数の単位回路の各々は、
   アナログ入力電流を入力する入力端子と、
   前記アナログ入力電流に応じた電流を複数の電流経路に伝達する電流伝達回路と、
   前記複数の電流経路に接続され、前記アナログ入力電流の振幅範囲について変換ビット数（Ｎ）に応じて均等分割された電流を供給する複数の定電流源と、
   前記複数の定電流源と電流伝達回路との間に接続され、該各定電流源から供給される電流から前記電流経路に伝達された電流を減算することにより得られた電流を出力する複数の電流出力端子と、
   前記減算により得られた電流に応じた出力信号をエンコードし、前記アナログ入力電流に応じたデジタル信号を生成するエンコード回路と、
   前段の単位回路の複数の電流出力端子と次段の単位回路の入力端子との間に接続されたサンプルホールド回路とを備えることを特徴とするＡ／Ｄ変換回路。
2. 請求項１に記載のＡ／Ｄ変換回路において、前記前段の単位回路におけるＡ／Ｄ変換結果に基づいて、次段の単位回路の入力端子に接続される前段の単位回路の電流出力端子を選択する選択回路を備えたことを特徴とするＡ／Ｄ変換回路。
3. 請求項１又は２に記載のＡ／Ｄ変換回路において、前記次段の単位回路の各定電流源から供給される電流は、前段の単位回路における各定電流源から供給される電流と実質的に同一であり、
   前記次段の単位回路の前記電流伝達回路は、前段の単位回路から供給される入力電流に対し前記Ｎビットに応じた値を乗算することにより得られた電流を伝達することを特徴とするＡ／Ｄ変換回路。
4. 請求項１〜３のいずれか１項に記載のＡ／Ｄ変換回路において、前記電流伝達回路及び複数の定電流源は電流減算回路を形成し、当該電流減算回路は、前記エンコード回路に接続される第１の減算回路と、前記電流出力端子に接続される第２の減算回路とを含むことを特徴とするＡ／Ｄ変換回路。
5. 請求項１〜４のいずれか１項に記載のＡ／Ｄ変換回路において、前記エンコード回路は、前記各定電流源から供給される電流と前記電流経路に伝達された電流との電流減算結果をエンコードするために使用されるエンコード用のコンパレータを含み、前記単位回路は、エンコードのエラーを判定するために使用されるエラー判定用のコンパレータを含むことを特徴とするＡ／Ｄ変換回路。
6. 請求項５に記載のＡ／Ｄ変換回路は更に、複数の単位回路に接続され、各単位回路のエンコード回路からデジタル信号を受け取り、前記エラー判定用のコンパレータの出力信号に基づいて、前記各デジタル信号に基づくＡ／Ｄ変換結果を訂正するエラー訂正回路を備えることを特徴とするＡ／Ｄ変換回路。
7. 請求項６に記載のＡ／Ｄ変換回路において、前記エラー訂正回路は、前段の単位回路のエラー判定用のコンパレータの出力信号を後段の単位回路がデジタル信号の出力する前に受け取り、そのエラー判定用のコンパレータの出力に基づいてＡ／Ｄ変換結果を訂正することを特徴とするＡ／Ｄ変換回路。
8. 請求項６に記載のＡ／Ｄ変換回路において、前記エラー訂正回路は、最後段の単位回路がデジタル信号を出力する前に、該最後段の単位回路よりも前段の各単位回路のエラー判定用のコンパレータの出力信号を受け取り、該各エラー判定用のコンパレータの出力信号に基づいてＡ／Ｄ変換結果を訂正することを特徴とするＡ／Ｄ変換回路。
9. 請求項５に記載のＡ／Ｄ変換回路において、前記エラー判定用のコンパレータは、前記エンコード用のコンパレータよりも遅い動作速度を有し、かつ高い変換精度を有することを特徴とするＡ／Ｄ変換回路。
10. 請求項５に記載のＡ／Ｄ変換回路において、前記エラー判定用のコンパレータは、電流減算回路から単一方向に供給される電流にのみ反応して動作することを特徴とするＡ／Ｄ変換回路。
11. 請求項１〜４のいずれか１項に記載のＡ／Ｄ変換回路において、前記各単位回路は、前記アナログ入力電流が前記均等分割された電流範囲においていずれの位置の電流であるかを識別する入力電流識別回路を含むことを特徴とするＡ／Ｄ変換回路。
12. 請求項１１に記載のＡ／Ｄ変換回路において、前記複数の定電流源と前記電流伝達回路は第１の電流減算回路を形成し、
    前記入力電流識別回路は、
    前記アナログ入力電流に応じた電流を複数の電流経路に伝達する別の電流伝達回路と、該別の電流伝達回路の各電流経路に接続され、前記複数の定電流源とは異なる電流を複数の電流経路に供給する別の複数の定電流源とを含む第２の電流減算回路を備えたことを特徴とするＡ／Ｄ変換回路。
13. 請求項１２に記載のＡ／Ｄ変換回路において、前記別の複数の定電流源における各電流の設定値は、前記アナログ入力電流の振幅範囲に対応して設定された前記複数の定電流源の設定値を細分化すべく設定されることを特徴とするＡ／Ｄ変換回路。
14. 請求項１１〜１３のいずれか１項に記載のＡ／Ｄ変換回路において、各単位回路は、前記アナログ入力電流の振幅範囲外の最大電流に分割電流を加算することにより得られた電流を供給する定電流源と、前記電流伝達回路とから形成される電流減算回路と、該電流減算回路にて得られた電流を出力する電流出力端子とを含むことを特徴とするＡ／Ｄ変換回路。
15. 請求項１４に記載のＡ／Ｄ変換回路において、前記入力電流識別回路は、前記第１の電流減算回路の出力信号と第２の電流減算回路の出力信号とに基づいて、各出力信号のレベルの差に応じた識別信号を生成する論理回路を含むことを特徴とするＡ／Ｄ変換回路。
16. 請求項１５に記載のＡ／Ｄ変換回路において、次段の単位回路へ出力電流を供給する前段の単位回路の前記複数の電流出力端子のうちの一つを前記識別信号のレベルに応じて切り替える選択回路を備えたことを特徴とするＡ／Ｄ変換回路。
17. 請求項１６に記載のＡ／Ｄ変換回路において、前記選択回路は、前記次段の単位回路への出力電流が周辺回路のノイズレベルよりも大きくなるように、前段の単位回路の複数の電流出力端子のうちの一つを選択することを特徴とするＡ／Ｄ変換回路。
18. 請求項１６に記載のＡ／Ｄ変換回路において、前記次段の単位回路は、前段の単位回路から出力される前記識別信号を受け取り、前記次段の単位回路は、前記識別信号のレベルに応じて、前記複数の定電流源及び前記別の複数の定電流源の電流を調整する電流調整回路を含むことを特徴とするＡ／Ｄ変換回路。
19. 請求項１８に記載のＡ／Ｄ変換回路において、前記選択回路が前記識別信号に応じて電流出力端子を切り替えたとき、前記電流調整回路は、次段の単位回路の出力電流が変化するのを防止すべく電流出力端子の切り替えに伴う電流変化分を相殺することを特徴とするＡ／Ｄ変換回路。

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