JP2008035166A - 半導体集積回路装置 - Google Patents

Abstract

【課題】広電源電圧、高速・高精度、小面積なＡ／Ｄ変換器を有する半導体集積回路装置を提供する。
【解決手段】逐次比較型ＡＤＣ回路は、ＰチャネルとＮチャネルＭＯＳＦＥＴの並列回路で構成されたアナログスイッチと、上記アナログスイッチを介して入力アナログ信号を取り込むサンプリング容量と、制御信号に対応して上記ＮチャネルＭＯＳＦＥＴのスイッチ制御信号を形成する昇圧回路とを有する。昇圧回路は、上記ＮチャネルＭＯＳＦＥＴをオフ状態にするタイミングで第１及び第２容量を上記デジタル系電源電圧にプリチャージし、昇圧電圧を保持する第３容量をディスチャージする。上記ＮチャネルＭＯＳＦＥＴをオン状態にするタイミングで上記アナログ系電源電圧を上記第１容量に供給し、上記デジタル系電源電圧を上記第２容量に供給し、上記第１容量及び第２容量の電荷を上記第３容量に電荷転送して昇圧電圧を形成する。
【選択図】図３

Description

本発明は、半導体集積回路装置に関し、例えば広い電源電圧で動作可能な逐次比較型ＡＤＣ（アナログ／デジタル変換回路）を備えたものに有効な技術に関するものである。

サンプルホールド回路の有するアナログスイッチとしてのＭＯＳＦＥＴのゲート電圧を昇圧するゲート昇圧回路に、昇圧電圧が所定電圧以上にされることを防止するクランプ部を設け、微分回路を用いてサンプリングクロックパルスがハイレベルになる瞬間だけ上記クランプ部を動作させる例として、特開平１１−２２０３９３号公報がある。
特開平１１−２２０３９３号公報

デジタル情報家電・民生用途向けマイコン用として、広電源電圧、高速・高精度、小面積のＡＤＣを検討した。マイコン向けのＡＤＣとしては一般的で絶対精度を出しやすい逐次比較方式が有効である。入力信号を取り込むサンプリング回路（サンプリング容量＋アナログスイッチで構成され、入力信号をサンプリングし、変換の間ホールドする回路）では、アナログスイッチを構成するＭＯＳＦＥＴのゲート電圧が低いとアナログスイッチとしてのオン抵抗が高くなり、高速・高精度なＡ／Ｄ変換が実現できなくなる。低電源電圧動作時はサンプリングスイッチのオン抵抗を低減するため可能な限り昇圧を行い、高電源電圧動作時はスイッチＭＯＳＦＥＴの劣化（破壊）を防ぐため昇圧しすぎないようにする必要がある。特許文献１のように固定レベルで制限する方式ではクランプ電圧により上記動作可能な電源電圧範囲が制限されてしまうという問題を有する。つまり、昇圧電圧がＭＯＳＦＥＴ耐圧以下であることから、動作電源電圧は、それ以下に制限されてしまう。また、本願発明者等の検討において、広電源電圧動作実現のためプリアンプのバイアス回路やコンパレータを低電源電圧動作に対応した設計を行うと、高電源電圧動作時にＡ／Ｄ変換精度が劣化してしまうという問題に直面した。

本発明の目的は、広電源電圧、高速・高精度、小面積なＡＤＣを有する半導体集積回路装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。逐次比較型ＡＤＣ回路部が、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの並列回路で構成されたアナログスイッチと、上記アナログスイッチを介して入力アナログ信号を取り込むサンプリング容量と、上記デジタル回路部で形成された制御信号に対応して上記ＮチャネルＭＯＳＦＥＴのスイッチ制御信号を形成する昇圧回路とを有する。昇圧回路は、上記ＮチャネルＭＯＳＦＥＴをオフ状態にするタイミングで第１及び第２容量を上記デジタル系電源電圧にプリチャージし、昇圧電圧を保持する第３容量をディスチャージする。上記ＮチャネルＭＯＳＦＥＴをオン状態にするタイミングで上記アナログ系電源電圧を上記第１容量に供給し、上記デジタル系電源電圧を上記第２容量に供給し、上記第１容量及び第２容量の電荷を上記第３容量に電荷転送して昇圧電圧を形成する。

アナログスイッチのオン抵抗値を低電源電圧時には昇圧電圧によりＮチャネルＭＯＳＦＥＴで確保し、高電源電圧時では降圧動作によりＮチャネルＭＯＳＦＥＴのゲート耐圧を確保できる。

図１には、この発明に係る逐次比較型ＡＤＣの一実施例の全体ブロック図が示されている。この実施例の逐次比較型ＡＤＣは、全体としてＶＤＤ系回路部と、ＡＶＣＣ系回路部とに分けられる。ＶＤＤは、デジタル系回路の電源電圧であり、例えば１．５Ｖ程度の電圧とされる。ＡＶＣＣは、Ａ／Ｄ変換動作を行うアナログ系回路の電源電圧であり、多用途での適用を可能にするため、例えば１．８〜５．６Ｖのような広電源電圧のいずれか任意の電圧での使用が可能にされる。

この逐次比較型ＡＤＣは、例えばマイコンチップのような半導体集積回路装置に搭載される。上記ＶＤＤ系回路は、ＣＭＯＳ回路からなるデジタル制御部とされる。この制御部は、マイコン等で形成された外部からの制御信号ＣＯＮＴを受け、それに対応してＡ／Ｄ変換動作のための制御信号を形成して逐次比較型ＡＤＣ部に送り、上記ＡＤＣ部で変換されたデジタル信号Ｄｏｕｔをマイコン等の外部装置に送出する。上記ＡＶＣＣ系回路は、サンプリング回路を含んだローカルＤＡＣと、プリアンプＰＡＭＰ、上記プリアンプＰＡＭＰに供給されるバイアス電圧を供給するバイアス回路ＢＩＡＳ、コンパレータＣＯＭＰ、アナログスイッチのスイッチ制御信号を形成する昇圧回路ＢＯＯＴ、基準電流回路ＩＲＥＦ等から構成される。上記ＶＤＤ系回路とＡＶＣＣ系回路は、上記のように電圧が異なるために両者の間には、レベルシフト回路が設けられる。ＶＤＤ系回路からＡＶＣＣ系回路に向かう信号は、レベルアップシフタＬＳＵを通してレベルアップされる。ＡＶＣＣ系回路からＶＤＤ系回路に向かう信号は、レベルダンウシフタＬＳＤを通してレベルダウンされる。

比較参照電圧生成回路としてローカルＤＡＣは、特に制限されないが、回路構成として上位に容量方式ＣＤＡＣ、下位に抵抗方式ＲＤＡＣが用いられる。ローカルＤＡＣの容量方式ＣＤＡＣは、サンプリング回路（サンプリング容量＋アナログスイッチで構成され、入力信号をサンプリングし、変換の間ホールドする回路）を兼ねている。このとき、アナログスイッチを制御するＭＯＳＦＥＴのゲート電圧が低い状態で中間電圧のアナログ入力信号をサンプリングするとアナログスイッチのオン抵抗が高くなり、高速・高精度なＡ／Ｄ変換が実現できなくなる。ローカルＤＡＣの下位抵抗方式部ＲＤＡＣと上位容量方式部ＣＤＡＣの接続にアナログスイッチを設けた場合も同様の問題が生じる。この問題を解決するために以下のアナログスイッチ及び昇圧回路が用いられる。

図２には、サンプリング回路の一実施例の回路図が示されている。サンプリング回路は、アナログスイッチと容量Ｃとで構成される。上記アナログスイッチは、ＮチャネルＭＯＳＦＥＴＭＮとＰチャネルＭＯＳＦＥＴＭＰとの並列回路から構成される。スイッチ制御信号ＳＷＣは、アナログ系電源電圧ＡＶＣＣで動作するＣＭＯＳインバータ回路ＩＮＢを通してＰチャネルＭＯＳＦＥＴＭＰのゲートに伝えられる。上記スイッチ制御信号ＳＷＣは、この発明に係る昇圧回路ＢＯＯＴを介して上記ＮチャネルＭＯＳＦＥＴＭＮのゲートに伝えられる。

上記のようにＰチャネルＭＯＳＦＥＴＭＰは、上記アナログ系電源電圧ＡＶＣＣに対応した信号振幅により制御される。昇圧回路を用いない場合、ＮチャネルＭＯＳＦＥＴＭＮは、アナログ系電源電圧ＡＶＣＣが小さいときには、それに対応してゲート，ソース間電圧に加わる電圧が低下してオン抵抗値が大きくなってしまう。このようなＮチャネルＭＯＳＦＥＴＭＮの低電源電圧動作時のオン抵抗値の増大を防ぐように、ＮチャネルＭＯＳＦＥＴＭＮには、昇圧回路ＢＯＯＴで形成された昇圧電圧がゲートとソース間に加わるようにされる。

上記ＰチャネルＭＯＳＦＥＴは、アナログ系電源電圧ＡＶＣＣが大きくなると、それに対応してゲート，ソース間電圧も大きくなってオン抵抗値が小さくなる。ＮチャネルＭＯＳＦＥＴＭＮは低電圧時のようにゲートを昇圧する必要はない。このような高電圧ＡＶＣＣのもとでは、昇圧回路ＢＯＯＴにおいては、低電圧時のような昇圧動作ではなくむしろ降圧動作を行わせるようにしてＭＯＳＦＥＴＭＮのゲート破壊防止を優先させる。この実施例の昇圧回路ＢＯＯＴは、便宜上昇圧回路というように呼ぶが、実際には昇圧／降圧を自動的にしかもリニアに行うという特徴を有している。昇圧回路ＢＯＯＴは、デジタル系電源電圧ＶＤＤと、アナログ系電源電圧ＡＶＣＣの両電圧で動作させられる。

図３には、この発明に係る昇圧回路の一実施例の回路図が示されている。入力信号ＳＷＣinは、アナログ系電源電圧ＡＶＣＣで動作するＰチャネルＭＯＳＦＥＴＭ１、ＮチャネルＭＯＳＦＥＴＭ２からなるＣＭＯＳインバータ回路の入力端子に供給される。このＣＭＯＳインバータ回路（Ｍ１，Ｍ２）の出力信号は、一方において上記アナログ系電源電圧ＡＶＣＣで動作するＰチャネルＭＯＳＦＥＴＭ５、ＮチャネルＭＯＳＦＥＴＭ６からなるＣＭＯＳインバータ回路の入力端子に供給され、他方において上記デジタル系電源電圧ＶＤＤで動作するＰチャネルＭＯＳＦＥＴＭ３、ＮチャネルＭＯＳＦＥＴＭ４からなるＣＭＯＳインバータ回路の入力端子に供給される。上記ＣＭＯＳインバータ回路（Ｍ３，Ｍ４）の出力端子は、キャパシタＣ１の一方の電極に接続される。上記ＣＭＯＳインバータ回路（Ｍ５，Ｍ６）の出力端子は、キャパシタＣ２の一方の電極に接続される。

上記キャパシタＣ１とＣ２の他方の電極は共通接続され、デジタル系電源電圧ＶＤＤとの間にＰチャネルＭＯＳＦＥＴＭ７が設けられる。また、上記キャパシタＣ１とＣ２の共通接続された他方の電極には、ＰチャネルＭＯＳＦＥＴＭ８のソース側と接続される。このＭＯＳＦＥＴＭ８のドレイン側には、ＮチャネルＭＯＳＦＥＴＭ９のドレイン側と接続される。上記ＮチャネルＭＯＳＦＥＴＭ９のソース側は、上記ＣＭＯＳインバータ回路（Ｍ５，Ｍ６）の出力端子に接続される。そして、上記ＭＯＳＦＥＴＭ８とＭ９のゲートは、共通接続されて上記ＣＭＯＳインバータ回路（Ｍ５，Ｍ６）の出力端子に接続される。上記ＭＯＳＦＥＴＭ８とＭ９のドレインが共通接続されて出力端子とされ、回路の接地電位の間に出力容量ＣＬが設けられる。この出力端子から昇圧されたスイッチ制御信号ＳＷＣout が出力される。そして、上記ＰチャネルＭＯＳＦＥＴＭ７のゲートは、この出力端子に接続される。

この実施例の昇圧回路の動作は、次の通りである。昇圧回路の入力信号ＳＷＣinがロウレベルのとき、ＣＭＯＳインバータ回路（Ｍ１，Ｍ２）がハイレベルの出力信号を形成するので、ＣＭＯＳインバータ回路（Ｍ３，Ｍ４）の出力信号Ｖ１はロウレベル、ＣＭＯＳインバータ回路（Ｍ５，Ｍ６）の出力信号Ｖ２もロウレベルにされる。上記ＣＭＯＳインバータ回路（Ｍ１，Ｍ２）の出力信号のハイレベルにより、ＭＯＳＦＥＴＭ９がオン状態となり、出力信号ＳＷＣout もロウレベルになる。これにより、ＰチャネルＭＯＳＦＥＴＭ７がオン状態となり、上記キャパシタＣ１とＣ２の出力側ＶｘをＶＤＤにプリチャージする。

上記入力信号ＳＷＣinがハイレベルに変化すると、ＣＭＯＳインバータ回路（Ｍ１，Ｍ２）がロウレベルの出力信号を形成するので、ＣＭＯＳインバータ回路（Ｍ３，Ｍ４）の出力信号Ｖ１はＶＤＤレベル、ＣＭＯＳインバータ回路（Ｍ５，Ｍ６）の出力信号Ｖ２はＡＶＣＣレベルにされる。上記ＣＭＯＳインバータ回路（Ｍ１，Ｍ２）の出力信号のロウレベルにより、ＮチャネルＭＯＳＦＥＴＭ９がオフ状態に、ＰチャネルＭＯＳＦＥＴＭ８がオン状態となり、キャパシタＣ１、Ｃ２及びＣＬの間で電荷移動が生じて電圧ＡＶＣＣ、ＶＤＤ及び容量Ｃ１，Ｃ２及びＣＬで決まる次式（１）に示すような所定電圧が出力される。
SWCout＝AVCC×C2／(CL+C1+C2)＋ VDD×(2C1+C2)／(CL+C1+C2) ………（１）

高電源電圧動作時に、上記図２のＮチャネルＭＯＳＦＥＴＭＮのゲート耐圧が問題とならないよう、容量ばらつきも考慮して負荷容量ＣＬと昇圧容量Ｃ１、Ｃ２の比をＣＬ：Ｃ１：Ｃ２＝１：１：３とすると、上記式（１）は、次式（２）のようになり、図４に実線で示した特性となる。
SWCout＝０.6×AVCC＋ VDD ………（２）

図４において、この実施例の昇圧回路は、同図に点線で示したＳＷＣout ＝ＡＶＣＣのような特性と、ＳＷＣout ＝０．６ＡＶＣＣ＋ＶＤＤの特性とが交わる電圧Ｖ１より低い電源電圧ＡＶＣＣのときには昇圧電圧を形成し、上記電圧Ｖ１よりも高い電源電圧ＡＶＣＣのときには降圧電圧を形成するものとなる。このように、この実施例の昇圧回路ＢＯＯＴでは、アナログ系電源電圧ＡＶＣＣが高電源電圧動作時の出力電圧が電源電圧ＡＶＣＣよりも低い値となる降圧動作を行う。このときには、アナログスイッチ全体としてサンプリング時間に問題はなく、ＮチャネルＭＯＳＦＥＴの過電圧対策としてクランプ回路を追加する必要も無い。更に、この実施例の昇圧回路は、入力信号変化時に容量の充放電電流のみ流れるため、直流電流が０である利点を持つ。つまりは、クランプ回路を設けて、強制的に電流を流して電圧制限を行うような従来の昇圧回路に比べて低消費電力となる。

図５には、この発明に係る昇圧回路の他の一実施例の回路図が示されている。この実施例は、前記図３の実施例回路の変形例であり、ＰチャネルＭＯＳＦＥＴＭ３と、出力端子との間に抵抗Ｒ１が追加される。他の構成は、前記図３の実施例と同様である。デジタル系電源電圧ＶＤＤは、制御部のデジタル回路の動作により電源電圧ＶＤＤに高周波ノイズが発生する。この実施例の抵抗Ｒ１は、上記電源高周波ノイズによる出力電圧ＳＷＣout の変動に対する対策のためのものである。

図６には、ローカルＤＡＣの一実施例の回路図が示されている。ローカルＤＡＣは、上位ビット側と下位ビット側に分けられる。上位ビット側は容量方式とされる。例えば、上位ビットがＮビットからなるときには、２^N 個のキャパシタＣが設けられる。これらのキャパシタＣは、同じ容量値にされており、３つのスイッチを通して入力アナログ信号ＡＶinと、上側参照電圧ＶＲＨと、下側参照電圧ＶＲＬとが供給される。上記入力アナログ信号ＡＶinを伝えるスイッチは、前記アナログスイッチとされる。これに対して、上側参照電圧ＶＲＨを伝えるスイッチは、ＰチャネルＭＯＳＦＥＴだけで構成され、下側参照電圧ＶＲＬを伝えるスイッチは、ＮチャネルＭＯＳＦＥＴだけで構成される。

サンプリング時には、アナログスイッチがオン状態となり、入力アナログ信号ＡＶinがキャパシタＣに取り込まれる。Ａ／Ｄ変換時には、上記２^N 個のキャパシタＣのうち半分が上側参照電圧ＶＲＨに接続され、残り半分が下側参照電圧ＶＲＬに接続されて（ＶＲＨ−ＶＲＬ）／２の参照電圧を形成する。この参照電圧と上記取り込んだ入力アナログ信号ＡＶinとの差分がプリアンプで増幅され、コンパレータで０／１に変換される。このときもしも、入力アナログ信号ＡＶin＞（ＶＲＨ−ＶＲＬ）／２ならコンパレータの出力が１となる。

上記最上位ビットＭＳＢの１により、上記下側参照電圧ＶＲＬに接続されて半分のキャパシタのうちの半分が上側参照電圧ＶＲＨに接続されて、（ＶＲＨ−ＶＲＬ）３／４の参照電圧を形成する。この参照電圧と上記取り込んだ入力アナログ信号ＡＶinとの差分がプリアンプで増幅され、コンパレータで０／１に変換される。このときもしも、入力アナログ信号ＡＶin＜（ＶＲＨ−ＶＲＬ）３／４ならコンパレータの出力が０となる。上位第２ビットの０により、上記上側参照電圧ＶＲＨに接続されて１／４のキャパシタのうちの更に半分１／８下側参照電圧ＶＲＬに接続されて、（ＶＲＨ−ＶＲＬ）５／８の参照電圧を形成する。以下同様にして上位ビット側のデジタル変換動作が行われる。

下位ビット側はＲ−２Ｒ抵抗方式とされる。サンプリング時にはＲ−２Ｒ抵抗ラダーのスイッチは全てがオフ状態となり、出力ハイインピーダンス状態にされる。それ故、アナログスイッチのオン状態により入力アナログ信号ＡＶinをキャパシタＣに取り込ませることができる。そして、上記のように上位ビット側の変換動作のときに、上記Ｒ−２Ｒ抵抗ラダーから上側参照電圧ＶＲＨを出力していたなら、下位ビットの変換動作のときには、最初に（ＶＲＨ−ＶＲＬ）２の電圧がＲ−２Ｒの抵抗ラダーにより形成されてキャパシタＣに与えられ、前記上位側ビットの変換動作と同様に下位側の上位ビットから順次にコンパレータで判定される。

この実施例のように容量方式ＤＡＣとすることにより、上側参照電圧ＶＲＨ（＝ＡＶＣＣ）または下側参照電圧ＶＲＬ（＝ＧＮＤ）に対してスイッチングすればよいため、中間電圧を通すことが無くアナログスイッチを用いる場合のように昇圧回路を必要としない。Ｒ−２Ｒ型ＤＡＣの出力は、上位容量方式ＤＡＣの単位容量Ｃの一つに接続され、ローカルＤＡＣ出力電圧を１ＬＳＢ単位で制御する。このＲ−２Ｒ型ＤＡＣの出力に、サンプリング時にＲ−２Ｒ型ＤＡＣを切り離すためのアナログスイッチを設けた場合、デジタル変換動作時にアナログスイッチを構成するＮチャネルＭＯＳＦＥＴに低電源電圧動作時での中間電圧を通すためゲート電圧を昇圧する回路が必要となる。この実施例では、サンプリング時にＲ−２Ｒ型ＤＡＣの全てのスイッチをオフすることで上記アナログスイッチの機能を実現し、アナログスイッチを省略して回路の簡素化を図っている。

ちなみに、図１７に示したような下位抵抗方式として抵抗ストリング型を用いた場合、サンプリングスイッチ同様、中間電圧付近にある複数のタップのアナログスイッチにそれぞれ昇圧回路が必要となるため低電源電圧動作に適さないし、前記のような昇圧回路ＢＯＯＴを設けると、回路規模が大きくなってしまう。また、スイッチＳＷ（ＶＲ）についても低電源電圧動作時は昇圧回路が必要となるため低電源電圧動作に適さない。これに対して、前記図６の実施例のようにＲ−２Ｒ抵抗方式を採用することにより、これらの問題を解決することができ、広電源電圧で小面積なＡＤＣの実現に有益である。

図１４には、この発明に先立って検討されたプリアンプとそのバイアス回路の一例の回路図が示されている。例えば、アナログ系電源電圧ＡＶＣＣが高電圧であるときには、Ｎチャネル差動ＭＯＳＦＥＴによるプリアンプ（以下Ｎ入力プリアンプという）を用い、一方の入力には電源ＡＶＣＣの１／２のバイアス電圧を供給している。キャパシタＣの入力端子Ｖinは、前記アナログスイッチを介して入力アナログ信号ＡＶin又は前記ローカルＤＡＣで形成された参照電圧が供給される。そして、サンプリング時には入力と出力とがＮチャネルＭＯＳＦＥＴＭ１により短絡されて、上記バイアス電圧を基準にしてキャパシタＣに入力アナログ信号ＡＶinが取り込まれる。このバイアス回路により１．８Ｖのような低電圧ＡＶＣＣで動作させる時は、バイアス電圧が０．９Ｖとなるため、Ｎ入力アンプと、ＮチャネルＭＯＳＦＥＴＭ１の動作が困難になる。つまり、差動回路では、差動ＭＯＳＦＥＴの共通ソースと回路の接地電位との間に前記図１の基準電流源ＩＲＥＦで動作させられる定電流源ＭＯＳＦＥＴが設けられるので、これらの差動ＭＯＳＦＥＴ及び定電流源ＭＯＳＦＥＴを動作させる電圧を確保することができなくなる。

図１５には、この発明に先立って検討されたプリアンプとそのバイアス回路の他の一例の回路図が示されている。この回路は、上記１．８Ｖのような低電圧ＡＶＣＣで動作させるため、Ｎ入力アンプとＰチャネルＭＯＳＦＥＴＭ２で構成し、バイアス電圧を電源ＡＶＣＣの３／４とする。しかしながら、上記電源電圧ＡＶＣＣを高くすると、図１６の変換誤差の説明図に示したようにバイアス電圧ＶＢ２を電源電圧側に偏らせるとキャパシタＣの電圧依存性が大きく現れてＡ／Ｄ変換精度が劣化する。バイアス電圧ＶＢ１は、前記図１４のバイアス回路の例であり、Ａ／Ｄ変換精度には優れているが前記のように低電源電圧時での動作そのものが困難になる。このように前記のような広電源電圧動作対応のためは、低電源電圧動作時のＮ入力アンプと入出力短絡スイッチの動作、高電源電圧動作時の高精度なＡ／Ｄ変換を両立させるバイアス回路が必要であることが判明した。

図７には、この発明に係るプリアンプとバイアス回路の一実施例の回路図が示されている。この実施例は、前記のような広電源電圧動作対応のための低電源電圧動作時のＮ入力アンプと入出力短絡スイッチの動作、高電源電圧動作時の高精度なＡ／Ｄ変換を両立させるバイアス回路に向けられている。

バイアス回路は、アナログ系電源電圧ＡＶＣＣを分圧する２つの分圧回路を有している。１つは７ＲとＲからなる回路であり、他は２Ｒ、４Ｒ、Ｒ、Ｒからなる回路である。上記４Ｒには両端を短絡するＰチャネルＭＯＳＦＥＴＭ１０が設けられる。上記ＲとＲとの間には、両者を接続するＮチャネルＭＯＳＦＥＴＭ１２が設けられる。上記ＰチャネルＭＯＳＦＥＴＭ１０のゲートは、上記７ＲとＲからなる分圧回路の分圧電圧（ＡＶＣＣ／８）が供給される。上記ＮチャネルＭＯＳＦＥＴＭ１２のゲートは、上記２Ｒと４Ｒの接続点から出力されるバイアス電圧ＶＢが供給されている。上記Ｒ、２Ｒ、４Ｒ及び７Ｒを抵抗比を表している。

上記ＮチャネルＭＯＳＦＥＴＭ１２は、製造上のしきい値電圧Ｖthばらつきを考慮して、低電源電圧動作におけるＮ入力アンプの動作マージンを確保するため、Ｎ入力ＭＯＳと同種のＭＯＳＦＥＴが用いられる。ＰチャネルＭＯＳＦＥＴＭ１０は、ＰチャネルＭＯＳＦＥＴＭ１１がオンする電源電圧より高い電圧で動作する必要があるので、ＰチャネルスイッチＭＯＳＦＥＴＭ１１と同種のＭＯＳＦＥＴで形成され、ゲート電圧を電源電圧ＡＶＣＣの１／８としている。

電源電圧ＡＶＣＣを０Ｖから上げていく時の動作は、図８に示すように以下の通りである。（ａ）は、電源ＡＶＣＣ＜０．７Ｖのときであり、ＮチャネルＭＯＳＦＥＴＭ１２とＰチャネルＭＯＳＦＥＴＭ１０がオフ状態となり、バイアス電圧ＶＢ３は電源ＡＶＣＣとなる。（ｂ）は、０．７Ｖ＜電源ＡＶＣＣ＜１．５Ｖのときであり、ＮチャネルＭＯＳＦＥＴＭ１２がオン状態になり、ＰチャネルＭＯＳＦＥＴＭ１０はオフ状態のままであるので、バイアス電圧ＶＢ３は電源ＡＶＣＣからＡＶＣＣの３／４へ変化する。そして、（ｃ）は、電源ＡＶＣＣ＞１．５Ｖのときであり、ＮチャネルＭＯＳＦＥＴＭ１２と、ＰチャネルＭＯＳＦＥＴＭ１０がオンするので、バイアス電圧ＶＢ３は電源ＡＶＣＣの３／４から１／２へ変化する。このように、本回路は電源ＡＶＣＣに応じてバイアスＶＢ３の出力電圧比率が電源ＡＶＣＣの３／４〜１／２へ滑らかに変化する。ちなみに、前記図１５の例では、バイアス電圧ＶＢ１がＡＶＣＣの１／２（５０％）に固定であり、図１６の例では、バイアス電圧ＶＢ２がＡＶＣＣの３／４（７５％）に固定である。

図９には、図８のバイアス回路を用いた場合の変換誤差の説明図が示されている。図８のバイアス回路では、電源電圧ＡＶＣＣに応じてバイアス回路の出力電圧比率が電源電圧ＡＶＣＣの３／４〜１／２へ滑らかに変化するので、低電源電圧動作の実現と、高電源電圧動作時に於けるキャパシタＣの電圧依存性の影響によるＡ／Ｄ変換誤差を小さくすることができる。このことは、前記図１６に示したバイアス電圧ＶＢ２との比較から容易に理解されるであろう。

図１０は、この発明に係るプリアンプとバイアス回路の他の一実施例の回路図が示されている。この実施例では、前記図７の抵抗７Ｒ、Ｒが省略されており、ＰチャネルＭＯＳＦＥＴＭ１０のゲートに回路の接地電位が供給される。また、ＮチャネルＭＯＳＦＥＴＭ１２も省略され、抵抗４Ｒの他端と回路の接地電位との間に抵抗２Ｒが接続される。このバイアス回路で形成されるバイアス電圧ＶＢ３は、前記図７の実施例と比較し、前記図８に示したような（ａ）、（ｂ）の領域が無く、ＭＯＳＦＥＴＭ１０がオフのときには電源ＡＶＣＣの３／４となり、ＭＯＳＦＥＴＭ１０がオンすると、（ｃ）のように電源ＡＶＣＣの３／４から１／２に変化する。

図１１は、この発明に係るプリアンプとバイアス回路の他の一実施例の回路図が示されている。この実施例でも、前記図７の抵抗７Ｒ、Ｒを省略してＰチャネルＭＯＳＦＥＴＭ１０のゲートに回路の接地電位が供給される。他は前記図７と同様である。このバイアス回路で形成されるバイアス電圧ＶＢ３は、前記図７の実施例と比較し、電源ＡＶＣＣが０Ｖから増大するに従い、ＭＯＳＦＥＴＭ１２がオンするまでは前記図８に示したような（ａ）のようにＡＶＣＣが出力される。上記ＭＯＳＦＥＴＭ１２が先にオンすると（ｂ）のように低電圧で電源ＡＶＣＣから電源ＡＶＣＣの３／４に変化し、ＭＯＳＦＥＴＭ１０がオンすると（ｃ）のように電源ＡＶＣＣの３／４から１／２に変化する。ＭＯＳＦＥＴＭ１０が先にオンすると電源ＡＶＣＣから１／２に変化する。

図１２は、この発明に係るプリアンプとバイアス回路の他の一実施例の回路図が示されている。この実施例では、前記図７の一方の分圧回路の抵抗７Ｒには電源ＡＶＣＣが供給され、他方の分圧回路の抵抗２Ｒには電源ＶＲＥＦが供給される。ＡＶＣＣ＞ＶＲＥＦで、入力信号Ｖinのフルスケールが電源ＶＲＥＦの時、前記図７の実施例回路では図１６のバイアス電圧ＶＢ２のようになるため変換誤差が大きくなる。この実施例のように電源ＶＲＥＦに変更することにより、バイアスＶＢ３はＰチャネルＭＯＳＦＥＴ１０のゲート電圧が高い分、変換誤差は前記図１６のバイアスＶＢ１よりは大きくなるが、バイアスＶＢ２よりは小さくできる。

図１８には、この発明に先立って検討されたコンパレータの回路図が示されている。この実施例のコンパレータは、Ｎチャネル差動ＭＯＳＦＥＴＭ２０とＭ２１のゲートに、差動入力信号ＩＮ１，ＩＮ２が供給される。これらの差動ＭＯＳＦＥＴＭ２０，Ｍ２１の共通ソースと回路の接地電位との間には定電流源として動作するＮチャネルＭＯＳＦＥＴＭ２２が設けられる。

ＮチャネルＭＯＳＦＥＴＭ２３、Ｍ２４とＰチャネルＭＯＳＦＥＴＭ２６、Ｍ２７とはそれぞれＣＭＯＳインバータ回路を構成し、入力と出力とが交差接続されてラッチ回路を構成する。上記ＮチャネルＭＯＳＦＥＴＭ２３、Ｍ２４の共通ソースと回路の接地電位との間には、比較結果出力タイミング信号が供給されるＮチャネルＭＯＳＦＥＴＭ２５が設けられる。上記差動ＭＯＳＦＥＴＭ２０とＭ２１のドレインは、上記ラッチ回路の一対の入出力ノードＯＵＴ１，ＯＵＴ２に接続される。上記ＭＯＳＦＥＴＭ２０とＭ２１のドレイン（入出力ノードＯＵＴ１，ＯＵＴ２）と電源電圧ＡＶＣＣとの間には、Ｐチャネル型のプリチャージＭＯＳＦＥＴＭ２８，Ｍ２９が設けられており、上記比較結果出力タイミング信号により上記差動ＭＯＳＦＥＴＭ２０，Ｍ２１及びＣＭＯＳラッチ回路が動作状態にされる前のプリチャージ期間に上記に入出力ノードＯＵＴ１，ＯＵＴ２をプリチャージする。

このようなコンパレータにおいて、電源電圧ＡＶＣＣが高電圧時においては、入力ＩＮ１、ＩＮ２も高電圧にされ、上記ＭＯＳＦＥＴＭ２５のゲートに供給される比較結果出力タイミング信号をロウレベルからハイレベルにし、プリアンプより増幅された出力信号を受け取り比較結果を出力する際に、例えば出力ノードＯＵＴ２−ＭＯＳＦＥＴ２１−ＭＯＳＦＥＴＭ２０−出力ノードＯＵＴ１−ＭＯＳＦＥＴＭ２４−ＭＯＳＦＥＴＭ２５の経路、あるいは出力ノードＯＵＴ１−ＭＯＳＦＥＴ２０−ＭＯＳＦＥＴＭ２１−出力ノードＯＵＴ２−ＭＯＳＦＥＴＭ２３−ＭＯＳＦＥＴＭ２５の経路で貫通電流が流れ、出力ＯＵＴ１とＯＵＴ２との間に電位差ができず誤った結果を出力することが判明した。

図１３には、この発明に係るコンパレータの一実施例の回路図が示されている。この実施例のコンパレータは、前記図１８に示したコンパレータにおいて、Ｎチャネル型の差動ＭＯＳＦＥＴＭ２０とＭ２１のドレインに抵抗Ｒ２０とＲ２１が接続される。つまり、差動ＭＯＳＦＥＴＭ２０とＭ２１のドレインは、上記抵抗Ｒ２０、Ｒ２１を介して上記ＣＭＯＳラッチ回路の入出力ノードＯＵＴ１，ＯＵＴ２とそれぞれ接続される。これにより、電源電圧ＡＶＣＣが高電源のときに、ＮチャネルＭＯＳＦＥＴＭ２５をオン状態にした際に、前記のような出力ノードＯＵＴ２−ＭＯＳＦＥＴ２１−ＭＯＳＦＥＴＭ２０−出力ノードＯＵＴ１−ＭＯＳＦＥＴＭ２４−ＭＯＳＦＥＴＭ２５の経路、あるいは出力ノードＯＵＴ１−ＭＯＳＦＥＴ２０−ＭＯＳＦＥＴＭ２１−出力ノードＯＵＴ２−ＭＯＳＦＥＴＭ２３−ＭＯＳＦＥＴＭ２５の経路での貫通電流を抑えることができ、入出力ノードＯＵＴ１とＯＵＴ２の間の電位差が保たれて正しい比較出力結果を得ることができる。

以上説明した本願発明においては、低電源電圧動作時には可能な限り昇圧を行い、高電源電圧動作時には昇圧しすぎない昇圧回路から逐次比較型ＡＤＣの入力信号サンプリングスイッチを構成するＮチャネルＭＯＳＦＥＴのゲート電圧を供給することにより、低電源電圧動作時はサンプリングスイッチのオン抵抗を低減し、高電源電圧動作時はサンプリングスイッチゲートへの過電圧を防止することができる。そして、過電圧防止のためにクランプ回路を追加する必要がないため、逐次比較型ＡＤＣの小面積・低消費電力も図ることができる。

逐次比較型ＡＤＣに用いられるローカルＤＡＣにおいて、低電源電圧動作時に中間電圧を通す必要がない回路構成を採用することで、低電源電圧動作に対応する。アナログスイッチに昇圧回路を使わないことで高電源電圧動作時にアナログスイッチでのゲート過電圧の問題は生じない。以上より、広電源電圧範囲動作と小面積を満足する逐次比較型ＡＤＣを実現することができる。

逐次比較型ＡＤＣに用いられるプリアンプにおいて、電源電圧に応じてバイアス回路の出力電圧比率が電源電圧の３／４〜１／２へ滑らかに変化するので、低電源電圧動作の実現と、高電源電圧動作時に於ける容量の電圧依存性の影響によるＡ／Ｄ変換誤差を小さくすることができる。以上より、広電源電圧範囲で高精度な逐次比較型ＡＤＣを実現することできる。そして、コンパレータにおいては、高電圧動作でも正確な比較判定結果を得ることができ、広電源電圧範囲で高精度な逐次比較型ＡＤＣを実現することできる。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、図６に示した上位容量方式ＤＡＣは、キャパシタＣに２進の重みを付した容量とし、スイッチの数を減らすようにしてもよい。この場合でも、容量値が２進の重みを持つので、大きな容量値にされた容量に設けられるアナログスイッチもその分オン抵抗値を小さくする必要があり、アナログスイッチを含むスイッチ全体としての占有面積は前記図６のように単一容量を用いる場合と実質的には変わらなく、容量が占める面積も同様である。この発明は、逐次比較型ＡＤＣを備えたＬＳＩ（例：マイコン、システムＬＳＩ等）に広く利用することができる。

この発明に係る逐次比較型ＡＤＣの一実施例を示す全体ブロック図である。 この発明に係るサンプリング回路の一実施例を示す回路図である。 この発明に係る昇圧回路の一実施例を示す回路図である。 図３の昇圧回路の動作を説明するための出力特性図である。 この発明に係る昇圧回路の他の一実施例を示す回路図である。 この発明に係るローカルＤＡＣの一実施例を示す回路図である。 この発明に係るプリアンプとバイアス回路の一実施例を示す回路図である。 この発明に係るバイアス回路の動作を説明するための特性図である。 図７のバイアス回路を用いた場合の変換誤差の説明図である。 この発明に係るプリアンプとバイアス回路の他の一実施例を示す回路図である。 この発明に係るプリアンプとバイアス回路の他の一実施例を示す回路図である。 この発明に係るプリアンプとバイアス回路の他の一実施例を示す回路図である。 この発明に係るコンパレータの一実施例を示す回路図である。 この発明に先立って検討されたプリアンプとバイアス回路の一例の回路図である。 この発明に先立って検討されたプリアンプとバイアス回路の一例の回路図である。 図１４、図１５のバイアス回路を用いた場合の変換誤差の説明図である。 この発明に先立って検討されたローカルＤＡＣの回路図である。 この発明に先立って検討されたコンパレータの回路図である。

符号の説明

ＬＤＡＣ…ローカルＤＡＣ、ＰＡＭＰ…プリアンプ、ＣＯＭＰ…コンパレータ、ＢＯＯＴ…昇圧回路、ＢＩＡＳ…バイアス回路、ＩＲＥＦ…基準電流回路、ＭＰ…ＰチャネルＭＯＳＦＥＴ、ＭＮ…ＮチャネルＭＯＳＦＥＴ、ＩＮＢ…インバータ回路、Ｍ１〜Ｍ２９…ＭＯＳＦＥＴ、Ｃ，Ｃ１，Ｃ２，ＣＬ…キャパシタ（容量）、Ｒ１，Ｒ２０，Ｒ２１…抵抗、Ｒ〜４Ｒ…抵抗、ＶＢ１〜ＶＢ３…バイアス電圧、ＶＤＤ…デジタル系電源電圧、ＡＶＣＣ…アナログ系電源電圧。

Claims (14)

1. 逐次比較型ＡＤＣ回路部と、
   外部から供給される動作制御信号及び上記逐次比較型ＡＤＣ回路部からの出力信号を受けて、Ａ／Ｄ変換動作に必要なスイッチ制御信号及びＡＤＣ出力信号とを形成するデジタル回路部とを有し、
   上記逐次比較型ＡＤＣ回路部は、アナログ系電源電圧で動作可能とされ、
   上記デジタル回路部は、上記アナログ系電源電圧とは異なるデジタル系電源電圧で動作し、
   上記逐次比較型ＡＤＣ回路部は、ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの並列回路で構成されたアナログスイッチと、上記アナログスイッチを介して入力アナログ信号を取り込むサンプリング容量と、上記デジタル回路部で形成された制御信号に対応して上記ＮチャネルＭＯＳＦＥＴのスイッチ制御信号を形成する昇圧回路とを有し、
   上記昇圧回路は、
   上記アナログスイッチのＮチャネルＭＯＳＦＥＴをオフ状態にするタイミングで第１及び第２容量を上記デジタル系電源電圧にプリチャージし、昇圧電圧を保持する第３容量をディスチャージし、
   上記アナログスイッチのＮチャネルＭＯＳＦＥＴをオン状態にするタイミングで上記デジタル系電源電圧を上記第１容量に供給し、上記アナログ系電源電圧を上記第２容量に供給し、上記第１容量及び第２容量の電荷を上記第３容量に電荷転送して昇圧電圧を形成する半導体集積回路装置。
2. 請求項１において、
   上記デジタル系電源電圧は、上記アナログ系電源電圧の最小値よりも小さな電圧とされ、
   上記デジタル回路部と上記逐次比較型ＡＤＣ回路部との間にはレベルシフト回路を更に有し、
   上記レベルシフト回路は、上記アナログ系電源電圧に対応した信号を上記デジタル系電源電圧に対応した信号に変換する第１レベルシフト動作と、上記デジタル系電源電圧に対応した信号を上記アナログ系電源電圧に対応した信号に変換する第２レベルシフト動作とを行う半導体集積回路装置。
3. 請求項１において、
   上記アナログスイッチを構成するＰチャネルＭＯＳＦＥＴは、上記アナログ系電源電圧に対応して形成されたスイッチ制御信号が供給される半導体集積回路装置。
4. 請求項１において、
   昇圧回路は、
   上記デジタル系電源電圧で動作する第１ＣＭＯＳインバータ回路と、
   上記アナログ系電源電圧で動作する第２ＣＭＯＳインバータ回路とを有し、
   上記第１ＣＭＯＳインバータ回路の出力端子は、上記第１容量の一方の電極に接続され、
   上記第２ＣＭＯＳインバータ回路の出力端子は、上記第２容量の一方の電極に接続され、
   上記第１容量と第２容量の他方の電極は共通に接続されて、上記アナログスイッチのＮチャネルＭＯＳＦＥＴをオフ状態にするタイミングでオン状態にされるスイッチＭＯＳＦＥＴを介して上記デジタル系電源電圧が供給され、上記アナログスイッチのＮチャネルＭＯＳＦＥＴをオン状態にするタイミングでオン状態にされるスイッチＭＯＳＦＥＴを介して上記第３容量の昇圧電圧を形成する電極と接続される半導体集積回路装置。
5. 請求項４において、
   上記第１ＣＭＯＳインバータ回路を構成するＰチャネルＭＯＳＦＥＴと出力端子との間には、抵抗素子が設けられる半導体集積回路装置。
6. 請求項４において、
   上記第１容量、第２容量及び第３容量の容量値の比は、１：３：１に設定される半導体集積回路装置。
7. 請求項１において、
   上記逐次比較型ＡＤＣ回路は、
   ローカルＤＡＣが上位ビット側と下位ビット側に分けられ、
   上記上位ビット側ローカルＤＡＣは、複数のサンプリング容量と、上記複数のサンプリング容量に上記入力アナログ信号を供給する上記アナログスイッチと、上側参照電圧と下側参照電圧とを供給するスイッチＭＯＳＦＥＴとを有する容量型ＤＡＣであり、
   上記下位ビット側は、それに対応したサンプリング容量に対して、上側参照電圧と下側参照電圧とにより下位ビットに相当する参照電圧を形成するＲ−２Ｒ型ＤＡＣである半導体集積回路装置。
8. 請求項７において、
   上記Ｒ−２Ｒ型ＤＡＣは、その出力信号が上記サンプリング容量と直結され、上記アナログ入力信号を容量に取り込むサンプリング時には全スイッチがオフ状態にされてサンプリング時でのスイッチの機能を合わせ持つ半導体集積回路装置。
9. 請求項１において、
   上記逐次比較型ＡＤＣ回路は、
   上記アナログ系電源電圧で動作し、サンプリング容量に保持された入力アナログ信号と参照電圧との差分を増幅するプリアンプを更に備え、
   上記プリアンプは、
   ＮチャネルＭＯＳＦＥＴで構成された一方の差動ＭＯＳＦＥＴのゲートにバイアス回路で形成されたバイアス電圧が供給され、
   ＮチャネルＭＯＳＦＥＴで構成された他方の差動ＭＯＳＦＥＴのゲートに上記サンプリング容量の出力側が接続され、
   上記他方の差動ＭＯＳＦＥＴのゲートと出力端子との間にＰチャネルスイッチＭＯＳＦＥＴが設けられ、
   上記バイアス回路は、上記アナログ系電源電圧に応じて電源電圧から電源電圧の１／２に変化する電源依存性を持つバイアス電圧を形成する半導体集積回路装置。
10. 請求項９において、
    上記バイアス回路は、
    上記アナログ系電源電圧に一端が接続された第１抵抗素子と、
    上記第１抵抗素子の他端に設けられ、上記第１抵抗素子の約２倍の抵抗値にされた第２抵抗素子と、
    上記第２抵抗素子の他端に設けられ、上記第１抵抗素子の約半分の抵抗値にされた第３抵抗素子と、
    上記第３抵抗素子の他端に設けられ、上記第３抵抗素子と同じ抵抗値にされ、他端が回路の接地電位点に接続された第４抵抗素子と、
    上記第２抵抗素子の両端にソース−ドレイン経路が並列形態に接続され、ゲートが上記回路の接地電位点に接続されたＰチャネルＭＯＳＦＥＴと、
    上記第１抵抗素子と第２抵抗素子の相互接続点から上記バイアス電圧を出力する半導体集積回路装置。
11. 請求項９において、
    上記バイアス回路は、
    上記アナログ系電源電圧に一端が接続された第１抵抗素子と、
    上記第１抵抗素子の他端に設けられ、上記第１抵抗素子の約２倍の抵抗値にされた第２抵抗素子と、
    上記第２抵抗素子の他端に設けられ、上記第１抵抗素子の約半分の抵抗値にされた第３抵抗素子と、
    上記第３抵抗素子の他端に設けられ、上記第３抵抗素子と同じ抵抗値にされ、他端が回路の接地電位点に接続された第４抵抗素子と、
    上記第２抵抗素子の両端にソース−ドレイン経路が並列形態に接続され、ゲートが上記回路の接地電位点に接続されたＰチャネルＭＯＳＦＥＴと、
    上記第３抵抗素子の他端と第４抵抗の一端との間にソース−ドレイン経路が直列接続され、ゲートが上記第１抵抗素子と第２抵抗素子の接続点に接続されたＮチャネルＭＯＳＦＥＴとを有し、
    上記第１抵抗素子と第２抵抗素子の相互接続点から上記バイアス電圧を出力する半導体集積回路装置。
12. 請求項９において、
    上記バイアス回路は、
    上記アナログ系電源電圧に一端が接続された第１抵抗素子と、
    上記第１抵抗素子の他端に設けられ、上記第１抵抗素子の約２倍の抵抗値にされた第２抵抗素子と、
    上記第２抵抗素子の他端に設けられ、上記第１抵抗素子の約半分の抵抗値にされた第３抵抗素子と、
    上記第３抵抗素子の他端に設けられ、上記第３抵抗素子と同じ抵抗値にされ、他端が回路の接地電位点に接続された第４抵抗素子と、
    上記第２抵抗素子の両端にソース−ドレイン経路が並列形態に接続されたＰチャネルＭＯＳＦＥＴと、
    上記第３抵抗素子の他端と第４抵抗の一端との間にソース−ドレイン経路が直列接続され、ゲートが上記第１抵抗素子と第２抵抗素子の接続点に接続されたＮチャネルＭＯＳＦＥＴと、
    上記アナログ系電源電圧と上記回路の接地電位点との間に設けられた分圧回路とを有し、
    上記ＰチャネルＭＯＳＦＥＴのゲートは、上記分圧回路で形成された分圧電圧が供給され、
    上記第１抵抗素子と第２抵抗素子の相互接続点から上記バイアス電圧を出力する半導体集積回路装置。
13. 請求項９において、
    上記バイアス回路は、
    一端に所定電圧が供給された第１抵抗素子と、
    上記第１抵抗素子の他端に設けられ、上記第１抵抗素子の約２倍の抵抗値にされた第２抵抗素子と、
    上記第２抵抗素子の他端に設けられ、上記第１抵抗素子の約半分の抵抗値にされた第３抵抗素子と、
    上記第３抵抗素子の他端に設けられ、上記第３抵抗素子と同じ抵抗値にされ、他端が回路の接地電位点に接続された第４抵抗素子と、
    上記第２抵抗素子の両端にソース−ドレイン経路が並列形態に接続されたＰチャネルＭＯＳＦＥＴと、
    上記第３抵抗素子の他端と第４抵抗の一端との間にソース−ドレイン経路が直列接続され、ゲートが上記第１抵抗素子と第２抵抗素子の接続点に接続されたＮチャネルＭＯＳＦＥＴと、
    上記アナログ系電源電圧と上記回路の接地電位点との間に設けられた分圧回路とを有し、
    上記ＰチャネルＭＯＳＦＥＴのゲートは、上記分圧回路で形成された分圧電圧が供給され、
    上記第１抵抗素子と第２抵抗素子の相互接続点から上記バイアス電圧を出力する半導体集積回路装置。
14. 請求項９において、
    上記逐次比較型ＡＤＣ回路は、
    上記アナログ系電源電圧で動作し、上記プリアンプの差動出力信号を受けて２値信号を形成するコンパレータを有し、
    上記コンパレータは、
    上記プリアンプの上記差動出力信号がそれぞれゲートに供給された第１ＮチャネルＭＯＳＦＥＴ及び第２ＮチャネルＭＯＳＦＥＴと、
    上記第１及び第２ＮチャネルＭＯＳＦＥＴの共通ソースと回路の接地電位との間に設けられ、定電流源として動作する第３ＮチャネルＭＯＳＦＥＴと、
    入力と出力とが交差接続されてラッチ形態にされた第１ＣＭＯＳインバータ回路及び第２ＣＭＯＳインバータ回路と、
    上記第１ＣＭＯＳインバータ回路と第２ＣＭＯＳインバータ回路を構成するＮチャネルＭＯＳＦＥＴのソースと回路の接地電位との間に設けられ、比較結果出力タイミングでオン状態にされる第４ＮチャネルＭＯＳＦＥＴと、
    上記第１ＮチャネルＭＯＳＦＥＴ及び第２ＮチャネルＭＯＳＦＥＴのドレインと上記第１及び第２ＣＭＯＳインバータ回路の上記交差接続された入出力ノードとの間に設けられた抵抗素子とを有する半導体集積回路装置。
    

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