JPH0454407B2 - - Google Patents
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- JPH0454407B2 JPH0454407B2 JP58006004A JP600483A JPH0454407B2 JP H0454407 B2 JPH0454407 B2 JP H0454407B2 JP 58006004 A JP58006004 A JP 58006004A JP 600483 A JP600483 A JP 600483A JP H0454407 B2 JPH0454407 B2 JP H0454407B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
- H03M1/682—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type
- H03M1/685—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type the quantisation value generators of both converters being arranged in a common two-dimensional array
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
本発明はアナログ−デイジタル変換器に関する
ものであり、特にMOS技術により作られるアナ
ログ−デイジタル変換器に関するものである。
ものであり、特にMOS技術により作られるアナ
ログ−デイジタル変換器に関するものである。
マイクロコンピユータ等のインターフエイスと
してのアナログ−デイジタル変換器（以下Ａ／Ｄ
変換器と記す）は装置を構成する上でマイクロコ
ンピユータと同じ単一電源で動作できることが望
まれている。特開昭54−46461にはMOS技術を用
い、単一電源で動作し、さらにマイクロコンピユ
ータを含むシリコン基板上に作るのに適当なＡ／
Ｄ変換器が開示されている。上記特開昭54−
46461に示されているＡ／Ｄ変換器は基準となる
電圧（以下VREFと記す）を分圧する第１のはしご
形抵抗回路網とこの第１のはしご形抵抗回路網に
直列に接続され、実質的に上記VREFを1/2に分圧
する第２のはしご形抵抗回路を備え、上記第１の
はしご形抵抗回路網に沿つて分圧電圧を選択する
ための複数のスイツチング要素を含んだデイジタ
ル−アナログ変換器（以下Ｄ／Ａ変換器と記す）
と、アナログ入力信号をサンプル・ホールドし、
容量的に1/2に分圧する入力器と、上記Ｄ／Ａ変
換器の出力信号と上記入力器によつて分圧された
アナログ入力信号との比較を表わす比較器とこの
比較器からの上記出力信号に応じて上記Ｄ／Ａ変
換器を制御するための論理回路とを備えている。
この論理回路は複数ビツトのレジスタを含んでお
り、このレジスタの上位ビツトから順次記憶状態
を変更してＤ／Ａ変換器のスイツチ要素の対応す
るものを制御して比較器でアナログ入力信号と比
較し、比較結果に応じて次の下位ビツトで同様の
処理を繰り返し、最下位ビツトの処理が終了した
後レジスタの記憶内容がデイジタル出力信号とし
て出力される。
してのアナログ−デイジタル変換器（以下Ａ／Ｄ
変換器と記す）は装置を構成する上でマイクロコ
ンピユータと同じ単一電源で動作できることが望
まれている。特開昭54−46461にはMOS技術を用
い、単一電源で動作し、さらにマイクロコンピユ
ータを含むシリコン基板上に作るのに適当なＡ／
Ｄ変換器が開示されている。上記特開昭54−
46461に示されているＡ／Ｄ変換器は基準となる
電圧（以下VREFと記す）を分圧する第１のはしご
形抵抗回路網とこの第１のはしご形抵抗回路網に
直列に接続され、実質的に上記VREFを1/2に分圧
する第２のはしご形抵抗回路を備え、上記第１の
はしご形抵抗回路網に沿つて分圧電圧を選択する
ための複数のスイツチング要素を含んだデイジタ
ル−アナログ変換器（以下Ｄ／Ａ変換器と記す）
と、アナログ入力信号をサンプル・ホールドし、
容量的に1/2に分圧する入力器と、上記Ｄ／Ａ変
換器の出力信号と上記入力器によつて分圧された
アナログ入力信号との比較を表わす比較器とこの
比較器からの上記出力信号に応じて上記Ｄ／Ａ変
換器を制御するための論理回路とを備えている。
この論理回路は複数ビツトのレジスタを含んでお
り、このレジスタの上位ビツトから順次記憶状態
を変更してＤ／Ａ変換器のスイツチ要素の対応す
るものを制御して比較器でアナログ入力信号と比
較し、比較結果に応じて次の下位ビツトで同様の
処理を繰り返し、最下位ビツトの処理が終了した
後レジスタの記憶内容がデイジタル出力信号とし
て出力される。
第１図に上記Ｄ／Ａ変換器の構成を示し、第２
図に上記入力器及び比較器の構成図を示す。
図に上記入力器及び比較器の構成図を示す。
ＮチヤンネルMOS（Ｎ MOS）構造のトラン
ジスタの場合、そのゲートを駆動する電圧がその
ソース電極の電位に対して少なくともそのしきい
値電圧以上に高レベルにならないと導通（ON）
状態にならない。したがつてＮ MOS構造の
Ａ／Ｄ変換器において電源と同じ電位のアナログ
入力信号をデイジタル信号に変換しようとした場
合、アナログスイツチのゲートを電源電圧以上の
電圧で駆動する必要がある。このためブートスト
ラツプ回路が要求されるが、このブートストラツ
プ回路はかなりの基板面積を必要とするため、上
記Ａ／Ｄ変換器においては上記入力器のアナログ
スイツチのゲートを駆動するために１つだけ使用
し、アナログ入力信号を容量的に1/2に分圧する
ことによつて、ブートストラツプ回路の多用を避
けている。また上記Ｄ／Ａ変換器においても、
VREF付近のタツプを選択するスイツチのゲートを
ブートストラツプ回路によつて駆動する代りに上
記第１のはしご形抵抗回路網と同一抵抗によつて
構成されたダミーはしご形抵抗回路網を直列に接
続することによつてVREFを1/2に分圧している。
上記Ａ／Ｄ変換器は以上のような回路構成によつ
て電源電圧までのアナログ入力信号のデイジタル
変換を達成している。
ジスタの場合、そのゲートを駆動する電圧がその
ソース電極の電位に対して少なくともそのしきい
値電圧以上に高レベルにならないと導通（ON）
状態にならない。したがつてＮ MOS構造の
Ａ／Ｄ変換器において電源と同じ電位のアナログ
入力信号をデイジタル信号に変換しようとした場
合、アナログスイツチのゲートを電源電圧以上の
電圧で駆動する必要がある。このためブートスト
ラツプ回路が要求されるが、このブートストラツ
プ回路はかなりの基板面積を必要とするため、上
記Ａ／Ｄ変換器においては上記入力器のアナログ
スイツチのゲートを駆動するために１つだけ使用
し、アナログ入力信号を容量的に1/2に分圧する
ことによつて、ブートストラツプ回路の多用を避
けている。また上記Ｄ／Ａ変換器においても、
VREF付近のタツプを選択するスイツチのゲートを
ブートストラツプ回路によつて駆動する代りに上
記第１のはしご形抵抗回路網と同一抵抗によつて
構成されたダミーはしご形抵抗回路網を直列に接
続することによつてVREFを1/2に分圧している。
上記Ａ／Ｄ変換器は以上のような回路構成によつ
て電源電圧までのアナログ入力信号のデイジタル
変換を達成している。
しかしながら、上記Ａ／Ｄ変換器のアナログ入
力信号及びVREFを1/2に分圧する方法ではそれぞ
れの分圧誤差に起因して、ゲイン・エラーが増大
する。したがつて、より高精度のＡ／Ｄ変換器を
構成する場合、精度の点で問題があつた。さらに
上記Ｄ／Ａ変換器のダミーはしご形抵抗回路網は
はしご形抵抗回路網の面積を約２倍に広げてお
り、コストを上げる要因の１つであつた。
力信号及びVREFを1/2に分圧する方法ではそれぞ
れの分圧誤差に起因して、ゲイン・エラーが増大
する。したがつて、より高精度のＡ／Ｄ変換器を
構成する場合、精度の点で問題があつた。さらに
上記Ｄ／Ａ変換器のダミーはしご形抵抗回路網は
はしご形抵抗回路網の面積を約２倍に広げてお
り、コストを上げる要因の１つであつた。
本発明の目的はこれらの欠点を除去し、単一電
源においても動作し、電源までのアナログ入力信
号を精度よくデイジタル変換できるＡ／Ｄ変換器
を提供することにある。
源においても動作し、電源までのアナログ入力信
号を精度よくデイジタル変換できるＡ／Ｄ変換器
を提供することにある。
本発明の他の目的はサンプル・ホールド機能を
備え、優れた電源電圧除去比及び同相信号除去比
をもつた電圧比較器を具備したMOSモノリシツ
クＡ／Ｄ変換器を提供することにある。
備え、優れた電源電圧除去比及び同相信号除去比
をもつた電圧比較器を具備したMOSモノリシツ
クＡ／Ｄ変換器を提供することにある。
本発明によるＡ／Ｄ変換器は、アナログ入力信
号と比較される基準となる信号を発生するＤ／Ａ
変換器と、上記アナログ入力信号と上記Ｄ／Ａ変
換器の出力信号との比較結果を出力する比較器
と、この比較器からの前記出力信号に応じて上記
Ｄ／Ａ変換器を制御するためのロジツク回路とを
備え、上記Ｄ／Ａ変換器は等しい抵抗が直列に接
続され、各接続点を選択するための複数のスイツ
チング素子を含み、上記比較器は入力信号と上記
Ｄ／Ａ変換器の出力信号とを切替えて第１の容量
素子に接続する第１のスイツチ手段と、上記第１
の容量素子からの信号を反転入力端子に接続し、
この反転入力端子および非反転入力端子と共通線
との各接続を切替える第２のスイツチ手段と、上
記反転入力端子と非反転入力端子との電位差を増
幅して出力をとり出す差動増幅器とを含み、上記
共通線が上記Ｄ／Ａ変換器の抵抗列の中点電位に
バイアスされていることを特徴とする。
号と比較される基準となる信号を発生するＤ／Ａ
変換器と、上記アナログ入力信号と上記Ｄ／Ａ変
換器の出力信号との比較結果を出力する比較器
と、この比較器からの前記出力信号に応じて上記
Ｄ／Ａ変換器を制御するためのロジツク回路とを
備え、上記Ｄ／Ａ変換器は等しい抵抗が直列に接
続され、各接続点を選択するための複数のスイツ
チング素子を含み、上記比較器は入力信号と上記
Ｄ／Ａ変換器の出力信号とを切替えて第１の容量
素子に接続する第１のスイツチ手段と、上記第１
の容量素子からの信号を反転入力端子に接続し、
この反転入力端子および非反転入力端子と共通線
との各接続を切替える第２のスイツチ手段と、上
記反転入力端子と非反転入力端子との電位差を増
幅して出力をとり出す差動増幅器とを含み、上記
共通線が上記Ｄ／Ａ変換器の抵抗列の中点電位に
バイアスされていることを特徴とする。
以下図面を参照して本発明を詳細に説明する。
本発明のＡ／Ｄ変換器の変換方式は逐次比較方
式を採用している。
式を採用している。
第３図において端子９に供給されたアナログ入
力信号はスイツチ１０を介してサンプリングされ
る。このとき容量１３の他方の電極はスイツチ１
２を介してＤ／Ａ変換器１７のVREF／２電位にバ
イアスされている。次にスイツチ１０，１２を
OFF、スイツチ１１をONすることによつてアナ
ログ入力信号は容量１３にホールドされ、逐次近
似アルゴリズムが開始される。容量１３にホール
ドされたアナログ入力信号はＤ／Ａ変換器１７か
らの基準信号と比較され、この基準信号はフルス
ケールの1/2から開始される。第４図の実施例に
おいてフルスケールの1/2の基準信号は1/2VREFに
相当する。入力アナログ信号がこの基準信号より
大きいことを比較結果が示したときは逐次比較レ
ジスタ１６はＤ／Ａ変換器１７の出力信号を3/4
フルスケールにセツトする。一方、入力アナログ
信号が最初の基準信号より小さいことを比較結果
が示したときは逐次比較レジスタ１６は1/4フル
スケールにセツトする。これらの逐次近似動作は
逐次比較レジスタが入力アナログ信号に等しいデ
イジタル信号を決定するまで続けられる。
力信号はスイツチ１０を介してサンプリングされ
る。このとき容量１３の他方の電極はスイツチ１
２を介してＤ／Ａ変換器１７のVREF／２電位にバ
イアスされている。次にスイツチ１０，１２を
OFF、スイツチ１１をONすることによつてアナ
ログ入力信号は容量１３にホールドされ、逐次近
似アルゴリズムが開始される。容量１３にホール
ドされたアナログ入力信号はＤ／Ａ変換器１７か
らの基準信号と比較され、この基準信号はフルス
ケールの1/2から開始される。第４図の実施例に
おいてフルスケールの1/2の基準信号は1/2VREFに
相当する。入力アナログ信号がこの基準信号より
大きいことを比較結果が示したときは逐次比較レ
ジスタ１６はＤ／Ａ変換器１７の出力信号を3/4
フルスケールにセツトする。一方、入力アナログ
信号が最初の基準信号より小さいことを比較結果
が示したときは逐次比較レジスタ１６は1/4フル
スケールにセツトする。これらの逐次近似動作は
逐次比較レジスタが入力アナログ信号に等しいデ
イジタル信号を決定するまで続けられる。
第３図において共通線２０はＤ／Ａ変換器１７
のVREF／２電位に接続されている。これはもし上
記共通線の電位がVREF／２より小さい場合、アナ
ログ入力信号がVREF等しいとき節点３１が負の電
位になりスイツチ１２を構成しているＮチヤンネ
ルMOS FETを形成するＰ−ウエル層とＮ型拡
散層との間に順方向電流が流れ、これによつて容
量１３の保持電荷が変動し、結果的に変換精度を
劣下させる。またこの共通線の電位がVREF／２よ
り大きい場合はアナログ入力信号がゼロのとき節
点３１にはVREF以上、すなわち電源以上の電圧が
発生し、スイツチ１２を構成しているＰチヤンネ
ルMOSFETのＰ型拡散層とＮ型基板との間に順
方向電流が流れ容量１３に保持されている電荷が
漏れる。したがつて、このような容量１３の保持
電荷の変動を防止するために上記共通線はVREF／
２電位にバイアスする必要がある。
のVREF／２電位に接続されている。これはもし上
記共通線の電位がVREF／２より小さい場合、アナ
ログ入力信号がVREF等しいとき節点３１が負の電
位になりスイツチ１２を構成しているＮチヤンネ
ルMOS FETを形成するＰ−ウエル層とＮ型拡
散層との間に順方向電流が流れ、これによつて容
量１３の保持電荷が変動し、結果的に変換精度を
劣下させる。またこの共通線の電位がVREF／２よ
り大きい場合はアナログ入力信号がゼロのとき節
点３１にはVREF以上、すなわち電源以上の電圧が
発生し、スイツチ１２を構成しているＰチヤンネ
ルMOSFETのＰ型拡散層とＮ型基板との間に順
方向電流が流れ容量１３に保持されている電荷が
漏れる。したがつて、このような容量１３の保持
電荷の変動を防止するために上記共通線はVREF／
２電位にバイアスする必要がある。
第４図に本発明のＡ／Ｄ変換器に含まれるＤ／
Ａ変換器の実施例を示す。
Ａ変換器の実施例を示す。
タツプ選択スイツチ２１はPMOSトランジス
タによつて構成され、タツプ選択スイツチ２２は
NMOSトランジスタによつて構成される。これ
は、PMOSトランジスタがそのゲート電位に対
してソース電位が高いほどONしやすく、また
NMOSトランジスタがそのゲート電位に対して
ソース電位が低いほどONしやすいことによる。
このようなスイツチ構成にすることによつて、タ
ツプ選択スイツチのゲートを駆動する電圧はゼロ
から電源までの電圧で十分でありまつたくブート
ストラツプ回路を必要としない。また、タツプ電
位を出力線１８へ導くアナログスイツチ２３は
PMOSトランジスタとNMOSトランジスタを並
列に接続して構成され、これによつて、ゼロから
フルスケールまでのタツプ電位を確実に出力線１
８へ導く。スイツチ制御回路２４，２５は第３図
の逐次比較レジスタからの信号によつてタツプの
選択を制御する回路であり、通常のロジツク素子
によつて構成される。
タによつて構成され、タツプ選択スイツチ２２は
NMOSトランジスタによつて構成される。これ
は、PMOSトランジスタがそのゲート電位に対
してソース電位が高いほどONしやすく、また
NMOSトランジスタがそのゲート電位に対して
ソース電位が低いほどONしやすいことによる。
このようなスイツチ構成にすることによつて、タ
ツプ選択スイツチのゲートを駆動する電圧はゼロ
から電源までの電圧で十分でありまつたくブート
ストラツプ回路を必要としない。また、タツプ電
位を出力線１８へ導くアナログスイツチ２３は
PMOSトランジスタとNMOSトランジスタを並
列に接続して構成され、これによつて、ゼロから
フルスケールまでのタツプ電位を確実に出力線１
８へ導く。スイツチ制御回路２４，２５は第３図
の逐次比較レジスタからの信号によつてタツプの
選択を制御する回路であり、通常のロジツク素子
によつて構成される。
このようにいわゆるCMOS構造を採用するこ
とによつて、上記Ａ／Ｄ変換器のように余分なダ
ミーはしご形抵抗回路網を必要とせず、さらに１
つのブートストラツプ回路も必要とせずゼロから
フルスケールまでの広い範囲のアナログ基準信号
を出力することができる。なお、第４図は４ビツ
トの場合を示しているがより多ビツトの場合も同
様である。
とによつて、上記Ａ／Ｄ変換器のように余分なダ
ミーはしご形抵抗回路網を必要とせず、さらに１
つのブートストラツプ回路も必要とせずゼロから
フルスケールまでの広い範囲のアナログ基準信号
を出力することができる。なお、第４図は４ビツ
トの場合を示しているがより多ビツトの場合も同
様である。
次にサンプル・ホールド機能を備えた比較器に
ついて説明する。第２図において前記Ａ／Ｄ変換
器に含まれた比較器８はチヨツパ増幅器で構成さ
れている。これは通常のインバータにスイツチを
介して入力と出力の間に帰還をかけるもので、こ
の比較器の欠点は前記帰還スイツチのON−OFF
時に寄生容量の充・放電に起因して、前段のサン
プル・ホールド回路の容量に保持されている電荷
が漏れることで、いわゆるステツプエラーが発生
し、結果的にＡ／Ｄ変換器の変換精度の劣下を招
いていた。そこで本発明による比較器は第５図に
示すごとく差動増幅器によつて構成され、スイツ
チ１２のON−OFFに起因するステツプ・エラー
はホールド容量１３と同一形状の容量１４を反転
入力端子と共通線２０の間に接続することによつ
て補償されている。
ついて説明する。第２図において前記Ａ／Ｄ変換
器に含まれた比較器８はチヨツパ増幅器で構成さ
れている。これは通常のインバータにスイツチを
介して入力と出力の間に帰還をかけるもので、こ
の比較器の欠点は前記帰還スイツチのON−OFF
時に寄生容量の充・放電に起因して、前段のサン
プル・ホールド回路の容量に保持されている電荷
が漏れることで、いわゆるステツプエラーが発生
し、結果的にＡ／Ｄ変換器の変換精度の劣下を招
いていた。そこで本発明による比較器は第５図に
示すごとく差動増幅器によつて構成され、スイツ
チ１２のON−OFFに起因するステツプ・エラー
はホールド容量１３と同一形状の容量１４を反転
入力端子と共通線２０の間に接続することによつ
て補償されている。
本発明の実施例としてステツプエラーを補償し
た比較器を第５図に示す。
た比較器を第５図に示す。
図において、まず時刻t0にスイツチ１０，１
２，２８を閉じ、スイツチ１１を開く。ここで差
動増幅器２６の入力オフセツト電圧をe1、出力端
３２，３３の直流バイアス電圧をそれぞれVp、
共通線２０のバイアス電圧をVBとすると、容量
２９には（１／２e1・G1＋VO−VB）・C2の電荷、容 量３０には（１／２e1・G1＋VO−VB）C2の電荷がそ れぞれ保持され、アナログ入力信号の電圧をVIN
とすると容量１３には（VIN−VB）C1の電荷が保
持される。ここにG1は差動増幅器２６の電圧利
得を示す。次に時刻t1に（第７図φ1）スイツチ２
８を開き、時刻t2に（第７図φ2）スイツチ１２を
開き、そして最後に（第７図φ3）スイツチ１０
を開くと同時にスイツチ１１を閉じる。このよう
に各スイツチのOFFの時刻をずらすことにより、
それぞれの容量に保持された電荷の漏れを防ぐこ
とができる。この結果、節点３１の電位は、Ｄ／
Ａ変換器からの基準出力電圧をVDACとすれば、
（VDAC−VIN＋VB）となる。したがつて、逐次近
似動作において最初のＤ／Ａ変換器の出力は
VDAC＝１／2VREFであるのでアナログ入力信号が
VIN＝VREFのとき節点３の電位は（−１／２VREF＋ VB）となる。したがつて、前述した通りもしVB
＜１／２VREFなる電圧に設定した場合、節点３１に は負の電圧が発生し、スイツチ１２を構成してい
るＰ−Well層とＮ型電極拡散層との間に順方向
電流が流れ、これによつて容量１３の保持電荷が
変動し、結果的に変換精度の劣下を招く。また
VB＞１／2VREFなる電圧にVBを設定した場合、ア
ナログ入力信号がゼロのとき節点３１にはVREF以
上、すなわち電源以上の電圧が発生し、スイツチ
１２を構成しているＰ型電極拡散層とＮ型基板と
の間に順方向電流が流れ、容量１３に保持されて
いる電荷が漏れる。したがつて、VB＝１／2VREF
に設定することによつてアナログ入力信号がゼロ
からVREFの間のすべてのレベルにおいてスイツチ
１２を介した順方向電流は発生せず、最初に容量
１３に保持された電荷は逐次近似動作が完了する
まで確実に保持されている。
２，２８を閉じ、スイツチ１１を開く。ここで差
動増幅器２６の入力オフセツト電圧をe1、出力端
３２，３３の直流バイアス電圧をそれぞれVp、
共通線２０のバイアス電圧をVBとすると、容量
２９には（１／２e1・G1＋VO−VB）・C2の電荷、容 量３０には（１／２e1・G1＋VO−VB）C2の電荷がそ れぞれ保持され、アナログ入力信号の電圧をVIN
とすると容量１３には（VIN−VB）C1の電荷が保
持される。ここにG1は差動増幅器２６の電圧利
得を示す。次に時刻t1に（第７図φ1）スイツチ２
８を開き、時刻t2に（第７図φ2）スイツチ１２を
開き、そして最後に（第７図φ3）スイツチ１０
を開くと同時にスイツチ１１を閉じる。このよう
に各スイツチのOFFの時刻をずらすことにより、
それぞれの容量に保持された電荷の漏れを防ぐこ
とができる。この結果、節点３１の電位は、Ｄ／
Ａ変換器からの基準出力電圧をVDACとすれば、
（VDAC−VIN＋VB）となる。したがつて、逐次近
似動作において最初のＤ／Ａ変換器の出力は
VDAC＝１／2VREFであるのでアナログ入力信号が
VIN＝VREFのとき節点３の電位は（−１／２VREF＋ VB）となる。したがつて、前述した通りもしVB
＜１／２VREFなる電圧に設定した場合、節点３１に は負の電圧が発生し、スイツチ１２を構成してい
るＰ−Well層とＮ型電極拡散層との間に順方向
電流が流れ、これによつて容量１３の保持電荷が
変動し、結果的に変換精度の劣下を招く。また
VB＞１／2VREFなる電圧にVBを設定した場合、ア
ナログ入力信号がゼロのとき節点３１にはVREF以
上、すなわち電源以上の電圧が発生し、スイツチ
１２を構成しているＰ型電極拡散層とＮ型基板と
の間に順方向電流が流れ、容量１３に保持されて
いる電荷が漏れる。したがつて、VB＝１／2VREF
に設定することによつてアナログ入力信号がゼロ
からVREFの間のすべてのレベルにおいてスイツチ
１２を介した順方向電流は発生せず、最初に容量
１３に保持された電荷は逐次近似動作が完了する
まで確実に保持されている。
また、差動増幅器２６の出力端３２の電圧は
１／２（VDAC−VIN＋e1）G1＋VO、出力端３３の電 圧は−１／２（VDAC−VIN＋e1）・G1＋VOとなる。容 量２９，３０にはあらかじめそれぞれ（１／２e1・ G1＋VO−VB）・C2および（−１／２e1・G1＋VO− VB）・C2の電荷が保持されているので節点３４，
３５の電位はそれぞれ１／２（VDAC−VIN）・G1＋ VB，−１／２（VDAC−VIN）・G1＋VBとなる。
１／２（VDAC−VIN＋e1）G1＋VO、出力端３３の電 圧は−１／２（VDAC−VIN＋e1）・G1＋VOとなる。容 量２９，３０にはあらかじめそれぞれ（１／２e1・ G1＋VO−VB）・C2および（−１／２e1・G1＋VO− VB）・C2の電荷が保持されているので節点３４，
３５の電位はそれぞれ１／２（VDAC−VIN）・G1＋ VB，−１／２（VDAC−VIN）・G1＋VBとなる。
また出力端３２，３３の電圧振幅は最大でも
OVから電源VDDまでであり、したがつて出力端
の直流バイアス電圧VOをVDD／２（通常VREF／２）
に設定することにより出力端において最大のダイ
ナミツクレンジを得ることができる。しかも±
１／２（VDAC−VIN）・G1の値を１／２VDDを中点として ±１／２VDD以内に抑えることができるので、VDD＝ VREFとすれば節点３４，３５の電位は １／２（VDAC−VIN）・G1＋VB ＝１／２VREF＋VB＝VREF −１／２（VDAC−VIN）・G1＋VB ＝−１／２VREF＋VB＝０ となり、出力端子３２，３３が最大振幅しても節
点３４，３５の電位をゼロから電源の範囲内に抑
えることが可能である。
OVから電源VDDまでであり、したがつて出力端
の直流バイアス電圧VOをVDD／２（通常VREF／２）
に設定することにより出力端において最大のダイ
ナミツクレンジを得ることができる。しかも±
１／２（VDAC−VIN）・G1の値を１／２VDDを中点として ±１／２VDD以内に抑えることができるので、VDD＝ VREFとすれば節点３４，３５の電位は １／２（VDAC−VIN）・G1＋VB ＝１／２VREF＋VB＝VREF −１／２（VDAC−VIN）・G1＋VB ＝−１／２VREF＋VB＝０ となり、出力端子３２，３３が最大振幅しても節
点３４，３５の電位をゼロから電源の範囲内に抑
えることが可能である。
また、節点３４，３５の電位差は（VDAC−
VIN）・G1となり差動増幅器２７の入力端におい
ては差動増幅器２６の入力オフセツト電圧e1は補
償されている。いま差動増幅器２７の入力オフセ
ツト電圧をe2とし、この増幅器の電圧利得をG2
とすれば、その出力電圧VOVTは VOVT＝G2・｛G1（VDAC−VIN）＋e2｝ ＝G1・G2｛（VDAC−VIN＋e2／G1｝ となつて、その比較器の入力オフセツト電圧は
e2／G1となることがわかる。したがつて、差動
増幅器２６の出力が飽和しない範囲内において
G1を大きくとることによつてその入力オフセツ
ト電圧を最小に抑えることができ、入力オフセツ
ト電圧補償動作及びアナログ入力信号のサンプ
ル・ホールド動作は達成されている。
VIN）・G1となり差動増幅器２７の入力端におい
ては差動増幅器２６の入力オフセツト電圧e1は補
償されている。いま差動増幅器２７の入力オフセ
ツト電圧をe2とし、この増幅器の電圧利得をG2
とすれば、その出力電圧VOVTは VOVT＝G2・｛G1（VDAC−VIN）＋e2｝ ＝G1・G2｛（VDAC−VIN＋e2／G1｝ となつて、その比較器の入力オフセツト電圧は
e2／G1となることがわかる。したがつて、差動
増幅器２６の出力が飽和しない範囲内において
G1を大きくとることによつてその入力オフセツ
ト電圧を最小に抑えることができ、入力オフセツ
ト電圧補償動作及びアナログ入力信号のサンプ
ル・ホールド動作は達成されている。
また当該比較器は差動増幅によつて構成されて
いるため同相信号除去比および電源電圧除去比に
優れ、本発明のＡ／Ｄ変換器に好適な比較器であ
る。
いるため同相信号除去比および電源電圧除去比に
優れ、本発明のＡ／Ｄ変換器に好適な比較器であ
る。
第５図において、共通線２０をＤ／Ａ変換器の
VREF／２にバイアスする場合、そのＤ／Ａ変換器
の直列抵抗網の抵抗値が小さい場合は直接、共通
線とVREF／２点を接続してもその影響は小さい
が、抵抗値が大きい場合は、Ｄ／Ａ変換器と、比
較器の相互干渉を避けるために図に示すごとく電
圧利得が１倍のフオロワー接続されたバツフアア
ンプ１９を介してバイアスすることが望ましい。
VREF／２にバイアスする場合、そのＤ／Ａ変換器
の直列抵抗網の抵抗値が小さい場合は直接、共通
線とVREF／２点を接続してもその影響は小さい
が、抵抗値が大きい場合は、Ｄ／Ａ変換器と、比
較器の相互干渉を避けるために図に示すごとく電
圧利得が１倍のフオロワー接続されたバツフアア
ンプ１９を介してバイアスすることが望ましい。
第６図は第５図の実施例をCMOS構造に適用
した場合の回路図を示す。図において差動増幅器
２６はＰチヤンネルトランジスタ４０，４１及び
Ｎチヤンネルトランジスタ４２，４３で構成さ
れ、差動増幅器２７はＰチヤンネルトランジスタ
４４，４５及びＮチヤンネルトランジスタ４６，
４７，４８で構成されている。また、これらの増
幅器に定電流を供給するバイアス回路はＰチヤン
ネルトランジスタ３６，３７，３８，３９，４９
およびＮチヤンネルトランジスタ５０で構成され
ている。
した場合の回路図を示す。図において差動増幅器
２６はＰチヤンネルトランジスタ４０，４１及び
Ｎチヤンネルトランジスタ４２，４３で構成さ
れ、差動増幅器２７はＰチヤンネルトランジスタ
４４，４５及びＮチヤンネルトランジスタ４６，
４７，４８で構成されている。また、これらの増
幅器に定電流を供給するバイアス回路はＰチヤン
ネルトランジスタ３６，３７，３８，３９，４９
およびＮチヤンネルトランジスタ５０で構成され
ている。
スイツチ１０，１１はそれぞれCMOS構造に
することによつてブートストラツプ回路を使用せ
ずにゼロから電源までのアナログ信号に対して確
実にONできるようになつている。
することによつてブートストラツプ回路を使用せ
ずにゼロから電源までのアナログ信号に対して確
実にONできるようになつている。
またバツフアンプ１９はＰチヤンネルトランジ
スタ５１，５２，５３，５４，５５，５６，５
７，６４およびＮチヤンネルトランジスタ５８，
５９，６０，６１，６２，６３，６５および位相
補償容量６６によつて構成されている。
スタ５１，５２，５３，５４，５５，５６，５
７，６４およびＮチヤンネルトランジスタ５８，
５９，６０，６１，６２，６３，６５および位相
補償容量６６によつて構成されている。
以上本発明によれば、単一電源においても動作
し、アナログ入力信号をサンプル・ホールドし
て、ゼロから電源までの広い範囲のアナログ入力
信号のデイジタル変換が可能で、さらに単調増加
性を備え、電源電圧の変動に対しても優れた特性
を備えモノリシツク化に好適なMOS，Ａ／Ｄ変
換器を得ることができる。
し、アナログ入力信号をサンプル・ホールドし
て、ゼロから電源までの広い範囲のアナログ入力
信号のデイジタル変換が可能で、さらに単調増加
性を備え、電源電圧の変動に対しても優れた特性
を備えモノリシツク化に好適なMOS，Ａ／Ｄ変
換器を得ることができる。
第１図は従来のＡ／Ｄ変換器に含まれるＤ／Ａ
変換器の回路図。第２図は従来のＡ／Ｄ変換器に
含まれるサンプルホールド回路及び比較器の回路
図。第３図は本発明の実施例の構成図。第４図は
本発明に含まれるＤ／Ａ変換器の回路図例。第５
図は本発明に含まれるサンプル・ホールド回路及
び比較器の回路図。第６図はサンプル・ホールド
回路及び比較器の実施例。第７図は第５図及び第
６図のタイミングチヤート。図中同一素子につい
ては同じ番号で示した。 １，２，２１，２２……タツプ選択スイツチ、
３，４，２４，２５……スイツチ制御回路、７…
…サンプル・ホールド回路、８……チヨツパ型比
較器。
変換器の回路図。第２図は従来のＡ／Ｄ変換器に
含まれるサンプルホールド回路及び比較器の回路
図。第３図は本発明の実施例の構成図。第４図は
本発明に含まれるＤ／Ａ変換器の回路図例。第５
図は本発明に含まれるサンプル・ホールド回路及
び比較器の回路図。第６図はサンプル・ホールド
回路及び比較器の実施例。第７図は第５図及び第
６図のタイミングチヤート。図中同一素子につい
ては同じ番号で示した。 １，２，２１，２２……タツプ選択スイツチ、
３，４，２４，２５……スイツチ制御回路、７…
…サンプル・ホールド回路、８……チヨツパ型比
較器。
Claims (1)
- １ 第１および第２の入力端子を有する比較器
と、一端が前記比較器の第１の入力端子に接続さ
れた容量素子と、アナログ入力信号と比較基準信
号とを切替えて該容量素子の他端に接続する、Ｐ
チヤンネルMOSFETとＮチヤンネルMOSFET
とを並列接続して構成された第１のスイツチ手段
と、前記比較器の第１の入力端子および第２の入
力端子をそれぞれ選択的に共通線に接続する、Ｐ
チヤンネルMOSFETとＮチヤンネルMOSFET
とを並列接続して構成された第２のスイツチ手段
と、前記比較器の出力端子に接続された逐次比較
レジスタと、前記共通線に接続されるとともに前
記逐次比較レジスタの制御によつて前記比較基準
信号を出力するＤ／Ａ変換器とを有し、前記共通
線が前記Ｄ／Ａ変換器のバイアス用出力によつ
て、前記比較基準信号の電圧の最大値の略２分の
１の中間電位にバイアスされ、第１の期間に前記
第１のスイツチ手段によつて該アナログ入力信号
を前記容量素子の他端に印加するとともに前記第
２のスイツチ手段によつて前記共通線を前記第１
および第２の入力端子に接続し、引き続く第２の
期間に前記第１の入力端子を前記共通線から分離
するとともに前記容量素子の他端に前記Ｄ／Ａ変
換器の前記比較基準信号を印加し、しかる後前記
比較器の出力に基いて逐次比較レジスタの所定ビ
ツトの記憶内容を変化させて前記比較基準信号の
電圧の値を変化させ、かかる比較処理を前記逐次
比較レジスタ全ビツトについて行つた後前記逐次
比較レジスタの記憶内容をデイジタル出力信号と
して出力することを特徴とするアナログ−デイジ
タル変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58006004A JPS59132231A (ja) | 1983-01-18 | 1983-01-18 | アナログ−デイジタル変換器 |
| US06/571,271 US4667178A (en) | 1983-01-18 | 1984-01-16 | Digital to analog converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58006004A JPS59132231A (ja) | 1983-01-18 | 1983-01-18 | アナログ−デイジタル変換器 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4072287A Division JPS62247625A (ja) | 1987-02-23 | 1987-02-23 | デイジタル−アナログ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59132231A JPS59132231A (ja) | 1984-07-30 |
| JPH0454407B2 true JPH0454407B2 (ja) | 1992-08-31 |
Family
ID=11626591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58006004A Granted JPS59132231A (ja) | 1983-01-18 | 1983-01-18 | アナログ−デイジタル変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4667178A (ja) |
| JP (1) | JPS59132231A (ja) |
Families Citing this family (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6256023A (ja) * | 1985-09-02 | 1987-03-11 | Fujitsu Ltd | Ａ／ｄ変換器 |
| JPH0611115B2 (ja) * | 1986-07-30 | 1994-02-09 | 日本電気株式会社 | アナログデイジタル変換器 |
| JPS63253726A (ja) * | 1986-12-09 | 1988-10-20 | Nec Corp | サンプルホ−ルド型逐次比較方式ａ／ｄ変換器 |
| GB8803431D0 (en) * | 1988-02-15 | 1988-03-16 | Gen Electric Co Plc | Digital to analogue convertors |
| JP2598138B2 (ja) * | 1989-10-31 | 1997-04-09 | 株式会社東芝 | Ｄ／ａ変換器 |
| JP2576253B2 (ja) * | 1990-02-09 | 1997-01-29 | 日本電気株式会社 | Ｄ／ａ変換装置 |
| JPH05268090A (ja) * | 1992-03-17 | 1993-10-15 | Mitsubishi Electric Corp | 抵抗ラダー及びデコード方式 |
| US5400028A (en) * | 1992-10-30 | 1995-03-21 | International Business Machines Corporation | Charge summing digital to analog converter |
| JP2669591B2 (ja) * | 1992-10-30 | 1997-10-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | データ・ライン・ドライバ |
| US5600319A (en) * | 1994-11-01 | 1997-02-04 | Ylsi Technology, Inc. | Thermometric-to-digital-to-analog converter occupying reduced chip area |
| EP0833453B1 (en) * | 1996-09-30 | 2003-05-14 | STMicroelectronics S.r.l. | Current digital-analog converter using insulated gate MOS transistors |
| US6016067A (en) * | 1998-04-06 | 2000-01-18 | Intersil Corporation | Sample-and-hold circuit having reduced amplifier offset effects and related methods |
| US6069502A (en) * | 1998-04-06 | 2000-05-30 | Intersil Corporation | Sample-and-hold circuit having reduced subthreshold conduction effects and related methods |
| US6002277A (en) * | 1998-04-06 | 1999-12-14 | Intersil Corporation | Sample-and-hold circuit having reduced parasitic diode effects and related methods |
| US6317069B1 (en) | 1999-05-06 | 2001-11-13 | Texas Instruments Incorporated | Digital-to-analog converter employing binary-weighted transistor array |
| KR100343411B1 (ko) * | 1999-05-26 | 2002-07-11 | 가네꼬 히사시 | 도트 역 구동 설계의 액티브 매트릭스 엘시디 디바이스를구동하는 구동 유닛 |
| JP4709404B2 (ja) * | 2001-03-07 | 2011-06-22 | アボセント ハンツヴィル コーポレーション | 等化器およびこれを用いる適応ビデオ送受信器、ならびにビデオ信号からビデオ周波数のひずみを除去するための方法 |
| US7330066B2 (en) * | 2005-05-25 | 2008-02-12 | Himax Technologies Limited | Reference voltage generation circuit that generates gamma voltages for liquid crystal displays |
| JP4693533B2 (ja) * | 2005-07-14 | 2011-06-01 | 旭化成エレクトロニクス株式会社 | 自動オフセットキャンセル回路 |
| US7385545B2 (en) * | 2006-08-31 | 2008-06-10 | Ati Technologies Inc. | Reduced component digital to analog decoder and method |
| JP2009014971A (ja) * | 2007-07-04 | 2009-01-22 | Nec Electronics Corp | 表示ドライバ回路 |
| US8884658B2 (en) * | 2013-03-15 | 2014-11-11 | Atieva, Inc. | Inverter with parallel power devices |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5421152A (en) * | 1977-07-18 | 1979-02-17 | Toshiba Corp | Comparison circuit |
| JPS5421102A (en) * | 1977-07-18 | 1979-02-17 | Toshiba Corp | Semiconductor device circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4146882A (en) * | 1976-08-24 | 1979-03-27 | Intel Corporation | Digital-to-analog converter employing two levels of decoding |
| US4293848A (en) * | 1977-08-26 | 1981-10-06 | Intel Corporation | MOS Analog-to-digital converter |
| JPS56116326A (en) * | 1980-02-20 | 1981-09-12 | Hitachi Ltd | Conversion circuit |
-
1983
- 1983-01-18 JP JP58006004A patent/JPS59132231A/ja active Granted
-
1984
- 1984-01-16 US US06/571,271 patent/US4667178A/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5421152A (en) * | 1977-07-18 | 1979-02-17 | Toshiba Corp | Comparison circuit |
| JPS5421102A (en) * | 1977-07-18 | 1979-02-17 | Toshiba Corp | Semiconductor device circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| US4667178A (en) | 1987-05-19 |
| JPS59132231A (ja) | 1984-07-30 |
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