JPH11298329A - ディジタル／アナログ変換回路 - Google Patents
ディジタル／アナログ変換回路Info
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- JPH11298329A JPH11298329A JP10159998A JP10159998A JPH11298329A JP H11298329 A JPH11298329 A JP H11298329A JP 10159998 A JP10159998 A JP 10159998A JP 10159998 A JP10159998 A JP 10159998A JP H11298329 A JPH11298329 A JP H11298329A
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Abstract
(57)【要約】
【課題】 キャパシタ・アレイ型ディジタル／アナログ
変換回路において、出力端子のアンダ−シュ−トまたは
オ−バ−シュ−トによる演算増幅回路のオフセットの発
生を防止する。 【解決手段】 演算増幅回路ＯＰの出力端子と反転入力
端子との間に、リセット用の第１のスイッチング素子Ｓ
Ｗ１と、この第１のスイッチング素子ＳＷ１に直列接続
された第７のスイッチング素子ＳＷ７とを設ける。リセ
ットを解除する場合は、第１のスイッチング素子ＳＷ１
を開路状態とした後に、第７のスイッチング素子ＳＷ７
を開路状態とする。第１および第７のスイッチング素子
ＳＷ１，ＳＷ７は電界効果トランジスタで構成されてお
り、アナログ／ディジタル変換回路は半導体デバイスと
してＩＣチップ上に形成されている。
変換回路において、出力端子のアンダ−シュ−トまたは
オ−バ−シュ−トによる演算増幅回路のオフセットの発
生を防止する。 【解決手段】 演算増幅回路ＯＰの出力端子と反転入力
端子との間に、リセット用の第１のスイッチング素子Ｓ
Ｗ１と、この第１のスイッチング素子ＳＷ１に直列接続
された第７のスイッチング素子ＳＷ７とを設ける。リセ
ットを解除する場合は、第１のスイッチング素子ＳＷ１
を開路状態とした後に、第７のスイッチング素子ＳＷ７
を開路状態とする。第１および第７のスイッチング素子
ＳＷ１，ＳＷ７は電界効果トランジスタで構成されてお
り、アナログ／ディジタル変換回路は半導体デバイスと
してＩＣチップ上に形成されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ディジタル／アナ
ログ変換回路に関し、特に複数のキャパシタを用いたキ
ャパシタ・アレイ型ディジタル／アナログ変換回路に関
する。
ログ変換回路に関し、特に複数のキャパシタを用いたキ
ャパシタ・アレイ型ディジタル／アナログ変換回路に関
する。
【０００２】
【従来の技術】図１は、従来のキャパシタ・アレイ型デ
ィジタル／アナログ変換回路の回路図である。このディ
ジタル／アナログ変換回路は、スイッチ制御手段１０と
変換手段２０とを備えている。
ィジタル／アナログ変換回路の回路図である。このディ
ジタル／アナログ変換回路は、スイッチ制御手段１０と
変換手段２０とを備えている。
【０００３】変換手段２０には、基準電圧Ｖａが供給さ
れる基準電圧端子Ｔａが設けてある。また、基準電圧Ｖ
ａが非反転入力端子に供給される演算増幅回路ＯＰが設
けてある。また、演算増幅回路ＯＰの出力端子と反転入
力端子との間に第１のスイッチング素子ＳＷ１が設けて
ある。また、反転入力端子と基準電圧端子Ｔａとの間に
第２のスイッチング素子ＳＷ２が設けてある。また、演
算増幅回路ＯＰの出力端子と反転入力端子との間に、該
出力端子から該反転入力端子に向かって直列に設けられ
た第３のスイッチング素子ＳＷ３および負帰還用のキャ
パシタＣｆが設けてある。また、負帰還用のキャパシタ
Ｃｆと第３のスイッチング素子ＳＷ３との接続点Ｍ８と
基準電圧端子Ｔａとの間に第４のスイッチング素子４が
設けてある。また、反転入力端子には、所定の関係で規
定されるキャパシタンスを有する複数のキャパシタＣｓ
１〜Ｃｓｎの一端が接続されている。また、ディジタル
信号Ｄ１〜Ｄｎが入力される複数の入力端子Ｔ１〜Ｔｎ
と該複数の入力端子Ｔ１〜Ｔｎに対応する複数のキャパ
シタＣｓ１〜Ｃｓｎの他端との間には、それぞれ複数の
第５のスイッチング素子ＳＷ５１〜ＳＷ５ｎが設けてあ
る。また、複数のキャパシタＣｓ１〜Ｃｓｎのそれぞれ
の他端と基準電圧端子Ｔａとの間には、それぞれ複数の
第６のスイッチング素子ＳＷ６１〜ＳＷ６ｎが設けてあ
る。また、演算増幅回路ＯＰの出力端子とディジタル／
アナログ変換回路の出力端子Ｐとの間には、第８のスイ
ッチング素子ＳＷ８が設けてある。
れる基準電圧端子Ｔａが設けてある。また、基準電圧Ｖ
ａが非反転入力端子に供給される演算増幅回路ＯＰが設
けてある。また、演算増幅回路ＯＰの出力端子と反転入
力端子との間に第１のスイッチング素子ＳＷ１が設けて
ある。また、反転入力端子と基準電圧端子Ｔａとの間に
第２のスイッチング素子ＳＷ２が設けてある。また、演
算増幅回路ＯＰの出力端子と反転入力端子との間に、該
出力端子から該反転入力端子に向かって直列に設けられ
た第３のスイッチング素子ＳＷ３および負帰還用のキャ
パシタＣｆが設けてある。また、負帰還用のキャパシタ
Ｃｆと第３のスイッチング素子ＳＷ３との接続点Ｍ８と
基準電圧端子Ｔａとの間に第４のスイッチング素子４が
設けてある。また、反転入力端子には、所定の関係で規
定されるキャパシタンスを有する複数のキャパシタＣｓ
１〜Ｃｓｎの一端が接続されている。また、ディジタル
信号Ｄ１〜Ｄｎが入力される複数の入力端子Ｔ１〜Ｔｎ
と該複数の入力端子Ｔ１〜Ｔｎに対応する複数のキャパ
シタＣｓ１〜Ｃｓｎの他端との間には、それぞれ複数の
第５のスイッチング素子ＳＷ５１〜ＳＷ５ｎが設けてあ
る。また、複数のキャパシタＣｓ１〜Ｃｓｎのそれぞれ
の他端と基準電圧端子Ｔａとの間には、それぞれ複数の
第６のスイッチング素子ＳＷ６１〜ＳＷ６ｎが設けてあ
る。また、演算増幅回路ＯＰの出力端子とディジタル／
アナログ変換回路の出力端子Ｐとの間には、第８のスイ
ッチング素子ＳＷ８が設けてある。
【０００４】スイッチ制御手段１０は、第３、第５およ
び第８のスイッチング素子ＳＷ３，ＳＷ５１〜ＳＷ５
ｎ，ＳＷ８を開路状態にすると共に第４，第６，第１お
よび第２のスイッチング素子ＳＷ４，ＳＷ６１〜ＳＷ６
ｎ，ＳＷ１，ＳＷ２を閉路状態にする制御信号をリセッ
ト期間に出力する。図１のディジタル／アナログ変換回
路は、半導体デバイスとして形成されており、ＩＣチッ
プ上に形成されている。このディジタル／アナログ変換
回路は、複数のキャパシタＣｓ１〜Ｃｓｎの他端に供給
されるディジタル信号Ｄ１〜Ｄｎをアナログ信号Ｖｏに
変換して出力する。第１〜第６、第８のスイッチング素
子は、各々電界効果トランジスタで構成されている。複
数のキャパシタＣｓ１〜Ｃｓｎは、そのキャパシタンス
を異ならせることで、ディジタル信号Ｄ１〜Ｄｎに対す
る重み付けを行っている。
び第８のスイッチング素子ＳＷ３，ＳＷ５１〜ＳＷ５
ｎ，ＳＷ８を開路状態にすると共に第４，第６，第１お
よび第２のスイッチング素子ＳＷ４，ＳＷ６１〜ＳＷ６
ｎ，ＳＷ１，ＳＷ２を閉路状態にする制御信号をリセッ
ト期間に出力する。図１のディジタル／アナログ変換回
路は、半導体デバイスとして形成されており、ＩＣチッ
プ上に形成されている。このディジタル／アナログ変換
回路は、複数のキャパシタＣｓ１〜Ｃｓｎの他端に供給
されるディジタル信号Ｄ１〜Ｄｎをアナログ信号Ｖｏに
変換して出力する。第１〜第６、第８のスイッチング素
子は、各々電界効果トランジスタで構成されている。複
数のキャパシタＣｓ１〜Ｃｓｎは、そのキャパシタンス
を異ならせることで、ディジタル信号Ｄ１〜Ｄｎに対す
る重み付けを行っている。
【０００５】図２は、図１のディジタル／アナログ変換
回路がディジタル信号をアナログ信号に変換するＤ／Ａ
変換期間の概略等価回路図である。閉路状態のスイッチ
ング素子は配線として描いており、開路状態のスイッチ
ング素子は削除して描いている。但し、第１のスイッチ
ング素子ＳＷ１は開路状態であるが描いてある。ディジ
タル信号Ｄ１〜Ｄｎの値に応じて複数のキャパシタＣｓ
１〜Ｃｓｎに電荷が蓄積され、その電荷に応じた電圧が
アナログ信号Ｖｏとして出力端子Ｐに供給される。
回路がディジタル信号をアナログ信号に変換するＤ／Ａ
変換期間の概略等価回路図である。閉路状態のスイッチ
ング素子は配線として描いており、開路状態のスイッチ
ング素子は削除して描いている。但し、第１のスイッチ
ング素子ＳＷ１は開路状態であるが描いてある。ディジ
タル信号Ｄ１〜Ｄｎの値に応じて複数のキャパシタＣｓ
１〜Ｃｓｎに電荷が蓄積され、その電荷に応じた電圧が
アナログ信号Ｖｏとして出力端子Ｐに供給される。
【０００６】図３は、図１のディジタル／アナログ変換
回路のリセット期間の概略等価回路図である。閉路状態
のスイッチング素子は配線として描いており、開路状態
のスイッチング素子は削除して描いている。但し、第１
及び第２のスイッチング素子ＳＷ１，ＳＷ２は抵抗素子
として描いている。複数のキャパシタＣｓ１〜Ｃｓｎの
ノードＮ６１〜Ｎ６ｎには基準電圧Ｖａが供給され、ノ
ードＮ７１〜Ｎ７ｎには演算増幅回路ＯＰの反転入力端
子と非反転入力端子とがバランスされた状態の電圧、即
ち演算増幅回路ＯＰのオフセット成分が付加された電圧
Ｖａ＋αが供給されている。帰還用のキャパシタＣｆの
ノードＮ７ｎには複数のキャパシタＣｓ１〜Ｃｓｎのノ
ードＮ７１〜Ｎ７ｎと同様に電圧Ｖａ＋αが供給され、
その他端には基準電圧Ｖａが供給されている。
回路のリセット期間の概略等価回路図である。閉路状態
のスイッチング素子は配線として描いており、開路状態
のスイッチング素子は削除して描いている。但し、第１
及び第２のスイッチング素子ＳＷ１，ＳＷ２は抵抗素子
として描いている。複数のキャパシタＣｓ１〜Ｃｓｎの
ノードＮ６１〜Ｎ６ｎには基準電圧Ｖａが供給され、ノ
ードＮ７１〜Ｎ７ｎには演算増幅回路ＯＰの反転入力端
子と非反転入力端子とがバランスされた状態の電圧、即
ち演算増幅回路ＯＰのオフセット成分が付加された電圧
Ｖａ＋αが供給されている。帰還用のキャパシタＣｆの
ノードＮ７ｎには複数のキャパシタＣｓ１〜Ｃｓｎのノ
ードＮ７１〜Ｎ７ｎと同様に電圧Ｖａ＋αが供給され、
その他端には基準電圧Ｖａが供給されている。
【０００７】
【発明が解決しようとする課題】図１のディジタル／ア
ナログ変換回路がディジタル／アナログ変換を行うＤ／
Ａ変換期間において、すなわち図２の等価回路におい
て、外部回路からの影響又はノイズなどによって出力端
子Ｐの電位Ｖｐにアンダ−シュ−トまたはオ−バ−シュ
−トが生じ、アナログ信号が採り得る電圧の範囲を超え
た電位になることがある。
ナログ変換回路がディジタル／アナログ変換を行うＤ／
Ａ変換期間において、すなわち図２の等価回路におい
て、外部回路からの影響又はノイズなどによって出力端
子Ｐの電位Ｖｐにアンダ−シュ−トまたはオ−バ−シュ
−トが生じ、アナログ信号が採り得る電圧の範囲を超え
た電位になることがある。
【０００８】このとき、電界効果トランジスタで構成さ
れる第１のスイッチング素子ＳＷ１は開路状態にある
が、出力端子Ｐの電位変動により、そのソ−ス・ドレイ
ン間に漏れ電流が流れることがある。即ち、ディジタル
／アナログ変換回路が半導体デバイスによりＩＣチップ
上に形成されており、第１のスイッチング素子ＳＷ１が
電界効果トランジスタで構成されている場合、サブスレ
ッシュド動作により、オフ状態の第１のスイッチング素
子ＳＷ１のソース・ドレイン間に漏れ電流が生じること
があるすると、この漏れ電流によってキャパシタに蓄え
られている電荷量が変化し、結果として演算増幅回路Ｏ
Ｐの出力電圧にオフセットが生じる。
れる第１のスイッチング素子ＳＷ１は開路状態にある
が、出力端子Ｐの電位変動により、そのソ−ス・ドレイ
ン間に漏れ電流が流れることがある。即ち、ディジタル
／アナログ変換回路が半導体デバイスによりＩＣチップ
上に形成されており、第１のスイッチング素子ＳＷ１が
電界効果トランジスタで構成されている場合、サブスレ
ッシュド動作により、オフ状態の第１のスイッチング素
子ＳＷ１のソース・ドレイン間に漏れ電流が生じること
があるすると、この漏れ電流によってキャパシタに蓄え
られている電荷量が変化し、結果として演算増幅回路Ｏ
Ｐの出力電圧にオフセットが生じる。
【０００９】図４のディジタル／アナログ変換回路は、
図１のディジタル／アナログ変換回路に対し、第８のス
イッチング素子ＳＷ８と出力端子Ｐとの間に保護回路３
０を設けた構成である。図中、符号ＰＦはＰチャネル型
電界効果トランジスタであり、符号ＮＦはＮチャネル型
電界効果トランジスタであり、符号ＤＥ１，ＤＥ２はダ
イ−ドである。ノ−ドＭ１３には、電界効果トランジス
タＰＦのソースとゲ−トと、ダイオ−ドＤＥ１のカソ−
ドとが接続されている。ノ−ドＭ１４には、電界効果ト
ランジスタＮＦのソ−スとゲ−トと、ダイオ−ドＤＥ２
のアノ−ドとが接続されている。ノ−ドＭ１２には、ダ
イオ−ドＤＥ１のアノ−ドとダイオ−ドＤＥ２のカソ−
ドとが接続されている。ノ−ドＭ１１には、電界効果ト
ランジスタＰＦのドレインと電界効果トランジスタＮＦ
のドレインとが接続されている。
図１のディジタル／アナログ変換回路に対し、第８のス
イッチング素子ＳＷ８と出力端子Ｐとの間に保護回路３
０を設けた構成である。図中、符号ＰＦはＰチャネル型
電界効果トランジスタであり、符号ＮＦはＮチャネル型
電界効果トランジスタであり、符号ＤＥ１，ＤＥ２はダ
イ−ドである。ノ−ドＭ１３には、電界効果トランジス
タＰＦのソースとゲ−トと、ダイオ−ドＤＥ１のカソ−
ドとが接続されている。ノ−ドＭ１４には、電界効果ト
ランジスタＮＦのソ−スとゲ−トと、ダイオ−ドＤＥ２
のアノ−ドとが接続されている。ノ−ドＭ１２には、ダ
イオ−ドＤＥ１のアノ−ドとダイオ−ドＤＥ２のカソ−
ドとが接続されている。ノ−ドＭ１１には、電界効果ト
ランジスタＰＦのドレインと電界効果トランジスタＮＦ
のドレインとが接続されている。
【００１０】保護回路３０は、出力端子Ｐに電圧ＶDD〜
ＶSSの範囲を超える電圧が印加された場合にその印加電
圧を電圧ＶDDまたは電圧ＶSSにクランプして、保護回路
３０よりも内側の回路、たとえば演算増幅回路ＯＰ等を
保護する。保護回路３０は、ＩＣ内部を過大な電圧から
保護するために、ＩＣの各入出力端子（パッド）に対し
て設けることが多い。
ＶSSの範囲を超える電圧が印加された場合にその印加電
圧を電圧ＶDDまたは電圧ＶSSにクランプして、保護回路
３０よりも内側の回路、たとえば演算増幅回路ＯＰ等を
保護する。保護回路３０は、ＩＣ内部を過大な電圧から
保護するために、ＩＣの各入出力端子（パッド）に対し
て設けることが多い。
【００１１】かかる保護回路３０を設けたディジタル／
アナログ変換回路においても、電界効果トランジスタＮ
Ｆの動作特性から、第１のスイッチング素子ＳＷ１に漏
れ電流が生じ得る。図５は、ＩＣチップ上に形成された
電界効果トランジスタＮＦの動作特性を測定するときの
回路図であり、図５（Ａ）は簡易等価回路図であり、図
５（Ｂ）は図５（Ａ）においてＮチャネル型電界効果ト
ランジスタＮＦの簡易断面図を書き込んだ簡易配線図で
ある。電界効果トランジスタＮＦのソ−スＳとゲ−トＧ
との間に直流電圧Ｅ1 を印加し、ゲ−トＧとドレインＤ
との間に直流電圧Ｅ2 を印加している。また、ＩＣ基板
のｐ型領域（バックゲート）５７をゲ−トＧに接続して
いる。符号５１，５２，５３は二酸化硅素（ＳｉＯ2 ）
であり、符号５４は金属膜であり、符号５５，５６はｎ
型領域であり、符号５７はｐ型領域である。
アナログ変換回路においても、電界効果トランジスタＮ
Ｆの動作特性から、第１のスイッチング素子ＳＷ１に漏
れ電流が生じ得る。図５は、ＩＣチップ上に形成された
電界効果トランジスタＮＦの動作特性を測定するときの
回路図であり、図５（Ａ）は簡易等価回路図であり、図
５（Ｂ）は図５（Ａ）においてＮチャネル型電界効果ト
ランジスタＮＦの簡易断面図を書き込んだ簡易配線図で
ある。電界効果トランジスタＮＦのソ−スＳとゲ−トＧ
との間に直流電圧Ｅ1 を印加し、ゲ−トＧとドレインＤ
との間に直流電圧Ｅ2 を印加している。また、ＩＣ基板
のｐ型領域（バックゲート）５７をゲ−トＧに接続して
いる。符号５１，５２，５３は二酸化硅素（ＳｉＯ2 ）
であり、符号５４は金属膜であり、符号５５，５６はｎ
型領域であり、符号５７はｐ型領域である。
【００１２】図５の測定結果に基づくＮチャネル型電界
効果トランジスタＮＦの動作特性を図６に例示する。図
６は、ドレイン電流Ｉのうち、ドレインＤからソ−スＳ
へと流れる電流Ｉ1と、ドレインＤからＩＣ基板のｐ型
領域５７へと流れる電流Ｉ2 とについて、電圧Ｅ1 を変
化させた場合の各電流の特性を示している。
効果トランジスタＮＦの動作特性を図６に例示する。図
６は、ドレイン電流Ｉのうち、ドレインＤからソ−スＳ
へと流れる電流Ｉ1と、ドレインＤからＩＣ基板のｐ型
領域５７へと流れる電流Ｉ2 とについて、電圧Ｅ1 を変
化させた場合の各電流の特性を示している。
【００１３】電界効果トランジスタＮＦでは、ドレイン
ＤからＩＣ基板のｐ型領域５７への電流Ｉ2 は、電圧Ｅ
1 がＶｄ付近になると流れ始める。一方、ドレインＤか
らソ−スＳへと流れる電流Ｉ1 は、電圧Ｅ1 がＶｍ付近
になると流れ始める。このため、電流Ｉ2 と電流Ｉ1 と
の差に対応する斜線部の漏れ電流が、第１のスイッチン
グ素子ＳＷ１にも生じ得る。保護回路３０の電界効果ト
ランジスタＮＦは、本来の目的から、内部回路としての
スイッチング素子ＳＷ１よりもそのチャネル長が長く、
スイッチング素子ＳＷ１の方が漏れ電流が流れ易い。従
って、スイッチング素子ＳＷ１の漏れ電流を抑制する働
きは持たない。第１のスイッチング素子ＳＷ１をＮチャ
ネル型電界効果トランジスタで構成した場合はアンダ−
シュ−トにより漏れ電流が生じることがあり、第１のス
イッチング素子ＳＷ１をＰチャネル型電界効果トランジ
スタで構成した場合はオ−バ−シュ−トにより漏れ電流
が生じることがあり、また出力端子Ｐに入力したノイズ
により同様の漏れ電流が生じることがある。このように
して、保護回路３０を設けた場合にも、前記漏れ電流に
より演算増幅回路ＯＰの出力電圧にオフセットが生じる
ことがある。
ＤからＩＣ基板のｐ型領域５７への電流Ｉ2 は、電圧Ｅ
1 がＶｄ付近になると流れ始める。一方、ドレインＤか
らソ−スＳへと流れる電流Ｉ1 は、電圧Ｅ1 がＶｍ付近
になると流れ始める。このため、電流Ｉ2 と電流Ｉ1 と
の差に対応する斜線部の漏れ電流が、第１のスイッチン
グ素子ＳＷ１にも生じ得る。保護回路３０の電界効果ト
ランジスタＮＦは、本来の目的から、内部回路としての
スイッチング素子ＳＷ１よりもそのチャネル長が長く、
スイッチング素子ＳＷ１の方が漏れ電流が流れ易い。従
って、スイッチング素子ＳＷ１の漏れ電流を抑制する働
きは持たない。第１のスイッチング素子ＳＷ１をＮチャ
ネル型電界効果トランジスタで構成した場合はアンダ−
シュ−トにより漏れ電流が生じることがあり、第１のス
イッチング素子ＳＷ１をＰチャネル型電界効果トランジ
スタで構成した場合はオ−バ−シュ−トにより漏れ電流
が生じることがあり、また出力端子Ｐに入力したノイズ
により同様の漏れ電流が生じることがある。このように
して、保護回路３０を設けた場合にも、前記漏れ電流に
より演算増幅回路ＯＰの出力電圧にオフセットが生じる
ことがある。
【００１４】本発明の目的は、半導体デバイスとして形
成されたキャパシタ・アレイ型ディジタル／アナログ変
換回路において、その出力端子のアンダ−シュ−トまた
はオ−バ−シュ−トによる演算増幅回路のオフセットの
発生を防止することができるディジタル／アナログ変換
回路を提供することにある。
成されたキャパシタ・アレイ型ディジタル／アナログ変
換回路において、その出力端子のアンダ−シュ−トまた
はオ−バ−シュ−トによる演算増幅回路のオフセットの
発生を防止することができるディジタル／アナログ変換
回路を提供することにある。
【００１５】
【課題を解決するための手段】半導体デバイスとして形
成された本発明のディジタル／アナログ変換回路は、基
準電圧が供給される基準電圧端子と、前記基準電圧が非
反転入力端子に供給される演算増幅回路と、前記演算増
幅回路の出力端子と反転入力端子との間に、該出力端子
から該反転入力端子に向かって直列に設けられた第７の
スイッチング素子および第１のスイッチング素子と、前
記反転入力端子と前記基準電圧端子との間に設けられた
第２のスイッチング素子と、前記演算増幅回路の出力端
子と反転入力端子との間に、該出力端子から該反転入力
端子に向かって直列に設けられた第３のスイッチング素
子および負帰還用のキャパシタと、前記負帰還用のキャ
パシタと前記第３のスイッチング素子との接続点と前記
基準電圧端子との間に設けられた第４のスイッチング素
子と、前記反転入力端子に一端が接続されており、所定
の関係で規定されるキャパシタンスを有する複数のキャ
パシタと、ディジタル信号を入力する複数の入力端子と
該複数の入力端子に対応する前記複数のキャパシタの他
端との間に設けられた複数の第５のスイッチング素子
と、前記複数のキャパシタのそれぞれの他端と前記基準
電圧端子との間に設けられた複数の第６のスイッチング
素子と、前記演算増幅回路の出力端子とディジタル／ア
ナログ変換回路の出力端子との間に設けられた第８のス
イッチング素子と、前記第３、第５および第８のスイッ
チング素子を開路状態にする制御信号と第４のスイッチ
ング素子を閉路状態にする制御信号とをリセット開始期
間の開始時からリセット終了期間の終了時まで出力し、
前記第６および第７のスイッチング素子を閉路状態にす
る制御信号をリセット開始期間内の所定時からリセット
終了期間内の所定時まで出力し、前記第１および第２の
スイッチング素子を閉路状態にする制御信号をリセット
開始期間の終了時からリセット終了期間の開始時までの
リセット動作期間に出力するスイッチ制御手段とを有す
る。
成された本発明のディジタル／アナログ変換回路は、基
準電圧が供給される基準電圧端子と、前記基準電圧が非
反転入力端子に供給される演算増幅回路と、前記演算増
幅回路の出力端子と反転入力端子との間に、該出力端子
から該反転入力端子に向かって直列に設けられた第７の
スイッチング素子および第１のスイッチング素子と、前
記反転入力端子と前記基準電圧端子との間に設けられた
第２のスイッチング素子と、前記演算増幅回路の出力端
子と反転入力端子との間に、該出力端子から該反転入力
端子に向かって直列に設けられた第３のスイッチング素
子および負帰還用のキャパシタと、前記負帰還用のキャ
パシタと前記第３のスイッチング素子との接続点と前記
基準電圧端子との間に設けられた第４のスイッチング素
子と、前記反転入力端子に一端が接続されており、所定
の関係で規定されるキャパシタンスを有する複数のキャ
パシタと、ディジタル信号を入力する複数の入力端子と
該複数の入力端子に対応する前記複数のキャパシタの他
端との間に設けられた複数の第５のスイッチング素子
と、前記複数のキャパシタのそれぞれの他端と前記基準
電圧端子との間に設けられた複数の第６のスイッチング
素子と、前記演算増幅回路の出力端子とディジタル／ア
ナログ変換回路の出力端子との間に設けられた第８のス
イッチング素子と、前記第３、第５および第８のスイッ
チング素子を開路状態にする制御信号と第４のスイッチ
ング素子を閉路状態にする制御信号とをリセット開始期
間の開始時からリセット終了期間の終了時まで出力し、
前記第６および第７のスイッチング素子を閉路状態にす
る制御信号をリセット開始期間内の所定時からリセット
終了期間内の所定時まで出力し、前記第１および第２の
スイッチング素子を閉路状態にする制御信号をリセット
開始期間の終了時からリセット終了期間の開始時までの
リセット動作期間に出力するスイッチ制御手段とを有す
る。
【００１６】本発明のディジタル／アナログ変換回路
は、好ましくは第７のスイッチング素子が開路状態の時
にのみ第１および第７のスイッチング素子間の接続点に
対して一定電圧を供給する切換手段を設ける。
は、好ましくは第７のスイッチング素子が開路状態の時
にのみ第１および第７のスイッチング素子間の接続点に
対して一定電圧を供給する切換手段を設ける。
【００１７】本発明のディジタル／アナログ変換回路
は、好ましくは第１および第７のスイッチング素子間の
接続点に一端が接続されたキャパシタを設け、該キャパ
シタの他端には一定電圧が供給されている。
は、好ましくは第１および第７のスイッチング素子間の
接続点に一端が接続されたキャパシタを設け、該キャパ
シタの他端には一定電圧が供給されている。
【００１８】本発明のディジタル／アナログ変換回路で
は、第１のスイッチング素子とディジタル／アナログ変
換回路の出力端子との間に第７のスイッチング素子が設
けてあるので、Ｄ／Ａ変換期間にディジタル／アナログ
変換回路の出力端子にオ−バ−シュ−トまたはアンダ−
シュ−トが生じても、そのような比較的短い時間幅の電
圧変動であるオ−バ−シュ−トまたはアンダ−シュ−ト
の電圧は、第７のスイッチング素子のみに印加され、第
７のスイッチング素子が開路状態なので第１のスイッチ
ング素子には印加されない。
は、第１のスイッチング素子とディジタル／アナログ変
換回路の出力端子との間に第７のスイッチング素子が設
けてあるので、Ｄ／Ａ変換期間にディジタル／アナログ
変換回路の出力端子にオ−バ−シュ−トまたはアンダ−
シュ−トが生じても、そのような比較的短い時間幅の電
圧変動であるオ−バ−シュ−トまたはアンダ−シュ−ト
の電圧は、第７のスイッチング素子のみに印加され、第
７のスイッチング素子が開路状態なので第１のスイッチ
ング素子には印加されない。
【００１９】
【発明の実施の形態】以下、本発明の実施の形態を添付
図面を参照して説明する。図７は、本発明の一実施形態
を示すディジタル／アナログ変換回路の回路図である。
図面を参照して説明する。図７は、本発明の一実施形態
を示すディジタル／アナログ変換回路の回路図である。
【００２０】このディジタル／アナログ変換回路は、ス
イッチ制御手段１５と変換手段２５とを備えている。変
換手段２５は、基準電圧Ｖａが供給される基準電圧端子
Ｔａと、基準電圧Ｖａが非反転入力端子に供給される演
算増幅回路ＯＰと、前記演算増幅回路ＯＰの出力端子と
反転入力端子との間に、該出力端子から該反転入力端子
に向かって直列に設けられた第７のスイッチング素子Ｓ
Ｗ７および第１のスイッチング素子ＳＷ１と、前記反転
入力端子と前記基準電圧端子Ｔａとの間に設けられた第
２のスイッチング素子ＳＷ２と、前記演算増幅回路ＯＰ
の出力端子と反転入力端子との間に、該出力端子から該
反転入力端子に向かって直列に設けられた第３のスイッ
チング素子ＳＷ３および負帰還用のキャパシタＣｆと、
前記負帰還用のキャパシタＣｆと第３のスイッチング素
子ＳＷ３との接続点Ｍ８と前記基準電圧端子Ｔａとの間
に設けられた第４のスイッチング素子ＳＷ４と、前記反
転入力端子に一端が接続されており、所定の関係で規定
されるキャパシタンスをそれぞれ有する複数のキャパシ
タＣｓ１〜Ｃｓｎと、ディジタル信号Ｄ１〜Ｄｎを入力
する複数の入力端子Ｔ１〜Ｔｎと該複数の入力端子Ｔ１
〜Ｔｎに対応する前記複数のキャパシタＣｓ１〜Ｃｓｎ
の他端との間に設けられた複数の第５のスイッチング素
子ＳＷ５１〜ＳＷ５ｎと、前記複数のキャパシタＣｓ１
〜Ｃｓｎのそれぞれの他端と前記基準電圧端子Ｔａとの
間に設けられた複数の第６のスイッチング素子ＳＷ６１
〜ＳＷ６ｎと、前記演算増幅回路ＯＰの出力端子とディ
ジタル／アナログ変換回路の出力端子Ｐとの間に設けら
れた第８のスイッチング素子ＳＷ８と、前記演算増幅回
路ＯＰの反転入力端子に接続されている第９のスイッチ
ング素子ＳＷ９とを有する。
イッチ制御手段１５と変換手段２５とを備えている。変
換手段２５は、基準電圧Ｖａが供給される基準電圧端子
Ｔａと、基準電圧Ｖａが非反転入力端子に供給される演
算増幅回路ＯＰと、前記演算増幅回路ＯＰの出力端子と
反転入力端子との間に、該出力端子から該反転入力端子
に向かって直列に設けられた第７のスイッチング素子Ｓ
Ｗ７および第１のスイッチング素子ＳＷ１と、前記反転
入力端子と前記基準電圧端子Ｔａとの間に設けられた第
２のスイッチング素子ＳＷ２と、前記演算増幅回路ＯＰ
の出力端子と反転入力端子との間に、該出力端子から該
反転入力端子に向かって直列に設けられた第３のスイッ
チング素子ＳＷ３および負帰還用のキャパシタＣｆと、
前記負帰還用のキャパシタＣｆと第３のスイッチング素
子ＳＷ３との接続点Ｍ８と前記基準電圧端子Ｔａとの間
に設けられた第４のスイッチング素子ＳＷ４と、前記反
転入力端子に一端が接続されており、所定の関係で規定
されるキャパシタンスをそれぞれ有する複数のキャパシ
タＣｓ１〜Ｃｓｎと、ディジタル信号Ｄ１〜Ｄｎを入力
する複数の入力端子Ｔ１〜Ｔｎと該複数の入力端子Ｔ１
〜Ｔｎに対応する前記複数のキャパシタＣｓ１〜Ｃｓｎ
の他端との間に設けられた複数の第５のスイッチング素
子ＳＷ５１〜ＳＷ５ｎと、前記複数のキャパシタＣｓ１
〜Ｃｓｎのそれぞれの他端と前記基準電圧端子Ｔａとの
間に設けられた複数の第６のスイッチング素子ＳＷ６１
〜ＳＷ６ｎと、前記演算増幅回路ＯＰの出力端子とディ
ジタル／アナログ変換回路の出力端子Ｐとの間に設けら
れた第８のスイッチング素子ＳＷ８と、前記演算増幅回
路ＯＰの反転入力端子に接続されている第９のスイッチ
ング素子ＳＷ９とを有する。
【００２１】図７のディジタル／アナログ変換回路で
は、キャパシタＣｓ１〜Ｃｓｎの一端はノ−ドＭ７１〜
Ｍ７ｎに各々接続されており、他端はノ−ドＮ５１〜Ｎ
５ｎに各々接続されている。基準電圧端子Ｔａからの基
準電圧Ｖａは、ノ−ドＭ１，Ｍ２，Ｍ３，Ｎ６１〜Ｎ６
ｎに供給されている。複数の第６のスイッチング素子Ｓ
Ｗ６１〜ＳＷ６ｎは、ノ−ドＮ６１〜Ｎ６ｎとノ−ドＮ
５１〜Ｎ５ｎ間に各々設けてある。複数の第５のスイッ
チング素子ＳＷ５１〜ＳＷ５ｎは、入力端子Ｔ１〜Ｔｎ
とノ−ドＮ５１〜Ｎ５ｎ間に各々設けてある。第２のス
イッチング素子ＳＷ２はノ−ドＭ２とノ−ドＮ２間に設
けてある。ノ−ドＭ７１〜Ｍ７ｎ，Ｍ５，Ｍ４，Ｎ１，
Ｎ２は、演算増幅回路ＯＰの反転入力端子に接続されて
いる。演算増幅回路ＯＰの非反転入力端子は、ノ−ドＭ
３に接続されている。ノ−ドＭ８とノ−ドＭ１０の間に
第３のスイッチング素子ＳＷ３が設けてあり、ノ−ドＭ
８とノ−ドＭ３の間に第４のスイッチング素子ＳＷ４が
設けてある。ノ−ドＭ９とノ−ドＭ５の間には、ノ−ド
Ｍ９からノ−ドＭ５に向かって第７のスイッチング素子
ＳＷ７および第１のスイッチング素子１が直列に設けて
ある。ノ−ドＭ９，Ｍ１０は、演算増幅回路ＯＰの出力
端子に接続されている。ノードＮ１，Ｎ２に第９のスイ
ッチング素子ＳＷ９が接続されている。
は、キャパシタＣｓ１〜Ｃｓｎの一端はノ−ドＭ７１〜
Ｍ７ｎに各々接続されており、他端はノ−ドＮ５１〜Ｎ
５ｎに各々接続されている。基準電圧端子Ｔａからの基
準電圧Ｖａは、ノ−ドＭ１，Ｍ２，Ｍ３，Ｎ６１〜Ｎ６
ｎに供給されている。複数の第６のスイッチング素子Ｓ
Ｗ６１〜ＳＷ６ｎは、ノ−ドＮ６１〜Ｎ６ｎとノ−ドＮ
５１〜Ｎ５ｎ間に各々設けてある。複数の第５のスイッ
チング素子ＳＷ５１〜ＳＷ５ｎは、入力端子Ｔ１〜Ｔｎ
とノ−ドＮ５１〜Ｎ５ｎ間に各々設けてある。第２のス
イッチング素子ＳＷ２はノ−ドＭ２とノ−ドＮ２間に設
けてある。ノ−ドＭ７１〜Ｍ７ｎ，Ｍ５，Ｍ４，Ｎ１，
Ｎ２は、演算増幅回路ＯＰの反転入力端子に接続されて
いる。演算増幅回路ＯＰの非反転入力端子は、ノ−ドＭ
３に接続されている。ノ−ドＭ８とノ−ドＭ１０の間に
第３のスイッチング素子ＳＷ３が設けてあり、ノ−ドＭ
８とノ−ドＭ３の間に第４のスイッチング素子ＳＷ４が
設けてある。ノ−ドＭ９とノ−ドＭ５の間には、ノ−ド
Ｍ９からノ−ドＭ５に向かって第７のスイッチング素子
ＳＷ７および第１のスイッチング素子１が直列に設けて
ある。ノ−ドＭ９，Ｍ１０は、演算増幅回路ＯＰの出力
端子に接続されている。ノードＮ１，Ｎ２に第９のスイ
ッチング素子ＳＷ９が接続されている。
【００２２】スイッチ制御手段１５は、第３、第５およ
び第８のスイッチング素子ＳＷ３，ＳＷ５１〜５ｎ，Ｓ
Ｗ８を開路状態にする制御信号と第４のスイッチング素
子ＳＷ４を閉路状態にする制御信号とをリセット開始期
間の開始時からリセット終了期間の終了時まで出力し、
前記第６および第７のスイッチング素子ＳＷ６１〜６
ｎ，ＳＷ７を閉路状態にする制御信号をリセット開始期
間内の所定時からリセット終了期間内の所定時まで出力
し、前記第１および第２のスイッチング素子ＳＷ１，Ｓ
Ｗ２を閉路状態にする制御信号をリセット開始期間の終
了時からリセット終了期間の開始時までのリセット動作
期間に出力する。また、スイッチ制御回路１５は、第９
のスイッチング素子ＳＷ９を閉路状態とする制御信号を
リセット動作期間以外のときに出力する。
び第８のスイッチング素子ＳＷ３，ＳＷ５１〜５ｎ，Ｓ
Ｗ８を開路状態にする制御信号と第４のスイッチング素
子ＳＷ４を閉路状態にする制御信号とをリセット開始期
間の開始時からリセット終了期間の終了時まで出力し、
前記第６および第７のスイッチング素子ＳＷ６１〜６
ｎ，ＳＷ７を閉路状態にする制御信号をリセット開始期
間内の所定時からリセット終了期間内の所定時まで出力
し、前記第１および第２のスイッチング素子ＳＷ１，Ｓ
Ｗ２を閉路状態にする制御信号をリセット開始期間の終
了時からリセット終了期間の開始時までのリセット動作
期間に出力する。また、スイッチ制御回路１５は、第９
のスイッチング素子ＳＷ９を閉路状態とする制御信号を
リセット動作期間以外のときに出力する。
【００２３】図７のディジタル／アナログ変換回路は、
複数のキャパシタＣｓ１〜Ｃｓｎの他端に供給されるデ
ィジタル信号Ｄ１〜Ｄｎをアナログ信号Ｖｏに変換し、
ディジタル／アナログ変換回路の出力端子Ｐに出力す
る。第１〜第９のスイッチング素子は、各々電界効果ト
ランジスタで構成されている。
複数のキャパシタＣｓ１〜Ｃｓｎの他端に供給されるデ
ィジタル信号Ｄ１〜Ｄｎをアナログ信号Ｖｏに変換し、
ディジタル／アナログ変換回路の出力端子Ｐに出力す
る。第１〜第９のスイッチング素子は、各々電界効果ト
ランジスタで構成されている。
【００２４】複数のキャパシタＣｓ１〜Ｃｓｎは、その
キャパシタンスを異ならせることで、ディジタル信号Ｄ
１〜Ｄｎに対する重み付けを行っている。ディジタル信
号Ｄ１〜Ｄｎは、最上位ビット（ＭＳＢ）から最下位ビ
ット（ＬＳＢ）までのビットに対応するディジタル信号
Ｄ１〜Ｄｎ−１と、出力されるアナログ信号電圧の絶対
値の最小値を調整する調整用ディジタル信号Ｄｎとによ
り構成されている。前記最上位ビットから最下位ビット
までの所定ビットに対応するディジタル信号Ｄｒが供給
されるキャパシタＣｓｒのキャパシタンスは、前記所定
ビットの一つ下位のビットに対応するディジタル信号Ｄ
ｒ＋１が供給されるキャパシタのキャパシタンスの２倍
である。但し、１≦ｒ≦ｎ−２であり、ｒは自然数であ
り、ｎは３以上の整数でたとえば４〜１７とする。前記
最下位ビットに対応するディジタル信号Ｄｎ−１が供給
されるキャパシタＣｓｎ−１のキャパシタンスＣｎ−１
と、前記調整用ディジタル信号Ｄｎが供給されるキャパ
シタＣｓｎのキャパシタンスＣｎは等しい。例えば、ｎ
＝４とすると、キャパシタＣｓ４，Ｃｓ３のキャパシタ
ンスは等しく、キャパシタＣｓ２，Ｃｓ１のキャパシタ
ンスはキャパシタＣｓ４のキャパシタンスの各々２倍，
４倍である。ディジタル信号Ｄ１〜Ｄｎは、２進符号化
された信号をデコ−ダで解読して生成してもよい。
キャパシタンスを異ならせることで、ディジタル信号Ｄ
１〜Ｄｎに対する重み付けを行っている。ディジタル信
号Ｄ１〜Ｄｎは、最上位ビット（ＭＳＢ）から最下位ビ
ット（ＬＳＢ）までのビットに対応するディジタル信号
Ｄ１〜Ｄｎ−１と、出力されるアナログ信号電圧の絶対
値の最小値を調整する調整用ディジタル信号Ｄｎとによ
り構成されている。前記最上位ビットから最下位ビット
までの所定ビットに対応するディジタル信号Ｄｒが供給
されるキャパシタＣｓｒのキャパシタンスは、前記所定
ビットの一つ下位のビットに対応するディジタル信号Ｄ
ｒ＋１が供給されるキャパシタのキャパシタンスの２倍
である。但し、１≦ｒ≦ｎ−２であり、ｒは自然数であ
り、ｎは３以上の整数でたとえば４〜１７とする。前記
最下位ビットに対応するディジタル信号Ｄｎ−１が供給
されるキャパシタＣｓｎ−１のキャパシタンスＣｎ−１
と、前記調整用ディジタル信号Ｄｎが供給されるキャパ
シタＣｓｎのキャパシタンスＣｎは等しい。例えば、ｎ
＝４とすると、キャパシタＣｓ４，Ｃｓ３のキャパシタ
ンスは等しく、キャパシタＣｓ２，Ｃｓ１のキャパシタ
ンスはキャパシタＣｓ４のキャパシタンスの各々２倍，
４倍である。ディジタル信号Ｄ１〜Ｄｎは、２進符号化
された信号をデコ−ダで解読して生成してもよい。
【００２５】図７のディジタル／アナログ変換回路は、
演算増幅回路ＯＰの出力端子と反転入力端子との間に、
該出力端子から該反転入力端子に向かって直列に設けら
れた第７のスイッチング素子ＳＷ７および第１のスイッ
チング素子ＳＷ１を有するので、Ｄ／Ａ変換期間にディ
ジタル／アナログ変換回路の出力端子電圧にオ−バ−シ
ュ−トまたはアンダ−シュ−トが生じても、オ−バ−シ
ュ−トまたはアンダ−シュ−トにより生じた過電圧は、
第７のスイッチング素子がオフ状態なので、第１のスイ
ッチング素子に直接的には印加されない。即ち、第７の
スイッチング素子ＳＷ７に上記過電圧が印加されること
により第７のスイッチング素子ＳＷ７に漏れ電流が生じ
ても、その漏れ電流は微小であるから、ノードＮ３の電
位が第１のスイッチング素子ＳＷ１がサブシュレッショ
ルド動作を起こす電位に到達するには非常に長い時間を
要する。従って、比較的短い時間幅の上記過電圧は、上
記第１のスイッチング素子ＳＷ１には実質的には印加さ
れない。したがって、Ｄ／Ａ変換期間における出力端子
Ｐのオ−バ−シュ−トまたはアンダ−シュ−トにより、
もしくは出力端子Ｐに入力したノイズにより、ノ−ドＭ
５からノ−ドＭ９へと流出する電荷を無くすることがで
きると共にノ−ドＭ９からノ−ドＭ５へと流入する電荷
を無くすることができ、過電圧印加による演算増幅回路
ＯＰのオフセットの発生を防止することができる。
演算増幅回路ＯＰの出力端子と反転入力端子との間に、
該出力端子から該反転入力端子に向かって直列に設けら
れた第７のスイッチング素子ＳＷ７および第１のスイッ
チング素子ＳＷ１を有するので、Ｄ／Ａ変換期間にディ
ジタル／アナログ変換回路の出力端子電圧にオ−バ−シ
ュ−トまたはアンダ−シュ−トが生じても、オ−バ−シ
ュ−トまたはアンダ−シュ−トにより生じた過電圧は、
第７のスイッチング素子がオフ状態なので、第１のスイ
ッチング素子に直接的には印加されない。即ち、第７の
スイッチング素子ＳＷ７に上記過電圧が印加されること
により第７のスイッチング素子ＳＷ７に漏れ電流が生じ
ても、その漏れ電流は微小であるから、ノードＮ３の電
位が第１のスイッチング素子ＳＷ１がサブシュレッショ
ルド動作を起こす電位に到達するには非常に長い時間を
要する。従って、比較的短い時間幅の上記過電圧は、上
記第１のスイッチング素子ＳＷ１には実質的には印加さ
れない。したがって、Ｄ／Ａ変換期間における出力端子
Ｐのオ−バ−シュ−トまたはアンダ−シュ−トにより、
もしくは出力端子Ｐに入力したノイズにより、ノ−ドＭ
５からノ−ドＭ９へと流出する電荷を無くすることがで
きると共にノ−ドＭ９からノ−ドＭ５へと流入する電荷
を無くすることができ、過電圧印加による演算増幅回路
ＯＰのオフセットの発生を防止することができる。
【００２６】図７のディジタル／アナログ変換回路で
は、演算増幅回路ＯＰの反転入力端子と第２のスイッチ
ング素子ＳＷ２との間の配線上にノ−ドＮ１，Ｎ２から
なる２点を設定し、当該２点間に前記リセット動作期間
のみ開路する第９のスイッチング素子ＳＷ９を設け、第
９のスイッチング素子ＳＷ９を電界効果トランジスタに
より構成している。
は、演算増幅回路ＯＰの反転入力端子と第２のスイッチ
ング素子ＳＷ２との間の配線上にノ−ドＮ１，Ｎ２から
なる２点を設定し、当該２点間に前記リセット動作期間
のみ開路する第９のスイッチング素子ＳＷ９を設け、第
９のスイッチング素子ＳＷ９を電界効果トランジスタに
より構成している。
【００２７】第１及び第２のスイッチング素子ＳＷ１，
ＳＷ２の動作時に第９のスイッチング素子ＳＷ９を非動
作状態とする、即ち第１及び第２のスイッチング素子Ｓ
Ｗ１，ＳＷ２がオン状態にあるときに第９のスイッチン
グ素子ＳＷ９がオフ状態となるように制御することによ
り、第１及び第２のスイッチング素子ＳＷ１，ＳＷ２の
ドレイン領域及びチャネル領域に存在する微小電荷の変
動をキャンセルすることができる。従って、該微小電荷
による演算増幅回路ＯＰの出力電圧の変動を防止するこ
とができる。
ＳＷ２の動作時に第９のスイッチング素子ＳＷ９を非動
作状態とする、即ち第１及び第２のスイッチング素子Ｓ
Ｗ１，ＳＷ２がオン状態にあるときに第９のスイッチン
グ素子ＳＷ９がオフ状態となるように制御することによ
り、第１及び第２のスイッチング素子ＳＷ１，ＳＷ２の
ドレイン領域及びチャネル領域に存在する微小電荷の変
動をキャンセルすることができる。従って、該微小電荷
による演算増幅回路ＯＰの出力電圧の変動を防止するこ
とができる。
【００２８】図８のディジタル／アナログ変換回路で
は、図７のディジタル／アナログ変換回路の変換手段２
５に対し、第１および第７のスイッチング素子ＳＷ１，
ＳＷ７間の接続点Ｎ３に一端が接続されたキャパシタＣ
０を設け、該キャパシタＣ０の他端には一定電圧を供給
しており、該一定電圧を基準電圧Ｖａとして変換手段２
６を構成している。なお、図７と図８では、同一構成部
分には同一符号を付している。キャパシタＣ０をノ−ド
Ｎ３と基準電圧Ｖａが印加されている端子との間に接続
することにより、例え第７のスイッチング素子ＳＷ７を
介してノ−ドＮ３から電荷が漏れたとしてもキャパシタ
Ｃ０からノ−ドＮ３に電荷を供給することができるの
で、ノ−ドＮ３の電位が第１ののスイッチング素子ＳＷ
１がサブシュレッショルド動作を起こす電位にはなら
ず、第１のスイッチング素子ＳＷ１の漏れ電流を防止す
ることができる。
は、図７のディジタル／アナログ変換回路の変換手段２
５に対し、第１および第７のスイッチング素子ＳＷ１，
ＳＷ７間の接続点Ｎ３に一端が接続されたキャパシタＣ
０を設け、該キャパシタＣ０の他端には一定電圧を供給
しており、該一定電圧を基準電圧Ｖａとして変換手段２
６を構成している。なお、図７と図８では、同一構成部
分には同一符号を付している。キャパシタＣ０をノ−ド
Ｎ３と基準電圧Ｖａが印加されている端子との間に接続
することにより、例え第７のスイッチング素子ＳＷ７を
介してノ−ドＮ３から電荷が漏れたとしてもキャパシタ
Ｃ０からノ−ドＮ３に電荷を供給することができるの
で、ノ−ドＮ３の電位が第１ののスイッチング素子ＳＷ
１がサブシュレッショルド動作を起こす電位にはなら
ず、第１のスイッチング素子ＳＷ１の漏れ電流を防止す
ることができる。
【００２９】図９のディジタル／アナログ変換回路で
は、図８のディジタル／アナログ変換回路の変換手段２
６に対し、第８のスイッチング素子ＳＷ８と出力端子Ｐ
との間に保護回路３０を設けることで、変換手段２７を
構成している。なお、図８と図９では同一構成部分には
同一符号を付している。保護回路３０は、出力端子Ｐに
入力されたノイズを、このディジタル／アナログ変換回
路が形成されているＩＣ（Integrated Circuit）の高電
位側の許容電圧ＶDD又は低電位側の許容電圧ＶSSにクラ
ンプして内部の回路たとえば演算増幅回路ＯＰを保護す
る。このように保護回路３０を設けた場合にも、本発明
のディジタル／アナログ変換回路は、ノイズまたはオ−
バ−シュ−トもしくはアンダ−シュ−トによる演算増幅
回路ＯＰのオフセットの発生を防止することができる。
は、図８のディジタル／アナログ変換回路の変換手段２
６に対し、第８のスイッチング素子ＳＷ８と出力端子Ｐ
との間に保護回路３０を設けることで、変換手段２７を
構成している。なお、図８と図９では同一構成部分には
同一符号を付している。保護回路３０は、出力端子Ｐに
入力されたノイズを、このディジタル／アナログ変換回
路が形成されているＩＣ（Integrated Circuit）の高電
位側の許容電圧ＶDD又は低電位側の許容電圧ＶSSにクラ
ンプして内部の回路たとえば演算増幅回路ＯＰを保護す
る。このように保護回路３０を設けた場合にも、本発明
のディジタル／アナログ変換回路は、ノイズまたはオ−
バ−シュ−トもしくはアンダ−シュ−トによる演算増幅
回路ＯＰのオフセットの発生を防止することができる。
【００３０】図１０のディジタル／アナログ変換回路
は、スイッチ制御手段１６と変換手段２８とを備える。
スイッチ制御手段１６は、図７のディジタル／アナログ
変換回路のスイッチ制御手段１５に対し、スイッチング
素子ＳＷ０の制御信号を供給する手段を設けた構成とし
ている。たとえば、第７のスイッチング素子ＳＷ７の制
御信号を反転した信号をスイッチング素子ＳＷ０の制御
信号として供給する。変換手段２８は、図７のディジタ
ル／アナログ変換回路の変換手段２５に対し、第７のス
イッチング素子ＳＷ７が開路状態の時にのみ第１および
第７のスイッチング素子ＳＷ１，ＳＷ７間の接続点Ｎ３
に対して一定電圧を供給する切換手段を設けた構成であ
る。なお、図７と図１０で、同一構成部分には同一符号
を付している。前記一定電圧は基準電圧Ｖａであり、前
記切換手段はスイッチング素子ＳＷ０であり、第７のス
イッチング素子ＳＷ７が開路状態の時にのみスイッチン
グ素子ＳＷ０は閉路状態となる。また、前記一定電圧は
基準電圧Ｖａ以外の電圧でもよい。したがって、Ｄ／Ａ
変換期間においてフロ−ティングノ−ドＮ３を一定電圧
に保つことができ、第１のスイッチング素子ＳＷ１の漏
れ電流を防止して、演算増幅回路ＯＰのオフセットの発
生を防止することができる。
は、スイッチ制御手段１６と変換手段２８とを備える。
スイッチ制御手段１６は、図７のディジタル／アナログ
変換回路のスイッチ制御手段１５に対し、スイッチング
素子ＳＷ０の制御信号を供給する手段を設けた構成とし
ている。たとえば、第７のスイッチング素子ＳＷ７の制
御信号を反転した信号をスイッチング素子ＳＷ０の制御
信号として供給する。変換手段２８は、図７のディジタ
ル／アナログ変換回路の変換手段２５に対し、第７のス
イッチング素子ＳＷ７が開路状態の時にのみ第１および
第７のスイッチング素子ＳＷ１，ＳＷ７間の接続点Ｎ３
に対して一定電圧を供給する切換手段を設けた構成であ
る。なお、図７と図１０で、同一構成部分には同一符号
を付している。前記一定電圧は基準電圧Ｖａであり、前
記切換手段はスイッチング素子ＳＷ０であり、第７のス
イッチング素子ＳＷ７が開路状態の時にのみスイッチン
グ素子ＳＷ０は閉路状態となる。また、前記一定電圧は
基準電圧Ｖａ以外の電圧でもよい。したがって、Ｄ／Ａ
変換期間においてフロ−ティングノ−ドＮ３を一定電圧
に保つことができ、第１のスイッチング素子ＳＷ１の漏
れ電流を防止して、演算増幅回路ＯＰのオフセットの発
生を防止することができる。
【００３１】図１１のディジタル／アナログ変換回路
は、図１０のディジタル／アナログ変換回路の変換手段
２８に対し、第８のスイッチング素子ＳＷ８と出力端子
Ｐとの間に保護回路３０を設けることで、変換手段２９
を構成している。なお、図１０と図１１では同一構成部
分には同一符号を付している。保護回路３０は、出力端
子Ｐに入力されたノイズを、このディジタル／アナログ
変換回路が形成されているＩＣの高電位側の許容電圧Ｖ
DD又は低電位側の許容電圧ＶSSにクランプして内部の回
路たとえば演算増幅回路ＯＰを保護する。このように保
護回路３０を設けた場合にも、本発明のディジタル／ア
ナログ変換回路はノイズまたはオ−バ−シュ−トもしく
はアンダ−シュ−トによる演算増幅回路ＯＰのオフセッ
トの発生を防止することができる。
は、図１０のディジタル／アナログ変換回路の変換手段
２８に対し、第８のスイッチング素子ＳＷ８と出力端子
Ｐとの間に保護回路３０を設けることで、変換手段２９
を構成している。なお、図１０と図１１では同一構成部
分には同一符号を付している。保護回路３０は、出力端
子Ｐに入力されたノイズを、このディジタル／アナログ
変換回路が形成されているＩＣの高電位側の許容電圧Ｖ
DD又は低電位側の許容電圧ＶSSにクランプして内部の回
路たとえば演算増幅回路ＯＰを保護する。このように保
護回路３０を設けた場合にも、本発明のディジタル／ア
ナログ変換回路はノイズまたはオ−バ−シュ−トもしく
はアンダ−シュ−トによる演算増幅回路ＯＰのオフセッ
トの発生を防止することができる。
【００３２】図１２は、図１０のディジタル／アナログ
変換回路の具体的な回路図である。図１２のディジタル
／アナログ変換回路の変換手段２８では、第５のスイッ
チング素子ＳＷ５１〜ＳＷ５ｎ、第３のスイッチング素
子ＳＷ３、および、第８のスイッチング素子ＳＷ８は、
Ｐチャネル型電界効果トランジスタとＮチャネル型電界
効果トランジスタとを組み合わせて構成している。すな
わち、Ｐチャネル型電界効果トランジスタのソ−スとＮ
チャネル型電界効果トランジスタのドレインとを接続
し、Ｐチャネル型電界効果トランジスタのドレインとＮ
チャネル型電界効果トランジスタのソースとを接続し、
Ｐチャネル型電界効果トランジスタのゲ−トにはＮチャ
ネル型電界効果トランジスタのゲ−トに供給される制御
信号を反転した信号を供給する。
変換回路の具体的な回路図である。図１２のディジタル
／アナログ変換回路の変換手段２８では、第５のスイッ
チング素子ＳＷ５１〜ＳＷ５ｎ、第３のスイッチング素
子ＳＷ３、および、第８のスイッチング素子ＳＷ８は、
Ｐチャネル型電界効果トランジスタとＮチャネル型電界
効果トランジスタとを組み合わせて構成している。すな
わち、Ｐチャネル型電界効果トランジスタのソ−スとＮ
チャネル型電界効果トランジスタのドレインとを接続
し、Ｐチャネル型電界効果トランジスタのドレインとＮ
チャネル型電界効果トランジスタのソースとを接続し、
Ｐチャネル型電界効果トランジスタのゲ−トにはＮチャ
ネル型電界効果トランジスタのゲ−トに供給される制御
信号を反転した信号を供給する。
【００３３】スイッチ制御手段１６は、端子Ｏ１から制
御信号ＯＥを出力する。端子Ｏ２からは制御信号ＯＥを
反転した信号を出力する。端子Ｆ１からは制御信号ＦＢ
Ｃを出力する。端子Ｆ２からは制御信号ＦＢＣを反転し
た信号を出力する。端子Ｒ１からは制御信号ＲＳＴを出
力する。端子Ｒ２からは制御信号ＲＳＴを反転した信号
を出力する。
御信号ＯＥを出力する。端子Ｏ２からは制御信号ＯＥを
反転した信号を出力する。端子Ｆ１からは制御信号ＦＢ
Ｃを出力する。端子Ｆ２からは制御信号ＦＢＣを反転し
た信号を出力する。端子Ｒ１からは制御信号ＲＳＴを出
力する。端子Ｒ２からは制御信号ＲＳＴを反転した信号
を出力する。
【００３４】制御信号ＯＥは、第３、第５および第８の
スイッチング素子ＳＷ３，ＳＷ５１〜ＳＷ５ｎ，ＳＷ８
のＮチャネル型電界効果トランジスタのゲ−トに供給さ
れる。制御信号ＯＥを反転した信号は、第３、第５およ
び第８のスイッチング素子ＳＷ３，ＳＷ５１〜ＳＷ５
ｎ，ＳＷ８のＰチャネル型電界効果トランジスタのゲ−
トに供給されると共に、第４のスイッチング素子ＳＷ４
のＮチャネル型電界効果トランジスタのゲ−トに供給さ
れる。
スイッチング素子ＳＷ３，ＳＷ５１〜ＳＷ５ｎ，ＳＷ８
のＮチャネル型電界効果トランジスタのゲ−トに供給さ
れる。制御信号ＯＥを反転した信号は、第３、第５およ
び第８のスイッチング素子ＳＷ３，ＳＷ５１〜ＳＷ５
ｎ，ＳＷ８のＰチャネル型電界効果トランジスタのゲ−
トに供給されると共に、第４のスイッチング素子ＳＷ４
のＮチャネル型電界効果トランジスタのゲ−トに供給さ
れる。
【００３５】制御信号ＦＢＣは、第６のスイッチング素
子ＳＷ６１〜ＳＷ６ｎのＮチャネル型電界効果トランジ
スタのゲ−トに供給されると共に、第７のスイッチング
素子ＳＷ７のＮチャネル型電界効果トランジスタのゲ−
トに供給される。制御信号ＦＢＣを反転した信号は、ス
イッチング素子ＳＷ０のＮチャネル型電界効果トランジ
スタのゲ−トに供給される。
子ＳＷ６１〜ＳＷ６ｎのＮチャネル型電界効果トランジ
スタのゲ−トに供給されると共に、第７のスイッチング
素子ＳＷ７のＮチャネル型電界効果トランジスタのゲ−
トに供給される。制御信号ＦＢＣを反転した信号は、ス
イッチング素子ＳＷ０のＮチャネル型電界効果トランジ
スタのゲ−トに供給される。
【００３６】制御信号ＲＳＴは、第１のスイッチング素
子ＳＷ１のＮチャネル型電界効果トランジスタのゲ−ト
に供給されると共に、第２のスイッチング素子ＳＷ２の
Ｎチャネル型電界効果トランジスタのゲ−トに供給され
る。制御信号ＲＳＴを反転した信号は、第９のスイッチ
ング素子ＳＷ９のＮチャネル型電界効果トランジスタの
ゲ−トに供給される。
子ＳＷ１のＮチャネル型電界効果トランジスタのゲ−ト
に供給されると共に、第２のスイッチング素子ＳＷ２の
Ｎチャネル型電界効果トランジスタのゲ−トに供給され
る。制御信号ＲＳＴを反転した信号は、第９のスイッチ
ング素子ＳＷ９のＮチャネル型電界効果トランジスタの
ゲ−トに供給される。
【００３７】図１３は、図１２のディジタル／アナログ
変換回路の動作を説明するタイムチャ−トである。時刻
ｔ１までは、ディジタル／アナログ変換回路がディジタ
ル信号をアナログ信号に変換するＤ／Ａ変換期間であ
る。時刻ｔ１〜ｔ３は、リセット開始期間である。時刻
ｔ３〜ｔ４は、リセット動作期間である。時刻ｔ４〜ｔ
６は、リセット終了期間である。時刻ｔ６以降は、Ｄ／
Ａ変換期間である。
変換回路の動作を説明するタイムチャ−トである。時刻
ｔ１までは、ディジタル／アナログ変換回路がディジタ
ル信号をアナログ信号に変換するＤ／Ａ変換期間であ
る。時刻ｔ１〜ｔ３は、リセット開始期間である。時刻
ｔ３〜ｔ４は、リセット動作期間である。時刻ｔ４〜ｔ
６は、リセット終了期間である。時刻ｔ６以降は、Ｄ／
Ａ変換期間である。
【００３８】リセット開始期間の開始時ｔ１からリセッ
ト終了期間の終了時ｔ６まではＬレベルの制御信号ＯＥ
が出力され、他の時間ではＨレベルの制御信号ＯＥが出
力される。リセット開始期間内の所定時ｔ２からリセッ
ト終了期間内の所定時ｔ５まではＨレベルの制御信号Ｆ
ＢＣが出力され、他の時間ではＬレベルの制御信号ＦＢ
Ｃが出力される。リセット開始期間の終了時ｔ３からリ
セット終了期間の開始時ｔ４までのリセット動作期間は
Ｈレベルの制御信号ＲＳＴが出力され、他の時間ではＬ
レベルの制御信号ＲＳＴが出力される。
ト終了期間の終了時ｔ６まではＬレベルの制御信号ＯＥ
が出力され、他の時間ではＨレベルの制御信号ＯＥが出
力される。リセット開始期間内の所定時ｔ２からリセッ
ト終了期間内の所定時ｔ５まではＨレベルの制御信号Ｆ
ＢＣが出力され、他の時間ではＬレベルの制御信号ＦＢ
Ｃが出力される。リセット開始期間の終了時ｔ３からリ
セット終了期間の開始時ｔ４までのリセット動作期間は
Ｈレベルの制御信号ＲＳＴが出力され、他の時間ではＬ
レベルの制御信号ＲＳＴが出力される。
【００３９】このようにして、スイッチ制御手段１６
は、第３、第５および第８のスイッチング素子ＳＷ３，
ＳＷ５１〜ＳＷ５ｎ，ＳＷ８を開路状態にする制御信号
Ｘ１と第４のスイッチング素子ＳＷ４を閉路状態にする
制御信号Ｘ２とをリセット開始期間の開始時ｔ１からリ
セット終了期間の終了時ｔ６まで出力する。制御信号Ｘ
１は、制御信号ＯＥとこれの反転信号である。制御信号
Ｘ２は、制御信号ＯＥの反転信号である。
は、第３、第５および第８のスイッチング素子ＳＷ３，
ＳＷ５１〜ＳＷ５ｎ，ＳＷ８を開路状態にする制御信号
Ｘ１と第４のスイッチング素子ＳＷ４を閉路状態にする
制御信号Ｘ２とをリセット開始期間の開始時ｔ１からリ
セット終了期間の終了時ｔ６まで出力する。制御信号Ｘ
１は、制御信号ＯＥとこれの反転信号である。制御信号
Ｘ２は、制御信号ＯＥの反転信号である。
【００４０】また、スイッチ制御手段１６は、第６およ
び第７のスイッチング素子ＳＷ６１〜ＳＷ６ｎ，ＳＷ７
を閉路状態にする制御信号ＦＢＣをリセット開始期間内
の所定時ｔ２からリセット終了期間内の所定時ｔ５まで
出力する。
び第７のスイッチング素子ＳＷ６１〜ＳＷ６ｎ，ＳＷ７
を閉路状態にする制御信号ＦＢＣをリセット開始期間内
の所定時ｔ２からリセット終了期間内の所定時ｔ５まで
出力する。
【００４１】また、スイッチ制御手段１６は、第１およ
び第２のスイッチング素子ＳＷ１，ＳＷ２を閉路状態に
する制御信号ＲＳＴをリセット開始期間の終了時ｔ３か
らリセット終了期間の開始時ｔ４までのリセット動作期
間に出力する。
び第２のスイッチング素子ＳＷ１，ＳＷ２を閉路状態に
する制御信号ＲＳＴをリセット開始期間の終了時ｔ３か
らリセット終了期間の開始時ｔ４までのリセット動作期
間に出力する。
【００４２】本実施形態では、第１のスイッチング素子
ＳＷ１を開路状態にしてから第７のスイッチング素子Ｓ
Ｗ７を開路状態にすることで、キャパシタ・アレイ型デ
ィジタル／アナログ変換回路のリセット動作を確実に行
うことができる利点がある。
ＳＷ１を開路状態にしてから第７のスイッチング素子Ｓ
Ｗ７を開路状態にすることで、キャパシタ・アレイ型デ
ィジタル／アナログ変換回路のリセット動作を確実に行
うことができる利点がある。
【００４３】図１３のタイムチャ−トに示すように、時
刻ｔ７にアンダ−シュ−トＵＳが出力端子Ｐの電位Ｖｐ
に生じると、または時刻ｔ８にノイズＮＳが出力端子Ｐ
に入力して一時的に電位Ｖｐが降下すると、ノ−ドＭ４
に蓄積されている電荷量ＱM4は、従来のディジタル／ア
ナログ変換回路では点線ＱＵＳのようになって変化して
いたが、本実施形態のディジタル／アナログ変換回路で
は上述のような変化を防止することができる。
刻ｔ７にアンダ−シュ−トＵＳが出力端子Ｐの電位Ｖｐ
に生じると、または時刻ｔ８にノイズＮＳが出力端子Ｐ
に入力して一時的に電位Ｖｐが降下すると、ノ−ドＭ４
に蓄積されている電荷量ＱM4は、従来のディジタル／ア
ナログ変換回路では点線ＱＵＳのようになって変化して
いたが、本実施形態のディジタル／アナログ変換回路で
は上述のような変化を防止することができる。
【００４４】本発明のディジタル／アナログ変換回路に
よれば、その出力端子に生じたアンダ−シュ−トもしく
はオ−バ−シュ−トまたは出力端子に入力したノイズに
よるオフセットを防止することができる。アンダ−シュ
−トまたはオ−バ−シュ−トが長時間発生してもオフセ
ットを防止することができ、ディジタル／アナログ変換
の精度を向上することができる。従来のディジタル／ア
ナログ変換回路では、ノイズまたはアンダ−シュ−トも
しくはオ−バ−シュ−トによる影響を小さくするには、
ディジタル／アナログ変換回路内のキャパシタのキャパ
シタンスを大きくする必要があるが、本発明ではキャパ
シタンスを大きくすることなくオフセットを防止するこ
とができる。
よれば、その出力端子に生じたアンダ−シュ−トもしく
はオ−バ−シュ−トまたは出力端子に入力したノイズに
よるオフセットを防止することができる。アンダ−シュ
−トまたはオ−バ−シュ−トが長時間発生してもオフセ
ットを防止することができ、ディジタル／アナログ変換
の精度を向上することができる。従来のディジタル／ア
ナログ変換回路では、ノイズまたはアンダ−シュ−トも
しくはオ−バ−シュ−トによる影響を小さくするには、
ディジタル／アナログ変換回路内のキャパシタのキャパ
シタンスを大きくする必要があるが、本発明ではキャパ
シタンスを大きくすることなくオフセットを防止するこ
とができる。
【００４５】本発明のディジタル／アナログ変換回路
は、たとえば液晶表示装置の表示画面の階調を調整する
回路に用いてもよい。ディジタル／アナログ変換回路の
出力端子が複数隣接して配置されている場合に、出力端
子間のクロスト−クノイズが生じても、本発明によれば
オフセットを防止することができ、ディジタル／アナロ
グ変換の精度を向上することができ、正確な階調で液晶
表示を行うことができる。
は、たとえば液晶表示装置の表示画面の階調を調整する
回路に用いてもよい。ディジタル／アナログ変換回路の
出力端子が複数隣接して配置されている場合に、出力端
子間のクロスト−クノイズが生じても、本発明によれば
オフセットを防止することができ、ディジタル／アナロ
グ変換の精度を向上することができ、正確な階調で液晶
表示を行うことができる。
【００４６】ディジタル／アナログ変換回路の各スイッ
チング素子は、Ｎチャネル型電界効果トランジスタで構
成してもよく、Ｐチャネル型電界効果トランジスタで構
成してもよい。本実施形態のディジタル／アナログ変換
回路において、Ｎチャネル型電界効果トランジスタをＰ
チャネル型電界効果トランジスタに置き換える場合は、
Ｎチャネル型電界効果トランジスタの制御信号を反転し
た信号を、置き換えられたＰチャネル型電界効果トラン
ジスタに供給するとよい。なお、上記実施形態は本発明
の一例であり、本発明は上記実施形態に限定されない。
チング素子は、Ｎチャネル型電界効果トランジスタで構
成してもよく、Ｐチャネル型電界効果トランジスタで構
成してもよい。本実施形態のディジタル／アナログ変換
回路において、Ｎチャネル型電界効果トランジスタをＰ
チャネル型電界効果トランジスタに置き換える場合は、
Ｎチャネル型電界効果トランジスタの制御信号を反転し
た信号を、置き換えられたＰチャネル型電界効果トラン
ジスタに供給するとよい。なお、上記実施形態は本発明
の一例であり、本発明は上記実施形態に限定されない。
【００４７】
【発明の効果】本発明によれば、半導体デバイスとして
形成されたキャパシタ・アレイ型ディジタル／アナログ
変換回路において、その出力端子のアンダ−シュ−トま
たはオ−バ−シュ−トによる演算増幅回路のオフセット
の発生を防止することができ、ディジタル／アナログ変
換を高い精度で行うことができる。
形成されたキャパシタ・アレイ型ディジタル／アナログ
変換回路において、その出力端子のアンダ−シュ−トま
たはオ−バ−シュ−トによる演算増幅回路のオフセット
の発生を防止することができ、ディジタル／アナログ変
換を高い精度で行うことができる。
【図１】従来のディジタル／アナログ変換回路の回路図
である。
である。
【図２】図１のディジタル／アナログ変換回路のディジ
タル／アナログ変換期間における回路図である。
タル／アナログ変換期間における回路図である。
【図３】図１のディジタル／アナログ変換回路のリセッ
ト動作期間における回路図である。
ト動作期間における回路図である。
【図４】従来のディジタル／アナログ変換回路の回路図
である。
である。
【図５】ＩＣチップ上に形成されたＮチャネル型電界効
果トランジスタの動作特性を測定する時の回路図であ
る。
果トランジスタの動作特性を測定する時の回路図であ
る。
【図６】Ｎチャネル型電界効果トランジスタの動作特性
を例示する特性図である。
を例示する特性図である。
【図７】本発明の一実施形態に係るディジタル／アナロ
グ変換回路の回路図である。
グ変換回路の回路図である。
【図８】本発明の一実施形態に係るディジタル／アナロ
グ変換回路の回路図である。
グ変換回路の回路図である。
【図９】本発明の一実施形態に係るディジタル／アナロ
グ変換回路の回路図である。
グ変換回路の回路図である。
【図１０】本発明の一実施形態に係るディジタル／アナ
ログ変換回路の回路図である。
ログ変換回路の回路図である。
【図１１】本発明の一実施形態に係るディジタル／アナ
ログ変換回路の回路図である。
ログ変換回路の回路図である。
【図１２】図１０のディジタル／アナログ変換回路を詳
細に示した回路図である。
細に示した回路図である。
【図１３】図１２のディジタル／アナログ変換回路の動
作を説明するタイムチャ−トである。
作を説明するタイムチャ−トである。
１０，１５，１６…スイッチ制御手段、２０，２１，２
５，２６，２７，２８，２９…変換手段、５１，５２，
５３…二酸化硅素（ＳｉＯ2 ）、５４…金属膜、５５，
５６…ｎ型領域、５７…ｐ型領域、Ｃｆ…不帰還用のキ
ャパシタ、Ｃｓ１〜Ｃｓｎ，Ｃ０…キャパシタ、Ｄ１〜
Ｄｎ…ディジタル信号、ＤＥ１，ＤＥ２…ダイオ−ド、
Ｉ…ドレイン電流、ＮＦ…Ｎチャネル型電界効果トラン
ジスタ、ＯＰ…演算増幅回路、Ｐ…パッド、ＰＦ…Ｐチ
ャネル型電界効果トランジスタ、ＳＷ０…スイッチング
素子、ＳＷ１…第１のスイッチング素子、ＳＷ２…第２
のスイッチング素子、ＳＷ３…第３のスイッチング素
子、ＳＷ４…第４のスイッチング素子、ＳＷ５１〜ＳＷ
５ｎ…第５のスイッチング素子、ＳＷ６１〜ＳＷ６ｎ…
第６のスイッチング素子、ＳＷ７…第７のスイッチング
素子、ＳＷ８…第８のスイッチング素子、ＳＷ９…第９
のスイッチング素子、Ｔ１〜Ｔｎ…入力端子、Ｖａ…基
準電圧、ＱM4…ノ−ドＭ４に蓄積されている電荷量、Ｖ
ｏ…アナログ信号、Ｖｐ…パッドＰの電位。
５，２６，２７，２８，２９…変換手段、５１，５２，
５３…二酸化硅素（ＳｉＯ2 ）、５４…金属膜、５５，
５６…ｎ型領域、５７…ｐ型領域、Ｃｆ…不帰還用のキ
ャパシタ、Ｃｓ１〜Ｃｓｎ，Ｃ０…キャパシタ、Ｄ１〜
Ｄｎ…ディジタル信号、ＤＥ１，ＤＥ２…ダイオ−ド、
Ｉ…ドレイン電流、ＮＦ…Ｎチャネル型電界効果トラン
ジスタ、ＯＰ…演算増幅回路、Ｐ…パッド、ＰＦ…Ｐチ
ャネル型電界効果トランジスタ、ＳＷ０…スイッチング
素子、ＳＷ１…第１のスイッチング素子、ＳＷ２…第２
のスイッチング素子、ＳＷ３…第３のスイッチング素
子、ＳＷ４…第４のスイッチング素子、ＳＷ５１〜ＳＷ
５ｎ…第５のスイッチング素子、ＳＷ６１〜ＳＷ６ｎ…
第６のスイッチング素子、ＳＷ７…第７のスイッチング
素子、ＳＷ８…第８のスイッチング素子、ＳＷ９…第９
のスイッチング素子、Ｔ１〜Ｔｎ…入力端子、Ｖａ…基
準電圧、ＱM4…ノ−ドＭ４に蓄積されている電荷量、Ｖ
ｏ…アナログ信号、Ｖｐ…パッドＰの電位。
Claims (6)
- 【請求項１】基準電圧が供給される基準電圧端子と、 前記基準電圧が非反転入力端子に供給される演算増幅回
路と、 前記演算増幅回路の出力端子と反転入力端子との間に、
該出力端子から該反転入力端子に向かって直列に設けら
れた第７のスイッチング素子および第１のスイッチング
素子と、 前記反転入力端子と前記基準電圧端子との間に設けられ
た第２のスイッチング素子と、 前記演算増幅回路の出力端子と反転入力端子との間に、
該出力端子から該反転入力端子に向かって直列に設けら
れた第３のスイッチング素子および負帰還用のキャパシ
タと、 前記負帰還用のキャパシタと前記第３のスイッチング素
子との接続点と前記基準電圧端子との間に設けられた第
４のスイッチング素子と、 前記反転入力端子に一端が接続されており、所定の関係
で規定されるキャパシタンスを有する複数のキャパシタ
と、 ディジタル信号を入力する複数の入力端子と該複数の入
力端子に対応する前記複数のキャパシタの他端との間に
設けられた複数の第５のスイッチング素子と、 前記複数のキャパシタのそれぞれの他端と前記基準電圧
端子との間に設けられた複数の第６のスイッチング素子
と、 前記演算増幅回路の出力端子とディジタル／アナログ変
換回路の出力端子との間に設けられた第８のスイッチン
グ素子と、 前記第３、第５および第８のスイッチング素子を開路状
態にする制御信号と第４のスイッチング素子を閉路状態
にする制御信号とをリセット開始期間の開始時からリセ
ット終了期間の終了時まで出力し、前記第６および第７
のスイッチング素子を閉路状態にする制御信号をリセッ
ト開始期間内の所定時からリセット終了期間内の所定時
まで出力し、前記第１および第２のスイッチング素子を
閉路状態にする制御信号をリセット開始期間の終了時か
らリセット終了期間の開始時までのリセット動作期間に
出力するスイッチ制御手段とを有する、半導体デバイス
として形成されたディジタル／アナログ変換回路。 - 【請求項２】前記第７のスイッチング素子が開路状態の
時にのみ前記第１および第７のスイッチング素子間の接
続点に対して一定電圧を供給する切換手段を設けた請求
項１記載のディジタル／アナログ変換回路。 - 【請求項３】前記第１および第７のスイッチング素子間
の接続点に一端が接続されたキャパシタを設け、該キャ
パシタの他端には一定電圧が供給されている請求項１記
載のディジタル／アナログ変換回路。 - 【請求項４】前記第１〜第８のスイッチング素子は、各
々電界効果トランジスタからなる請求項１記載のディジ
タル／アナログ変換回路。 - 【請求項５】前記演算増幅回路の反転入力端子と前記第
２のスイッチング素子との間の配線上に２点を設定し、
前記リセット動作期間にのみ開路する第９のスイッチン
グ素子を前記２点間に設け、該第９のスイッチング素子
を電界効果トランジスタにより構成した請求項１、２、
３又は４記載のディジタル／アナログ変換回路。 - 【請求項６】前記ディジタル信号は、最上位ビットから
最下位ビットまでのビットに対応するディジタル信号
と、アナログ信号電圧の絶対値の最小値を調整する調整
用ディジタル信号とにより構成されており、 前記最上位ビットから最下位ビットまでの所定ビットに
対応するディジタル信号が供給されるキャパシタのキャ
パシタンスは、前記所定ビットの一つ下位のビットに対
応するディジタル信号が供給されるキャパシタのキャパ
シタンスの２倍であり、 前記最下位ビットに対応するディジタル信号が供給され
るキャパシタのキャパシタンスと、前記調整用ディジタ
ル信号が供給されるキャパシタのキャパシタンスは等し
い請求項１、２、３、４又は５記載のディジタル／アナ
ログ変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10159998A JP3897900B2 (ja) | 1998-04-13 | 1998-04-13 | ディジタル／アナログ変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10159998A JP3897900B2 (ja) | 1998-04-13 | 1998-04-13 | ディジタル／アナログ変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11298329A true JPH11298329A (ja) | 1999-10-29 |
| JP3897900B2 JP3897900B2 (ja) | 2007-03-28 |
Family
ID=14304863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10159998A Expired - Fee Related JP3897900B2 (ja) | 1998-04-13 | 1998-04-13 | ディジタル／アナログ変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3897900B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100673483B1 (ko) | 2004-11-25 | 2007-01-24 | 한국전자통신연구원 | 멀티플라잉 디지털-아날로그 변환기 및 이를 이용하는다중 경로 파이프 라인 아날로그-디지털 변환기 |
| US7551113B2 (en) | 2007-03-27 | 2009-06-23 | Samsung Electronics Co., Ltd. | Cyclic digital to analog converter in pipeline structure |
| US7583217B2 (en) | 2007-01-22 | 2009-09-01 | Sharp Kabushiki Kaisha | Switched capacitor type D/A converter, and drive circuit for liquid crystal display |
| JP2012212046A (ja) * | 2011-03-31 | 2012-11-01 | Lapis Semiconductor Co Ltd | 液晶駆動用のソースドライバのオフセット低減出力回路 |
-
1998
- 1998-04-13 JP JP10159998A patent/JP3897900B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100673483B1 (ko) | 2004-11-25 | 2007-01-24 | 한국전자통신연구원 | 멀티플라잉 디지털-아날로그 변환기 및 이를 이용하는다중 경로 파이프 라인 아날로그-디지털 변환기 |
| US7583217B2 (en) | 2007-01-22 | 2009-09-01 | Sharp Kabushiki Kaisha | Switched capacitor type D/A converter, and drive circuit for liquid crystal display |
| US7551113B2 (en) | 2007-03-27 | 2009-06-23 | Samsung Electronics Co., Ltd. | Cyclic digital to analog converter in pipeline structure |
| JP2012212046A (ja) * | 2011-03-31 | 2012-11-01 | Lapis Semiconductor Co Ltd | 液晶駆動用のソースドライバのオフセット低減出力回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3897900B2 (ja) | 2007-03-28 |
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