JPH11298271A - 可変利得増幅器 - Google Patents
可変利得増幅器Info
- Publication number
- JPH11298271A JPH11298271A JP9932498A JP9932498A JPH11298271A JP H11298271 A JPH11298271 A JP H11298271A JP 9932498 A JP9932498 A JP 9932498A JP 9932498 A JP9932498 A JP 9932498A JP H11298271 A JPH11298271 A JP H11298271A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- common mode
- fet
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Control Of Amplification And Gain Control (AREA)
- Amplifiers (AREA)
Abstract
(57)【要約】
【課題】 コモンモード電圧の調整が可能な可変利得増
幅器を実現する。 【解決手段】 可変利得増幅器において、２つの入力電
圧が入力される差動入力回路と、この差動入力回路の２
つの出力電流がそれぞれ入力され、抵抗値を変化させる
ことにより利得を変化させる利得制御手段と、この利得
制御手段の２つの出力電流に基づき出力電圧を出力する
出力段回路と、出力電圧を出力段回路に負帰還させる帰
還回路と、コモンモード電圧を出力するコモンモード電
圧検出手段と、このコモンモード電圧検出手段の出力を
ディジタル信号に変換して保持するＡ／Ｄ変換手段と、
ディジタル信号に基づきコモンモード電圧値を調整する
調整回路とを設ける。
幅器を実現する。 【解決手段】 可変利得増幅器において、２つの入力電
圧が入力される差動入力回路と、この差動入力回路の２
つの出力電流がそれぞれ入力され、抵抗値を変化させる
ことにより利得を変化させる利得制御手段と、この利得
制御手段の２つの出力電流に基づき出力電圧を出力する
出力段回路と、出力電圧を出力段回路に負帰還させる帰
還回路と、コモンモード電圧を出力するコモンモード電
圧検出手段と、このコモンモード電圧検出手段の出力を
ディジタル信号に変換して保持するＡ／Ｄ変換手段と、
ディジタル信号に基づきコモンモード電圧値を調整する
調整回路とを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、可変利得増幅器に
関し、特にコモンモード電圧の調整機能を有する可変利
得増幅器に関する。
関し、特にコモンモード電圧の調整機能を有する可変利
得増幅器に関する。
【０００２】
【従来の技術】従来の可変利得増幅器としては本願出願
人の出願に係る「特願平６−２８７０５号」等がある。
図５は「特願平６−２８７０５号」（以下、単に従来例
と呼ぶ。）に記載された従来の可変利得増幅器の一例を
示す回路図である。
人の出願に係る「特願平６−２８７０５号」等がある。
図５は「特願平６−２８７０５号」（以下、単に従来例
と呼ぶ。）に記載された従来の可変利得増幅器の一例を
示す回路図である。
【０００３】図５において１，２，３，４，５，６，
７，８，９，１０，１１，１２，１３，１４，１５，１
６，１７，１８，１９，２０，２１，２２，２３及び２
４はＭＯＳ電界効果トランジスタ(Metal Oxide Semicon
ductor Field Effect Transistor：以下、ＦＥＴと呼
ぶ。)、１００及び１０１は入力電圧、１０２及び１０
３は出力電圧，１０４は利得制御電圧である。
７，８，９，１０，１１，１２，１３，１４，１５，１
６，１７，１８，１９，２０，２１，２２，２３及び２
４はＭＯＳ電界効果トランジスタ(Metal Oxide Semicon
ductor Field Effect Transistor：以下、ＦＥＴと呼
ぶ。)、１００及び１０１は入力電圧、１０２及び１０
３は出力電圧，１０４は利得制御電圧である。
【０００４】また、１，２，１３及び１４は差動入力回
路３００を、２１は利得制御手段３０１を、３〜９，１
１，１２及び１５〜１９は出力段回路３０２を、１０，
２０，２２，２３及び２４は帰還回路３０３（但し、図
５上では図示ぜす。）をそれぞれ構成している。
路３００を、２１は利得制御手段３０１を、３〜９，１
１，１２及び１５〜１９は出力段回路３０２を、１０，
２０，２２，２３及び２４は帰還回路３０３（但し、図
５上では図示ぜす。）をそれぞれ構成している。
【０００５】入力電圧１００及び１０１はＦＥＴ１及び
２のゲートに入力され、ＦＥＴ１のソースはＦＥＴ２の
ソース及びＦＥＴ１４のドレインに接続され、ＦＥＴ１
４のソースはＦＥＴ１３のドレインに接続される。
２のゲートに入力され、ＦＥＴ１のソースはＦＥＴ２の
ソース及びＦＥＴ１４のドレインに接続され、ＦＥＴ１
４のソースはＦＥＴ１３のドレインに接続される。
【０００６】また、ＦＥＴ１のドレインはＦＥＴ８のソ
ース、ＦＥＴ９，１０及び２１のドレインにそれぞれ接
続され、ＦＥＴ２のドレインはＦＥＴ１８及び２１のソ
ース、ＦＥＴ１９及び２０のドレインにそれぞれ接続さ
れる。
ース、ＦＥＴ９，１０及び２１のドレインにそれぞれ接
続され、ＦＥＴ２のドレインはＦＥＴ１８及び２１のソ
ース、ＦＥＴ１９及び２０のドレインにそれぞれ接続さ
れる。
【０００７】ＦＥＴ８のドレインはＦＥＴ３のドレイン
及びＦＥＴ７のソースに接続され、ＦＥＴ７のドレイン
は出力電圧１０２を出力すると共に、ＦＥＴ３及び２２
のゲート、ＦＥＴ６のドレインにそれぞれ接続される。
及びＦＥＴ７のソースに接続され、ＦＥＴ７のドレイン
は出力電圧１０２を出力すると共に、ＦＥＴ３及び２２
のゲート、ＦＥＴ６のドレインにそれぞれ接続される。
【０００８】一方、ＦＥＴ１８のドレインはＦＥＴ４の
ドレイン及びＦＥＴ１７のソースに接続され、ＦＥＴ１
７のドレインは出力電圧１０３を出力すると共に、ＦＥ
Ｔ４及び２３のゲート、ＦＥＴ１６のドレインにそれぞ
れ接続される。
ドレイン及びＦＥＴ１７のソースに接続され、ＦＥＴ１
７のドレインは出力電圧１０３を出力すると共に、ＦＥ
Ｔ４及び２３のゲート、ＦＥＴ１６のドレインにそれぞ
れ接続される。
【０００９】ＦＥＴ２２のソースはＦＥＴ２３のソー
ス、ＦＥＴ１０及び２０のゲートとＦＥＴ２４のドレイ
ンにそれぞれ接続される。
ス、ＦＥＴ１０及び２０のゲートとＦＥＴ２４のドレイ
ンにそれぞれ接続される。
【００１０】また、ＦＥＴ３及び４のソースはＦＥＴ１
２のドレインに接続され、ＦＥＴ１２のソースはＦＥＴ
１１のドレインに接続される。ＦＥＴ６及び１６のソー
スはＦＥＴ５及び１５のドレインにそれぞれ接続され
る。
２のドレインに接続され、ＦＥＴ１２のソースはＦＥＴ
１１のドレインに接続される。ＦＥＴ６及び１６のソー
スはＦＥＴ５及び１５のドレインにそれぞれ接続され
る。
【００１１】さらに、ＦＥＴ５，１１，１３及び１５の
ソース、ＦＥＴ２２及び２３のドレインは正電圧源"Ｖ
ｄｄ"に接続され、ＦＥＴ９，１０，１９，２０及び２
４のソースは接地される。また、ＦＥＴ２１のベースに
は利得制御電圧１０４が印加される。
ソース、ＦＥＴ２２及び２３のドレインは正電圧源"Ｖ
ｄｄ"に接続され、ＦＥＴ９，１０，１９，２０及び２
４のソースは接地される。また、ＦＥＴ２１のベースに
は利得制御電圧１０４が印加される。
【００１２】ここで、図５に示す従来例の動作を説明す
る。ＦＥＴ２１のゲートには利得制御電圧１０４が印加
されているので、利得制御電圧１０４の電圧値を大きく
すれば抵抗値が小さくなり前記電圧値を小さくすれば前
記抵抗値が大きくなる。
る。ＦＥＴ２１のゲートには利得制御電圧１０４が印加
されているので、利得制御電圧１０４の電圧値を大きく
すれば抵抗値が小さくなり前記電圧値を小さくすれば前
記抵抗値が大きくなる。
【００１３】一方、ＦＥＴ２２及び２３のソース電圧で
ある電圧"Ｖｃｍ"は出力電圧１０２と出力電圧１０３と
の和に比例、即ち、出力電圧のコモンモードに比例する
ことになる。
ある電圧"Ｖｃｍ"は出力電圧１０２と出力電圧１０３と
の和に比例、即ち、出力電圧のコモンモードに比例する
ことになる。
【００１４】このため、電圧"Ｖｃｍ"が大きくなるとＦ
ＥＴ１０及び２０の作用によって出力段回路３０２にバ
イアス電流が流れて前記出力電圧のコモンモードが小さ
くなり、逆に、電圧"Ｖｃｍ"が小さくなるとコモンモー
ドが大きくなる。言い換えれば負の帰還回路３０３とし
て動作する。
ＥＴ１０及び２０の作用によって出力段回路３０２にバ
イアス電流が流れて前記出力電圧のコモンモードが小さ
くなり、逆に、電圧"Ｖｃｍ"が小さくなるとコモンモー
ドが大きくなる。言い換えれば負の帰還回路３０３とし
て動作する。
【００１５】ここで、入力電圧１００及び１０１の電圧
値を"Ｖ１"及び"Ｖ２"、ＦＥＴ１及び２のトランス
・コンダクタンスを"ｇｍｉ"、ＦＥＴ３及び４のトラン
ス・コンダクタンスを"ｇｍｆ"、ＦＥＴ１，２及び２１
に流れる電流をそれぞれ"Ｉ１"，"Ｉ２"及び"Ｉ３"とす
る。
値を"Ｖ１"及び"Ｖ２"、ＦＥＴ１及び２のトランス
・コンダクタンスを"ｇｍｉ"、ＦＥＴ３及び４のトラン
ス・コンダクタンスを"ｇｍｆ"、ＦＥＴ１，２及び２１
に流れる電流をそれぞれ"Ｉ１"，"Ｉ２"及び"Ｉ３"とす
る。
【００１６】もし、入力電圧１００が入力電圧１０１よ
りも大きい場合、 Ｉ１−Ｉ２＝２ｇｍｉ(Ｖ１−Ｖ２) （１） となる。
りも大きい場合、 Ｉ１−Ｉ２＝２ｇｍｉ(Ｖ１−Ｖ２) （１） となる。
【００１７】また、図５中"イ"及び"ロ"に示す点に流れ
込む電流値の差"ΔＩ"は、 ΔＩ＝Ｉ１−Ｉ３−(Ｉ２＋Ｉ３) ＝Ｉ１−Ｉ２−２・Ｉ３ （２） となる。
込む電流値の差"ΔＩ"は、 ΔＩ＝Ｉ１−Ｉ３−(Ｉ２＋Ｉ３) ＝Ｉ１−Ｉ２−２・Ｉ３ （２） となる。
【００１８】もし、ＦＥＴ２１の抵抗値が無限大であれ
ば前記電流差は、 ΔＩ＝Ｉ１−Ｉ２ （３） である。即ち、ＦＥＴ２１によりトランス・コンダクタ
ンス"ｇｍｉ"が"２・Ｉ３"だけ等価的に小さくなったこ
とになる。
ば前記電流差は、 ΔＩ＝Ｉ１−Ｉ２ （３） である。即ち、ＦＥＴ２１によりトランス・コンダクタ
ンス"ｇｍｉ"が"２・Ｉ３"だけ等価的に小さくなったこ
とになる。
【００１９】この等価的に小さくなったトランス・コン
ダクタンスを"(ｇｍｉ)ｅｆｆ "とすれば利得"Ａ"は、 Ａ＝Ｖｏｕｔ／Ｖｉｎ ＝ｇｍｉ／ｇｍｆ ＝(ｇｍｉ)ｅｆｆ／ｇｍｆ （４） となる。
ダクタンスを"(ｇｍｉ)ｅｆｆ "とすれば利得"Ａ"は、 Ａ＝Ｖｏｕｔ／Ｖｉｎ ＝ｇｍｉ／ｇｍｆ ＝(ｇｍｉ)ｅｆｆ／ｇｍｆ （４） となる。
【００２０】この結果、ＦＥＴ２１に印加される利得制
御電圧１０４を制御して前記電流"Ｉ３"の値を制御
することにより、利得を変化させることが可能な可変利
得増幅器を実現することができる。
御電圧１０４を制御して前記電流"Ｉ３"の値を制御
することにより、利得を変化させることが可能な可変利
得増幅器を実現することができる。
【００２１】例えば、出力電圧１０２"Ｖ１０２"はＦＥ
Ｔ１０及び２２のゲート・ソース間電圧を"Ｖｇｓ１０"
及び"Ｖｇｓ２２"とすれば、 Ｖ１０２＝Ｖｇｓ１０＋Ｖｇｓ２２ （５） となる。
Ｔ１０及び２２のゲート・ソース間電圧を"Ｖｇｓ１０"
及び"Ｖｇｓ２２"とすれば、 Ｖ１０２＝Ｖｇｓ１０＋Ｖｇｓ２２ （５） となる。
【００２２】また、ＦＥＴ２２のゲート・ソース間電
圧"Ｖｇｓ２２"はＦＥＴ２２に流れるドレイン電流を"
Ｉｄ２２"とすれば、 Ｖｇｓ２２＝{Ｉｄ２２／(ｋ’・Ｗ／２・Ｌ)}1/2＋Ｖｔ （ ６） となる。但し、"ｋ’＝μｎ・Ｃｏｘ"であり、"μｎ"は
電子の移動度、"Ｃｏｘ"は酸化膜の誘電率、"Ｗ"はＦＥ
Ｔのゲート幅、"Ｌ"はＦＥＴのゲート長、"Ｖｔ"は閾値
電圧である。
圧"Ｖｇｓ２２"はＦＥＴ２２に流れるドレイン電流を"
Ｉｄ２２"とすれば、 Ｖｇｓ２２＝{Ｉｄ２２／(ｋ’・Ｗ／２・Ｌ)}1/2＋Ｖｔ （ ６） となる。但し、"ｋ’＝μｎ・Ｃｏｘ"であり、"μｎ"は
電子の移動度、"Ｃｏｘ"は酸化膜の誘電率、"Ｗ"はＦＥ
Ｔのゲート幅、"Ｌ"はＦＥＴのゲート長、"Ｖｔ"は閾値
電圧である。
【００２３】一方、ＦＥＴ１０のゲート・ソース間電
圧"Ｖｇｓ１０"もドレイン電流"Ｉｄ１０"により決ま
り、"Ｉｄ１０"は、図５に示すようにＦＥＴ１、ＦＥＴ
３、ＦＥＴ６及びＦＥＴ９に流れる電流をそれぞれ"Ｉ
１"、"Ｉ４"、"Ｉ５"及び"Ｉ６"とすれば、 Ｉｄ１０＝（Ｉ１＋Ｉ４＋Ｉ５）−Ｉ６ （７） となる。
圧"Ｖｇｓ１０"もドレイン電流"Ｉｄ１０"により決ま
り、"Ｉｄ１０"は、図５に示すようにＦＥＴ１、ＦＥＴ
３、ＦＥＴ６及びＦＥＴ９に流れる電流をそれぞれ"Ｉ
１"、"Ｉ４"、"Ｉ５"及び"Ｉ６"とすれば、 Ｉｄ１０＝（Ｉ１＋Ｉ４＋Ｉ５）−Ｉ６ （７） となる。
【００２４】ここで、式（７）の第１項及び第２項を"
Ｉｓｏｕｒｃｅ"及び"Ｉｓｉｎｋ"とすれば、 Ｉｄ１０＝Ｉｓｏｕｒｃｅ−Ｉｓｉｎｋ （８） となる。"Ｉｓｏｕｒｃｅ"はＦＥＴ１０に供給されるソ
ース電流であり、"Ｉｓｉｎｋ"はＦＥＴ１０に流れずに
他のＦＥＴのドレイン電流として流れるシンク電流であ
る。
Ｉｓｏｕｒｃｅ"及び"Ｉｓｉｎｋ"とすれば、 Ｉｄ１０＝Ｉｓｏｕｒｃｅ−Ｉｓｉｎｋ （８） となる。"Ｉｓｏｕｒｃｅ"はＦＥＴ１０に供給されるソ
ース電流であり、"Ｉｓｉｎｋ"はＦＥＴ１０に流れずに
他のＦＥＴのドレイン電流として流れるシンク電流であ
る。
【００２５】従って、従来例においてコモンモード電圧
をある設計値にするためには、"Ｉｓｏｕｒｃｅ＞
Ｉｓｉｎｋ"なる関係にしてＦＥＴ１０にドレイン電流&
#34;Ｉｄ１０"が流れるようにすると共にドレイン電流"
Ｉｄ１０"が一定値で安定になるように"Ｉｓｏｕｒｃ
ｅ"及び"Ｉｓｉｎｋ"の値を決定する。
をある設計値にするためには、"Ｉｓｏｕｒｃｅ＞
Ｉｓｉｎｋ"なる関係にしてＦＥＴ１０にドレイン電流&
#34;Ｉｄ１０"が流れるようにすると共にドレイン電流"
Ｉｄ１０"が一定値で安定になるように"Ｉｓｏｕｒｃ
ｅ"及び"Ｉｓｉｎｋ"の値を決定する。
【００２６】
【発明が解決しようとする課題】しかし、現実にはプロ
セスのばらつきや、配置の影響等によりドレイン電流&#
34;Ｉｄ１０"が一定値にならない場合がある。例え
ば、"Ｉｓｏｕｒｃｅ＝１ｍＡ"、"Ｉｓｉｎｋ＝８８０
μＡ"とし、"Ｉｄ１０＝２０μＡ"となるように設計し
ても、"Ｉｓｏｕｒｃｅ"が正確に"１ｍＡ"にならない等
の原因によってＦＥＴ１０のドレイン電流"Ｉｄ１０"が
ばらつく場合がある。この場合にはコモンモード電圧"
Ｖｃｍ"も変動してしまう。そして、コモンモード
電圧"Ｖｃｍ"が設計値から変動すると線形性や温度ドリ
フト等の特性が悪化してしまうと言った課題があった。
従って本発明が解決しようとする課題は、コモンモード
電圧の調整が可能な可変利得増幅器を実現することにあ
る。
セスのばらつきや、配置の影響等によりドレイン電流&#
34;Ｉｄ１０"が一定値にならない場合がある。例え
ば、"Ｉｓｏｕｒｃｅ＝１ｍＡ"、"Ｉｓｉｎｋ＝８８０
μＡ"とし、"Ｉｄ１０＝２０μＡ"となるように設計し
ても、"Ｉｓｏｕｒｃｅ"が正確に"１ｍＡ"にならない等
の原因によってＦＥＴ１０のドレイン電流"Ｉｄ１０"が
ばらつく場合がある。この場合にはコモンモード電圧"
Ｖｃｍ"も変動してしまう。そして、コモンモード
電圧"Ｖｃｍ"が設計値から変動すると線形性や温度ドリ
フト等の特性が悪化してしまうと言った課題があった。
従って本発明が解決しようとする課題は、コモンモード
電圧の調整が可能な可変利得増幅器を実現することにあ
る。
【００２７】
【課題を解決するための手段】このような課題を達成す
るために、本発明のうち請求項１記載の発明は、可変利
得増幅器において、２つの入力電圧が入力される差動入
力回路と、この差動入力回路の２つの出力電流がそれぞ
れ入力され、抵抗値を変化させることにより利得を変化
させる利得制御手段と、この利得制御手段の２つの出力
電流に基づき出力電圧を出力する出力段回路と、前記出
力電圧を前記出力段回路に負帰還させる帰還回路と、コ
モンモード電圧を出力するコモンモード電圧検出手段
と、このコモンモード電圧検出手段の出力をディジタル
信号に変換して保持するＡ／Ｄ変換手段と、前記ディジ
タル信号に基づき前記コモンモード電圧値を調整する調
整回路とを備えたことにより、コモンモード電圧を調整
することが可能になる。
るために、本発明のうち請求項１記載の発明は、可変利
得増幅器において、２つの入力電圧が入力される差動入
力回路と、この差動入力回路の２つの出力電流がそれぞ
れ入力され、抵抗値を変化させることにより利得を変化
させる利得制御手段と、この利得制御手段の２つの出力
電流に基づき出力電圧を出力する出力段回路と、前記出
力電圧を前記出力段回路に負帰還させる帰還回路と、コ
モンモード電圧を出力するコモンモード電圧検出手段
と、このコモンモード電圧検出手段の出力をディジタル
信号に変換して保持するＡ／Ｄ変換手段と、前記ディジ
タル信号に基づき前記コモンモード電圧値を調整する調
整回路とを備えたことにより、コモンモード電圧を調整
することが可能になる。
【００２８】請求項２記載の発明は、請求項１記載の発
明である可変利得増幅器において、前記調整回路が、前
記帰還回路を構成する電圧効果トランジスタに供給され
るソース電流若しくはこのソース電流と前記電圧効果ト
ランジスタに流れるドレイン電流との差分であるシンク
電流の電流値を調整することにより、コモンモード電圧
を調整することが可能になる。
明である可変利得増幅器において、前記調整回路が、前
記帰還回路を構成する電圧効果トランジスタに供給され
るソース電流若しくはこのソース電流と前記電圧効果ト
ランジスタに流れるドレイン電流との差分であるシンク
電流の電流値を調整することにより、コモンモード電圧
を調整することが可能になる。
【００２９】請求項３記載の発明は、請求項１記載の発
明である可変利得増幅器において、前記コモンモード電
圧検出手段が、前記出力電圧が印加される差動回路と、
この差動回路の２つの出力を等分してコモンモード電圧
を出力する分圧回路から構成されることにより、コモン
モード電圧を調整することが可能になる。
明である可変利得増幅器において、前記コモンモード電
圧検出手段が、前記出力電圧が印加される差動回路と、
この差動回路の２つの出力を等分してコモンモード電圧
を出力する分圧回路から構成されることにより、コモン
モード電圧を調整することが可能になる。
【００３０】請求項４記載の発明は、請求項１記載の発
明である可変利得増幅器において、前記Ａ／Ｄ変換手段
が、複数の基準電圧を発生させる基準電圧回路と、発生
した基準電圧と前記コモンモード電圧とを比較してディ
ジタル信号に変換する変換回路と、この変換回路の出力
を保持する保持回路とから構成されることにより、コモ
ンモード電圧を調整することが可能になる。
明である可変利得増幅器において、前記Ａ／Ｄ変換手段
が、複数の基準電圧を発生させる基準電圧回路と、発生
した基準電圧と前記コモンモード電圧とを比較してディ
ジタル信号に変換する変換回路と、この変換回路の出力
を保持する保持回路とから構成されることにより、コモ
ンモード電圧を調整することが可能になる。
【００３１】請求項５記載の発明は、請求項２記載の発
明である可変利得増幅器において、前記ソース電流の電
流値を調整する調整回路が、ソースが正電圧源に接続さ
れた複数の電圧効果トランジスタと、これらの電圧効果
トランジスタのゲートに一端が接続され他端にバイアス
電圧が印加された複数のスイッチ回路とを備え、前記ス
イッチ回路で選択された任意の前記電界効果トランジス
タに流れるドレイン電流を前記ソース電流に加えること
により、コモンモード電圧を調整することが可能にな
る。
明である可変利得増幅器において、前記ソース電流の電
流値を調整する調整回路が、ソースが正電圧源に接続さ
れた複数の電圧効果トランジスタと、これらの電圧効果
トランジスタのゲートに一端が接続され他端にバイアス
電圧が印加された複数のスイッチ回路とを備え、前記ス
イッチ回路で選択された任意の前記電界効果トランジス
タに流れるドレイン電流を前記ソース電流に加えること
により、コモンモード電圧を調整することが可能にな
る。
【００３２】請求項６記載の発明は、請求項２記載の発
明である可変利得増幅器において、前記シンク電流の電
流値を調整する調整回路が、ソースが接地された複数の
電圧効果トランジスタと、これらの電圧効果トランジス
タのゲートに一端が接続され他端にバイアス電圧が印加
された複数のスイッチ回路とを備え、前記スイッチ回路
で選択された任意の前記電界効果トランジスタに流れる
ドレイン電流を前記シンク電流に加えることにより、コ
モンモード電圧を調整することが可能になる。
明である可変利得増幅器において、前記シンク電流の電
流値を調整する調整回路が、ソースが接地された複数の
電圧効果トランジスタと、これらの電圧効果トランジス
タのゲートに一端が接続され他端にバイアス電圧が印加
された複数のスイッチ回路とを備え、前記スイッチ回路
で選択された任意の前記電界効果トランジスタに流れる
ドレイン電流を前記シンク電流に加えることにより、コ
モンモード電圧を調整することが可能になる。
【００３３】
【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係る可変利得増幅器の一実施
例を示す回路図である。図１において１〜２４，１００
〜１０４及び３００及び３０２は図５と同一符号を付し
てあり、２５，２６，２９，３０，４４，６２，６４，
６６，６８，７０，７２，７４及び７６はＦＥＴ、２
７，２８，３１，３２及び３５は定電流源、３３，３
４，３６，３７，３８，３９，４０，４１，４２及び４
３は抵抗、４５，４６，４７，４８，４９，５０，５１
及び５２は比較器、５３，５４，５５，５６，５７，５
８，５９及び６０はラッチ回路、６１，６３，６５，６
７，６９，７１，７３及び７５はスイッチ回路、１０５
及び１０６は出力電圧、１０７は基準電圧信号、１０８
はクロック信号、１０９はバイアス信号、２００，２０
１，２０２，２０３，２０４，２０５，２０６及び２０
７は制御信号である。
説明する。図１は本発明に係る可変利得増幅器の一実施
例を示す回路図である。図１において１〜２４，１００
〜１０４及び３００及び３０２は図５と同一符号を付し
てあり、２５，２６，２９，３０，４４，６２，６４，
６６，６８，７０，７２，７４及び７６はＦＥＴ、２
７，２８，３１，３２及び３５は定電流源、３３，３
４，３６，３７，３８，３９，４０，４１，４２及び４
３は抵抗、４５，４６，４７，４８，４９，５０，５１
及び５２は比較器、５３，５４，５５，５６，５７，５
８，５９及び６０はラッチ回路、６１，６３，６５，６
７，６９，７１，７３及び７５はスイッチ回路、１０５
及び１０６は出力電圧、１０７は基準電圧信号、１０８
はクロック信号、１０９はバイアス信号、２００，２０
１，２０２，２０３，２０４，２０５，２０６及び２０
７は制御信号である。
【００３４】また、２９〜３４はコモンモード電圧検出
手段３０４を、３５〜６０はＡ／Ｄ変換手段３０５を、
６１〜６８は調整回路３０６を、６９〜７６は調整回路
３０７をそれぞれ構成している。さらに、調整回路３０
８及び３０９は調整回路３０６及び３０７と同一構成で
ある。
手段３０４を、３５〜６０はＡ／Ｄ変換手段３０５を、
６１〜６８は調整回路３０６を、６９〜７６は調整回路
３０７をそれぞれ構成している。さらに、調整回路３０
８及び３０９は調整回路３０６及び３０７と同一構成で
ある。
【００３５】入力電圧１００及び１０１はＦＥＴ１及び
２のゲートに入力され、ＦＥＴ１のソースはＦＥＴ２の
ソース及びＦＥＴ１４のドレインに接続され、ＦＥＴ１
４のソースはＦＥＴ１３のドレインに接続される。
２のゲートに入力され、ＦＥＴ１のソースはＦＥＴ２の
ソース及びＦＥＴ１４のドレインに接続され、ＦＥＴ１
４のソースはＦＥＴ１３のドレインに接続される。
【００３６】また、ＦＥＴ１のドレインはＦＥＴ８のソ
ース、ＦＥＴ９，１０及び２１のドレインにそれぞれ接
続され、ＦＥＴ２のドレインはＦＥＴ１８及び２１のソ
ース、ＦＥＴ１９及び２０のドレインにそれぞれ接続さ
れる。
ース、ＦＥＴ９，１０及び２１のドレインにそれぞれ接
続され、ＦＥＴ２のドレインはＦＥＴ１８及び２１のソ
ース、ＦＥＴ１９及び２０のドレインにそれぞれ接続さ
れる。
【００３７】ＦＥＴ８のドレインはＦＥＴ３のドレイン
及びＦＥＴ７のソースに接続され、ＦＥＴ７のドレイン
は出力電圧１０２を出力すると共に、ＦＥＴ３及び２２
のゲート、ＦＥＴ６のドレインにそれぞれ接続される。
及びＦＥＴ７のソースに接続され、ＦＥＴ７のドレイン
は出力電圧１０２を出力すると共に、ＦＥＴ３及び２２
のゲート、ＦＥＴ６のドレインにそれぞれ接続される。
【００３８】一方、ＦＥＴ１８のドレインはＦＥＴ４の
ドレイン及びＦＥＴ１７のソースに接続され、ＦＥＴ１
７のドレインは出力電圧１０３を出力すると共に、ＦＥ
Ｔ４及び２３のゲート、ＦＥＴ１６のドレインにそれぞ
れ接続される。
ドレイン及びＦＥＴ１７のソースに接続され、ＦＥＴ１
７のドレインは出力電圧１０３を出力すると共に、ＦＥ
Ｔ４及び２３のゲート、ＦＥＴ１６のドレインにそれぞ
れ接続される。
【００３９】ＦＥＴ２２のソースはＦＥＴ２３のソー
ス、ＦＥＴ１０及び２０のゲートとＦＥＴ２４のドレイ
ンにそれぞれ接続される。
ス、ＦＥＴ１０及び２０のゲートとＦＥＴ２４のドレイ
ンにそれぞれ接続される。
【００４０】また、ＦＥＴ３及び４のソースはＦＥＴ１
２のドレインに接続され、ＦＥＴ１２のソースはＦＥＴ
１１のドレインに接続される。ＦＥＴ６及び１６のソー
スはＦＥＴ５及び１５のドレインにそれぞれ接続され
る。
２のドレインに接続され、ＦＥＴ１２のソースはＦＥＴ
１１のドレインに接続される。ＦＥＴ６及び１６のソー
スはＦＥＴ５及び１５のドレインにそれぞれ接続され
る。
【００４１】さらに、ＦＥＴ５，１１，１３及び１５の
ソース、ＦＥＴ２２及び２３のドレインは正電圧源"Ｖ
ｄｄ"に接続され、ＦＥＴ９，１０，１９，２０及び２
４のソースは接地される。また、ＦＥＴ２１のベースに
は利得制御電圧１０４が印加される。
ソース、ＦＥＴ２２及び２３のドレインは正電圧源"Ｖ
ｄｄ"に接続され、ＦＥＴ９，１０，１９，２０及び２
４のソースは接地される。また、ＦＥＴ２１のベースに
は利得制御電圧１０４が印加される。
【００４２】また、出力電圧１０２はＦＥＴ２６及び３
０のゲートに接続され、出力電圧１０３はＦＥＴ２５及
び２９のゲートに接続される。ＦＥＴ２５及び２６のソ
ースは定電流源２７及び２８の一端に接続されると共に
出力電圧１０５及び１０６を出力する。さらに、ＦＥＴ
２５及び２６のドレインは正電圧源"Ｖｄｄ"に接続さ
れ、定電流源２７及び２８の他端は接地される。
０のゲートに接続され、出力電圧１０３はＦＥＴ２５及
び２９のゲートに接続される。ＦＥＴ２５及び２６のソ
ースは定電流源２７及び２８の一端に接続されると共に
出力電圧１０５及び１０６を出力する。さらに、ＦＥＴ
２５及び２６のドレインは正電圧源"Ｖｄｄ"に接続さ
れ、定電流源２７及び２８の他端は接地される。
【００４３】ＦＥＴ２９のソースは定電流源３１の一端
及び抵抗３３の一端に接続され、ＦＥＴ３０のソースは
定電流源３２の一端及び抵抗３４の一端に接続される。
ＦＥＴ２９及び３０のドレインは正電圧源"Ｖｄｄ"に接
続され、定電流源３１及び３２の他端は接地され、抵抗
３３の他端は抵抗３４の他端及び比較器４５，４６，４
７，４８，４９，５０，５１及び５２の非反転入力端子
にそれぞれ接続される。
及び抵抗３３の一端に接続され、ＦＥＴ３０のソースは
定電流源３２の一端及び抵抗３４の一端に接続される。
ＦＥＴ２９及び３０のドレインは正電圧源"Ｖｄｄ"に接
続され、定電流源３１及び３２の他端は接地され、抵抗
３３の他端は抵抗３４の他端及び比較器４５，４６，４
７，４８，４９，５０，５１及び５２の非反転入力端子
にそれぞれ接続される。
【００４４】また、定電流源３５の一端は比較器４５の
反転入力端子及び抵抗３６の一端に接続され、抵抗３６
の他端は比較器４６の反転入力端子及び抵抗３７の一端
に接続される。抵抗３７の他端は比較器４７の反転入力
端子及び抵抗３８の一端に接続され、抵抗３８の他端は
比較器４８の反転入力端子及び抵抗３９の一端に接続さ
れる。
反転入力端子及び抵抗３６の一端に接続され、抵抗３６
の他端は比較器４６の反転入力端子及び抵抗３７の一端
に接続される。抵抗３７の他端は比較器４７の反転入力
端子及び抵抗３８の一端に接続され、抵抗３８の他端は
比較器４８の反転入力端子及び抵抗３９の一端に接続さ
れる。
【００４５】抵抗３９の他端には基準電圧信号１０７が
印加されると共に抵抗４０の一端に接続され、抵抗４０
の他端は比較器４９の反転入力端子及び抵抗４１の一端
に接続される。抵抗４１の他端は比較器５０の反転入力
端子及び抵抗４２の一端に接続され、抵抗４２の他端は
比較器５１の反転入力端子及び抵抗４３の一端に接続さ
れる。
印加されると共に抵抗４０の一端に接続され、抵抗４０
の他端は比較器４９の反転入力端子及び抵抗４１の一端
に接続される。抵抗４１の他端は比較器５０の反転入力
端子及び抵抗４２の一端に接続され、抵抗４２の他端は
比較器５１の反転入力端子及び抵抗４３の一端に接続さ
れる。
【００４６】抵抗４３の他端は比較器５２の反転入力端
子及びＦＥＴ４４のドレインに接続され、ＦＥＴ４４の
ゲートにはバイアス信号１０９が印加される。また、定
電流源３５の他端は正電圧源"Ｖｄｄ"に接続され、ＦＥ
Ｔ４４のソースは接地される。
子及びＦＥＴ４４のドレインに接続され、ＦＥＴ４４の
ゲートにはバイアス信号１０９が印加される。また、定
電流源３５の他端は正電圧源"Ｖｄｄ"に接続され、ＦＥ
Ｔ４４のソースは接地される。
【００４７】比較器４５，４６，４７，４８，４９，５
０，５１及び５２の出力はラッチ回路５３，５４，５
５，５６，５７，５８，５９及び６０の入力端子にそれ
ぞれ接続され、ラッチ回路５３〜６０のクロック入力端
子にはクロック信号１０８が印加される。
０，５１及び５２の出力はラッチ回路５３，５４，５
５，５６，５７，５８，５９及び６０の入力端子にそれ
ぞれ接続され、ラッチ回路５３〜６０のクロック入力端
子にはクロック信号１０８が印加される。
【００４８】また、ラッチ回路５３〜５６の正論理出力
は制御信号２０７，２０６，２０５及び２０４になり、
ラッチ回路５７〜６０の負論理出力は制御信号２０３，
２０２，２０１及び２００になる。
は制御信号２０７，２０６，２０５及び２０４になり、
ラッチ回路５７〜６０の負論理出力は制御信号２０３，
２０２，２０１及び２００になる。
【００４９】また、ＦＥＴ６２，６４，６６及び６８の
ソースには正電圧源"Ｖｄｄ"が印加され、ＦＥＴ６
２，６４，６６及び６８のドレインはＦＥＴ１１のドレ
インに接続される。ＦＥＴ６２のゲートはスイッチ回路
６１の一端に接続され、ＦＥＴ６４のゲートはスイッチ
回路６３の一端に接続され、ＦＥＴ６６のゲートはスイ
ッチ回路６５の一端に接続され、ＦＥＴ６８のゲートは
スイッチ回路６７の一端に接続される。
ソースには正電圧源"Ｖｄｄ"が印加され、ＦＥＴ６
２，６４，６６及び６８のドレインはＦＥＴ１１のドレ
インに接続される。ＦＥＴ６２のゲートはスイッチ回路
６１の一端に接続され、ＦＥＴ６４のゲートはスイッチ
回路６３の一端に接続され、ＦＥＴ６６のゲートはスイ
ッチ回路６５の一端に接続され、ＦＥＴ６８のゲートは
スイッチ回路６７の一端に接続される。
【００５０】さらに、スイッチ回路６１，６３，６５及
び６７他端はバイアス電圧が印加されるＦＥＴ１１のゲ
ートに接続され、スイッチ回路６１，６３，６５及び６
７の制御入力端子には制御信号２０３，２０２，２０１
及び２００がそれぞれ接続される。
び６７他端はバイアス電圧が印加されるＦＥＴ１１のゲ
ートに接続され、スイッチ回路６１，６３，６５及び６
７の制御入力端子には制御信号２０３，２０２，２０１
及び２００がそれぞれ接続される。
【００５１】同様に、ＦＥＴ７０，７２，７４及び７６
のソースは接地され、ＦＥＴ７０，７２，７４及び７６
のドレインはＦＥＴ９のドレインに接続される。ＦＥＴ
７０のゲートはスイッチ回路６９の一端に接続され、Ｆ
ＥＴ７２のゲートはスイッチ回路７１の一端に接続さ
れ、ＦＥＴ７４のゲートはスイッチ回路７３の一端に接
続され、ＦＥＴ７６のゲートはスイッチ回路７５の一端
に接続される。
のソースは接地され、ＦＥＴ７０，７２，７４及び７６
のドレインはＦＥＴ９のドレインに接続される。ＦＥＴ
７０のゲートはスイッチ回路６９の一端に接続され、Ｆ
ＥＴ７２のゲートはスイッチ回路７１の一端に接続さ
れ、ＦＥＴ７４のゲートはスイッチ回路７３の一端に接
続され、ＦＥＴ７６のゲートはスイッチ回路７５の一端
に接続される。
【００５２】さらに、スイッチ回路６９，７１，７３及
び７５の他端はバイアス電圧が印加されるＦＥＴ９のゲ
ートに接続され、スイッチ回路６９，７１，７３及び７
５の制御入力端子には制御信号２０７，２０６，２０５
及び２０４がそれぞれ接続される。
び７５の他端はバイアス電圧が印加されるＦＥＴ９のゲ
ートに接続され、スイッチ回路６９，７１，７３及び７
５の制御入力端子には制御信号２０７，２０６，２０５
及び２０４がそれぞれ接続される。
【００５３】また、調整回路３０８は正電圧源"Ｖｄ
ｄ"、ＦＥＴ１３のゲート及びＦＥＴ１３のドレインに
接続され、制御信号２００，２０１，２０２及び２０３
がそれぞれ接続される。調整回路３０９は接地され、Ｆ
ＥＴ１９のゲート及びＦＥＴ１９のドレインに接続さ
れ、制御信号２０４，２０５，２０６及び２０７がそれ
ぞれ接続される。
ｄ"、ＦＥＴ１３のゲート及びＦＥＴ１３のドレインに
接続され、制御信号２００，２０１，２０２及び２０３
がそれぞれ接続される。調整回路３０９は接地され、Ｆ
ＥＴ１９のゲート及びＦＥＴ１９のドレインに接続さ
れ、制御信号２０４，２０５，２０６及び２０７がそれ
ぞれ接続される。
【００５４】また、コモンモード電圧検出手段３０４は
出力電圧１０２及び１０３が印加されるＦＥＴ２９及び
３０と定電流源３１及び３２とから成る差動回路と、こ
の差動回路の２つの出力を等分する抵抗３３及び３４か
ら成る分圧回路から構成される。
出力電圧１０２及び１０３が印加されるＦＥＴ２９及び
３０と定電流源３１及び３２とから成る差動回路と、こ
の差動回路の２つの出力を等分する抵抗３３及び３４か
ら成る分圧回路から構成される。
【００５５】また、Ａ／Ｄ変換手段３０５は定電流源３
５，抵抗３６〜４３及びＦＥＴ４４から成る複数の基準
電圧を発生させる基準電圧回路と、比較器４５〜５２に
から成る発生した基準電圧とコモンモード電圧を比較し
てディジタル信号に変換する変換回路と、この変換回路
の出力を保持するラッチ回路５３〜６０から成る保持回
路とから構成される。
５，抵抗３６〜４３及びＦＥＴ４４から成る複数の基準
電圧を発生させる基準電圧回路と、比較器４５〜５２に
から成る発生した基準電圧とコモンモード電圧を比較し
てディジタル信号に変換する変換回路と、この変換回路
の出力を保持するラッチ回路５３〜６０から成る保持回
路とから構成される。
【００５６】ここで、図１に示す実施例の動作を図２、
図３及び図４を用いて説明する。図２は比較器４５〜５
２の反転入力端子に印加される電圧値を示す表、図３及
び図４は比較器４５〜５２の出力及びラッチ回路５３〜
６０の出力を示す表である。
図３及び図４を用いて説明する。図２は比較器４５〜５
２の反転入力端子に印加される電圧値を示す表、図３及
び図４は比較器４５〜５２の出力及びラッチ回路５３〜
６０の出力を示す表である。
【００５７】例えば、コモンモード電圧"Ｖｃｍ"の値
を"１．２Ｖ"に設定したい場合には基準電圧信号１０７
の値を"１．２Ｖ"、抵抗３６〜４３の値を"１００Ω"、
定電流源３５の出力電流を"１ｍＡ"とする。
を"１．２Ｖ"に設定したい場合には基準電圧信号１０７
の値を"１．２Ｖ"、抵抗３６〜４３の値を"１００Ω"、
定電流源３５の出力電流を"１ｍＡ"とする。
【００５８】この時、各抵抗３６〜４３における電圧降
下分は"０．１Ｖ"になるので、比較器４５，４６，４
７，４８，４９，５０，５１及び５２の非反転入力端子
に印加される電圧値は図２に示すようにそれぞれ"１．
６Ｖ"、"１．５Ｖ"、"１．４Ｖ"、"１．３Ｖ"、"１．１
Ｖ"、"１．０Ｖ"、"０．９Ｖ"及び"０．８Ｖ"にな
る。
下分は"０．１Ｖ"になるので、比較器４５，４６，４
７，４８，４９，５０，５１及び５２の非反転入力端子
に印加される電圧値は図２に示すようにそれぞれ"１．
６Ｖ"、"１．５Ｖ"、"１．４Ｖ"、"１．３Ｖ"、"１．１
Ｖ"、"１．０Ｖ"、"０．９Ｖ"及び"０．８Ｖ"にな
る。
【００５９】ここで、例えば、設定したコモンモード電
圧"Ｖｃｍ"が設計通りに"１．２Ｖ"ではなく"１．
４５Ｖ"になってしまった場合、比較器４５〜５２の反
転入力端子には"１．４５Ｖ"が印加されるので図３に示
すように比較器４５及び４６の出力が"０"、比較器４７
〜５２の出力が"１"となる。
圧"Ｖｃｍ"が設計通りに"１．２Ｖ"ではなく"１．
４５Ｖ"になってしまった場合、比較器４５〜５２の反
転入力端子には"１．４５Ｖ"が印加されるので図３に示
すように比較器４５及び４６の出力が"０"、比較器４７
〜５２の出力が"１"となる。
【００６０】そして、比較器４５〜５２の出力がクロッ
ク信号１０８によりラッチ回路５３〜６０でラッチされ
出力されるので図３に示すようにラッチ回路５５及び５
６の出力である制御信号２０５及び２０４が"１"にな
り、ラッチ回路５３，５４，５７，５８，５９及び６０
の出力である制御信号２０７，２０６，２０３，２０
２，２０１及び２００が"０"になる。
ク信号１０８によりラッチ回路５３〜６０でラッチされ
出力されるので図３に示すようにラッチ回路５５及び５
６の出力である制御信号２０５及び２０４が"１"にな
り、ラッチ回路５３，５４，５７，５８，５９及び６０
の出力である制御信号２０７，２０６，２０３，２０
２，２０１及び２００が"０"になる。
【００６１】すなわち、Ａ／Ｄ変換手段３０５はコモン
モード電圧を８ビットのディジタル信号に変換してその
ディジタル信号の値を保持することになる。
モード電圧を８ビットのディジタル信号に変換してその
ディジタル信号の値を保持することになる。
【００６２】これらの制御信号２００〜２０７がスイッ
チ回路の制御入力端子に印加されるので調整回路３０７
を構成するスイッチ回路７３及び７５が"ＯＮ"になり、
その他のスイッチ回路６１，６３，６５，６７，６９及
び７２が"ＯＦＦ"になる。但し、調整回路３０８及び３
０９の動作に関しては調整回路３０６及び３０７の動作
と同様であるので説明は省略する。
チ回路の制御入力端子に印加されるので調整回路３０７
を構成するスイッチ回路７３及び７５が"ＯＮ"になり、
その他のスイッチ回路６１，６３，６５，６７，６９及
び７２が"ＯＦＦ"になる。但し、調整回路３０８及び３
０９の動作に関しては調整回路３０６及び３０７の動作
と同様であるので説明は省略する。
【００６３】このため、ＦＥＴ７４及び７６にドレイン
電流が流れる。すなわち、ＦＥＴ７４及び７６に流れる
ドレイン電流がＦＥＴ９に流れるシンク電流に加算され
るので式（８）における"Ｉｓｉｎｋ"が増加する。
電流が流れる。すなわち、ＦＥＴ７４及び７６に流れる
ドレイン電流がＦＥＴ９に流れるシンク電流に加算され
るので式（８）における"Ｉｓｉｎｋ"が増加する。
【００６４】一方、調整回路３０６を構成するスイッチ
回路６１，６３，６５及び６７は全て"ＯＦＦ"なので、
式（８）における"Ｉｓｏｕｒｃｅ"には増減はない。
回路６１，６３，６５及び６７は全て"ＯＦＦ"なので、
式（８）における"Ｉｓｏｕｒｃｅ"には増減はない。
【００６５】従って、式（８）からＦＥＴ１０に流れる
ドレイン電流"Ｉｄ１０"は減少し、式（６）からドレイ
ン電流が減少することによりＦＥＴ１０のゲート・ソー
ス間電圧"Ｖｇｓ１０"も減少する。そして、出力電圧１
０２も式（５）から減少してコモンモード電圧"Ｖｃｍ"
も"１．４５Ｖ"から減少して"１．２Ｖ"に近づくことに
なる。
ドレイン電流"Ｉｄ１０"は減少し、式（６）からドレイ
ン電流が減少することによりＦＥＴ１０のゲート・ソー
ス間電圧"Ｖｇｓ１０"も減少する。そして、出力電圧１
０２も式（５）から減少してコモンモード電圧"Ｖｃｍ"
も"１．４５Ｖ"から減少して"１．２Ｖ"に近づくことに
なる。
【００６６】ここで、例えば、設定したコモンモード電
圧"Ｖｃｍ"が設計通りに"１．２Ｖ"ではなく"０．
８５Ｖ"になってしまった場合、比較器４５〜５２の反
転入力端子には"０．８５Ｖ"が印加されるので図４に示
すように比較器４５〜５１の出力が"０"、比較器５２の
出力が"１"となる。
圧"Ｖｃｍ"が設計通りに"１．２Ｖ"ではなく"０．
８５Ｖ"になってしまった場合、比較器４５〜５２の反
転入力端子には"０．８５Ｖ"が印加されるので図４に示
すように比較器４５〜５１の出力が"０"、比較器５２の
出力が"１"となる。
【００６７】そして、比較器４５〜５２の出力がクロッ
ク信号１０８によりラッチ回路５３〜６０でラッチされ
出力されるので図４に示すようにラッチ回路５７，５８
及び５９の出力である制御信号２０３，２０２及び２０
１が"１"になり、ラッチ回路５３，５４，５５，５６及
び６０の出力である制御信号２０７，２０６，２０５，
２０４及び２００が"０"になる。
ク信号１０８によりラッチ回路５３〜６０でラッチされ
出力されるので図４に示すようにラッチ回路５７，５８
及び５９の出力である制御信号２０３，２０２及び２０
１が"１"になり、ラッチ回路５３，５４，５５，５６及
び６０の出力である制御信号２０７，２０６，２０５，
２０４及び２００が"０"になる。
【００６８】すなわち、Ａ／Ｄ変換手段３０５はコモン
モード電圧を８ビットのディジタル信号に変換してその
ディジタル信号の値を保持することになる。
モード電圧を８ビットのディジタル信号に変換してその
ディジタル信号の値を保持することになる。
【００６９】これらの制御信号２００〜２０７がスイッ
チ回路の制御入力端子に印加されるので調整回路３０６
を構成するスイッチ回路６１，６３及び６５が"ＯＮ
4;になり、その他のスイッチ回路６７，６９，７１，７
３及び７５が"ＯＦＦ"になる。但し、調整回路３０８及
び３０９の動作に関しては調整回路３０６及び３０７の
動作と同様であるので説明は省略する。
チ回路の制御入力端子に印加されるので調整回路３０６
を構成するスイッチ回路６１，６３及び６５が"ＯＮ
4;になり、その他のスイッチ回路６７，６９，７１，７
３及び７５が"ＯＦＦ"になる。但し、調整回路３０８及
び３０９の動作に関しては調整回路３０６及び３０７の
動作と同様であるので説明は省略する。
【００７０】このため、ＦＥＴ６２，６４及び６６にド
レイン電流が流れる。すなわち、ＦＥＴ６２，６４及び
６６に流れるドレイン電流がＦＥＴ１１に流れるソース
電流に加算されるので式（８）における"Ｉｓｏｕｒｃ
ｅ"が増加する。
レイン電流が流れる。すなわち、ＦＥＴ６２，６４及び
６６に流れるドレイン電流がＦＥＴ１１に流れるソース
電流に加算されるので式（８）における"Ｉｓｏｕｒｃ
ｅ"が増加する。
【００７１】一方、調整回路３０７を構成するスイッチ
回路６９，７１，７３及び７５は全て"ＯＦＦ"なので、
式（８）における"Ｉｓｉｎｋ"には増減はない。
回路６９，７１，７３及び７５は全て"ＯＦＦ"なので、
式（８）における"Ｉｓｉｎｋ"には増減はない。
【００７２】従って、式（８）からＦＥＴ１０に流れる
ドレイン電流"Ｉｄ１０"は増加し、式（６）からドレイ
ン電流が増加することによりＦＥＴ１０のゲート・ソー
ス間電圧"Ｖｇｓ１０"も増加する。そして、出力電圧１
０２も式（５）から増加してコモンモード電圧"Ｖｃｍ"
も"０．８５Ｖ"から増加して"１．２Ｖ"に近づくことに
なる。
ドレイン電流"Ｉｄ１０"は増加し、式（６）からドレイ
ン電流が増加することによりＦＥＴ１０のゲート・ソー
ス間電圧"Ｖｇｓ１０"も増加する。そして、出力電圧１
０２も式（５）から増加してコモンモード電圧"Ｖｃｍ"
も"０．８５Ｖ"から増加して"１．２Ｖ"に近づくことに
なる。
【００７３】この結果、コモンモード電圧検出手段３０
４から出力されるコモンモード電圧をＡ／Ｄ変換手段３
０５でディジタル信号に変換してそのディジタル信号に
より調整回路３０６〜３０９が帰還回路を構成するＦＥ
Ｔ１０等のドレイン電流の値を調整することにより、コ
モンモード電圧"Ｖｃｍ"を調整することが可能になる。
４から出力されるコモンモード電圧をＡ／Ｄ変換手段３
０５でディジタル信号に変換してそのディジタル信号に
より調整回路３０６〜３０９が帰還回路を構成するＦＥ
Ｔ１０等のドレイン電流の値を調整することにより、コ
モンモード電圧"Ｖｃｍ"を調整することが可能になる。
【００７４】なお、説明の簡単のためにＦＥＴ１０のド
レイン電流にのみ着目したが、ＦＥＴ２０のドレイン電
流についても調整回路３０８及び３０９により同様のこ
とが生じる。
レイン電流にのみ着目したが、ＦＥＴ２０のドレイン電
流についても調整回路３０８及び３０９により同様のこ
とが生じる。
【００７５】
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。請求項１乃至請
求項６の発明によれば、コモンモード電圧検出手段から
出力されるコモンモード電圧をＡ／Ｄ変換手段でディジ
タル信号に変換してそのディジタル信号により調整回路
が帰還回路を構成するＦＥＴのドレイン電流の値を調整
することにより、コモンモード電圧を調整することが可
能な可変利得増幅器が実現できる。
本発明によれば次のような効果がある。請求項１乃至請
求項６の発明によれば、コモンモード電圧検出手段から
出力されるコモンモード電圧をＡ／Ｄ変換手段でディジ
タル信号に変換してそのディジタル信号により調整回路
が帰還回路を構成するＦＥＴのドレイン電流の値を調整
することにより、コモンモード電圧を調整することが可
能な可変利得増幅器が実現できる。
【図１】本発明に係る可変利得増幅器の一実施例を示す
回路図である。
回路図である。
【図２】比較器の反転入力端子に印加される電圧値を示
す表である。
す表である。
【図３】比較器の出力及びラッチ回路の出力を示す表で
ある。
ある。
【図４】比較器の出力及びラッチ回路の出力を示す表で
ある。
ある。
【図５】従来の可変利得増幅器の一例を示す回路図であ
る。
る。
１，２，３，４，５，６，７，８，９，１０，１１，１
２，１３，１４，１５，１６，１７，１８，１９，２
０，２１，２２，２３，２４，２５，２６，２９，３
０，４４，６２，６４，６６，６８，７０，７２，７
４，７６ ＦＥＴ ２７，２８，３１，３２，３５ 定電流源 ３３，３４，３６，３７，３８，３９，４０，４１，４
２，４３ 抵抗 ４５，４６，４７，４８，４９，５０，５１，５２ 比
較器 ５３，５４，５５，５６，５７，５８，５９，６０ ラ
ッチ回路 ６１，６３，６５，６７，６９，７１，７３，７５ ス
イッチ回路 １００，１０１ 入力電圧 １０２，１０３，１０５，１０６ 出力電圧 １０４ 利得制御電圧 １０７ 基準電圧信号 １０８ クロック信号 １０９ バイアス信号 ２００，２０１，２０２，２０３，２０４，２０５，２
０６、２０７ 制御信号 ３００ 差動入力回路 ３０１ 利得制御手段 ３０２ 出力段回路 ３０３ 帰還回路 ３０４ コモンモード電圧検出手段 ３０５ Ａ／Ｄ変換手段 ３０６，３０７，３０８，３０９ 調整回路
２，１３，１４，１５，１６，１７，１８，１９，２
０，２１，２２，２３，２４，２５，２６，２９，３
０，４４，６２，６４，６６，６８，７０，７２，７
４，７６ ＦＥＴ ２７，２８，３１，３２，３５ 定電流源 ３３，３４，３６，３７，３８，３９，４０，４１，４
２，４３ 抵抗 ４５，４６，４７，４８，４９，５０，５１，５２ 比
較器 ５３，５４，５５，５６，５７，５８，５９，６０ ラ
ッチ回路 ６１，６３，６５，６７，６９，７１，７３，７５ ス
イッチ回路 １００，１０１ 入力電圧 １０２，１０３，１０５，１０６ 出力電圧 １０４ 利得制御電圧 １０７ 基準電圧信号 １０８ クロック信号 １０９ バイアス信号 ２００，２０１，２０２，２０３，２０４，２０５，２
０６、２０７ 制御信号 ３００ 差動入力回路 ３０１ 利得制御手段 ３０２ 出力段回路 ３０３ 帰還回路 ３０４ コモンモード電圧検出手段 ３０５ Ａ／Ｄ変換手段 ３０６，３０７，３０８，３０９ 調整回路
Claims (6)
- 【請求項１】可変利得増幅器において、 ２つの入力電圧が入力される差動入力回路と、 この差動入力回路の２つの出力電流がそれぞれ入力さ
れ、抵抗値を変化させることにより利得を変化させる利
得制御手段と、 この利得制御手段の２つの出力電流に基づき出力電圧を
出力する出力段回路と、 前記出力電圧を前記出力段回路に負帰還させる帰還回路
と、 コモンモード電圧を出力するコモンモード電圧検出手段
と、 このコモンモード電圧検出手段の出力をディジタル信号
に変換して保持するＡ／Ｄ変換手段と、 前記ディジタル信号に基づき前記コモンモード電圧値を
調整する調整回路とを備えたことを特徴とする可変利得
増幅器。 - 【請求項２】前記調整回路が、 前記帰還回路を構成する電圧効果トランジスタに供給さ
れるソース電流若しくはこのソース電流と前記電圧効果
トランジスタに流れるドレイン電流との差分であるシン
ク電流の電流値を調整することを特徴とする請求項１記
載の可変利得増幅器。 - 【請求項３】前記コモンモード電圧検出手段が、 前記出力電圧が印加される差動回路と、この差動回路の
２つの出力を等分してコモンモード電圧を出力する分圧
回路から構成されることを特徴とする請求項１記載の可
変利得増幅器。 - 【請求項４】前記Ａ／Ｄ変換手段が、 複数の基準電圧を発生させる基準電圧回路と、発生した
基準電圧と前記コモンモード電圧とを比較してディジタ
ル信号に変換する変換回路と、この変換回路の出力を保
持する保持回路とから構成されることを特徴とする請求
項１記載の可変利得増幅器。 - 【請求項５】前記ソース電流の電流値を調整する調整回
路が、 ソースが正電圧源に接続された複数の電圧効果トランジ
スタと、 これらの電圧効果トランジスタのゲートに一端が接続さ
れ他端にバイアス電圧が印加された複数のスイッチ回路
とを備え、 前記スイッチ回路で選択された任意の前記電界効果トラ
ンジスタに流れるドレイン電流を前記ソース電流に加え
ることを特徴とする請求項２記載の可変利得増幅器。 - 【請求項６】前記シンク電流の電流値を調整する調整回
路が、 ソースが接地された複数の電圧効果トランジスタと、 これらの電圧効果トランジスタのゲートに一端が接続さ
れ他端にバイアス電圧が印加された複数のスイッチ回路
とを備え、 前記スイッチ回路で選択された任意の前記電界効果トラ
ンジスタに流れるドレイン電流を前記シンク電流に加え
ることを特徴とする請求項２記載の可変利得増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9932498A JPH11298271A (ja) | 1998-04-10 | 1998-04-10 | 可変利得増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9932498A JPH11298271A (ja) | 1998-04-10 | 1998-04-10 | 可変利得増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11298271A true JPH11298271A (ja) | 1999-10-29 |
Family
ID=14244466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9932498A Pending JPH11298271A (ja) | 1998-04-10 | 1998-04-10 | 可変利得増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11298271A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004500757A (ja) * | 1999-12-01 | 2004-01-08 | トムソン ライセンシング ソシエテ アノニム | 非線形プロセッサ |
| US6985038B2 (en) | 2003-04-25 | 2006-01-10 | Renesas Technology Corp. | Operational amplifier generating desired feedback reference voltage allowing improved output characteristic |
| JP2007102563A (ja) * | 2005-10-05 | 2007-04-19 | Asahi Kasei Microsystems Kk | 電流発生回路 |
-
1998
- 1998-04-10 JP JP9932498A patent/JPH11298271A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004500757A (ja) * | 1999-12-01 | 2004-01-08 | トムソン ライセンシング ソシエテ アノニム | 非線形プロセッサ |
| US6985038B2 (en) | 2003-04-25 | 2006-01-10 | Renesas Technology Corp. | Operational amplifier generating desired feedback reference voltage allowing improved output characteristic |
| JP2007102563A (ja) * | 2005-10-05 | 2007-04-19 | Asahi Kasei Microsystems Kk | 電流発生回路 |
| JP4699856B2 (ja) * | 2005-10-05 | 2011-06-15 | 旭化成エレクトロニクス株式会社 | 電流発生回路及び電圧発生回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5220207A (en) | Load current monitor for MOS driver | |
| US7750738B2 (en) | Process, voltage and temperature control for high-speed, low-power fixed and variable gain amplifiers based on MOSFET resistors | |
| US5512848A (en) | Offset comparator with common mode voltage stability | |
| JP3575453B2 (ja) | 基準電圧発生回路 | |
| US6522280B2 (en) | Adjustable digital-to-analog converter | |
| US7019585B1 (en) | Method and circuit for adjusting a reference voltage signal | |
| US11086348B2 (en) | Bandgap reference circuit | |
| JP2917877B2 (ja) | 基準電流発生回路 | |
| KR101080560B1 (ko) | 트랜스컨덕턴스 조정 회로 | |
| JP2008288900A (ja) | 差動増幅器 | |
| US7518452B2 (en) | Voltage-controlled current source and variable-gain amplifier | |
| JP4718271B2 (ja) | Ｄ／ａコンバータ | |
| JP2005018783A (ja) | 一定の基準電流を発生させるための電流源 | |
| JP2004194124A (ja) | ヒステリシスコンパレータ回路 | |
| JP2002204132A (ja) | 高精度差動型スイッチト電流源 | |
| US6278322B1 (en) | Transconductance amplifier and automatic gain control device using it | |
| JPH11298271A (ja) | 可変利得増幅器 | |
| US11695377B2 (en) | Amplifier with low component count and accurate gain | |
| US20060267568A1 (en) | Voltage regulating circuit and method thereof | |
| US7148734B2 (en) | Analog level shifter | |
| EP1017164A2 (en) | Current mirror with a constant current for a wide range of output load impedance | |
| JP2005285019A (ja) | 基準電流発生回路及び基準電圧発生回路 | |
| JPH10112614A (ja) | バイアス電流供給方法およびその回路 | |
| WO2004063827A1 (en) | Apparatus and method for making a constant current source | |
| JP3580409B2 (ja) | オフセット調整回路 |