JP4718271B2 - Ｄ／ａコンバータ - Google Patents

Description

本発明は、半導体装置に係り、特に、Ｄ／Ａ（ｄｉｇｉｔａｌ−ｔｏ−ａｎａｌｏｇ）コンバータに関する。

Ｄ／Ａコンバータは、デジタル入力信号に対応する電圧レベルを有するアナログ信号に変換し、その変換されたアナログ信号を出力する装置であって、Ｄ／Ａ変換を必要とする多様な半導体装置で使われている。そのような従来のＤ／Ａコンバータの一例が、特許文献１に記載されている。

図１は、従来のＤ／Ａコンバータの回路図である。図１を参考にすれば、Ｄ／Ａコンバータ１０は、入力電圧発生回路１１と演算増幅器１２、１３とを備える。入力電圧発生回路１１は、複数のＮＭＯＳトランジスタＮＭ１ないしＮＭ９を備える。入力電圧発生回路１１は、デジタルコード信号Ｂ０ないしＢ２、Ｂ０ＢないしＢ２Ｂに応答して、入力電圧Ｖｉｎ、Ｖｉｎｂを出力ノードＤ１、Ｄ２にそれぞれ発生させる。演算増幅器１２、１３は、入力電圧Ｖｉｎ、Ｖｉｎｂと基準電圧Ｖｒｅｆとにそれぞれ応答して、出力電圧Ｖｏｕｔ、Ｖｏｕｔｂをそれぞれ出力する。この時、演算増幅器１２は、帰還ループを形成する抵抗Ｒ０を通じて、入力電圧発生回路１１に電流Ｉ１を供給し、演算増幅器１３も、帰還ループを形成する抵抗Ｒ１を通じて、入力電圧発生回路１１に電流Ｉ２を供給する。一方、演算増幅器１２、１３は、入力オフセット電圧Ｖｏｓ１、Ｖｏｓ２をそれぞれ有し、入力オフセット電圧Ｖｏｓ１、Ｖｏｓ２と電流Ｉ１、Ｉ２との関係は、数式（１）で表しうる。

・・・・・・（１）

前数式（１）において、Ｇ１は、演算増幅器１１の利得であり、Ｇ２は、演算増幅器１２の利得である。数式（１）で示されるように、入力オフセット電圧Ｖｏｓ１、Ｖｏｓ２は、電流Ｉ１、Ｉ２にそれぞれ比例する。したがって、電流Ｉ１、Ｉ２が変化する時、入力オフセット電圧Ｖｏｓ１、Ｖｏｓ２も変化する。また、入力オフセット電圧Ｖｏｓ１、Ｖｏｓ２が、出力電圧Ｖｏｕｔ、Ｖｏｕｔｂのオフセット（すなわち、誤差）として作用するため、入力オフセット電圧Ｖｏｓ１、Ｖｏｓ２が大きくなるほど、出力電圧Ｖｏｕｔ、Ｖｏｕｔｂのオフセットも増加する。ここで、電流Ｉ１、Ｉ２は、入力電圧発生回路１１に入力されるデジタルコード信号Ｂ０ないしＢ２、Ｂ０ＢないしＢ２Ｂによって変化する。

これを更に詳細に説明すれば、ＮＭＯＳトランジスタＮＭ１、ＮＭ４、ＮＭ７のうちデジタルコード信号Ｂ０ないしＢ２に応答してターンオンするＮＭＯＳトランジスタの数が増加すると、演算増幅器１２が供給すべき電流Ｉ１の大きさも増加する。それと同様に、ＮＭＯＳトランジスタＮＭ２、ＮＭ５、ＮＭ８のうちデジタルコード信号Ｂ０ＢないしＢ２Ｂに応答してターンオンするＮＭＯＳトランジスタの数が増加すると、演算増幅器１３が供給すべき電流Ｉ２の大きさも増加する。しかし、演算増幅器１２、１３がそれぞれ供給できる電流の大きさが限定されているため、入力電圧発生回路１１でターンオンするＮＭＯＳトランジスタの数が増加すると、演算増幅器１２、１３が電流Ｉ１、Ｉ２を入力電圧発生回路１１に十分に供給できない。それにより、入力電圧発生回路１１が、デジタルコード信号Ｂ０ないしＢ２、Ｂ０ＢないしＢ２Ｂに対応する電圧レベル範囲から逸脱した入力電圧Ｖｉｎ、Ｖｉｎｂを発生し、結局、出力電圧Ｖｏｕｔ、Ｖｏｕｔｂのオフセットが増加する。

以上のように、従来のＤ／Ａコンバータ１０は、入力電圧発生回路１１に入力されるデジタルコード信号Ｂ０ないしＢ２、Ｂ０ＢないしＢ２Ｂ）が変化することによって、その出力電圧のオフセットサイズも共に変化するという問題点がある。
米国特許第５,２１２,４８２号明細書

本発明が達成しようとする技術的課題は、例えば、デジタル入力信号の変化に関係なく固定的なオフセットを有するアナログ信号を出力するＤ／Ａコンバータを提供するところにある。

前記技術的課題を達成するための本発明に係るＤ／Ａコンバータは、提供されるデジタル信号をアナログ信号に変換して出力するＤ／Ａコンバータにおいて、入力電圧発生回路、演算増幅器、及び電流供給回路を備えることを特徴とする。入力電圧発生回路は、デジタル信号に応答して、入力ノードに相補的な入力電圧を発生する。演算増幅器は、負の帰還ループをそれぞれ有し、相補的な入力電圧と基準電圧とに応答して、相補的な電圧レベルを有するアナログ信号を出力する。電流供給回路は、デジタル信号に応答して、それぞれの負の帰還ループを通じて、入力電圧発生回路に制御電流を供給する。

本発明に係るＤ／Ａコンバータは、例えば、デジタル入力信号の変化に関係なく固定的なオフセットを有するアナログ信号を出力できる。

本発明とその動作上の利点及び本発明の実施によって達成される目的を十分に理解するには、本発明の好ましい実施形態を例示する添付図面及びそれに関連する説明の理解が有用である。

以下、添付した図面を参照して、本発明の好ましい実施形態を説明することで本発明を詳細に説明する。各図面に提示された同じ参照符号は同じ構成要素を示す。

図２は、本発明の好ましい実施形態に係るＤ／Ａコンバータ１００の回路図である。図２を参考すれば、Ｄ／Ａコンバータ１００は、入力電圧発生回路１１０、演算増幅器１２０、１３０、バイアス回路１４０及び電流供給回路１５０を備える。入力電圧発生回路１１０は、複数の電圧発生回路ＶＧ１ないしＶＧＫ（Ｋは、整数）を備える。複数の電圧発生回路ＶＧ１ないしＶＧＫのそれぞれは、差動ＮＭＯＳトランジスタＮ１、Ｎ２と、差動ＮＭＯＳトランジスタＮ１、Ｎ２の動作を制御する電流源として動作するＮＭＯＳトランジスタＮ３とを備える差動増幅器で具現されうる。複数の電圧発生回路ＶＧ１ないしＶＧＫの出力端子は、入力ノードＩＤ１、ＩＤ２にそれぞれ並列に連結される。

更に詳細に説明すれば、複数の電圧発生回路ＶＧ１ないしＶＧＫのそれぞれの差動ＮＭＯＳトランジスタＮ１、Ｎ２のドレインが、入力ノードＩＤ１、ＩＤ２にそれぞれ連結される。複数の電圧発生回路ＶＧ１ないしＶＧＫは、相補的なデジタルコード信号Ｃ０ないしＣＫ、Ｃ０ＢないしＣＫＢにそれぞれ応答して、相補的な入力電流Ｉｎ１、Ｉｎ２をそれぞれグラウンドに流すことにより、入力ノードＩＤ１、ＩＤ２に入力電圧ＶＩ、ＶＩＢを発生させる。

演算増幅器１２０は、その出力端子と反転端子との間に連結されて、負の帰還ループを形成する抵抗Ｒ０を備え、演算増幅器１２０の反転端子は、抵抗Ｒ２を通じて入力ノードＩＤ１に連結される。また、演算増幅器１３０は、その出力端子と反転端子との間に連結されて、負の帰還ループを形成する抵抗Ｒ１を備え、演算増幅器１３０の反転端子は、抵抗Ｒ３を通じて入力ノードＩＤ２に連結される。好ましく、抵抗Ｒ２、Ｒ３の抵抗値は、抵抗Ｒ０、Ｒ１の抵抗値より小さい。

演算増幅器１２０の非反転端子には、基準電圧Ｖｒｅｆが入力される。演算増幅器１２０、１３０は、それぞれ基準電圧Ｖｒｅｆと入力電圧ＶＩ、ＶＩＢとに応答して、出力電圧ＶＯ、ＶＯＢを出力する。また、演算増幅器１２０、１３０は、抵抗Ｒ０、Ｒ１を通じて追加電流Ｉ_ａ１、Ｉ_ａ２を流す。

バイアス回路１４０は、制御信号ＣＴＬに応答してバイアス電圧Ｖｂを発生する。バイアス回路１４０は、好ましくは、ダイオード接続されたＮＭＯＳトランジスタで具現されうる。

電流供給回路１５０は、基準電流源回路１５１と電流源回路１５２とを備える。基準電流源回路１５１は、ＰＭＯＳトランジスタＰｂとＮＭＯＳトランジスタＮｂ１、Ｎｂ２とを備える。基準電流源回路１５１は、バイアス電圧Ｖｂに応答して、イネーブルされるか、またはディセーブルされる。基準電流源回路１５１は、イネーブルされると、設定された基準電流Ｉ_ｒを発生する。ここで、基準電流源回路１５１のＮＭＯＳトランジスタＮｂ１、Ｎｂ２のサイズが変更されると、それにしたがって基準電流Ｉ_ｒの大きさも変更される。

電流源回路１５２は、基準電流源回路１５１と、それぞれ電流ミラーを形成する複数の電流源回路ＣＳ１ないしＣＳＫ（Ｋは、整数）と、を備える。複数の電流源回路ＣＳ１ないしＣＳＫは、出力ノードＯＤ１、ＯＤ２に並列に連結される。複数の電流源回路ＣＳ１ないしＣＳＫのそれぞれは、差動ＰＭＯＳトランジスタＰ１、Ｐ２と、差動ＰＭＯＳトランジスタＰ１、Ｐ２に内部電圧ＶＤＤを供給するＰＭＯＳトランジスタＰ３とを備える差動増幅器で具現されうる。ＰＭＯＳトランジスタＰ３のソースは、内部電圧ＶＤＤに連結され、ゲートは、基準電流源回路１５１のＰＭＯＳトランジスタＰｂのゲートに連結される。また、ＰＭＯＳトランジスタＰ３のドレインは、差動ＰＭＯＳトランジスタＰ１、Ｐ２のソースに連結される。差動ＰＭＯＳトランジスタＰ１、Ｐ２のゲートには、相補的なデジタルコード信号Ｃ０ないしＣＫ、Ｃ０ＢないしＣＫＢがそれぞれ入力される。差動ＰＭＯＳトランジスタＰ１、Ｐ２のドレインは、出力ノードＯＤ１、ＯＤ２にそれぞれ抵抗Ｒ４、Ｒ５を通じて連結される。好ましくは、抵抗Ｒ４、Ｒ５の抵抗値は、抵抗Ｒ０、Ｒ１の抵抗値より小さい。抵抗Ｒ０ないしＲ５は、相補的なデジタルコード信号Ｃ０ないしＣＫ、Ｃ０ＢないしＣＫＢが変更される時、演算増幅器１２０、１３０から出力される出力電圧ＶＯ、ＶＯＢに発生されるグリッチを防止する。

複数の電流源回路ＣＳ１ないしＣＳＫは、相補的なデジタルコード信号Ｃ０ないしＣＫ、Ｃ０ＢないしＣＫＢに応答して、相補電流Ｉ_ｃ１ないしＩ_ｃＫ、Ｉ_ｃ１ＢないしＩ_ｃＫＢをそれぞれ発生させる。その結果、電流Ｉ_ｃ１ないしＩ_ｃＫが加算された制御電流Ｉ_ｐ１が抵抗Ｒ４、Ｒ０に流れ、電流Ｉ_ｃ１ＢないしＩ_ｃＫＢが加算された制御電流Ｉ_ｐ２が抵抗Ｒ５、Ｒ１に流れる。ここで、入力電流Ｉ_ｎ１は、追加電流Ｉ_ａ１と制御電流Ｉ_ｐ１との和であり、入力電流Ｉ_ｎ２は、追加電流Ｉ_ａ２と制御電流Ｉ_ｐ２との和である。好ましくは、追加電流Ｉ_ａ１、Ｉ_ａ２の大きさは、入力電流Ｉ_ｎ１、Ｉ_ｎ２のサイズより小さい。

次いで、Ｄ／Ａコンバータ１００の動作を詳細に説明する。まず、バイアス回路１４０が制御信号ＣＴＬに応答してバイアス電圧Ｖｂを発生する。バイアス電圧Ｖｂに応答して、入力電圧発生回路１１０と電流供給回路１５０とがイネーブルされる。その後、相補的なデジタルコード信号Ｃ０ないしＣＫ、Ｃ０ＢないしＣＫＢが、入力電圧発生回路１１０と電流供給回路１５０とに入力される。例えば、入力電圧発生回路１１０が、電圧発生回路ＶＧ１ないしＶＧ３を備え、電流源回路１５２が、電流源回路ＣＳ１ないしＣＳ３を備えると仮定する。この時、デジタルコード信号Ｃ０ないしＣ２の値が‘１０１’であり、デジタルコード信号Ｃ０ＢないしＣ２Ｂの値が‘０１０’であると仮定する。

デジタルコード信号Ｃ０ないしＣ２に応答して、電圧発生回路ＶＧ１、ＶＧ３の差動ＮＭＯＳトランジスタＮ１がターンオンされ、電圧発生回路ＶＧ２の差動ＮＭＯＳトランジスタＮ１はターンオフされる。また、デジタルコード信号Ｃ０ＢないしＣ２Ｂに応答して、電圧発生回路ＶＧ２の差動ＮＭＯＳトランジスタＮ２がターンオンされ、電圧発生回路ＶＧ１、ＶＧ３の差動ＮＭＯＳトランジスタＮ２がターンオフされる。

この時、デジタルコード信号Ｃ０ないしＣ２に応答して、電流源回路ＣＳ２の差動ＰＭＯＳトランジスタＰ１がターンオンされ、電流源回路ＣＳ１、ＣＳ３の差動ＰＭＯＳトランジスタＰ１がターンオフされる。また、デジタルコード信号Ｃ０ＢないしＣ３Ｂに応答して、電流源回路ＣＳ１、ＣＳ３の差動ＰＭＯＳトランジスタＰ２がターンオンされ、電流源回路ＣＳ２の差動ＰＭＯＳトランジスタＰ２がターンオフされる。その後、電流源回路ＣＳ２の差動ＰＭＯＳトランジスタＰ１が、電流Ｉ_ｃ２を抵抗Ｒ４を通じて出力ノードＯＤ１に流し、電流源回路ＣＳ１、ＣＳ３の差動ＰＭＯＳトランジスタＰ２が、電流Ｉ_ｃ１Ｂ、Ｉ_ｃ３Ｂを抵抗Ｒ５を通じて出力ノードＯＤ２に流す。この時、制御電流Ｉ_ｐ１の大きさは、電流Ｉ_ｃ２と同じくなり、制御電流Ｉ_ｐ２の大きさは、電流Ｉ_ｃ１Ｂ、Ｉ_ｃ３Ｂの和になる。一方、演算増幅器１２０、１３０は、追加電流Ｉ_ａ１、Ｉ_ａ２を発生する。その結果、制御電流Ｉ_ｐ１と追加電流Ｉ_ａ１とを含む入力電流Ｉ_ｎ１が、抵抗Ｒ０を通じて入力電圧発生回路１１０に提供され、制御電流Ｉ_ｐ２と追加電流Ｉ_ａ２とを含む入力電流Ｉ_ｎ２が、抵抗Ｒ１を通じて入力電圧発生回路１１０に提供される。

前記したように、本発明の好ましい実施形態に係るＤ／Ａコンバータ１００では、電流供給回路１５０によって追加の制御電流Ｉ_ｐ１、Ｉ_ｐ２生成され、制御電流Ｉ_ｐ１、Ｉ_ｐ２を利用してデジタルコード信号Ｃ０ないしＣＫ、Ｃ０ＢないしＣＫＢに対応する目標値の入力電流Ｉ_ａ１、Ｉ_ａ２が生成される。したがって、演算増幅器１２０、１３０が入力電圧発生回路１１０に供給すべき電流の大きさが減少しうる。その結果、演算増幅器１２０、１３０の入力オフセット電圧Ｖｓ１、Ｖｓ２が減少し、出力電圧ＶＯ、ＶＯＢのオフセットも減少する。また、電流供給回路１５０が発生する制御電流Ｉ_ｐ１、Ｉ_ｐ２によって入力電圧発生回路１１０に十分な入力電流Ｉ_ｎ１、Ｉ_ｎ２が供給されるため、出力電圧ＶＯ、ＶＯＢは、デジタルコード信号のビット値の変化と関係のない固定的なオフセット（すなわち、演算増幅器１２０、１３０の入力オフセット電圧により発生するオフセット）を有することになる。ここで、入力オフセット電圧Ｖｓ１、Ｖｓ２は、下記の数式（２）で表しうる。

・・・・・・（２）

数式（２）において、Ｇ１は、演算増幅器１２０の利得であり、Ｇ２は、演算増幅器１３０の利得である。数式（２）で示されるように、入力オフセット電圧Ｖｓ１、Ｖｓ２が、入力電流Ｉ_ｎ１、Ｉ_ｎ２よりも小さい追加電流Ｉ_ａ１、Ｉ_ａ２により決定されるため、入力オフセット電圧Ｖ_ｓ１、Ｖ_ｓ２が減少する。

本発明は、図示された実施形態を参考に説明されたが、これは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施形態の採用が可能であることを理解できるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想により決まらねばならない。

本発明は、Ｄ／Ａコンバータに関連した技術分野に好適に適用され得る。

従来のＤ／Ａコンバータの回路図である。 本発明に係るＤ／Ａコンバータの回路図である。

符号の説明

１００ Ｄ／Ａコンバータ
１１０ 入力電圧発生回路
１２０、１３０ 演算増幅器
１４０ バイアス回路
１５０ 電流供給回路
１５１ 基準電流源回路
１５２ 電流源回路
ＶＧ１〜ＶＧＫ 電圧発生回路
Ｎ１、Ｎ２、Ｎ３ 差動ＮＭＯＳトランジスタ
ＩＤ１、ＩＤ２ 入力ノード
ＯＤ１、ＯＤ２ 出力ノード
Ｃ０〜ＣＫ、Ｃ０Ｂ〜ＣＫＢ デジタルコード信号
ＶＩ、ＶＩＢ 入力電圧
ＶＯ、ＶＯＢ 出力電圧
Ｒ０〜Ｒ５ 抵抗
Ｖｒｅｆ 基準電圧
Ｉ_ａ１、Ｉ_ａ２ 追加電流
Ｐｂ ＰＭＯＳトランジスタ
Ｎｂ１、Ｎｂ２ ＮＭＯＳトランジスタ
Ｖｂ バイアス電圧
Ｉ_ｒ 基準電流
ＣＳ１〜ＣＳＫ 電流源回路
Ｐ１、Ｐ２、Ｐ３ 差動ＰＭＯＳトランジスタ
ＶＤＤ 内部電圧
Ｉ_ｃ１〜Ｉ_ｃＫ、Ｉ_ｃ１Ｂ〜Ｉ_ｃＫＢ 電流
Ｉ_ｐ１、Ｉ_ｐ２ 制御電流
Ｉ_ｎ１、Ｉ_ｎ２ 入力電流
Ｉ_ａ１、Ｉ_ａ２ 追加電流
Ｎ１、Ｎ２ 差動ＮＭＯＳトランジスタ
Ｖｓ１、Ｖｓ２ 入力オフセット電圧

Claims (23)

1. 複数の制御電流を、対応する複数のデジタル信号に応答して発生する電流供給回路と、
   前記複数のデジタル信号と前記複数の制御電流とに応答して、複数の入力電圧を発生する入力電圧発生回路と、を備え、前記電流供給回路は前記制御電流を前記入力電圧発生回路に供給し、前記デジタル信号は前記制御電流の大きさ及び前記入力電圧の電圧レベルの両方を特定し、
   前記複数の入力電圧に応答して、複数のアナログ信号を出力する複数の演算増幅器をさらに備え、前記アナログ信号の間の電圧オフセットは前記複数のデジタル信号の変化に応答してほぼ固定のままであることを特徴とする装置。
2. 前記装置は、
   前記入力電圧発生回路と前記電流供給回路とにバイアス電圧を提供するバイアス回路を更に備えることを特徴とする請求項１に記載の装置。
3. 前記電流供給回路は、
   前記バイアス電圧と前記デジタル信号とに応答して、前記制御電流を発生することを特徴とする請求項２に記載の装置。
4. 前記入力電圧発生回路は、
   前記デジタル信号、前記制御電流及び前記バイアス電圧に応答して、前記入力電圧を発生することを特徴とする請求項２に記載の装置。
5. 前記入力電圧発生回路は、
   複数の電圧発生回路を含み、
   各電圧発生回路は、前記制御電流と前記デジタル信号とに応答して、前記入力電圧のうち少なくとも一つの入力電圧の大きさを調整することを特徴とする請求項１に記載の装置。
6. 前記各電圧発生回路は、
   ＮＭＯＳトランジスタを含む差動増幅器であることを特徴とする請求項５に記載の装置。
7. 前記電流供給回路は、
   基準電流を発生する基準電流源回路と、
   複数の電流源回路と、を含み、
   前記各電流源回路は、前記デジタル信号に応答して前記基準電流の大きさにしたがって前記複数の制御電流のうち少なくとも一つの制御電流の大きさを調整することを特徴とする請求項１に記載の装置。
8. 前記各電流源回路は、
   ＰＭＯＳトランジスタを含む差動増幅器であることを特徴とする請求項７に記載の装置。
9. 前記各電流源回路は、
   前記基準電流源回路の電流ミラーを形成することを特徴とする請求項７に記載の装置。
10. 前記各演算増幅器は、前記入力電圧発生回路に追加電流を供給し、
    前記入力電圧発生回路は、前記デジタル信号、前記制御電流及び前記追加電流に応答して、前記入力電圧を発生することを特徴とする請求項１に記載の装置。
11. 前記追加電流の大きさは、前記制御電流の大きさより小さいことを特徴とする請求項１０に記載の装置。
12. 前記追加電流は対応する制御電流と加算され、
    前記入力電圧発生回路は、前記デジタル信号、及び、前記制御電流と前記追加電流との和に応答して、前記入力電圧を発生することを特徴とする請求項１０に記載の装置。
13. 前記複数の演算増幅器は、
    前記入力電圧と基準電圧とに応答して、前記アナログ信号を出力することを特徴とする請求項１に記載の装置。
14. 第１デジタル信号に応答して第１制御電流を発生し、第２デジタル信号に応答して第２制御電流を発生する電流供給回路と、
    前記第１デジタル信号と前記第１制御電流とに応答して第１入力電圧を発生し、前記第２デジタル信号と前記第２制御電流とに応答して第２入力電圧を発生する入力電圧発生回路と、
    前記第１入力電圧に応答して第１アナログ信号を出力する第１演算増幅器と、
    前記第２入力電圧に応答して第２アナログ信号を出力する第２演算増幅器と、を備え、前記第１アナログ信号と前記第２アナログ信号の間の電圧オフセットは前記第１デジタル信号と前記第２デジタル信号の変化に応答してほぼ固定のままであることを特徴とする装置。
15. 前記第１デジタル信号と前記第２デジタル信号は、相補的であることを特徴とする請求項１４に記載の装置。
16. 前記入力電圧発生回路は
    複数の電圧発生回路を含み、
    各電圧発生回路は、前記第１制御電流と前記第１デジタル信号とに応答して、前記第１入力電圧の大きさを調整し、前記第２制御電流と前記第２デジタル信号とに応答して、前記第２入力電圧の大きさを調整することを特徴とする請求項１４に記載の装置。
17. 前記電流供給回路は、
    基準電流を発生させる基準電流源回路と、
    複数の電流源回路と、を含み、
    前記各電流源回路は、前記第１デジタル信号に応答して前記基準電流の大きさにしたがって前記第１制御電流の大きさを調整し、前記第２デジタル信号に応答して前記基準電流の大きさにしたがって前記第２制御電流の大きさを調整することを特徴とする請求項１４に記載の装置。
18. 前記第１演算増幅器は、前記入力電圧発生回路に第１追加電流を供給し、
    前記第２演算増幅器は、前記入力電圧発生回路に第２追加電流を供給し、
    前記入力電圧発生回路は、前記第１デジタル信号、前記第１制御電流及び前記第１追加電流に応答して前記第１入力電圧を発生し、
    前記入力電圧発生回路は、前記第２デジタル信号、前記第２制御電流及び前記第２追加電流に応答して、前記第２入力電圧を発生することを特徴とする請求項１４に記載の装置。
19. 複数のデジタル信号に応答して複数の制御電流を発生するステップと、
    複数の追加電流を発生するステップと、
    前記制御電流を前記複数の追加電流と加算するステップと、
    前記デジタル信号、及び、前記制御電流と前記追加電流との和に応答して複数の入力電圧を発生するステップと、
    前記入力電圧に応答して、複数のアナログ信号を出力するステップと、を含み、前記アナログ信号の間の電圧オフセットは前記複数のデジタル信号の変化に応答してほぼ固定のままであることを特徴とする方法。
20. 前記方法は、
    制御信号に応答してバイアス電圧を発生するステップを更に備えることを特徴とする請求項１９に記載の方法。
21. 前記制御電流を発生するステップは、
    前記バイアス電圧と前記デジタル信号とに応答して、前記制御電流を発生することを特徴とする請求項２０に記載の方法。
22. 前記入力電圧を発生するステップは、
    前記デジタル信号、前記制御電流及び前記バイアス電圧に応答して、前記入力電圧を発生することを特徴とする請求項２０に記載の方法。
23. 前記複数のアナログ信号を出力するステップは、
    前記入力電圧と基準電圧とに応答して、前記アナログ信号を出力することを特徴とする
    請求項１９に記載の方法。