JPH09289450A

JPH09289450A - Ｄａコンバータ

Info

Publication number: JPH09289450A
Application number: JP12243396A
Authority: JP
Inventors: Seiji Amanuma; 聖司天沼
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1996-04-19
Filing date: 1996-04-19
Publication date: 1997-11-04

Abstract

(57)【要約】【課題】本発明は、最小限のアナログ構成要素の追加
により、上位ビットのセグメントにおける誤差補正をし
た、高精度のＤＡコンバータを提供する。【解決手段】デジタルデータの入力バッファとなるデ
ジタル信号入力部２０と、補正メモリ３０と、演算回路
４０と、基準電圧源５０と、電流源部７０と、電流スイ
ッチ部７１と、ＩＶ変換器６０との構成において、上位
ビットにセグメントの電流源Ｉ（ｄ）とそのスイッチを
追加して、下位ビットのアクセスを変えてセグメント切
り換えの誤差を補正する解決手段。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＡコンバータの
上位セグメント誤差を補正した、高精度ＤＡコンバータ
に関する。

【０００２】

【従来の技術】従来技術の例について、図５と、図６
と、図９とを参照して説明する。図５に示すように、セ
グメント方式ＤＡコンバータは、等電流化したセグメン
トの上位ビットのＤＡ変換出力と、電流の重み付き下位
ビットのＤＡ変換出力を加算してアナログ出力する。し
かし現実には、図６に示すように、下位ビットのＤＡ変
換出力は誤差が少ないが、上位ビットのセグメントの誤
差出力がある為、上位ビットのセグメントの切り換え部
分で連続せず直線性誤差が発生する。

【０００３】そこで、図９に示すように、従来のセグメ
ント方式ＤＡコンバータは、デジタルデータの入力バッ
ファとなるデジタル信号入力部２０と、上位ビットデコ
ーダ２１と、補正データを格納する補正メモリ３０と、
補正ＤＡコンバータ３１と、主ＤＡコンバータを構成す
る基準電圧源５０と電流源部７２と電流スイッチ部７３
と、さらに加算器３２と、ＩＶ変換器６０とで構成して
誤差補正をしている。ここで、セグメントとは、上位ビ
ットにおける等電流化された各電流源とその電流源のス
イッチを組合せた部分のそれぞれとする。

【０００４】このような構成において、デジタル信号入
力ｎビットの下位（ｎ−ｍ）ビットの変換出力は誤差が
少ないので、下位（ｎ−ｍ）ビットは、電流源部７２に
おいてビットの重み付けをした電流源が電流スイッチ部
７３で選択され、加算器３２でデータ補正されずにＩＶ
変換器６０でアナログ電圧に変換される。

【０００５】一方、デジタル信号入力ｎビットの上位ｍ
ビットは、上位ビットデコーダ２１で（２m −１）にデ
コードして、電流源部７２において等電流化した各セグ
メントの電流源Ｉ（１）、Ｉ（２）、・・・、Ｉ（２m
−１）が電流スイッチ部７３で選択して重畳されて加算
器３２の一方の入力端に供給される。また、上位ｍビッ
トの補正は、上位ｍビットを補正メモリに与え、その補
正出力データを補正ＤＡコンバータに与えてＤＡ変換
し、加算器３２の他方の入力端に供給し、加算器３２で
加算された電流をＩＶ変換器６０でアナログ電圧に変換
している。

【０００６】しかし、この従来の構成によるＤＡコンバ
ータの誤差補正は、主ＤＡコンバータと同様の高速性能
が、補正ＤＡコンバータ３１に要求される。また、補正
ＤＡコンバータ３１自体も、電流源部と、電流スイッチ
部とで構成されるので、全体として相当な規模のアナロ
グ回路部が誤差補正のために付加されたことになる。

【０００７】

【発明が解決しようとする課題】上記説明のように、従
来のＤＡコンバータの誤差補正回路方式においては、主
ＤＡコンバータと同様の高速性能が補正ＤＡコンバータ
に要求され、また付加されるアナログ回路部が多くなる
ために、温度変化に対する安定性が問題となる場合が多
く実用上の不便があった。そこで、本発明は、こうした
問題に鑑みなされたもので、その目的は、最小限のアナ
ログ構成要素の追加により、上位ビットのセグメントに
おける誤差補正をした、高精度のＤＡコンバータを提供
することを目的としている。

【０００８】

【課題を解決する為の手段】即ち、上記目的を達成する
ためになされた請求項１に記載の発明は、セグメント方
式のＤＡコンバータにおいて、上位ビットのセグメント
に少なくとも一つセグメントを追加して設け、前記セグ
メントの切り換え値と、下位ビットを出力する領域とを
制御して、前記セグメントの誤差を補正することを特徴
としたＤＡコンバータを要旨としている。

【０００９】また、上記目的を達成するためになされた
請求項２に記載の発明は、請求項１記載のＤＡコンバー
タにおいて、上位ビットと下位補正ビットを受けてデー
タ変換する補正メモリ３０を設け、該補正メモリ３０の
変換データを受けて、セグメントの切り換え値と、下位
ビットを出力する領域を制御する演算回路４０を設けた
ＤＡコンバータを要旨としている。

【００１０】さらに、上記目的を達成するためになされ
た請求項３に記載の発明は、セグメントが電流源と該電
流源のスイッチである請求項１又は、２記載のＤＡコン
バータを要旨としている。

【００１１】

【発明の実施の形態】本発明の実施の形態は、下記の実
施例において説明する。

【００１２】

【実施例】本発明の実施例について、図１と、図２と、
図３と、図４と、図６と、図７と、図８とを参照して説
明する。本発明の構成は、図１に示すように、デジタル
データの入力バッファとなるデジタル信号入力部２０
と、補正メモリ３０と、演算回路４０と、基準電圧源５
０と、電流源部７０と、電流スイッチ部７１と、ＩＶ変
換器６０との構成になっている。ここで、上位ビットに
おいて、セグメントを構成する電流源Ｉ（ｄ）と該電流
源のスイッチが、１つ追加して設けてある。この追加セ
グメントは１つ以上あればよい。

【００１３】一般に、ＤＡコンバータの下位ビット（ｎ
−ｍ）は誤差が少ないので、デジタル信号入力部２０の
下位ビット（ｎ−ｍ）は、ビットの重み付けをした電流
源よりなる電流源部７０と、電流スイッチ部７１とで電
流が選択されて演算回路４０でデータ補正されずにＩＶ
変換器６０でアナログ電圧に変換している。そして、上
位ｍビットの等電流化するセグメントの電流源Ｉ
（ｄ）、Ｉ（１）、Ｉ（２）、・・・、Ｉ（２m −１）
は、各電流源の抵抗値がトリミングされる。

【００１４】ここで、上位ｍビットの各セグメントの電
流設計値は下式（１）となる。Ｉ（ｄ）＝Ｉ（１）＝Ｉ（２）＝・・・＝Ｉ（２m −１）＝Ｉ’＝ｋ・Ｉ・・・・（１）Ｉ’は補正セグメントのＩ（ｄ）を追加した後の各セグ
メントの電流。Ｉは補正セグメントのＩ（ｄ）を追加す
る前の各セグメントの電流。ｋはセグメントを追加した
ことによるセグメント追加後の電流Ｉ’を追加前のセグ
メントの電流Ｉから求める係数で下式（２）よりもとめ
られる。ｋ＝１／（１＋ｘ／２m ）＜１・・・・（２）ｘは追加したセグメント数（図１の場合は１つ）。

【００１５】また、下位ビットの重み付けしたバイナリ
電流源の電流は、従来と同じでそれぞれ下式となる。Ｉ（２m ）＝Ｉ／２Ｉ（２m ＋１）＝Ｉ／４Ｉ（２m ＋２）＝Ｉ／８・・・Ｉ（２m ＋ｎ−ｍ−１）＝Ｉ／２(nーm)

【００１６】従って、図６に対してセグメント数を１つ
増やしたことにより、図７に示すように、同一の出力電
圧に対してセグメント分割数が増えるので、下位ビット
に必要なデジタル入力の設計上の領域は少なくて済む。
そこで、図８に示すように、下位ビットと、セグメント
との切り換え値を設計値より早くまたは遅く制御するこ
とでセグメントの切り換え点における誤差を補正するこ
とができる。以下、誤差補正について詳細に説明をす
る。

【００１７】先ず、図４に示すように、誤差補正前の設
計上の出力電圧が得られるしきい値ｎt1に対して、補正
後の出力電圧が得られるしきい値ｎt1' をあらかじめ測
定して求める。このしきい値ｎt1' は期待値出力電圧が
得られるデジタル入力に相当する。

【００１８】ところで、誤差補正前のｎt1をアクセスす
ると、エラーｅs1を含むセグメント１が選択される。こ
のとき、エラーｅs1はプラスの誤差をもっているとする
と、このままではプラスの誤差分をキャンセルできない
ので、エラーｅs1に相当するデジタル入力値ｅt1をｎt1
にプラスしてｎt1’とする。即ち、補正後の出力電圧が
得られるしきい値ｎt1' は下式（３）となる。ｎt1’＝ｎt1＋ｅt1 ・・・・（３）

【００１９】従って、デジタル入力コードがしきい値ｎ
t1’以下ではセグメント１をアクセスせず、（ｎt1’＋
１）からセグメント１をアクセスして誤差をキャンセル
する。次に、ｎt2をアクセスすると、エラーｅs2を含む
セグメント２が選択される。ここでｅs2はマイナスの誤
差をもっているとすると、このままではマイナスの誤差
分をキャンセルできないので、エラーｅs2に相当するデ
ジタル値ｅt2をｎt2にマイナスしてｎt2’として、しき
い値を変更することで誤差をキャンセルする。即ち、下
式（４）となる。ｎt2’＝ｎt2−ｅt2 ・・・・（４）以下同様にして誤差補正後のデジタル入力データを最後
のセグメント（２m ＋ｎ−ｍ−１）まで測定してもとめ
る。但し、図４は簡略してセグメント２までを表示して
いる。

【００２０】このように追加セグメントにより、設計値
として使用する下位ビット（ｎ−ｍ）の領域を狭くし
て、セグメント切り換えの設計上のしきい値の前後を各
セグメントにより発生する誤差の補正として使用する。

【００２１】これらを実現するために、例えば図１のよ
うに補正メモリ３０と、演算回路４０を設ける。そし
て、デジタル信号入力部２０からアクセスする補正メモ
リ３０へのアドレスは、誤差補正前の設計上のしきい値
（ｎt1等）に対して、上位ｍビットデコード時はｍビッ
トアドレスである。一方、補正後のしきい値（ｎt1'
等）をアドレッシングするときは、下位ビット（ｎ−
ｍ）のうち補正に必要とする領域のビットを含めてアド
レッシングできるように、上位ｍビットの補正に必要な
下位ビットの補正ビットを含めたアドレスとする。

【００２２】そして、補正メモリ３０からは、デジタル
入力のアドレスに応じたセグメントコード、即ち上位の
等電流源のビットの立て方（ｎt1、ｎt2、・・・、ｎt
(２m−１））と、下位ビットにより補正をする補正値
（ｅt1、ｅt2、・・・、ｅt(２m −１））に対応するコ
ードを演算回路４０に出力する。

【００２３】さらに、演算回路４０では、上記のデータ
に加え、下位ビットのデータを入力し、これらのデータ
から演算により補正後の上位および下位の切り換えをす
る電流スイッチ部７１の制御を行う。

【００２４】次に、図２と、図３により、具体例で誤差
補正の説明をする。例えば図２の（ａ）に示すように、
１６ビットＤＡコンバータは、デジタル入力コード０〜
６５５３５に対してアナログ電圧を出力する。ここで、
１６ビットをｂ0 〜ｂ15とし、ＬＳＢをｂ0 、ＭＳＢを
ｂ15とする。そして、上位ビットをｂ12〜ｂ15の４ビッ
トとし、下位ビットをｂ0 〜ｂ11の１２ビットとする。

【００２５】この場合、図２の（ｂ）に示すように、上
位ビットのデコードされたセグメントに追加セグンメン
トが無い場合は、上位４ビットのセグメントは１６分割
される。そして、デジタル入力コードは０〜４０９５
（２12−１）が下位ビットｂ0〜ｂ11の領域であり、デ
ジタル入力コード４０９６〜６５５３５（２16−１）が
さらに上位ビットｂ12〜ｂ15のセグメントが付加された
領域となる。

【００２６】次に、本発明において図３の（ａ）に示す
ように、上位４ビットのデコードされたセグメントに追
加セグメントが例えば一つ有る場合は、上位４ビットの
セグメントは１６分割が１７分割となる。従って、図３
の（ｂ）に示すように、１７分割後の下位ビットの設計
値上のデジタル入力は下記（５）式から０〜３８５５と
なり、デジタル入力コード３８５６〜６５５３５（２16
−１）がさらに上位ビットのセグメントが付加された領
域となる。（１６／１７）・（２12−１）≒３８５５・・・・（５）

【００２７】そして、下位ビットのデジタル入力コード
の０〜４０９５を１００％とすると、その約６％のデジ
タル入力３８５６〜４０９５の領域は次のセグメント誤
差がプラスの場合の補正データの領域となる。一方、下
位ビットのデジタル入力０〜３８５５の領域は次のセグ
メント誤差がマイナスの場合の入力における補正データ
の領域となる。但し、実際に補正メモリ３０に格納する
のに必要な下位ビットの領域は、誤差補正に必要な範囲
の領域のみでよい。

【００２８】尚、本実施例では、追加セグメントの電流
源Ｉ（ｄ）とそのスイッチの組合せ部分は一つの場合で
説明したが、セグメントを二つ以上追加することで、各
セグメントの誤差が大きいときにも対応して同様に実施
することができる。また、セグメントの誤差の測定手段
はＤＡコンバータとは別に設け、あるいは内部に設け
て、その結果のデータから補正メモリに書き込むデータ
を生成させ、あるいは書き込む手段を有するようにして
もよい。

【００２９】

【発明の効果】本発明は、以上説明したような形態で実
施され、以下に記載されるような効果を奏する。ＤＡコ
ンバータの誤差補正がセグメントの追加ですむので、同
一チップ上にセグメントの搭載が可能になり、また下位
ビットの精度の高いＤＡ変換出力のアクセスを変えてセ
グメントの誤差補正をするので、温度安定度のよい高精
度のＤＡコンバータが得られる効果がある。

【図面の簡単な説明】

【図１】本発明のＤＡコンバータのブロック図である。

【図２】（ａ）デジタル入力に対する理想のアナログ出
力特性である。（ｂ）セグメント方式ＤＡコンバータの動作を示す図で
ある。

【図３】（ａ）セグメントを追加したセグメント方式Ｄ
Ａコンバータの動作を示す図である。（ｂ）セグメント方式ＤＡコンバータの補正を示す部分
図である。

【図４】本発明の補正を示す図である。

【図５】セグメント方式ＤＡコンバータの理想特性を示
す図である。

【図６】従来のＤＡコンバータの直線性誤差の特性図で
ある。

【図７】本発明の補正前の動作を示す図である。

【図８】本発明の補正後の動作を示す図である。

【図９】従来のセグメント方式ＤＡコンバータのブロッ
ク図である。

【符号の説明】

２０デジタル信号入力部２１上位ビットデコーダ３０補正メモリ３１補正ＤＡコンバータ４０演算回路５０基準電圧源６０ＩＶ変換器７０、７２電流源部７１、７３電流スイッチ部

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成８年５月１７日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】全文

【補正方法】変更

【補正内容】

【書類名】明細書

【発明の名称】ＤＡコンバータ

【特許請求の範囲】

【発明の詳細な説明】

【０００１】

【０００２】

【０００５】一方、デジタル信号入力ｎビットの上位ｍ
ビットは、上位ビットデコーダ２１で（２^m −１）にデ
コードして、電流源部７２において等電流化した各セグ
メントの電流源Ｉ（１）、Ｉ（２）、・・・、Ｉ（２^m
−１）が電流スイッチ部７３で選択して重畳されて加算
器３２の一方の入力端に供給される。また、上位ｍビッ
トの補正は、上位ｍビットを補正メモリに与え、その補
正出力データを補正ＤＡコンバータに与えてＤＡ変換
し、加算器３２の他方の入力端に供給し、加算器３２で
加算された電流をＩＶ変換器６０でアナログ電圧に変換
している。

【０００７】

【０００８】

【００１１】

【００１２】

【００１３】一般に、ＤＡコンバータの下位ビット（ｎ
−ｍ）は誤差が少ないので、デジタル信号入力部２０の
下位ビット（ｎ−ｍ）は、ビットの重み付けをした電流
源よりなる電流源部７０と、電流スイッチ部７１とで電
流が選択されて演算回路４０でデータ補正されずにＩＶ
変換器６０でアナログ電圧に変換している。そして、上
位ｍビットの等電流化するセグメントの電流源Ｉ
（ｄ）、Ｉ（１）、Ｉ（２）、・・・、Ｉ（２^m −１）
は、各電流源の抵抗値がトリミングされている。

【００１４】ここで、上位ｍビットの各セグメントの電
流設計値は下式（１）となる。Ｉ（ｄ）＝Ｉ（１）＝Ｉ（２）＝・・・＝Ｉ（２^m −１）＝Ｉ’＝ｋ・Ｉ・・・・（１）Ｉ’は補正セグメントのＩ（ｄ）を追加した後の各セグ
メントの電流。Ｉは補正セグメントのＩ（ｄ）を追加す
る前の各セグメントの電流。ｋはセグメントを追加した
ことによるセグメント追加後の電流Ｉ’を追加前のセグ
メントの電流Ｉから求める係数で下式（２）よりもとめ
られる。ｋ＝１／（１＋ｘ／２^m ）＜１・・・・（２）ｘは追加したセグメント数（図１の場合は１つ）。

【００１５】また、下位ビットの重み付けしたバイナリ
電流源の電流は、従来と同じでそれぞれ下式となる。Ｉ（２^m ）＝Ｉ／２Ｉ（２^m ＋１）＝Ｉ／４Ｉ（２^m ＋２）＝Ｉ／８・・・Ｉ（２^m ＋ｎ−ｍ−１）＝Ｉ／２^(nーm)

【００１９】従って、デジタル入力コードがしきい値ｎ
t1’未満ではセグメント１をアクセスせず、ｎt1’から
セグメント１をアクセスして誤差をキャンセルする。次
に、ｎt2をアクセスすると、エラーｅs2を含むセグメン
ト２が選択される。ここでｅs2はマイナスの誤差をもっ
ているとすると、このままではマイナスの誤差分をキャ
ンセルできないので、エラーｅs2に相当するデジタル値
ｅt2をｎt2にマイナスしてｎt2’として、しきい値を変
更することで誤差をキャンセルする。即ち、下式（４）
となる。ｎt2’＝ｎt2−ｅt2 ・・・・（４）以下同様にして誤差補正後のデジタル入力データを最後
のセグメント（２^m ＋ｎ−ｍ−１）まで測定してもとめ
る。但し、図４は簡略してセグメント２までを表示して
いる。

【００２２】そして、補正メモリ３０からは、デジタル
入力のアドレスに応じたセグメントコード、即ち上位の
等電流源のビットの立て方（ｎt1、ｎt2、・・・、ｎt
(２^m−１））と、下位ビットにより補正をする補正値
（ｅt1、ｅt2、・・・、ｅt(２^m −１））に対応するコ
ードを演算回路４０に出力する。

【００２５】この場合、図２の（ｂ）に示すように、上
位ビットのデコードされたセグメントに追加セグメント
が無い場合は、上位４ビットのセグメントは１６分割さ
れる。そして、デジタル入力コードは０〜４０９５（２
¹² −１）が下位ビットｂ0 〜ｂ11の領域であり、デジタ
ル入力コード４０９６〜６５５３５（２¹⁶ −１）がさら
に上位ビットｂ12〜ｂ15のセグメントが付加された領域
となる。

【００２６】次に、本発明において図３の（ａ）に示す
ように、上位４ビットのデコードされたセグメントに追
加セグメントが例えば一つ有る場合は、上位４ビットの
セグメントは１６分割が１７分割となる。従って、図３
の（ｂ）に示すように、１７分割後の下位ビットの設計
値上のデジタル入力は下記（５）式から０〜３８５５と
なり、デジタル入力コード３８５６〜６５５３５（２¹⁶
−１）がさらに上位ビットのセグメントが付加された領
域となる。（１６／１７）・（２¹² −１）≒３８５５・・・・（５）