JPS59127419A - Ａｄ変換器 - Google Patents
Ａｄ変換器Info
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- JPS59127419A JPS59127419A JP221783A JP221783A JPS59127419A JP S59127419 A JPS59127419 A JP S59127419A JP 221783 A JP221783 A JP 221783A JP 221783 A JP221783 A JP 221783A JP S59127419 A JPS59127419 A JP S59127419A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/34—Analogue value compared with reference values
- H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type
- H03M1/46—Analogue value compared with reference values sequentially only, e.g. successive approximation type with digital/analogue converter for supplying reference values to converter
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はアナログディジタル変換器（略してＡＤ変換器
）に関し、特に変換精度の悪いＡＤ変換器の出力誤差を
外部論理回路により補正した高梢度ＡＤ変換器に関する
。
）に関し、特に変換精度の悪いＡＤ変換器の出力誤差を
外部論理回路により補正した高梢度ＡＤ変換器に関する
。
変換時間が１ｍｓ／以下の比較的高速のＡＤ変換器では
、変換方式として逐次比較方式、１頁並列変換方式が一
般的である。これらの変換方式全使用したＡＤ変換器の
精度（特に線形精度）は、主として構成回路の１つであ
るＤＡ変換回路の精度で決まる。このＤＡ変換回路は荷
重回路から成り、抵抗やトランジスタ等の構成素子のば
らつきの程度により変換精度が決まる。従来、これらを
集積回路化する場合、集積回路の構成素子（抵抗、トラ
ンジスタ等）のばらつき等のために歩留り良く実現でき
るＡＤ変換精度の上限は、０．１〜０．２％（１０〜９
ビツトに相当）程度と悪い。問題点を明確にするために
精度の悪いＡｌ）変換器の例として逐次比較方式の４ピ
ッ１−ＡＤ変換器を考え、下位３ピツトの荷重精度は正
確であり、上位１ビツトの荷重精度が理想値より２０チ
低い場合を考える。４ビツトの各荷重が全て正確な場合
のアナログ入力と出力コードの関係は第１図（ａ）に示
す通シであるが、上記のような精度の悪いＡＤ変換器を
使用した場合には、同図（ｂ）のようになる。すなわち
該ＡＤ変換器の各ビットの荷重はフルスケールを１００
とすると、それぞれ４０．２５，１１５゜６．２５とな
シ、たとえば入力レベルが６０の場合には、まず最上位
ビット（以下ＭＳＢと略す）の荷重く６０であるからＭ
ＳＢ＝１となり、ＡＤ入カレベルは６Ｏ−４０＝２０と
なる。ついで、２ビツト目の荷重〉２０であるから２ビ
ツト目＝０とナシ、ついで３ビツト目＝１となる。ＡＤ
入力レベルは２０−１２．５ ＝ ７．５となるから、
４ビツト目＝１となる。結局１０１１なる出力が得られ
る。
、変換方式として逐次比較方式、１頁並列変換方式が一
般的である。これらの変換方式全使用したＡＤ変換器の
精度（特に線形精度）は、主として構成回路の１つであ
るＤＡ変換回路の精度で決まる。このＤＡ変換回路は荷
重回路から成り、抵抗やトランジスタ等の構成素子のば
らつきの程度により変換精度が決まる。従来、これらを
集積回路化する場合、集積回路の構成素子（抵抗、トラ
ンジスタ等）のばらつき等のために歩留り良く実現でき
るＡＤ変換精度の上限は、０．１〜０．２％（１０〜９
ビツトに相当）程度と悪い。問題点を明確にするために
精度の悪いＡｌ）変換器の例として逐次比較方式の４ピ
ッ１−ＡＤ変換器を考え、下位３ピツトの荷重精度は正
確であり、上位１ビツトの荷重精度が理想値より２０チ
低い場合を考える。４ビツトの各荷重が全て正確な場合
のアナログ入力と出力コードの関係は第１図（ａ）に示
す通シであるが、上記のような精度の悪いＡＤ変換器を
使用した場合には、同図（ｂ）のようになる。すなわち
該ＡＤ変換器の各ビットの荷重はフルスケールを１００
とすると、それぞれ４０．２５，１１５゜６．２５とな
シ、たとえば入力レベルが６０の場合には、まず最上位
ビット（以下ＭＳＢと略す）の荷重く６０であるからＭ
ＳＢ＝１となり、ＡＤ入カレベルは６Ｏ−４０＝２０と
なる。ついで、２ビツト目の荷重〉２０であるから２ビ
ツト目＝０とナシ、ついで３ビツト目＝１となる。ＡＤ
入力レベルは２０−１２．５ ＝ ７．５となるから、
４ビツト目＝１となる。結局１０１１なる出力が得られ
る。
これに対し理想値は１００１であるから、１０１１人力
に対して１００１を出力するよう罠補正用メモリーを準
備すれば問題ない。しかし一方、入力レベルが８３．７
５（４０＋２５＋１２．５＋６．２５）以上の場合、出
力は全て１１１１となシ、理想値と１＝１の対応がとれ
ないという問題を生ずる。
に対して１００１を出力するよう罠補正用メモリーを準
備すれば問題ない。しかし一方、入力レベルが８３．７
５（４０＋２５＋１２．５＋６．２５）以上の場合、出
力は全て１１１１となシ、理想値と１＝１の対応がとれ
ないという問題を生ずる。
本発明は、上記ＡＤ変換器の変換精度の悪さを改善する
ことを目的とし、集積回路化に適した高速の高精度ＡＤ
変換器を提供することを目的とする。
ことを目的とし、集積回路化に適した高速の高精度ＡＤ
変換器を提供することを目的とする。
上記目的を達成するために、本発明は、’！ｌｉｅの悪
いＡＤ変換器の中に誤差補償ビットを設けて、アナログ
入力に対してディジタル出力が１対１対応になるように
し、また、該ディジタル出力に対応して正確な値を記憶
したメモリー回路に入力し、高精度出力を得るようにし
たことを特徴とする。
いＡＤ変換器の中に誤差補償ビットを設けて、アナログ
入力に対してディジタル出力が１対１対応になるように
し、また、該ディジタル出力に対応して正確な値を記憶
したメモリー回路に入力し、高精度出力を得るようにし
たことを特徴とする。
以下、本発明を実施例を参照して詳細に説明する。第２
図は、本発明の実施例を示す回路ブロック図である。同
図において、２１，２２．２３はそれぞれ比較器、ディ
ジタルアナログ変換器（略してＤＡ変換器）、逐次レジ
スタを示し、これらにより逐次比較形ＡＤ変換器３０を
構成する。従来回路と異なる点はＩ）Ａ変換器２２がＭ
ＳＢ〜ＬＳＢ（最下位ビットの略）Ｋ対応する荷重の他
に誤差補償用の荷重を太線で示すように持ち、これに対
応して逐次レジスタ２３も１ビツトだけ余分に持つ。荷
Ｎ誤差の重みの決定は、次のように行なう。通常、ＡＤ
変換器の非直線性誤差は、荷重の大きい上位ビット群に
集中し、下位ビット群の直線性は良い。そこでｍピッ）
ＡＤ変換器において、上位ｎビットの精度が悪く、下位
（ｍ−ｎ）ビットの精度は良好であるとすると、誤差補
償ビットの荷重を（ｎ＋１ ）ビット目の荷重に等しく
させる。この場合の逐次比較形ＡＤ変換器の動作は、次
のように行なわれる。まず逐次レジスタ２３のＭＳＢの
みを１とすると、それに対応するアナログ値がＤＡ変換
器２２の出力に現れ、入力電圧ｅｌを比較器２１によ）
比較さｎる。入力電圧ｅｌがＤＡ変換器２２の出力より
大の場合は、ＭＳＢ＝１のまま、２ビツト目も１となめ
よう逐次レジスタ２３を制御する。逆に入力電圧ｅ１が
ＤＡ変換器２２の出力より小の場合、ＭＳＢを０とし、
２ビツト目を１とする。ここで再び入力電圧ｅｌとＤＡ
変換器２２の出力が比較され、逐次レジスタ２３を上記
と同様に制御する。以下順に下位ノヒットを求めていく
。ここで誤差補償ビットの比較順位は、精度の悪い上位
ｎビットの次の（ｎ＋１）ビット目の後に挿入されてい
る。ただし、誤差補償ビットの荷重値は（ｎ＋１）ビッ
ト目の荷重値と同じである。今、第１図に示した例にお
いて、誤差補償ビットの荷重を２５に設定した例を同図
（Ｃ）に示す。ただし、逐次比較の順序をＭＳＢ→２ビ
ット目→誤差備償ピット→３ビット目→４ビット目とし
た。たとえば入力レベルが９０の場合、ＭＳＢ＝１とな
シ、入力レベルは９Ｏ−４０＝５０となる。したがって
２ビツト目＝１となり、入力レベルは５Ｏ−２５＝２５
となる。ついで誤差補償ビット＝１となり、入力レベル
は２５−２５＝０となり、３ビツト目および４ビツト目
は両者とも０となる。結局１１１００なる出力信号を得
ることができ、理想値１１１０と１対１に対応する値を
得ることができ、前記問題点を解消できる。
図は、本発明の実施例を示す回路ブロック図である。同
図において、２１，２２．２３はそれぞれ比較器、ディ
ジタルアナログ変換器（略してＤＡ変換器）、逐次レジ
スタを示し、これらにより逐次比較形ＡＤ変換器３０を
構成する。従来回路と異なる点はＩ）Ａ変換器２２がＭ
ＳＢ〜ＬＳＢ（最下位ビットの略）Ｋ対応する荷重の他
に誤差補償用の荷重を太線で示すように持ち、これに対
応して逐次レジスタ２３も１ビツトだけ余分に持つ。荷
Ｎ誤差の重みの決定は、次のように行なう。通常、ＡＤ
変換器の非直線性誤差は、荷重の大きい上位ビット群に
集中し、下位ビット群の直線性は良い。そこでｍピッ）
ＡＤ変換器において、上位ｎビットの精度が悪く、下位
（ｍ−ｎ）ビットの精度は良好であるとすると、誤差補
償ビットの荷重を（ｎ＋１ ）ビット目の荷重に等しく
させる。この場合の逐次比較形ＡＤ変換器の動作は、次
のように行なわれる。まず逐次レジスタ２３のＭＳＢの
みを１とすると、それに対応するアナログ値がＤＡ変換
器２２の出力に現れ、入力電圧ｅｌを比較器２１によ）
比較さｎる。入力電圧ｅｌがＤＡ変換器２２の出力より
大の場合は、ＭＳＢ＝１のまま、２ビツト目も１となめ
よう逐次レジスタ２３を制御する。逆に入力電圧ｅ１が
ＤＡ変換器２２の出力より小の場合、ＭＳＢを０とし、
２ビツト目を１とする。ここで再び入力電圧ｅｌとＤＡ
変換器２２の出力が比較され、逐次レジスタ２３を上記
と同様に制御する。以下順に下位ノヒットを求めていく
。ここで誤差補償ビットの比較順位は、精度の悪い上位
ｎビットの次の（ｎ＋１）ビット目の後に挿入されてい
る。ただし、誤差補償ビットの荷重値は（ｎ＋１）ビッ
ト目の荷重値と同じである。今、第１図に示した例にお
いて、誤差補償ビットの荷重を２５に設定した例を同図
（Ｃ）に示す。ただし、逐次比較の順序をＭＳＢ→２ビ
ット目→誤差備償ピット→３ビット目→４ビット目とし
た。たとえば入力レベルが９０の場合、ＭＳＢ＝１とな
シ、入力レベルは９Ｏ−４０＝５０となる。したがって
２ビツト目＝１となり、入力レベルは５Ｏ−２５＝２５
となる。ついで誤差補償ビット＝１となり、入力レベル
は２５−２５＝０となり、３ビツト目および４ビツト目
は両者とも０となる。結局１１１００なる出力信号を得
ることができ、理想値１１１０と１対１に対応する値を
得ることができ、前記問題点を解消できる。
次に第２図において、２４は並列レジスタであシ、逐次
比較が終了した時点のＡＣ）変換器３０のディジタル出
力をセットする。２５は加算器であ力のＡ加算するもの
である。この動作を第３図によシ説明する。同図（ａ）
は横軸をアナログ入力、縦軸をディジタル出力としたと
きの誤差補償ビットなしの場合とありの場合のＡＤ変換
器の特性を示す。同図（ａ）の点線は、上位ｎビットの
荷重精度が悪いため飽和してしまった場合について示し
ている。ｎビット目の重みが本来ｔ１の時刻で出るべき
ところが、ｔ２の時刻までずれてしまったために飽和し
ている。同図＜ｂ）は誤差補償ビットを付加したときの
タイムチャートを示し、（ｎ−１）ビット目以上と（ｆ
ｌ＋２）ビット目以下は省略しである。誤差補償ビット
がｔ１〜ｔ２の時間内で効いてくるようになシ、第２図
の加算器２５により、同図（Ｃ）のように、ｎビット目
と（、ｎ＋１）ビット目のビットの切替シがｔ２から・
ｔｌへ早くなっている。その結果、同図（ａ）の実線の
ようにＡＤ変換器の特性が変化し、飽和状態という問題
点が解消される。しかし、時刻ｔ２での段差を解決する
必要がある。この段差は、上位ｎビットが切替わる毎に
生じるので、第４図に示すごとく、精度の悪いＡＤ変換
器の特性である実線から本発明に従がって理想特性を示
す点線へ補正する必要がある。上位ｎビットの荷重精度
が悪いと、第４図に示すアナログ入力・ディジタル出力
の特性が、点線に示す理想特性から実線に示す特性へず
れてしまう。この場合、上位ｎビットの切替えはＤａ
。
比較が終了した時点のＡＣ）変換器３０のディジタル出
力をセットする。２５は加算器であ力のＡ加算するもの
である。この動作を第３図によシ説明する。同図（ａ）
は横軸をアナログ入力、縦軸をディジタル出力としたと
きの誤差補償ビットなしの場合とありの場合のＡＤ変換
器の特性を示す。同図（ａ）の点線は、上位ｎビットの
荷重精度が悪いため飽和してしまった場合について示し
ている。ｎビット目の重みが本来ｔ１の時刻で出るべき
ところが、ｔ２の時刻までずれてしまったために飽和し
ている。同図＜ｂ）は誤差補償ビットを付加したときの
タイムチャートを示し、（ｎ−１）ビット目以上と（ｆ
ｌ＋２）ビット目以下は省略しである。誤差補償ビット
がｔ１〜ｔ２の時間内で効いてくるようになシ、第２図
の加算器２５により、同図（Ｃ）のように、ｎビット目
と（、ｎ＋１）ビット目のビットの切替シがｔ２から・
ｔｌへ早くなっている。その結果、同図（ａ）の実線の
ようにＡＤ変換器の特性が変化し、飽和状態という問題
点が解消される。しかし、時刻ｔ２での段差を解決する
必要がある。この段差は、上位ｎビットが切替わる毎に
生じるので、第４図に示すごとく、精度の悪いＡＤ変換
器の特性である実線から本発明に従がって理想特性を示
す点線へ補正する必要がある。上位ｎビットの荷重精度
が悪いと、第４図に示すアナログ入力・ディジタル出力
の特性が、点線に示す理想特性から実線に示す特性へず
れてしまう。この場合、上位ｎビットの切替えはＤａ
。
Ｄａ 、Ｄｓにおいて表われ、（ｎ＋１）ビット以下の
荷重は正確であるため実線は平行線となっている。この
時、εｌ ＝ε２．ε４＝ε５．ε７−ε８．ε１０”
εｓｌ が保証されている。この実線が点線からどの程
度ずれているか、すなわち線形誤差εＩを調べるために
は、上位１１ピツトの切替シ点以外の、例えばＤＩ ・
Ｄ２ ・Ｄ４ ・Ｄｓ ・ＤＩ・Ｄｓ ・Ｄｌｏ”ｆ）
１１のディジタル出力に対するアナログ入力を求めれば
良い。ε１−０．ε２＝０としたときの６４は、次式に
従って計算すれば良い。
荷重は正確であるため実線は平行線となっている。この
時、εｌ ＝ε２．ε４＝ε５．ε７−ε８．ε１０”
εｓｌ が保証されている。この実線が点線からどの程
度ずれているか、すなわち線形誤差εＩを調べるために
は、上位１１ピツトの切替シ点以外の、例えばＤＩ ・
Ｄ２ ・Ｄ４ ・Ｄｓ ・ＤＩ・Ｄｓ ・Ｄｌｏ”ｆ）
１１のディジタル出力に対するアナログ入力を求めれば
良い。ε１−０．ε２＝０としたときの６４は、次式に
従って計算すれば良い。
εａ ＝ Ａ４−Ａ２（Ｄ ２ Ｄ １ ） ＋ Ｄ
２ Ｄ ４ ・・・・・・（１）２ Ａｔ 同様にして、線形誤差ε５ ・ε７ ・ε８ ・εｔＧ
・ε１１を求めることができる。このアルゴリズムに従
って求める手段を示したのが第５図でおる。
２ Ｄ ４ ・・・・・・（１）２ Ａｔ 同様にして、線形誤差ε５ ・ε７ ・ε８ ・εｔＧ
・ε１１を求めることができる。このアルゴリズムに従
って求める手段を示したのが第５図でおる。
５１・５２・５３・５４はそれぞれ第２図と同じく比較
器・ＤＡ変換器・逐次レジスタ・並列レジスタを示す。
器・ＤＡ変換器・逐次レジスタ・並列レジスタを示す。
加算器５５においてディジタル出力を誤差補償ビットに
より補償する。５８は高精度ＡＤ変換器であり、第４図
の点線のような理想特性を持つ。５７は演算回路であシ
、上記（１）式により線形誤差εｉを算出するものであ
る。即ち、加算器５５のディジタル出力５０１がＤＩ
＋ Ｄ２ ＋Ｄ４等の特定の値をとるように第５の入力
電圧ＡＩを与えて、高精度ＡＤ変換器のディジタル出力
５０２を求め、このディジタル出力５０２と加算器５５
からのディジタル出力５０１とを用いて演算回路５７に
より線形誤差を計算・する。、即ち、上記（１）式にお
いて、入力電圧ＡＩとしてディジタル出力５０２を用い
て線形誤差ε１をディジタル計算し、その結果５０３を
上位ｎビットからなる信号（加算器５５において、誤差
補償ビットにより補償する前のディジタル出力）をアド
レス信号としてディジタルメモリ５６に貯えておく。同
様にして入力電圧ＡＩを１−次変化させて、上位ｎビッ
トから構成される２°種類のデータに対する線形誤差量
を全てメモリ５６に書込む。本実施例によれば、演算回
路５７はオフセット・ゲイン調整も計算可能であり、Ａ
ｓ ＝Ｄｔ 、Ａ２ ＝Ｄｚとなるようにゲイン調整を
行なうことにより、ディジタルメモリの容量’ｋｌＫら
すことかできる。第５図に示した手段によって誤差量の
記憶を完了すれば、尚精度ＡＤ亥茨器５８及び演算回路
５７を切離しても、正確なディジタル出力を得ることが
できる。
より補償する。５８は高精度ＡＤ変換器であり、第４図
の点線のような理想特性を持つ。５７は演算回路であシ
、上記（１）式により線形誤差εｉを算出するものであ
る。即ち、加算器５５のディジタル出力５０１がＤＩ
＋ Ｄ２ ＋Ｄ４等の特定の値をとるように第５の入力
電圧ＡＩを与えて、高精度ＡＤ変換器のディジタル出力
５０２を求め、このディジタル出力５０２と加算器５５
からのディジタル出力５０１とを用いて演算回路５７に
より線形誤差を計算・する。、即ち、上記（１）式にお
いて、入力電圧ＡＩとしてディジタル出力５０２を用い
て線形誤差ε１をディジタル計算し、その結果５０３を
上位ｎビットからなる信号（加算器５５において、誤差
補償ビットにより補償する前のディジタル出力）をアド
レス信号としてディジタルメモリ５６に貯えておく。同
様にして入力電圧ＡＩを１−次変化させて、上位ｎビッ
トから構成される２°種類のデータに対する線形誤差量
を全てメモリ５６に書込む。本実施例によれば、演算回
路５７はオフセット・ゲイン調整も計算可能であり、Ａ
ｓ ＝Ｄｔ 、Ａ２ ＝Ｄｚとなるようにゲイン調整を
行なうことにより、ディジタルメモリの容量’ｋｌＫら
すことかできる。第５図に示した手段によって誤差量の
記憶を完了すれば、尚精度ＡＤ亥茨器５８及び演算回路
５７を切離しても、正確なディジタル出力を得ることが
できる。
すなわち、詔２図において、線形誤差はディジタルメモ
リ２６に貯えられており、加算器２５の出力に１上位ｎ
ビットに対する線形誤差をディジクルメモリ２６から読
出して補正すれば艮い。誤差補正回路２７は、精度の悪
いＡＤ変換器のディジタル出力が理想特性より下にある
場合は加算器として働き＼、理想特性より上にある場合
は減算器として働く。２８は、並列レジスタを示し、加
算器２５、ディジタルメモリ２６、誤差補正回路２７の
時間遅れを合せるだめのものであり、最終的なＡＤ変換
器のディジタル出力Ｄｏを発生する。
リ２６に貯えられており、加算器２５の出力に１上位ｎ
ビットに対する線形誤差をディジクルメモリ２６から読
出して補正すれば艮い。誤差補正回路２７は、精度の悪
いＡＤ変換器のディジタル出力が理想特性より下にある
場合は加算器として働き＼、理想特性より上にある場合
は減算器として働く。２８は、並列レジスタを示し、加
算器２５、ディジタルメモリ２６、誤差補正回路２７の
時間遅れを合せるだめのものであり、最終的なＡＤ変換
器のディジタル出力Ｄｏを発生する。
以上説明したごとく本発明によれば、精度の悪いＡＤ変
換器に簡単な誤差補償ビットおよびディジタルメモリを
付加することにより、高精度ＡＤ変換器として使用でき
る利点を持ち、従来困難であったＡＤ変換器の集積回路
化等に極めて有効な手段を提供するものである。
換器に簡単な誤差補償ビットおよびディジタルメモリを
付加することにより、高精度ＡＤ変換器として使用でき
る利点を持ち、従来困難であったＡＤ変換器の集積回路
化等に極めて有効な手段を提供するものである。
ＷＪ１図（ａ）（ｂ）（Ｃ）は本発明の詳細な説明する
ための図、第２図は本−発明の一実施例を示す図、第３
図（ａ）（ｂ）（Ｃ）は誤差補償ビットの補償効果を示
す図、第４図は精度の悪いＡＤ変換器の特性と線形誤差
の関係を示す図、第５図は線形誤差・を求める手段の一
例を示す図である。 ２１．５１・・・比較器、２２．５２・・・ＤＡ変換器
、２３．５３・・・逐次レジスタ、２４．５４・・・並
列レジスタ、２５．５５・・・加算器、２６．５６・・
・ディジタルメモリ、２７・・・誤差補正回路、２８川
並列レジスタ、５７・・・演算回路、５８・・・高精度
ＡＤ変換器。
ための図、第２図は本−発明の一実施例を示す図、第３
図（ａ）（ｂ）（Ｃ）は誤差補償ビットの補償効果を示
す図、第４図は精度の悪いＡＤ変換器の特性と線形誤差
の関係を示す図、第５図は線形誤差・を求める手段の一
例を示す図である。 ２１．５１・・・比較器、２２．５２・・・ＤＡ変換器
、２３．５３・・・逐次レジスタ、２４．５４・・・並
列レジスタ、２５．５５・・・加算器、２６．５６・・
・ディジタルメモリ、２７・・・誤差補正回路、２８川
並列レジスタ、５７・・・演算回路、５８・・・高精度
ＡＤ変換器。
Claims (1)
- ＡＤ変換回路と、上記ＡＤ変換回路の変換誤差を補正す
るための値を記憶したディジタル・メモリ要素と、上記
ＡＤ変換回路のディジタル出力のうち上位ｎビットを上
記メモリ要素に入力する手段とからなり、上記メモリ要
素の出力と上記ＡＤ変換回路の出力との和を出力とする
ＡＤ変換器において、真記ＡＤ変換回路は、（ｎ＋ｘ）
ビット目と（ｎ＋２）ビット目の間に（ｎ＋１）ビット
目の荷重と同じ荷重を持つ金偏ビットを有し、該金偏ビ
ットの値を加算した結果を上記ＡＤ変換回路の出力とす
ることを特徴とするＡＤ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP221783A JPS59127419A (ja) | 1983-01-12 | 1983-01-12 | Ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP221783A JPS59127419A (ja) | 1983-01-12 | 1983-01-12 | Ａｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59127419A true JPS59127419A (ja) | 1984-07-23 |
Family
ID=11523187
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP221783A Pending JPS59127419A (ja) | 1983-01-12 | 1983-01-12 | Ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59127419A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6229318A (ja) * | 1985-07-31 | 1987-02-07 | Yamatake Honeywell Co Ltd | Ａ／ｄ変換方法およびａ／ｄ変換器 |
| JPH07193502A (ja) * | 1993-12-25 | 1995-07-28 | Nippon Columbia Co Ltd | データー変換装置 |
-
1983
- 1983-01-12 JP JP221783A patent/JPS59127419A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6229318A (ja) * | 1985-07-31 | 1987-02-07 | Yamatake Honeywell Co Ltd | Ａ／ｄ変換方法およびａ／ｄ変換器 |
| JPH07193502A (ja) * | 1993-12-25 | 1995-07-28 | Nippon Columbia Co Ltd | データー変換装置 |
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