JPS59212023A - Ａｄ変換器 - Google Patents
Ａｄ変換器Info
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- JPS59212023A JPS59212023A JP8574483A JP8574483A JPS59212023A JP S59212023 A JPS59212023 A JP S59212023A JP 8574483 A JP8574483 A JP 8574483A JP 8574483 A JP8574483 A JP 8574483A JP S59212023 A JPS59212023 A JP S59212023A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、変換精度の悪いアナログディジタル変換器（
略してＡＤ変換器）の出力誤差を自己校正回路により補
正する高檀度ＡＤ変換器に係シ、特に集積回路化に好適
なＡＤ変換器に関する。
略してＡＤ変換器）の出力誤差を自己校正回路により補
正する高檀度ＡＤ変換器に係シ、特に集積回路化に好適
なＡＤ変換器に関する。
変換時間が１ｍ８ｅＯ／サンプル以下の比較的高速のＡ
Ｄ変換器では、変換方式として逐次比較方式、直並列変
換方式が一般的である。これらの変換方式を使用したＡ
Ｄ変換器の精度（特に線形精度）は、主として構成回路
の１つであるＤＡ変換器のｓｅで決まる。このＤＡ変換
器は荷重回路から成り、抵抗やトランジスタ等の構成の
バラツキの程度により変換精度が決まる。従来、これら
を集積回路化する場合、集積回路の構成素子（抵抗、ト
ランジスタ等）のバラツキ等のために歩留シ良く実現で
きるＡＤ変換精度の上限は、０．１〜０．２％（１０〜
９ビツトに相当）程度と悪い。問題点を明確にするため
に精度の悪いＡＤ変換器として逐次比較方式の４ピツ）
ＡＤ変換器を考え、下位３ビツトの荷重精度は正確であ
シ、上位１ピツトの荷重精度が理想値より２０％低い場
合を考える。
Ｄ変換器では、変換方式として逐次比較方式、直並列変
換方式が一般的である。これらの変換方式を使用したＡ
Ｄ変換器の精度（特に線形精度）は、主として構成回路
の１つであるＤＡ変換器のｓｅで決まる。このＤＡ変換
器は荷重回路から成り、抵抗やトランジスタ等の構成の
バラツキの程度により変換精度が決まる。従来、これら
を集積回路化する場合、集積回路の構成素子（抵抗、ト
ランジスタ等）のバラツキ等のために歩留シ良く実現で
きるＡＤ変換精度の上限は、０．１〜０．２％（１０〜
９ビツトに相当）程度と悪い。問題点を明確にするため
に精度の悪いＡＤ変換器として逐次比較方式の４ピツ）
ＡＤ変換器を考え、下位３ビツトの荷重精度は正確であ
シ、上位１ピツトの荷重精度が理想値より２０％低い場
合を考える。
４ビツトの各荷重がすべて正確な場合のアナログ入力と
出力コードとの関係は第１図（ａ）に示す通りであるが
、上記のよりなＡＤ変換器を使用した場合には、同図（
ｂ）のようＫなる。すなわち該ＡＤ変換器の各ビットの
荷重はフルスケールを１ｏｏとすると、それぞれ４０，
２５，１２．５，６．２５となり、たとえば入力レベル
が６０の場合には、まず最上位ビット（以下ＭＳＢと略
す）の荷重（６０であるからＭＳＢ＝１となり、ＡＤ変
換器の入力レベルは６Ｏ−４０＝２０となる。ついで、
２ビツト目の荷重〉２０であるから２ビツト目＝０とな
り、ついで３ビツト目＝１となる。ＡＤ変換器の入力レ
ベルは２０−１２．５＝７．５となるから、４ビツト目
＝１となる。結局、１０１１なる出力が得られる。これ
に対して理想値は１００１であるから、１０１１人力に
対して１００１を出力するように補正用メモリを準備す
れば問題ない。しかし一方、人力レベルが８３．７５
（４０＋２５＋１２．５＋６．２５ ）以上の場合、出
力は全て１１１１となり、理想値と１対１の対応がとれ
ないという問題を生ずる。
出力コードとの関係は第１図（ａ）に示す通りであるが
、上記のよりなＡＤ変換器を使用した場合には、同図（
ｂ）のようＫなる。すなわち該ＡＤ変換器の各ビットの
荷重はフルスケールを１ｏｏとすると、それぞれ４０，
２５，１２．５，６．２５となり、たとえば入力レベル
が６０の場合には、まず最上位ビット（以下ＭＳＢと略
す）の荷重（６０であるからＭＳＢ＝１となり、ＡＤ変
換器の入力レベルは６Ｏ−４０＝２０となる。ついで、
２ビツト目の荷重〉２０であるから２ビツト目＝０とな
り、ついで３ビツト目＝１となる。ＡＤ変換器の入力レ
ベルは２０−１２．５＝７．５となるから、４ビツト目
＝１となる。結局、１０１１なる出力が得られる。これ
に対して理想値は１００１であるから、１０１１人力に
対して１００１を出力するように補正用メモリを準備す
れば問題ない。しかし一方、人力レベルが８３．７５
（４０＋２５＋１２．５＋６．２５ ）以上の場合、出
力は全て１１１１となり、理想値と１対１の対応がとれ
ないという問題を生ずる。
本発明は、上記ＡＤ変換器の変換情ノ（の悪さを改等し
、集積回路化に適した高速の高精度ＡＤ変換器を提供す
ることを目的とする。
、集積回路化に適した高速の高精度ＡＤ変換器を提供す
ることを目的とする。
本発明の原理は、精度の悪いＡＤ変換器の中に誤差補償
ビットを設けて、アナログ入力に対してディジタル出力
が１対１対応になるようにし、また、校正時と変換時が
あって、校正時に該ディジタル出力に対応して正確な値
をメモリ回路に記憶し、変換時に該ディジタル出力に対
応して正確な値を記憶したメモリ回路に人力し、高精度
出力を得るようにしたものである。
ビットを設けて、アナログ入力に対してディジタル出力
が１対１対応になるようにし、また、校正時と変換時が
あって、校正時に該ディジタル出力に対応して正確な値
をメモリ回路に記憶し、変換時に該ディジタル出力に対
応して正確な値を記憶したメモリ回路に人力し、高精度
出力を得るようにしたものである。
以下、本発明を実施例を参照して詳細に説明する。第２
図は、本発明の一実施例を示す回路図である。同図にお
いて、２１，２２．２３はそれぞれ比較器、ディジタル
アナログ変換器（略してＤＡ変換器）、逐次レジスタを
示し、逐次比較形ＡＤ変換器の改良回路構成である。従
来回路と異なる点はＤＡ変換器２２がＭＯＢ−ＬＳＢ（
量上位ビット〜最下位ビットの略）に対応する荷重の他
に誤差補償用の荷重を太線で示すように持ち、これに対
応して逐次レジスタ２３も１ビツトだけ余分に持つ。荷
重誤差の重みの決定は、次のように行なう。ｍピッ）Ａ
Ｄ変換器において、上位ｎビットの精度が悪く、下位（
ｍ−ｎ）ビットの精度は良好であるとすると、誤差補償
ビットの荷重を（ｎ＋１）ビット目の荷重に等しくさせ
る。この場合の逐次比較形ＡＤ変換器の動作は、次のよ
うに行なわれる。まず逐次レジスタ２３のＭＯＢのみを
１とすると、それに対応するアナログ値がＤＡ変換器２
２の出力に現れ、入力電圧ｅ、を比較器２１により比較
される。入力電圧がＤＡ変換器出力より大の場合は、Ｍ
８Ｂ＝１のまま、２ビツト目も１となるよう制御回路２
９により制御する。逆に入力電圧が荷重回路出力より小
の場合、ＭＳＢを０とし、２ビツト目を１とする。そし
て再び入力電圧とＤＡ変換器出力が比較され、逐次レジ
スタ２３を上記と同様に制御する。以下順に下位のビッ
トを求めていく。ここで誤差補償ビットの比較順位は、
精度の悪い上位ｎビットの次の（ｎ＋１）ビット目の後
に挿入されている。たたし、誤差補償ビットの荷重値は
（ｎ＋１）ビット目の荷重値と同じである。今、第１図
において、誤差補償ビットの荷重を２５に設定した例を
同図（Ｃ）に示す。ただし、逐次比較の順序をＭＯＢ→
２ビット目→唄差補償ビット目→３ビット目→４ビット
目とした。たとえば入力レベルが９０の場合、ＭＳＢ＝
１となり、人力レベルは９Ｏ−４０＝５０となる。した
がって２ビツト目＝１となシ、人力レベルは５Ｏ−２５
＝２５となる。ついで誤差補償ビット＝１となり、入力
レベルは２５−２５＝０となシ、３ビツト目および４ビ
ツト目は両者ともＯとなる。結局１１１００なる出力信
号を得ることができ、理想値１１１０と１対１に対応す
る値を得ることができ、前記問題点を解消できる。
図は、本発明の一実施例を示す回路図である。同図にお
いて、２１，２２．２３はそれぞれ比較器、ディジタル
アナログ変換器（略してＤＡ変換器）、逐次レジスタを
示し、逐次比較形ＡＤ変換器の改良回路構成である。従
来回路と異なる点はＤＡ変換器２２がＭＯＢ−ＬＳＢ（
量上位ビット〜最下位ビットの略）に対応する荷重の他
に誤差補償用の荷重を太線で示すように持ち、これに対
応して逐次レジスタ２３も１ビツトだけ余分に持つ。荷
重誤差の重みの決定は、次のように行なう。ｍピッ）Ａ
Ｄ変換器において、上位ｎビットの精度が悪く、下位（
ｍ−ｎ）ビットの精度は良好であるとすると、誤差補償
ビットの荷重を（ｎ＋１）ビット目の荷重に等しくさせ
る。この場合の逐次比較形ＡＤ変換器の動作は、次のよ
うに行なわれる。まず逐次レジスタ２３のＭＯＢのみを
１とすると、それに対応するアナログ値がＤＡ変換器２
２の出力に現れ、入力電圧ｅ、を比較器２１により比較
される。入力電圧がＤＡ変換器出力より大の場合は、Ｍ
８Ｂ＝１のまま、２ビツト目も１となるよう制御回路２
９により制御する。逆に入力電圧が荷重回路出力より小
の場合、ＭＳＢを０とし、２ビツト目を１とする。そし
て再び入力電圧とＤＡ変換器出力が比較され、逐次レジ
スタ２３を上記と同様に制御する。以下順に下位のビッ
トを求めていく。ここで誤差補償ビットの比較順位は、
精度の悪い上位ｎビットの次の（ｎ＋１）ビット目の後
に挿入されている。たたし、誤差補償ビットの荷重値は
（ｎ＋１）ビット目の荷重値と同じである。今、第１図
において、誤差補償ビットの荷重を２５に設定した例を
同図（Ｃ）に示す。ただし、逐次比較の順序をＭＯＢ→
２ビット目→唄差補償ビット目→３ビット目→４ビット
目とした。たとえば入力レベルが９０の場合、ＭＳＢ＝
１となり、人力レベルは９Ｏ−４０＝５０となる。した
がって２ビツト目＝１となシ、人力レベルは５Ｏ−２５
＝２５となる。ついで誤差補償ビット＝１となり、入力
レベルは２５−２５＝０となシ、３ビツト目および４ビ
ツト目は両者ともＯとなる。結局１１１００なる出力信
号を得ることができ、理想値１１１０と１対１に対応す
る値を得ることができ、前記問題点を解消できる。
次に第２図において、２４は並列レジスタであり、逐次
比較が終了した時点のＤＡ変換器２２のディジタル出力
をセットする。２５は加算器であり、誤差補償ビットと
（ｎ＋１）ビット目以上の値を加算するものである。こ
の動作を第３図によシ説明する。同図（ａ）は横軸をア
ナログ入力、縦軸をディジタル出力としたときの誤差補
償ビットがない場合（点線）とある場合（実線）のＡＤ
変換特性を示す。同図（ａ）の点線は、上位ｎビットの
荷重精度が悪いため飽和してしまった場合について示し
ている。ｎビット目の重みが本来ｔ！の時刻で出るべき
ところが、ｔ２の時刻までずれてしまったために飽和し
ている。同図（ｂ）は誤差補償ビットを入れたときのタ
イムチャートを示し、（ｎ−１）ビット目以上と（ｎ＋
２ ）ビット目以下は省略しである。誤差補償ビットが
ｔｔ％ｔｚの時間内で効いてくるようになり、第２図の
加算器２５により、同図（Ｃ）のように、ｎビット目と
（ｎ＋１）ビット目のビットの切替りがｔ２からｔｌへ
早くなっている。その結果、同図（ａ）の実線のように
ＡＤ変換器の特性が変化し、飽和状態という問題点が解
消したが、時刻ｔ２での段差を解決する必要がある。こ
の段差は、上位ｎビットが切替わる毎に生じるので、第
４図に示すごとく、精度の悪いＡＤ変換器の特性である
実線から本発明に従って理想特性を示す点線へ補正する
必要がある。上位ｎビットの荷重精度が悪いと、第４図
に示すアナログ入力・ディジタル出力の特性が、点線に
示す理想特性から実線に示す特性へずれてしまう。
比較が終了した時点のＤＡ変換器２２のディジタル出力
をセットする。２５は加算器であり、誤差補償ビットと
（ｎ＋１）ビット目以上の値を加算するものである。こ
の動作を第３図によシ説明する。同図（ａ）は横軸をア
ナログ入力、縦軸をディジタル出力としたときの誤差補
償ビットがない場合（点線）とある場合（実線）のＡＤ
変換特性を示す。同図（ａ）の点線は、上位ｎビットの
荷重精度が悪いため飽和してしまった場合について示し
ている。ｎビット目の重みが本来ｔ！の時刻で出るべき
ところが、ｔ２の時刻までずれてしまったために飽和し
ている。同図（ｂ）は誤差補償ビットを入れたときのタ
イムチャートを示し、（ｎ−１）ビット目以上と（ｎ＋
２ ）ビット目以下は省略しである。誤差補償ビットが
ｔｔ％ｔｚの時間内で効いてくるようになり、第２図の
加算器２５により、同図（Ｃ）のように、ｎビット目と
（ｎ＋１）ビット目のビットの切替りがｔ２からｔｌへ
早くなっている。その結果、同図（ａ）の実線のように
ＡＤ変換器の特性が変化し、飽和状態という問題点が解
消したが、時刻ｔ２での段差を解決する必要がある。こ
の段差は、上位ｎビットが切替わる毎に生じるので、第
４図に示すごとく、精度の悪いＡＤ変換器の特性である
実線から本発明に従って理想特性を示す点線へ補正する
必要がある。上位ｎビットの荷重精度が悪いと、第４図
に示すアナログ入力・ディジタル出力の特性が、点線に
示す理想特性から実線に示す特性へずれてしまう。
この場合、上位ｎビットの切替えはＤｘ 、 Ｄｙ 。
Ｄｚにおいて表われ、（ｎ＋１）ビット以下の荷重は正
確であるため実線は平行線となっている。
確であるため実線は平行線となっている。
この実線が点線からどの程度ずれているか、すなわち非
直線性誤差を求めるためには、上位ｎビットの切替多点
以外の、例えばｌ）＋ ＠ Ｄ２ 、Ｄ３のディジタル
出力に対する非直線性誤差Ｃ１，ε：。
直線性誤差を求めるためには、上位ｎビットの切替多点
以外の、例えばｌ）＋ ＠ Ｄ２ 、Ｄ３のディジタル
出力に対する非直線性誤差Ｃ１，ε：。
ｅ３を求めれば良い。ε１＝０としたときのε２゜ε３
．ε４・・・・・・を求めるには、次のようにすれば良
い。第５図は、上位ｎビットの切替シ点の前後における
段差のすべての場合を示している。（ａ）は、ディジタ
ル出力Ｄ２の誤差量εｍｌが理想値よシ大きく、上位ｎ
ビットの切替シ点ＤＹに対応するアナログ量ＡＹがＡν
へずれて誤差量ευ２がさらに大きくなった場合である
。この場合の誤差量εσ２は、前の誤差量にＡ ｙ ’
における１とび量”すなわちミッシングコードの数を加
算すればよい。（ｂ）は、ディジタル出力Ｄ２の誤差量
εＴＴＩが理想値よシ大きく、上位ｎビットの切替シ点
Ｄ！に対応するアナログ量ＡｙがＡｙ’へずれて誤差量
εＤ２が理想値より下にきた場合である。この場合の誤
差量εｏ２は、前の誤差量に誤差補償ビットが′″１”
になったディジタル出力の数だけ減算すれば良い。（Ｃ
）は、ディジタル出力Ｄ２の誤差量εＤ！が理想値よシ
小さく、上位ｎビットの切替シ点Ｄｙに対応するアナロ
グ量ＡｙがＡｙ’へずれて誤差量εＵ２が理想値よシ上
へいった場合である。この場合の誤差量（９） εＵ２は、（ａ）と同じく前の誤差量にＡｙ’における
１とび量”すなわちミッシングコードの数を加算すれば
よい。（ｄ）は、ディジタル出力Ｄ２の誤差量εＤｌが
理想値よシ大きく、上位ｎビットの切替シ点Ｄ ｙ ”
に対応するアナログｔＡｙがＡｙ’へずれて誤差量εＤ
２が理想値よシさらに下へいった場合である。この場合
の誤差量εＤ２は、（ｂ）と同じく前の誤差量に誤差補
償ビットが″１”になったディジタル出力の数だけ減算
すればよい。以上をまとめると、上位ｎビットの切替り
点Ｄｙの前の誤差量に対して、誤切替シ点付近でミッシ
ングコードが起きたときはこのコードの数を加算し、核
切替ｐ点付近で誤差補償ビットが１１”のときはこの区
間のコードの数だけ減算すればよい。第２図は本発明の
変換時のＡＤ変換器の実施例を示す図であυ、第６図は
本発明の校正時のＡＤ変換器の実施例を示す図である。
．ε４・・・・・・を求めるには、次のようにすれば良
い。第５図は、上位ｎビットの切替シ点の前後における
段差のすべての場合を示している。（ａ）は、ディジタ
ル出力Ｄ２の誤差量εｍｌが理想値よシ大きく、上位ｎ
ビットの切替シ点ＤＹに対応するアナログ量ＡＹがＡν
へずれて誤差量ευ２がさらに大きくなった場合である
。この場合の誤差量εσ２は、前の誤差量にＡ ｙ ’
における１とび量”すなわちミッシングコードの数を加
算すればよい。（ｂ）は、ディジタル出力Ｄ２の誤差量
εＴＴＩが理想値よシ大きく、上位ｎビットの切替シ点
Ｄ！に対応するアナログ量ＡｙがＡｙ’へずれて誤差量
εＤ２が理想値より下にきた場合である。この場合の誤
差量εｏ２は、前の誤差量に誤差補償ビットが′″１”
になったディジタル出力の数だけ減算すれば良い。（Ｃ
）は、ディジタル出力Ｄ２の誤差量εＤ！が理想値よシ
小さく、上位ｎビットの切替シ点Ｄｙに対応するアナロ
グ量ＡｙがＡｙ’へずれて誤差量εＵ２が理想値よシ上
へいった場合である。この場合の誤差量（９） εＵ２は、（ａ）と同じく前の誤差量にＡｙ’における
１とび量”すなわちミッシングコードの数を加算すれば
よい。（ｄ）は、ディジタル出力Ｄ２の誤差量εＤｌが
理想値よシ大きく、上位ｎビットの切替シ点Ｄ ｙ ”
に対応するアナログｔＡｙがＡｙ’へずれて誤差量εＤ
２が理想値よシさらに下へいった場合である。この場合
の誤差量εＤ２は、（ｂ）と同じく前の誤差量に誤差補
償ビットが″１”になったディジタル出力の数だけ減算
すればよい。以上をまとめると、上位ｎビットの切替り
点Ｄｙの前の誤差量に対して、誤切替シ点付近でミッシ
ングコードが起きたときはこのコードの数を加算し、核
切替ｐ点付近で誤差補償ビットが１１”のときはこの区
間のコードの数だけ減算すればよい。第２図は本発明の
変換時のＡＤ変換器の実施例を示す図であυ、第６図は
本発明の校正時のＡＤ変換器の実施例を示す図である。
第６図において、４１〜４６は第２図の２１〜２６に対
応している。２６および４６は非直線性誤差量を記憶し
たメモリを示す。
応している。２６および４６は非直線性誤差量を記憶し
たメモリを示す。
このメモリの内容は、校正毎に書き換えられる。
（１０）
第６図において、点線内は校正時に動作する回路であり
、４７はランプ関数発生回路で、校正時にアナログ量の
負のフルスケールから正のフルスケールまで直線的に変
化した信号を発生するものであシ、この回路は従来技術
で容易に実現できる。
、４７はランプ関数発生回路で、校正時にアナログ量の
負のフルスケールから正のフルスケールまで直線的に変
化した信号を発生するものであシ、この回路は従来技術
で容易に実現できる。
４８は、上位ｎビットが切替る毎のミッシングコードの
数を求める回路で、上位ｎビットが切替わったときのｍ
の値と切替る直前のｍの差を求めれば良い。４９は、太
線の誤差補償ビットが１１”の間のｍの変化分を求める
回路で、誤差補償ビットの立上シ時のｍの値と立下り時
のｍの値の差を求めれば良い。４８と４９はいずれも従
来の回路で実現することが容易である。５０は、４８な
いし４９の出力を切替える回路であシ、４８と４９の出
力が同時に出てくることはあシえない。５１は、上位ｎ
ビットの切替シ前の誤差補正量を貯えておく加減算付き
レジスタで、上位ｎビットが切替わる度に、４８ないし
４９の出力が加算されたシ減算されたシして５１の内容
がその都度更新されていく。上位ｎビットの値に対応し
てレジスタ（１１） ５１の内容がメモリ４６に貯えられる。５１で加減算さ
れる際に次のような問題が生じる。第７図（ａ）に示す
ように、Ａ、＃Ａ？ とアナログ入力を印加していく際
に、上位ｎビットの切替り点が人４に早まってしまうこ
とがある。この時、Ａ１゜Ａｘ 、ｋｓと周明的にｍビ
ットが切替わっていたのが、上位ｎビットの切替りを境
にして、Ａ４゜Ａ５ 、Ａｓ 、Ａ？の周期的なｍビッ
トの切替り点がずれている。このずれ量は±１／２ＬＳ
Ｂを境にして、非直線性誤差量εを調整する必要がある
。
数を求める回路で、上位ｎビットが切替わったときのｍ
の値と切替る直前のｍの差を求めれば良い。４９は、太
線の誤差補償ビットが１１”の間のｍの変化分を求める
回路で、誤差補償ビットの立上シ時のｍの値と立下り時
のｍの値の差を求めれば良い。４８と４９はいずれも従
来の回路で実現することが容易である。５０は、４８な
いし４９の出力を切替える回路であシ、４８と４９の出
力が同時に出てくることはあシえない。５１は、上位ｎ
ビットの切替シ前の誤差補正量を貯えておく加減算付き
レジスタで、上位ｎビットが切替わる度に、４８ないし
４９の出力が加算されたシ減算されたシして５１の内容
がその都度更新されていく。上位ｎビットの値に対応し
てレジスタ（１１） ５１の内容がメモリ４６に貯えられる。５１で加減算さ
れる際に次のような問題が生じる。第７図（ａ）に示す
ように、Ａ、＃Ａ？ とアナログ入力を印加していく際
に、上位ｎビットの切替り点が人４に早まってしまうこ
とがある。この時、Ａ１゜Ａｘ 、ｋｓと周明的にｍビ
ットが切替わっていたのが、上位ｎビットの切替りを境
にして、Ａ４゜Ａ５ 、Ａｓ 、Ａ？の周期的なｍビッ
トの切替り点がずれている。このずれ量は±１／２ＬＳ
Ｂを境にして、非直線性誤差量εを調整する必要がある
。
すなわち、ずれ量が±１／２ ＬＳＢ以内に収まる場合
、非直線性誤差量εはそのままであり、±１／２Ｉ、Ｓ
Ｂを越えた場合、非直線性誤差量εは±加 １だけ減算されなければならない。このように補へ 正すれば、ｍビットのＡＤ変換器の精度は±１／２ＬＳ
Ｂ以内に押えることが可能である。上位ｎビットが切替
る回数は２”ｉＭりあり、この度に上述した補正をやっ
ていたのでは、ずれ量の誤差が蓄積して非直線性誤差量
εが不正確なものとなる。
、非直線性誤差量εはそのままであり、±１／２Ｉ、Ｓ
Ｂを越えた場合、非直線性誤差量εは±加 １だけ減算されなければならない。このように補へ 正すれば、ｍビットのＡＤ変換器の精度は±１／２ＬＳ
Ｂ以内に押えることが可能である。上位ｎビットが切替
る回数は２”ｉＭりあり、この度に上述した補正をやっ
ていたのでは、ずれ量の誤差が蓄積して非直線性誤差量
εが不正確なものとなる。
そこで、同図（ｂ）に示すｍビットの切替り間隔を（１
２） ２′′個／ＩＬＳＨの頻度のクロックで計測することに
する。同図（Ｃ）において、通常のｍビットの切替り間
隔け２”個となる。しかし、Ａ３−Ａ４の区間は２”個
より小さくなシ、同図（ψに示すｎビットの切替りパル
スでその個数を判断することができる。Ａ３−Ａ４の区
間が２−個よシ大きくなっても同様である。上位ｎビッ
トの切替シ毎に、該ｍビットの切替υ間隔を保存してお
き、その都度±１／２ＬＳＢの範囲の内外を判断すれば
、ずれ量の誤差が蓄積することなく非直線性誤差量εが
正確に表わせる。第８図は、上位ｎビットが切替わった
ときのｎビットのずれ量を算出するものである。８１け
、ｍビットが切替わる度に一定の間隔を持つパルスを発
生できるリトリガブルワンショット回路を示す。８３は
、２−個／ＩＬＳＢの頻度で発生するクロックと８１の
出力とのアンド回路である。８４は、カウンタであシ、
ｍビットの切替シ毎にクリアされる。８５は、ラッチで
あり、ｎビットの切替シ毎にセットされる。第６図にも
どって、５２は、上位ｎビットのずれ量を（１３） 算出し、上記に示した基準で５１に貯えられた非直線性
誤差量ｅを補正し、メモリ４６に貯えられる。貯えられ
たメモリ４６は第２図の２６に対応し、上位ｎビットを
アドレスとして、誤差量εが読み出され、加算器２７に
おいてｍビットの値と加算を行ない、加算結果はラッチ
２８にセットされ最終的なＡＤ変換出力となる。
２） ２′′個／ＩＬＳＨの頻度のクロックで計測することに
する。同図（Ｃ）において、通常のｍビットの切替り間
隔け２”個となる。しかし、Ａ３−Ａ４の区間は２”個
より小さくなシ、同図（ψに示すｎビットの切替りパル
スでその個数を判断することができる。Ａ３−Ａ４の区
間が２−個よシ大きくなっても同様である。上位ｎビッ
トの切替シ毎に、該ｍビットの切替υ間隔を保存してお
き、その都度±１／２ＬＳＢの範囲の内外を判断すれば
、ずれ量の誤差が蓄積することなく非直線性誤差量εが
正確に表わせる。第８図は、上位ｎビットが切替わった
ときのｎビットのずれ量を算出するものである。８１け
、ｍビットが切替わる度に一定の間隔を持つパルスを発
生できるリトリガブルワンショット回路を示す。８３は
、２−個／ＩＬＳＢの頻度で発生するクロックと８１の
出力とのアンド回路である。８４は、カウンタであシ、
ｍビットの切替シ毎にクリアされる。８５は、ラッチで
あり、ｎビットの切替シ毎にセットされる。第６図にも
どって、５２は、上位ｎビットのずれ量を（１３） 算出し、上記に示した基準で５１に貯えられた非直線性
誤差量ｅを補正し、メモリ４６に貯えられる。貯えられ
たメモリ４６は第２図の２６に対応し、上位ｎビットを
アドレスとして、誤差量εが読み出され、加算器２７に
おいてｍビットの値と加算を行ない、加算結果はラッチ
２８にセットされ最終的なＡＤ変換出力となる。
以上説明したごとく本発明によれば、精度の悪いＡＤ変
換器に簡単な誤差補償ビットおよびディジタルメモリを
付加することによシ、自己校正機能を持った高積度ＡＤ
変換器として使用できる利点を持ち、従来困難であった
ＡＤ変換器の集積回路化等に極めて有効である。
換器に簡単な誤差補償ビットおよびディジタルメモリを
付加することによシ、自己校正機能を持った高積度ＡＤ
変換器として使用できる利点を持ち、従来困難であった
ＡＤ変換器の集積回路化等に極めて有効である。
第１図は従来回路の問題点を説明するだめの図、第２図
は本発明の一実施例を示す図、第３図は誤差補償ビット
の補償効果を示す図、第４図は精度の悪いＡＤ変換器の
特性と非直線性誤差の関係を示す図、第５図は非直線性
誤差を求める方法を説（１４） 明するための図、第６図は校正時に精度の悪いＡＤ変換
器の線形誤差を補正する手段を示す図、第７図は上位ｎ
ビットの切替シ点のずれ量とこれを補正する信号のタイ
ムチャートを示す図、第８図は上位ｎビットが切替わっ
たときのｎビットのずれ量を算出する回路を示す図であ
る。 ２１．４１・・・比較器、２２．４２・・・ＤＡ変換器
、２３．４３・・・逐次レジスタ、２４．４４・・・並
列しく１５）
は本発明の一実施例を示す図、第３図は誤差補償ビット
の補償効果を示す図、第４図は精度の悪いＡＤ変換器の
特性と非直線性誤差の関係を示す図、第５図は非直線性
誤差を求める方法を説（１４） 明するための図、第６図は校正時に精度の悪いＡＤ変換
器の線形誤差を補正する手段を示す図、第７図は上位ｎ
ビットの切替シ点のずれ量とこれを補正する信号のタイ
ムチャートを示す図、第８図は上位ｎビットが切替わっ
たときのｎビットのずれ量を算出する回路を示す図であ
る。 ２１．４１・・・比較器、２２．４２・・・ＤＡ変換器
、２３．４３・・・逐次レジスタ、２４．４４・・・並
列しく１５）
Claims (1)
- ＡＤ変換器、核ＡＤ変換器の変換誤差を補正するための
値を記憶したディジタルメモリ要素、上記ＡＤ変換器の
ディジタル出力のうち少なくとも一部を上記メモリ要素
に入力する手段からなるＡＤ変換器において、（’＋１
）ビット目の荷重と同じ荷重を持つ金偏荷重を（ｎ＋１
）ビット目と（ｎ＋２ ）ビット目との間に設けておき
、（ｎ＋１）ビット目以上の値と金偏ビットを７ＪｌＩ
算した結果を上記ＡＤ変換器の出力とし、校正モードで
加痺前の上位ｎビットの切替り点の前の変換誤差量に対
して、該切替シ点付近でミッシングコードが起きたとき
はこのコードの数を前の変換誤差量にか日算し、該切替
り点付近で金儲ピットに１１２が立ったときこの区間の
コードの数を前の変換誤差量から減算する校正手段を行
な、い、上位ｎビットの切替え毎に上記変換誤差量を上
記メモリ要素に貯えておき、変換モードで上記か目算前
の上位ｎビットをアドレスとして上記メモリ要素から変
換誤差量を読出して、上記加算後のＡＤ変換器の出力に
さらに加算を行ない最終的出力とするＡＤ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8574483A JPS59212023A (ja) | 1983-05-18 | 1983-05-18 | Ａｄ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8574483A JPS59212023A (ja) | 1983-05-18 | 1983-05-18 | Ａｄ変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59212023A true JPS59212023A (ja) | 1984-11-30 |
Family
ID=13867348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8574483A Pending JPS59212023A (ja) | 1983-05-18 | 1983-05-18 | Ａｄ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59212023A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6229318A (ja) * | 1985-07-31 | 1987-02-07 | Yamatake Honeywell Co Ltd | Ａ／ｄ変換方法およびａ／ｄ変換器 |
| JPH02504459A (ja) * | 1988-05-23 | 1990-12-13 | ヒユーズ・エアクラフト・カンパニー | 較正付きサブレンジアナログデジタル変換器 |
-
1983
- 1983-05-18 JP JP8574483A patent/JPS59212023A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6229318A (ja) * | 1985-07-31 | 1987-02-07 | Yamatake Honeywell Co Ltd | Ａ／ｄ変換方法およびａ／ｄ変換器 |
| JPH02504459A (ja) * | 1988-05-23 | 1990-12-13 | ヒユーズ・エアクラフト・カンパニー | 較正付きサブレンジアナログデジタル変換器 |
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