JPH02504459A - 較正付きサブレンジアナログデジタル変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 較正付きサブレンジアナログデジタル変換器技術分野 この発明はアナログデジタル変換器に関するものであり、特に自動較正能力を有 するアナログデジタル変換器に関する２、関連技術の説明 高ビツト分解能と、ＭＨ範囲のデータ変換速度と、高い安定度および正確度を有 するアナログデジタル変換が現在要求されている。

サブレンジ型のアナログデジタル変換器はデータ処理遅延時間の減少した高分解 能データ変換を行う固何能力を有する効果があるために使用されている。この様 なアナログデジタル変換は２以上の並列回路バスを有する。その１つはアナログ 信号を変換されたアナログ信号の最大桁ビット（以下ＭＳＢという）部分を示す 粗デジタルワードに変換し、第２のものはアナログ信号を変換されたアナログ信 号の最小桁ビット（以下ＬＳＢという）部分を示す微デジタルワードに変換する 。ＭＳＢでは粗回路パスはフラッシュコンバータまたは量子化−が使用されてア ナログ信号をデジタル化する。このデジタル信号は変換されたアナログ信号のＭ ＳＢまたは粗ワード部分を示すアナログ信号に再変換され、ＬＳＢまたは微ワー ド回路パスの遅延されたアナログ入力信号から減算される。結果の差アナログ信 号はデジタル化されてデジタル化された入力信号のＬＳＢまたは微ワードを形成 する。デジタル化されたＭＳＢとＬＳＢはそれから結合されて出力信号を形成す る。

レーダシステムのような多くの応用において、アナログ入力データは一般に非常 に短い時間間隔で集められる。このような応用に有用なアナログデジタル変換器 はアナログ信号を非常に小さいデータサンプルに分割し、それらデータサンプル をデジタル信号プロセッサ中の処理のためにデジタル数に変換する。非常に高い 変換速度は別として、そのような応用のアナログデジタル変換は所望の分解能を 得るために変換器れたデジタルワード中により多くのビットを有していなければ ならない。

各種応用のアナログデジタル変換器についての高速および高正確度の要求は回路 の矛盾する設計要求を受ける。例えば高速要求を満足させるために通常アナログ デジタル変換器は低インピーダンスで動作しなければならず、この様な回路で得 られる正確度を制限する他の動作特性を存する。ある回路部品は高速度および高 正確度の両者を得るように構成できるが、それら部品は一般に高価で、いずれに せよ変換回路の速度または正確度を制限する原因となる。さらに多くの同時代の アナログデジタル変換器はより高い正確度を与えるように一連のエラー補正信号 を発生する冗長アナログ回路を使用するために付加的に制限される。

例えば米国特許第４．３４２．９８３号明細書に記載された回路ではアナログ試 験信号か回路に入力され、アナログ補正信号が回路の範囲内のある基本点に対応 するエラーを表すために導出される。エラー信号は変換回路中のアナログ信号の オフセットのためフィードバックされる。補正が行われる各基本点に対応する補 正信号の発生回路は各対応する信号の発生のため割当てられたアナログ回路を必 要とする。その要求は利用された補正点の数を制限する傾向がある。さらに回路 はデジタル、アナログ回路中の補正に対して制限され、デジタル量子化中のエラ ーを補償することができない。

他のアナログデジタル変換器はデジタル量子化中のエラーを補償するように動作 する回路を備えているがデジタル、アナログ回路中のエラーを高い正確度で補償 する手段に欠けている。

この発明は、回路の全部品中のエラーを補償する、高速度入力データをデジタル 化する適応エラー補正回路を与える装置および方法に関する。この発明は、高正 確度エラー補正回路を高速データ変換回路から隔離することによって非常に高速 で高正確度の部品の必要をなくしてものである。

この発明野これらの、およびその他の目的および効果を以下実施例と関連して記 載し、説明する。

発明の概要 この発明においては、連続するサブレンジアナログデジタル変換器が開示され、 それはアナログ入力信号の高い正確度のデジタル化のための適応エラー補正を伴 っている。回路はアナログ入力信号をデジタル出力信号に変換するように動作す るアナログデジタル変換器およびアナログデジタル変換中のエラーを補正するた めデジタル信号を発生する試験回路を備えている。この試験回路は一連のデジタ ル試験信号を発生する制御回路および入力回路と通信するための各一連のアナロ グ試験信号を発生する高い正確度の第１のデジタルアナログ変換器を備えている 。アナログデジタル変換器のＬＳＢ二子化器の各出力とデジタル試験信号を結合 し、それらの差を表すデジタル補正信号を発生する回路が設けられる。補正信号 は高速の第１のデジタルアナログ変換と共同して動作する増幅器により導入され た剰余エラーの補正を有する。第１のメモリ装置はＭＳＢ量子化器からの出力信 号によりアドレス可能なメモリ位置に補正信号を蓄積するために設けられている 。合計回路はエラー補正信号をＬＳＢ量子化器の出力に加算してアナログ入力信 号の各サブレンジセグメントに特有のエラーを補正するためにメモリ装置に接続 されている。

アナログデジタル変換器はアナログ入力信号を表す粗デジタル信号を発生するた めのＭＳＢ量子化器を含んでいる。粗デジタル信号は高速デジタルアナログ変換 器によりアナログ信号に変換され、それから剰余増幅器中でアナログ入力信号と 比較される。剰余増幅器からの差信号出力はＬＳＢｆｉ子化器中でデジタル化さ れ、このＬＳＢｆｆｉ子化器は粗デジタル信号に微補正を与える（調整時にはＬ ＳＢ量子化器は対応するデジタル試験信号を各特定のアナログ入力信号セグメン トに対する回路内の全てのエラーに対する補正を伴ったデジタル補正信号である 結果の差信号と比較される）。粗デジタル信号はまたアドレスとして第１のメモ リ装置に与えられ、それは補正されないサブレンジに対するデジタル補正信号ま たは粗ＭＳＢ出力信号を蓄積する。ＬＳＢ量子化器の出力はデジタル補正信号と 結合されて回路から出力する。

実施例で第１のデジタルアナログ変換器は高インピーダンス、高正確度のデジタ ルアナログ変換器を備え、それは比較的低い速度で動作してデジタル試験信号の 高正確度のアナログ表示を生成する。第２のデジタルアナログ変換器は高速度で 動作し、試験信号の高正確度の劣るアナログ変換を行う。

この発明は第２のデジタルアナログ変換器が高正確度である必要なく入力信号の 高正確度のデジタル変換を可能にする。

高正確度はもっと低い速度で動作する第１のデジタルアナログ変換器と、第１の デジタルアナログ変換器により発生された高い正確度の較正情報を利用するエラ ー蓄積および補正回路との使用により得ることができる。結果的にこの発明は共 に単一装置の動作に依存する機能を必要とすることなく共に利点を得るように高 速度から高正確度を分離する。高正確度のエラー補正情報はサンプリング期間の 間の死期間中に自動的に累積され、回路部品から計算された全利得およびオフセ ットエラーは最も正確なエラー補正を可能にする。

［図面の簡単な説明コ 第１図はこの発明の１実施例の較正および調整付きデジタルアナログ変換器の概 略図である。

第２図は、第１図のデジタルアナログ変換器の動作モードを示すフローズである 。

第３図は第１図のデジタルアナログ変換器の較正および調整に使用される試験ワ ードを示す。

発明の概観 この発明の原理は周期的なシステム死時間間隔中自動較正できるサブレンジアナ ログデジタル変換器として具体化されている。実施例のサブレンジアナログデジ タル変換器部分は、ＭＳＢを示す粗デジタルワードに入力アナログ信号を変換す る粗変換回路バスとＬＳＢを示す微変換回路パスとを含んでいる。粗アナログデ ジタル変換は量子化器またはフラッシニフンバータのような高速変換器を使用し 、ＭＳＢを示すデータワードを生成する。ＭＳＢデータワードはデジタル信号か らアナログ信号に再変換され、微変換回路バス中の入力アナログ信号から減算さ れてＬＳＢ範囲に対応する剰余アナログ信号を得る。剰余アナログ信号はそれか ら高速フラッシュコンバータを使用してデジタルワード信号に変換される。

周期的なシステム死時間間隔中、この実施例は自動的に回路の高速アナログデジ タル変換器およびデジタルアナログ変換器部分を較正し、適応エラーを補正する 。これはデジタルプロセッサの制御下にある正確なデジタルアナログ変換器フィ ードバックループにより行われる。全利得エラーおよびオフセットエラーはデジ タルプロセッサからの試験ワードの使用により回路から自動的に較正される。

特にデジタルプロセッサはそのステップにより各サブレンジセグメントの中点を 示す一連の試験ワードを発生する。デジタル試験ワードは正確なデジタルアナロ グ変換器に供給されて各試験範囲に対する対応するアナログ試験信号を発生する 。アナログ試験信号はそれから粗および微回路に供給され、デジタル試験信号か ら減算された生成した微ワード部分を有する。差信号は同じサブレンジセグメン トが実際の電流電圧をサンプリングする過程で占有されるときは微量子化器出力 に加えられる必要がある補正数である。ＲＡＭメモリ中にＭｓＢｚ子化器、すな わち粗アナログデジタル変換器の状態により識別されたアドレスを蓄積する。（ ＭＳＢｉｔ子化需はＲＡＭメモリアドレスを識別するピットセットを出力する。

）この発明の高分解能の実行のために、いくつかのデジタルデータサンプルが各 較正点でとられ、それらがデジタルプロセッサ中で平均されてＲＡＭ中に蓄積さ れる前の雑音効果を減少させることが推奨される。較正シーケンスが完了すると 、ＲＡＭは各サブレンジセグメント用のユニークな補正数のセットを保持する。

データ動作中、変換器はＭ　Ｓ　Ｂワードの状態により指定された補正数にＬＳ Ｂ量子化器出力を加算することにより補正されたデジタル出力信号またはワード を形成する。補正数は各システム死時間中補正シーケンスの全部または一部を再 実行することにより連続的に更新されることができる。

この発明の特徴および効果は、高速データ変換回路素子を較正および調整のため に使用される低速の正確な回路素子から分離することを含んでいる。その結果回 路は速度と正確度との取引きまたは妥協を必要とせずに各回路の好ましい効果を 生じることができる。したがってこの発明は回路の高い正確度と低いドリフトを 保持するのに必要な妥協を行う事なく高速データ回路の使用を可能にする。デジ タルプロセッサの使用により手動トリミングおよび調整の必要なしに自動的に初 期設定することが可能になる。さらにシステム中の回路の大部分はデジタルであ り、アナログ回路と比較して低い生産コスト、高い信頼性、および小面積のパッ ケージの適応性の利点を有する。さらに回路の連続的な適応調整のため周期的な 手動調整をする必要はない。したがってこれは広い温度範囲にわたって自動トラ ッキングを可能にする。

図示された実施例の詳細な説明 図面を参照すると、第１図は初期調整および自動較正能力を有するサブレンジ型 アナログデジタル変換ＨＨを概略的に示す。

詳細に後述するようにサブレンジ型アナログデジタル変換器１１はスイッチ１５ から受けたアナログ入力信号を、ＭＳＢを表すデジタルワードに変換する粗回路 およびＬＳＢを表すデジタルワードに変換する微回路により変換する。さらに説 明するとデータ入力装置１３はスイッチ１５を介して入力されるアナログデータ を発生する。アナログデータは粗および微変換パスの両者に供給され、それらは 共にデジタル出力信号を生成するように動作する。入力スイッチ１５で受信され たアナログデータはＭＳＢＪ量子化器に供給され、それは受信したアナログ信号 の粗デジタル化を行う。粗デジタル信号は高速デジタルアナログ変換２１に供給 され、このデジタルアナログ変換器２１で信号は入力スイッチ１５を介して受信 された入力信号にほぼ等価であるアナログ信号に変換して戻される。高速デジタ ルアナログ変換器２１からのアナログ信号は剰余増幅器２３に送られ、それはま たサンプルおよび保持装置２５によって遅延された入力スイッチ１５からのアナ ログ入力信号を受信する。

デジタルアナログ変換器２１は例えばニューヨークのＩＬＤデータ装置装置上り 制作されたモデルＡＤＣ００３００で構成されることができる。遅延されたアナ ログ入力信号および粗デジタル信号のアナログ表示は剰余増幅器２３で比較され 、その結果の差信号はＬＳＢｆｆ量子化器２７に送られる。剰余増幅器２３の出 力は一般的に遅延された入力信号と再組織されたアナログ信号との間の食違いを 表し、粗信号パス中の不正確さのアナログ表示である。Ｌ　Ｓ　Ｂ　ｚＩ化器２ ７は剰余増幅器２３からのアナログ信号を表すデジタル信号を発生するように動 作する。

Ｌ　Ｓ　Ｂ　ｆｆｉ子化８２７のデジタル出力は合計回路２９中のＲＡＭ４９中 に蓄積された信号（以下説明するように補正された粗デジタル信号）と組み合わ せられる。合計回路２９からの信号はデータ入力装置３からのデータ信号入力の 高正確度デジタル値を表す。その信号は出力レジスタ３１およびオーバーレンジ 検出装置３３に送られる。

Ｎｌ５ＢｆＡ子化冊１７からの粗デジタル信号出力の補正は次のようにして行わ れる。最初に高速デジタルアナログ変換器２１、剰余増幅器２３およびＬＳＢｊ ｉ子化Ｍ２７は、部品中のゼロエラーを除きスケールを調整するために較正され なければならない。以下説明するようにそのような較正はデジタルアナログ変換 器３５の利得調整、デジタルアナログ変換器３７のオフセット：Ａ整、およびデ ジタルアナログ変換Ｈ３９の基準２１整により行われる。デジタルアナログ変換 ｗａｓ、　３７．３９は例えばマサチューセッツ州のアナログデバイス・オン・ テクノロジーウェイ、ノーウッドのモデルＡＤ　５５８により構成することがで きる。一度その様な較正過程が実行されると、回路はアナログ入力信号の藺止確 度のデジタル表示が生成するようにさらにエラー補正のための状態にある。

変換回路１１は多数の入力信号セグメントに対する変換回路の正確度を決定する ために使用される一連のデジタル試験信号を発生する。各セグメントのための補 正信号は蓄積され、後で入力信号がその特定のセグメントに対応する時に再び呼 出される。

マイクロコンピュータ４１は一連のデジタル試験信号を発生し、そのアナログ変 換は対応するエラー信号が決定され、蓄積される決定可能なアナログ信号セグメ ントに対応する。マイクロコンピュータ４１は基準デジタルアナログ変換器４３ にデジタル試験信号を送る。基準デジタルアナログ変換Ｈ４３は高インピーダン ス高正確度の装置であり、ＩＬＣデータ装置社のＤＡＣ０２９００のような装置 でよく、マイクロコンピュータ４１から受信されたデジタル試験信号を出力する 。高正確度のアナログ変換を行うために、基準デジタルアナログ変換４３器は典 型的には長い設定時間、例えば１０マイクロ秒と、高速デジタルアナログ変換器 ２１の機能を行うために使用するために一般より高いインピーダンスにより特徴 付けられる。それに比較して、高速デジタルアナログ変換器２１はずっと短い設 定時間、例えば５０ナノ秒と、低いインピーダンスを有する。結果的に基準デジ タルアナログ変換器４３は高正確度のアナログ試験信号を発生するのに特に適し ており、このアナログ試験信号はアナログ信号セグメントの広いスペクトルにわ たって粗および微デジタル信号パス中の各成分の動作における変化にいおうする エラー補正信号を導出するのに使用されることができる。

基準デジタルアナログ変換器４３からのアナログ試験信号は入力スイッチ１５に 送られ、そのスイッチ１５はマイクロコンピュータ４１の制御によりアナログ試 験信号をデータ入力装置１３からのアナログデータ信号と同様に回路に入力する ように動作する。データ人力により試験信号はＭＳＢｉｔ子化閤１７に送られ、 それはアナログ試験信号の粗デジタル表示を発生する。

その信号はそれからレジスタ４５とマイクロコンピュータ４１に送られる。マイ クロコンピュータ４１はまた出力Ｌ　Ｓ　Ｂ　Ｒ子化需２７から微デジタル信号 を受信する。比較器４７はＬＳＢ量子化Ｈ２７からの微デジタル信号とデジタル 試験信号とを比較する。これらの信号の差はＲＡＭ４９に送られ、このＲＡＭ４ ９はまたレジスタ４５で遅延されたＬ　Ｓ　Ｂ　ｆｉ子化器２７からの粗デジタ ル信号を受ける。ＲＡＭ４９はレジスタ４５から受信した粗デジタル信号に対応 するアドレス位置で比較器４７からの差信号を蓄積する。マイクロコンピュータ ４１はＭＳＢｉｉｋ子（１１７からの信号出力によりアドレス可能に各エラー信 号がＲＡ　Ｍ２Ｓに蓄積されるように多数のデジタル試験信号についてステップ する。それ故減算器からの信号は特定の試験信号ステップに対応するサブレンジ セグメントに対するサブレンジセグメント補正数、すなわち２７の微デジタル信 号と所望の全分解能アナログデジタル変換システム出力との間の差を表す。それ 故回路部品の動作のためのエラー補正は粗量子化器１７からの信号出力に伴われ る。

変換回路１１はそれからデータ入力モードで動作されるとき、適当な補正された デジタル信号がＭ　Ｓ　Ｂ　Ｈ子化Ｂ］７から受信したアドレス情報に応じてＲ ＡＭ４９により発生される。

ＲＡＭ４９の出力は合計回路２９中のＬＳＢＪ７Ｌ子化器２７の出力と結合され 、その後外部回路へ出力される。

前に示したように、各回路部品の較正は上述したエラー補正技術が実行される前 に行なわれる。以下較正ルーチンについて詳細に説明する。

較正シーケンス 特定の較正シーケンスは、この発明の実行に使用された特定の回路にしたがって 変化されることができることが理解されるべきである。選択されたシーケンスの 共通の特徴は、オフセットエラーをゼロにし、入力信号レベルの広い範囲にわた って適当にスケーリングするために回路部品の利得を調整することである。以下 説明する手順はそれ故ゼロ調整および利得調整の特徴を実行する多数の電位較正 シーケンスの１つをあられすにすぎない。調整は各入力信号セグメントに対して 反復され、対応する信号セグメントが認識されるとき再び呼出されるように蓄積 される。較正シーケンスの分解能、すなわち各信号セグメントに対して回路が較 正される点の数は所望により変化させることかできる。好ましい実施例では１較 正は各信号セグメントに対して、すなわち各サブレンジに対して行なわれ、較正 は各サブレンジの中央で行なわれる。

例示された較正手順は以下説明され、第２図および第３図に対応する。

第２図は較正シーケンスの一例のフローチャートである。

第３図には較正ルーチンが実行されるサブレンジセグメントの例のバーグラフが 示されている。１１ビット変換回路に対する較正手順の一例は以下のとおりであ る。

初期化 利得調整デジタルアナログ変換器３５は半分のスケール（１００（）００００） に初期化される。オフセット調整デジタルアナログ変換器３７は半分のスケール （１０００００００）に初期化される。基準調整デジタルアナログ変換８３９も 半分のスケール（１０００００００）に初期化される。

ゼロ設定 ビデオデータ人力を不能にし、入力スイッチ１５を基準デジタルアナログ変換器 ４３に接続するようにセットする。基準デジタルアナログ変換器４３を最大負信 号（００００００００００００）を出力するようにセットする。これはＭ　Ｓ　 Ｂ　量子化器１７から００００００コードを発生し、それ故ゼロセット結果に影 響しない。

ＬＳＢｆｆｉ子化Ｈ２７から出力コードを読取り、それを理想コード０１０００ ０と比較する。理想コードが出力されなければ、オフセットデジタルアナログ変 換器３７はコードがＬＳＢ量子化器２７から出力されるまで調整される。

高速スケール調整 とデオデータ入力を不能にし、スイッチ１５を接続して基準デジタルアナログ変 換器４３から試験信号を入力させる。基準デジタルアナログ変換器４３をトップ のサブレンジセグメント（１１１１１１１０００００）の中央にセットする。

ＬＳＢ量子化器２７からの出力コードを読取り、それを理想コード！０００００ と比較する。コードがＬＳＢ量子化黒２７から出力されるまで利得調整デジタル アナログ変換器３５が調整される。

ＬＳＢ量子化器基準：ＡＩｉ とデオデータ入力を不能にし、スイッチ】５を接続して基準デジタルアナログ変 換器４３から試験信号を入力させる。基準デジタルアナログ変換器４３をトップ のサブレンジセグメント（１１１１１０１０００００）の中央にセットする。

強制回路１９（粗量子化数出力上のワイヤーオアを使用する）を付勢して高速デ ジタルアナログ変換器２１を１１１１１１００になるようにする。

ＬＳＢｆｆｉ子化！２７からの出力コードを読取る。もしもゼロでないならば、 それをゼロより下にするインクレメントを計算し、オフセット調整デジタルアナ ログ変換３７のセットを変更する。もしもゼロであれば、】Ｓｂだけオフセット 調整デジタルアナログ変換ｉ３７のセットを上昇する。

ＬＳＢ量子化需２７からの出力コードが０００００　＋に変化するまで反復され る。これは微量子化器の底部を設定する。第１のビット転位はヒステリシスエラ ーを避けるために底部側から設定される。

基準デジタルアナログ変換器４３は全スケール（１１１１１１１１１１００）丁 度に設定される。

ＬＳＢｉ子化昌２７からの出力コードを読取り、それを１０１１１０と比較する 。

基準調整デジタルアナログ変換器３９がｔｓＢｚ子化呂２７の出力コードを１０ １１１０にするようにインクレメントまたはデクレメントされる。

較と剰余増幅器２３が追い付くまで十分な時間待機する。

ＬＳＢｆｆｉ子化器出力コードが１０１１１０になるまでこれが反復される。

Ｌ　ＳＢ　ｚ子化器出力コードが１０１１１１に変化するまで各ステップを待ち 、一時に１　ｓｂＬ　Ｓ　Ｂ量子化器基準調整デジタルアナログ変換Ｎ３９イン クレメントする。これは微量子化器レンジの約３／４の点に利得を設定する。

セグメントオフセット蓄積 ビデオデータ入力を不能にし、基準デジタルアナログ変換器４３を接続する。基 準デジタルアナログ変換Ｎ４３を００００００１０００００にセットする。

ＲＡＭ４９をストローブしてそこに理想および実際のＬＳＢ量子化器出力間の差 を書込む。

基準デジタルアナログ変換Ｎ４３の状態を０００００１００００００だけ進める 。

ステップは００００００１０００００．０００００１１０００００．００００１ ０１０００００等である。

全ての６４のセグメントがサンプリングされる（最後のステップは１１１１１１ １０００００）まで前の２ステツプを繰返す。

較正の維持 上記のステップ（初期化を除く）はシステム死時間中周期的に反復されることが できる。ゼロ設定および高速デジタルアナログ変換器スケールテジニンはエラー ソースに予定されることのできる冗長の量に応じた受取りの所定の窓であること ができる。

当業者に明らかなように、各種の別の処理スキムおよび較正ルーチンがこの発明 の革新的を特徴を実行するために使用できる。例えばもっと高い分解能のために （例えば１３ビット以上の入力信号）に対してＭＳＢ量子化Ｈ１７とサンプルお よび保持装置２５の機能を同時に行うことにより得られる効率は利用できないか も知れない。

その様な応用においては、Ｍ　Ｓ　Ｂ　ｍ子化器１７とサンプルおよび保持装置 ２５は適当な信号が補正時間で剰余増幅器２３０入力に現れることを保証するよ うに直列に接続されることが予想される。特定のデータフォーマット、処理スキ ム、較正ルーチンはそれ故この発明の技術的範囲を逸脱することなく特定の適用 に応じて変化されることができる。

Ｆ／６２ 匡際調査報告 国際調査報告

Claims (9)

【特許請求の範囲】
1. （１）アナログ入力信号を第１のデジタル信号に変換するためにアナログ入力信 号に結合されている第１のアナログ・デジタル変換手段と、前記第１のデジタル 信号を第２のアナログ信号に変換するための第１のデジタル・アナログ変換手段 と、前記第２のアナログ信号を受信してそれを前記アナログ入力信号と比較し、 サブレンジ差信号を出力する剰余増幅器と、前記サブレンジアナログ差信号を受 信し、サブレンジデジタル信号を出力する第２のアナログ・デジタル変換手段と 、サブレンジデジタル信号を第１のデジタル信号と結合して出力デジタル信号を 生成する結合手段とを具備しているアナログ入力信号をデジタル出力信号に変換 するサブレンジアナログ・デジタル変換器において、 サブレンジ内のデジタルテスト信号を発生するテスト手段およびこのデジタルテ スト信号をアナログテスト信号に変換する第２のデジタル・アナログ変換手段と 、アナログ入力信号またはアナログテスト信号を選択的に変換回路に接続する入 力回路手段と、 第２のアナログ・デジタル変換手段からのサブレンジデジタル信号とテスト手段 からのデジタルテスト信号とを比較して補正信号を出力する比較手段と この補正信号を蓄積してこの蓄積した補正信号を前記結合手段に供給して補正デ ジタル出力信号を生成するメモリ手段とを備えていることを特徴とするサブレン ジアナログ・デジタル変換器。
2. （２）メモリ手段は前記第１のデジタル信号によってアドレス可能な特定のメモ リ位置にそのようなサブレンジのための前記補正信号を蓄積することを特徴とす る特許請求の範囲第１項記載のサブレンジアナログ・デジタル変換器。
3. （３）テスト手段は各サブレンジのための１以上のテスト信号を含むデジタルテ スト信号を発生し、前記メモリ手段は前記第１のデジタル信号によってアドレス 可能なメモリ位置に各補正信号を蓄積することを特徴とする特許請求の範囲第１ 項記載のサブレンジアナログ・デジタル変換器。
4. （４）各テスト信号はサブレンジの中点に対応していることを特徴とする特許請 求の範囲第１項乃至第３項のいずれか１項記載のサブレンジアナログ・デジタル 変換器。
5. （５）第１のアナログ・デジタル変換手段は入力回路手段に接続された最大桁ビ ット量子化器を備え、第１のデジタル・アナログ変換手段は最大桁ビット量子化 器から第１のデジタル信号を受信するように接続された入力を備え、 剰余増幅器は第１の入力が第１のデジタル・アナログ変換手段に結合され、第２ の入力が入力回路手段に結合され、第２のアナログ・デジタル変換手段は、入力 が剰余増幅器に接続され、出力が前記比較手段に接続されている最小桁ピット量 子化器を備えていることを特徴とする特許請求の範囲第１項乃至第４項のいずれ か１項記載のサブレンジアナログ・デジタル変換器。
6. （６）第１のアナログ・デジタル変換手段の利得を調整するための利得調整回路 と、剰余増幅器からゼロレベルエラーを除去するためのオフセット調整回路と、 最小桁ビット量子化器の利得を調整するための基準調整回路とを備えていること を特徴とする特許請求の範囲第５項乃記載のサブレンジアナログ・デジタル変換 器。
7. （７）第１のアナログ・デジタル変換手段は約５０ナノ秒の設定時間を有するこ とを特徴とする特許請求の範囲第１項乃至第６項のいずれか１項記載のサブレン ジアナログ・デジタル変換器。
8. （８）第２のアナログ・デジタル変換手段は約１マイクロ秒の設定時間を有する ことを特徴とする特許請求の範囲第１項乃至第７項のいずれか１項記載のサブレ ンジアナログ・デジタル変換器。
9. （９）第１のデジタル信号はアナログ入力信号の粗デジタル量子化を表し、サブ レンジデジタル信号はアナログ入力信号の微デジタル量子化を表し、補正信号は サブレンジアナログ・デジタル変換回路の動作に対応するエラーを除去するため に補正されたアナログ入力信号のデジタル量子化を表していることを特徴とする 特許請求の範囲第１項乃至第８項のいずれか１項記載のサブレンジアナログ・デ ジタル変換器。