JP2006067201A - パイプラインa/d変換器およびその出力誤差補正方法 - Google Patents
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Abstract
【課題】パイプラインA/D変換器の出力誤差を補正する。
【解決手段】可変ステージ(11A)における二つの容量は、外部からの制御により、それぞれフィードバック容量およびサンプリング容量のいずれかとなる。ステージ評価部(15)は、入力切り替え部(14)から可変ステージ(11A)にテスト信号が与えられた状態で、その可変ステージ(11A)における二つの容量を切り替えたときの出力補正部(17)のデジタル出力の差分に基づいてその可変ステージ(11A)の出力誤差を推定する。補正値算出部(16)は、この推定誤差およびデジタル計算部(12)の中間出力に基づいて各可変ステージ(11A)のデジタル補正値を算出する。出力補正部(17)は、これらデジタル補正値に基づいてデジタル計算部(12)のデジタル出力を補正する。
【選択図】図1
【解決手段】可変ステージ(11A)における二つの容量は、外部からの制御により、それぞれフィードバック容量およびサンプリング容量のいずれかとなる。ステージ評価部(15)は、入力切り替え部(14)から可変ステージ(11A)にテスト信号が与えられた状態で、その可変ステージ(11A)における二つの容量を切り替えたときの出力補正部(17)のデジタル出力の差分に基づいてその可変ステージ(11A)の出力誤差を推定する。補正値算出部(16)は、この推定誤差およびデジタル計算部(12)の中間出力に基づいて各可変ステージ(11A)のデジタル補正値を算出する。出力補正部(17)は、これらデジタル補正値に基づいてデジタル計算部(12)のデジタル出力を補正する。
【選択図】図1
Description
本発明は、パイプラインA/D変換器に関し、特に、その出力を補正する技術に関する。
図6は、従来のパイプラインA/D変換器の構成を示す。一般に、パイプラインA/D変換器は、縦続接続された複数のステージ11と、デジタル計算部12とを備えている。各ステージ11は、入力したアナログ信号をデジタル変換して得られたデジタル信号をデジタル計算部12に出力するとともに、入力したアナログ信号から、このデジタル信号に対応するアナログ量を減じ、これを2倍して得られたアナログ信号を次段のステージ11に出力する。デジタル計算部12は、各ステージ11から受けたデジタル信号を1ビットずつシフトして加算し、パイプラインA/D変換器のデジタル出力を生成する。
一般に、ステージ11としていわゆる1.5ビットステージが用いられる(たとえば、非特許文献1参照)。図7は、従来の1.5ビットステージの回路構成を示す。A/D変換器21は、アナログ信号Vinをデジタル変換してデジタル信号Doutを生成する。D/A変換器22は、デジタル信号Doutをアナログ変換する。演算増幅器23の反転入力端には容量24および25の一端が接続され、非反転入力端には基準電位が与えられている。スイッチ26は、外部からの制御により、容量24の他端の接続先として、アナログ信号Vinの入力端および演算増幅器23の出力端を切り替える。すなわち、スイッチ26および容量24はスイッチトキャパシタ回路として動作し、容量24は演算増幅器23のフィードバックに用いられる。以下、このような容量をフィードバック容量と称する。同様に、スイッチ27は、外部からの制御により、容量25の他端の接続先として、アナログ信号Vinの入力端およびD/A変換器22の出力端を切り替える。すなわち、スイッチ27および容量25はスイッチトキャパシタ回路として動作し、容量25はD/A変換器22の出力サンプリングに用いられる。以下、このような容量をサンプリング容量と称する。スイッチ28は、制御部からの制御により、演算増幅器23の反転入力端と出力端との導通/非導通を切り替える。
1.5ビットステージの動作は次のようである。すなわち、スイッチ28が導通し、容量24および25の他端がいずれもアナログ信号Vinの入力端に接続された状態と、スイッチ28が非導通となり、容量24および25の他端がそれぞれ演算増幅器23およびD/A変換器22の出力端に接続された状態とが交互に繰り返されることによって、次段のステージの入力となるアナログ信号Voutが生成される。
上記の容量24および25の容量値をそれぞれC1およびC2としたとき、1.5ビットステージのアナログ入出力特性は次の関数で表される。ただし、Vrefは、アナログ信号Vinの最大振幅を表す。
図8は、1.5ビットステージのアナログ入出力特性グラフである。横軸は入力アナログ信号のレベルを表し、縦軸は出力アナログ信号のレベルを表す。なお、1.5ビットステージのデジタル出力は、−Vref≦Vin≦−Vref/4のとき“0b00”、−Vref/4≦Vin≦Vref/4のとき“0b01”、そして、Vref/4≦Vin≦Vrefのとき“0b10”となる。
ここで、フィードバック容量およびサンプリング容量の容量値が等しいとき、すなわち、C1=C2のとき、1.5ビットステージのアナログ入出力特性は理想値となる。すなわち、演算増幅器23による利得がちょうど“2”となり、上記関数の非線形部分(Vin=±Vref/4となる部分)における不連続幅は、ちょうど1ビット分に相当するVrefとなる。
畠中信吾、"低電圧、高精度パイプラインADコンバータの設計に関する研究"、博士論文、大阪大学、2002年
畠中信吾、"低電圧、高精度パイプラインADコンバータの設計に関する研究"、博士論文、大阪大学、2002年
しかし、フィードバック容量およびサンプリング容量の容量値を等しくすることは極めて困難であり、実際には、これらの間には若干の容量値誤差が存在する。そして、この容量値誤差に起因して上記利得に誤差が生じ、ステージのアナログ入出力特性が変化してしまう。具体的には、フィードバック容量の容量値よりもサンプリング容量の容量値の方が大きい(C1<C2)とき、不連続幅は1ビット分よりも大きくなり、フィードバック容量の容量値よりもサンプリング容量の容量値の方が小さい(C1>C2)とき、不連続幅は1ビット分よりも小さくなる。
上記の不連続幅が1ビット分よりも大きいとき、パイプラインA/D変換器の出力エラーとして、同じコードが重複するリピートコードが発生し、1ビット分よりも小さいとき、特定のコードが出力されないミッシングコードが発生する。このうちミッシングコードの方が補正しやすいことが経験的にわかっている。したがって、パイプラインA/D変換器において少なくとも最初のステージから数段については、フィードバック容量よりもサンプリング容量の方が小さくなっていることが好ましいが、従来のパイプラインA/D変換器は、これら容量値の大小関係を把握し、また、動的に変更することは困難である。
また、現在までのところ、上記の容量値誤差がステージのアナログ入出力特性劣化の主要因であり、この誤差を解消することがパイプラインA/D変換器のINL(Intagral Non Linearity)性能の向上につながることがわかっている。しかし、パイプラインA/D変換器の分解能が12ビット以上の場合、許容される誤差はおよそ0.04%以下である。アナログ信号領域でこの誤差を補正することは極めて困難であり、デジタル処理による誤差補正が必要となる。
上記問題に鑑み、本発明は、パイプラインA/D変換器について、出力エラーの種類を制御可能にすることを課題とする。さらに、フィードバック容量およびサンプリング容量の容量値誤差に起因するパイプラインA/D変換器の出力誤差をデジタル処理によって補正することを課題とする。
上記課題を解決するために本発明が講じた手段は、縦続接続された複数のステージを備えたパイプラインA/D変換器として、複数のステージの少なくとも一つは、当該ステージのアナログ入力をデジタル変換するA/D変換器と、A/D変換器のデジタル出力をアナログ変換するD/A変換器と、演算増幅器と、第1および第2の容量と、これら第1および第2の容量の接続形態として、第1の容量が演算増幅器のフィードバックに用いられ、第2の容量がD/A変換器の出力サンプリングに用いられる第1の接続形態と、これとは逆の第2の接続形態とを切り替えるスイッチ群とを備えた可変ステージであるとする。
これによると、可変ステージおける第1および第2の容量について、フィードバック容量として用いるかまたはサンプリング容量として用いるかを切り替えることが可能となり、パイプラインA/D変換器の出力エラーの種類が制御可能となる。たとえば、フィードバック容量の容量値よりもサンプリング容量の容量値の方が小さくなるように、第1および第2の容量の接続形態を設定した場合、パイプラインA/D変換器の出力エラーはミッシングコードとなる。
好ましくは、上記のパイプラインA/D変換器は、複数のステージのそれぞれのデジタル出力を順次シフトして加算するデジタル計算部と、可変ステージのアナログ入力として通常入力信号とテスト信号とを切り替える入力切り替え部と、上記の第1および第2の容量の容量値誤差に起因する可変ステージのアナログ出力誤差を推定するステージ評価部と、デジタル計算部の中間出力およびステージ評価部によって推定されたアナログ出力誤差に基づいて、デジタル計算部のデジタル出力を補正するためのデジタル補正値を算出する補正値算出部と、補正値算出部によって算出されたデジタル補正値に基づいて、デジタル計算部のデジタル出力を補正する出力補正部とを備えているものとする。そして、ステージ評価部は、可変ステージにテスト信号が与えられた状態で、この可変ステージにおける第1および第2の容量が第1の接続状態にされたときのおよび第2の接続状態にされたときの、デジタル計算部または出力補正部のデジタル出力の差分に基づいて、上記のアナログ出力誤差を推定するものとする。
これによると、可変ステージにおける第1および第2の容量を第1の接続形態にしたとき、および第2の接続形態にしたときのデジタル計算部または出力補正部のデジタル出力の差分に基づいて、ステージ評価部によって、この可変ステージのアナログ出力誤差が推定される。このように、デジタル出力の差分を用いることによって、デジタル出力に含まれる他のステージによる誤差が相殺され、目的の可変ステージの誤差が強く反映される。したがって、他のステージの出力誤差の有無にかかわらず、任意の可変ステージについてアナログ出力誤差を推定することができ、誤差推定が容易である。そして、この推定されたアナログ出力誤差およびデジタル計算部の中間出力に基づいて、補正値算出部によってデジタル補正値が算出され、このデジタル補正値に基づいて、出力補正部によって、デジタル計算部のデジタル出力が補正される。このように、デジタル補正値の算出に、デジタル計算部の中間出力を用いるため、パイプラインA/D変換器のレーテンシーが悪化することがない。
また、好ましくは、上記のパイプラインA/D変換器は、可変ステージのアナログ入力として通常入力信号とテスト信号とを切り替える入力切り替え部と、可変ステージにおけるスイッチ群を制御する制御部と、可変ステージにおける第1および第2の容量について容量値の大小判別を行うステージ評価部とを備えたものとする。そして、ステージ評価部は、可変ステージにテスト信号が与えられた状態で、この可変ステージにおける第1および第2の容量が第1の接続状態にされたときおよび第2の接続状態にされたときの、パイプラインA/D変換器のデジタル出力に基づいて、上記の大小判別を行うものとする。また、制御部は、ステージ評価部による上記の大小判別の結果に基づいて、第1および第2の容量のうち容量値の大きい方が演算増幅器のフィードバックに用いられるように、可変ステージにおけるスイッチ群を制御するものとする。
これによると、可変ステージにおける第1および第2の容量を第1の接続形態にしたとき、および第2の接続形態にしたときのパイプラインA/D変換器の出力に基づいて、ステージ評価部によって、第1および第2の容量の大小関係が判別される。そして、この判別結果に基づいて、制御部によって、第1および第2の容量のうち容量値の大きい方が演算増幅器のフィードバックに用いられるように、可変ステージのスイッチ群が制御される。この結果、パイプラインA/D変換器の出力エラーはミッシングコードとなる。
さらに好ましくは、テスト信号のレベルは、当該テスト信号を入力する可変ステージの次段以降のステージに係るアナログ入出力のレベルが、その最大振幅の中央値近傍となるような大きさであるとする。
一方、本発明が講じた手段は、上記のパイプラインA/D変換器の出力誤差補正方法として、可変ステージに入力される信号を切り替える入力切り替えステップと、入力切り替えステップによって可変ステージにテスト信号が与えられた状態で、この可変ステージにおける第1および第2の容量について、第1の接続形態と第2の接続形態とを切り替える接続形態切り替えステップと、接続形態切り替えステップによって第1および第2の容量が第1の接続形態にされたときのパイプラインA/D変換器の出力と、第2の接続形態にされたときのパイプラインA/D変換器の出力との差分に基づいて、第1および第2の容量の容量値差に起因する可変ステージのアナログ出力誤差を推定する誤差推定ステップと、デジタル計算部の中間出力および誤差推定ステップによって推定されたアナログ出力誤差に基づいて、デジタル計算部の出力を補正するためのデジタル補正値を算出する補正値算出ステップと、補正値算出ステップによって算出されたデジタル補正値に基づいて、デジタル計算部のデジタル出力を補正する出力補正ステップとを備えたものとする。
これによると、可変ステージにおける第1および第2の容量を第1の接続形態にしたとき、および第2の接続形態にしたときのデジタル計算部または出力補正部のデジタル出力の差分に基づいて、誤差推定ステップによって、この可変ステージのアナログ出力誤差が推定される。このように、デジタル出力の差分を用いることによって、デジタル出力に含まれる他のステージによる誤差が相殺され、目的の可変ステージの誤差が強く反映される。したがって、他のステージの出力誤差の有無にかかわらず、任意の可変ステージについてアナログ出力誤差を推定することができ、誤差推定が容易である。そして、この推定されたアナログ出力誤差およびデジタル計算部の中間出力に基づいて、補正値算出ステップによってデジタル補正値が算出され、このデジタル補正値に基づいて、出力補正ステップによって、デジタル計算部のデジタル出力が補正される。このように、デジタル補正値の算出に、デジタル計算部の中間出力を用いるため、パイプラインA/D変換器のレーテンシーが悪化することがない。
以上のように本発明によると、パイプラインA/D変換器の出力エラーの種類が制御可能となり、出力エラーを比較的補正しやすいミッシングコードにすることができる。また、パイプラインA/D変換器の出力補正に関して、任意の可変ステージについて、比較的容易にデジタル補正値が算出できる。そして、パイプラインA/D変換器のレーテンシーを悪化させることなくパイプラインA/D変換器のINL性能が改善される。
以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。
(第1の実施形態)
図1は、本発明の第1の実施形態に係るパイプラインA/D変換器の構成図である。本実施形態に係るパイプラインA/D変換器は、縦続接続された複数の1.5ビットステージ11および1.5ビット可変ステージ11A、デジタル計算部12、制御部13、複数の入力切り替え部14、ステージ評価部15、複数の補正値算出部16、および出力補正部17を備えている。このうち、ステージ11およびデジタル計算部12の構成は従来と同様であるため説明を省略し、以下、これら以外の構成要素について詳細に説明する。なお、図1に示した可変ステージ11A、ステージ11、および補正値算出部16の個数は、あくまでも便宜的なものであり、本発明は図示した構成に限定されるものではない。
図1は、本発明の第1の実施形態に係るパイプラインA/D変換器の構成図である。本実施形態に係るパイプラインA/D変換器は、縦続接続された複数の1.5ビットステージ11および1.5ビット可変ステージ11A、デジタル計算部12、制御部13、複数の入力切り替え部14、ステージ評価部15、複数の補正値算出部16、および出力補正部17を備えている。このうち、ステージ11およびデジタル計算部12の構成は従来と同様であるため説明を省略し、以下、これら以外の構成要素について詳細に説明する。なお、図1に示した可変ステージ11A、ステージ11、および補正値算出部16の個数は、あくまでも便宜的なものであり、本発明は図示した構成に限定されるものではない。
図2は、可変ステージ11Aの内部構成を示す。可変ステージ11Aは、A/D変換器21、D/A変換器22、演算増幅器23、容量24および25、スイッチ26A、27Aおよび28を備えている。A/D変換器21は、アナログ信号Vinをデジタル変換してデジタル信号Doutを生成する。D/A変換器22は、デジタル信号Doutをアナログ変換する。演算増幅器23の反転入力端には容量24および25の一端が接続され、非反転入力端には基準電位が与えられている。
スイッチ26Aは、制御部13の制御により、容量24の他端の接続先として、アナログ信号Vinの入力端、演算増幅器23の出力端、およびD/A変換器22の出力端を切り替える。同様に、スイッチ27Aは、制御部13の制御により、容量25の他端の接続先として、アナログ信号Vinの入力端、演算増幅器23の出力端、およびD/A変換器22の出力端を切り替える。スイッチ28は、制御部からの制御により、演算増幅器23の反転入力端と出力端との導通/非導通を切り替える。
スイッチ26A、27Aおよび28による容量24および25の接続形態として、容量24を演算増幅器23のフィードバックに用いるとともに容量25をD/A変換器22の出力サンプリングに用いる第1の接続形態と、容量24をD/A変換器22の出力サンプリングに用いるとともに容量25を演算増幅器23のフィードバックに用いる第2の接続形態とがある。第1の接続形態では、スイッチ28が導通し、容量24および25の他端がいずれもアナログ信号Vinの入力端に接続された状態と、スイッチ28が非導通となり、容量24および25の他端がそれぞれ演算増幅器23およびD/A変換器22の出力端に接続された状態とが交互に繰り返される。一方、第2の接続形態では、スイッチ28が導通し、容量24および25の他端がいずれもアナログ信号Vinの入力端に接続された状態と、スイッチ28が非導通となり、容量24および25の他端がそれぞれD/A変換器22および演算増幅器23の出力端に接続された状態とが交互に繰り返される。なお、第1および第2の接続形態の切り替えは制御部13からの制御によって行われる。このように、可変ステージ11Aは、制御部13からの制御によって、容量24および25の役割の切り替えが可能となっている。
なお、図2に示したスイッチ26A、27Aおよび28の構成は、あくまでも一例であり、これ以外にもさまざまな構成が考え得る。
図1に戻り、制御部13は、各入力切り替え部14および各可変ステージ11Aにおけるスイッチ群の動作を制御する。
入力切り替え部14は、可変ステージ11Aに対応して設けられており、制御部13の制御により、対応する各可変ステージ11Aの入力を切り替える。具体的には、入力切り替え部14は、通常入力信号とテスト信号とを切り替える。ここで、通常入力信号とは、初段の可変ステージ11AにあってはパイプラインA/D変換器へのアナログ入力のことを、そして、次段以降の可変ステージ11Aにあっては前段の可変ステージ11Aのアナログ出力のことを表す。また、テスト信号は、所定の大きさのアナログ信号である。テスト信号は、たとえば、図示していないD/A変換器などを用いて生成するとよい。
ステージ評価部15は、出力補正部17のデジタル出力に基づいて、各可変ステージ11Aのアナログ出力誤差を推定する。ここで、可変ステージ11Aのアナログ出力誤差について説明する。可変ステージ11Aにおけるフィードバック容量およびサンプリング容量の容量値が等しいとき、可変ステージ11Aのアナログ出力誤差はゼロとなる。しかし、すでに述べたように、実際には、これら二つの容量には容量値誤差が存在する。そして、たとえば、サンプリング容量の容量値よりもフィードバック容量の容量値の方が大きい場合には、図3に示したような誤差特性となる。なお、横軸はアナログ入力のレベルを表し、縦軸はアナログ出力の誤差を表す。誤差特性はステージによって異なるが、特性グラフは相似しており、最大誤差である固有値および正負の極性が異なるのみである。したがって、各可変ステージ11Aについて、容量24および25の接続形態を適宜切り替えてサンプリング容量およびフィードバック容量の容量値の大小関係を統一することによって、可変ステージ11Aのアナログ出力誤差特性は固有値のみで決定される。
具体的に、固有値の推定は次のようにして行う。まず、固有値を推定しようとする可変ステージ11Aにテスト信号が入力された状態で、容量24および25を第1の接続形態にしたときのパイプラインA/D変換器のデジタル出力を得る。次に、容量24および25を第2の接続形態にしたときのパイプラインA/D変換器のデジタル出力を得る。そして、これらデジタル出力の差分を計算する。この差分は、フィードバック容量およびサンプリング容量の容量値誤差に応じた大きさとなっている。したがって、この差分から固有値を推定することが可能である。第1および第2の接続形態のときのパイプラインA/D変換器のデジタル出力の差分を計算することにより、固有値推定の対象外のステージ11および可変ステージ11Aのデジタル出力誤差が相殺される。すなわち、対象外のステージの出力誤差の影響を排除して、任意の可変ステージ11Aについて、より正確な固有値の推定が可能となる。
好ましくは、上記の差分計算作業を複数回(たとえば、百回程度)行い、これによって得られた複数の差分に基づいて固有値の推定を行う。たとえば、これら複数の差分を累計し、その累計値に基づいて固有値の推定を行うとよい。なぜなら、パイプラインA/D変換器のデジタル出力にはノイズが重畳していることがあるため、差分計算作業が少ない場合、正確な固有値が推定できないおそれがあるからである。
また、好ましくは、入力アナログ信号が−Vrefから+Vrefまでの範囲で変化する場合、すなわち、最大振幅がVrefの場合、テスト信号の値として、±Vref/2近傍(当該値を含む±100mV程度の範囲内)を選択する。すなわち、テスト信号のレベルは、これを入力する可変ステージ11Aの次段以降のステージに係るアナログ入出力のレベルが、その最大振幅の中央値近傍となるような大きさにすることが好ましい。たとえば、上記例の場合、入力レベルを±Vref/2近傍にすると、出力レベルはゼロ近傍となり(図8参照)、次段以降の各ステージの入出力レベルはゼロ近傍で推移する。容量値誤差に起因する出力誤差は入力レベルがゼロ近傍のときには比較的小さいため、テスト信号のレベルを±Vref/2近傍にした場合のパイプラインA/D変換器のデジタル出力は、固有値推定の対象となる可変ステージ11Aの出力誤差が強く反映されたものとなる。したがって、より正確な固有値の推定が可能となる。
上述した可変ステージ11Aの固有値推定の手順について、図4のフローチャートを参照しながら説明する。まず、固有値推定の対象となる可変ステージ11Aを選択し(S11)、この選択した可変ステージ11Aにテスト信号が入力されるように、該当する入力切り替え部14を制御する(S12)。ステップS12は、入力切り替えステップに相当する。次に、パイプラインA/D変換器のデジタル出力の累計値を初期化する(S13)とともに、テスト信号を最初の値にする(S14)。そして、選択した可変ステージ11Aにおける容量24および25を第1の接続形態に設定し(S15)、このときのパイプラインA/D変換器のデジタル出力を記憶する(S16)。次に、選択した可変ステージ11Aにおける容量24および25を第2の接続形態に設定する(S17)。ステップS15およびS17は、接続形態切り替えステップに相当する。このときのパイプラインA/D変換器のデジタル出力とステップS16で記憶した先のデジタル出力との差分を算出し(S18)、これを累積値に加算する(S19)。その後、テスト信号の値が最終のものか否かを判別し(S20)、最終の場合には、そのときの累計値から固有値の推定を行う(S21)。ステップS21は、誤差推定ステップに相とする。一方、最終ではない場合、テスト信号を次の値にして(S22)、ステップS15に戻る。一方、ステップS21の後、選択した可変ステージ11Aが最後のものであるか否かを判別する(S23)。最後のものである場合、固有値推定は終了する。最後のものではない場合、別の可変ステージ11Aを選択して(S24)、ステップS12に戻る。
図1に戻り、出力補正部17は、各補正値算出部16から出力されたデジタル補正値に基づいて、デジタル計算部12のデジタル出力を補正する。これは、出力補正ステップに相当する。具体的には、出力補正部17は、デジタル計算部12のデジタル出力から、各補正値算出部16から出力されたデジタル補正値を減算して、パイプラインA/D変換器の最終的なデジタル出力を得る。
補正値算出部16は、可変ステージ11Aに対応して設けられており、ステージ評価部15によって推定された固有値に基づいて、各可変ステージ11Aの出力誤差特性を模倣する。そして、補正値算出部16は、デジタル計算部12の出力を入力して、対応する可変ステージ11Aのデジタル出力誤差をデジタル補正値として出力する。これは、補正値算出ステップに相当する。デジタル補正値の算出は、比較的低い分解能のデジタル出力に基づいて行うことが十分に可能であるため、補正値算出部16は、デジタル計算部12の中間出力に基づいてデジタル補正値を算出する。ここで、デジタル計算部12は、各ステージに対応して、その前段のステージからのデジタル出力を1ビットシフトしたものに、その対応するステージのデジタル出力を加算するデジタル計算コア121を備えている。補正値算出部16は、デジタル計算部12の中間出力として、対応するデジタル計算コア121から出力された値を入力する。なお、各補正値算出部16から出力されたデジタル補正値は、出力補正部17によって一のタイミングで演算処理されるため、遅延素子18を適宜設けて、各中間出力のタイミングを合わせておく。
以上、本実施形態によると、各可変ステージ11Aについて、その可変ステージ11Aにおけるフィードバック容量およびサンプリング容量の容量値誤差に起因する出力誤差が推定され、その推定誤差に基づいてデジタル補正値が算出される。そして、これらデジタル補正値を用いてパイプラインA/D変換器のデジタル出力が補正される。各可変ステージ11Aに係る出力誤差を推定にあたって、他のステージ、特に、後段以降のステージに係る出力誤差をあらかじめ除外しておく必要はないため、出力誤差の推定が容易である。また、デジタル補正値の算出にデジタル計算部12の中間出力を用いるため、パイプラインA/D変換器のレーテンシーが悪化することがない。
なお、補正値算出部16は、対応する可変ステージ11Aについて、逆極性の出力誤差特性を模倣するようにしてもよい。この場合、出力補正部17は、デジタル計算部12のデジタル出力に、補正値算出部16から出力されたデジタル補正値を加算する。
また、ステージ評価部15は、出力補正部17のデジタル出力に代えて、デジタル計算部12のデジタル出力に基づいて、各可変ステージ11Aの固有値を推定するようにしてもよい。固有値推定の対象外のステージの出力誤差は、デジタル計算部12のデジタル出力の差分を計算することによって相殺されるからである。
(第2の実施形態)
図5は、本発明の第2の実施形態に係るパイプラインA/D変換器の構成を示す。本実施形態に係るパイプラインA/D変換器は、縦続接続された複数の1.5ビットステージ11および1.5ビット可変ステージ11A、デジタル計算部12、制御部13A、複数の入力切り替え部14、およびステージ評価部15Aを備えている。このうち、第1の実施形態と異なる制御部13Aおよびステージ評価部15Aについて詳細に説明する。なお、図5に示した可変ステージ11Aおよびステージ11の個数は、あくまでも便宜的なものであり、本発明は図示した構成に限定されるものではない。
図5は、本発明の第2の実施形態に係るパイプラインA/D変換器の構成を示す。本実施形態に係るパイプラインA/D変換器は、縦続接続された複数の1.5ビットステージ11および1.5ビット可変ステージ11A、デジタル計算部12、制御部13A、複数の入力切り替え部14、およびステージ評価部15Aを備えている。このうち、第1の実施形態と異なる制御部13Aおよびステージ評価部15Aについて詳細に説明する。なお、図5に示した可変ステージ11Aおよびステージ11の個数は、あくまでも便宜的なものであり、本発明は図示した構成に限定されるものではない。
ステージ評価部15Aは、デジタル計算部12のデジタル出力に基づいて、各可変ステージ11Aにおけるフィードバック容量およびサンプリング容量の容量値の大小判別を行う。なお、可変ステージ11Aは、第1の実施形態に係るものと同様であり、図2は、その内部構成を示す。
具体的に、容量値の大小判別は次のようにして行う。まず、対象となる可変ステージ11Aにテスト信号が入力された状態で、容量24および25を第1の接続形態にしたときのパイプラインA/D変換器のデジタル出力を得る。次に、容量24および25を第2の接続形態にしたときのパイプラインA/D変換器のデジタル出力を得る。そして、これら二つのデジタル出力の大小関係から、容量24および25の大小関係を特定する。
制御部13Aは、ステージ評価部15Aの制御に従って、各可変ステージ11Aにおける容量24および25の接続形態を切り替える。具体的には、制御部13Aは、容量24および25のうち容量値の大きい方をフィードバック容量として用いるように、各可変ステージ11Aにおけるスイッチ群を制御する。
以上、本実施形態によると、各可変ステージ11Aにおいてフィードバック容量の容量値よりもサンプリング容量の容量値の方が小さくなり、パイプラインA/D変換器の出力エラーは、比較的補正しやすいミッシングコードとなる。
なお、好ましいテスト信号のレベルについては、第1の実施形態で説明したとおりである。また、第1の実施形態と同様に、同一の可変ステージ11Aについて、パイプラインA/D変換器のデジタル出力の比較を複数回行うことが好ましい。
以上、本発明の実施形態について説明したが、本発明は、1.5ビットステージを備えたパイプラインA/D変換器に限定されるものではない。2.5ビット、あるいはこれ以外のステージを備えたパイプラインA/D変換器についても、本発明により、上記と同様の効果が奏される。
本発明に係るパイプラインA/D変換器は、高速かつ高分解能のA/D変換が可能で、かつ、優れたINL性能を有するため、これらすべての条件が求められるデジタルスチルカメラなどのフロントエンド部などとして有用である。
11 ステージ
11A 可変ステージ
12 デジタル計算部
13A 制御部
14 入力切り替え部
15,15A ステージ評価部
16 補正値算出部
17 出力補正部
21 A/D変換器
22 D/A変換器
23 演算増幅器
24 容量(第1の容量)
25 容量(第2の容量)
26A,27A スイッチ(スイッチ群)
11A 可変ステージ
12 デジタル計算部
13A 制御部
14 入力切り替え部
15,15A ステージ評価部
16 補正値算出部
17 出力補正部
21 A/D変換器
22 D/A変換器
23 演算増幅器
24 容量(第1の容量)
25 容量(第2の容量)
26A,27A スイッチ(スイッチ群)
Claims (5)
- 縦続接続された複数のステージを備えたパイプラインA/D変換器であって、
前記複数のステージの少なくとも一つは、
当該ステージのアナログ入力をデジタル変換するA/D変換器と、
前記A/D変換器のデジタル出力をアナログ変換するD/A変換器と、
演算増幅器と、
第1および第2の容量と、
前記第1および第2の容量の接続形態として、前記第1の容量が前記演算増幅器のフィードバックに用いられ、前記第2の容量が前記D/A変換器の出力サンプリングに用いられる第1の接続形態と、これとは逆の第2の接続形態とを切り替えるスイッチ群とを備えた可変ステージである
ことを特徴とするパイプラインA/D変換器。 - 請求項1に記載のパイプラインA/D変換器において、
前記複数のステージのそれぞれのデジタル出力を順次シフトして加算するデジタル計算部と、
前記可変ステージのアナログ入力として、通常入力信号とテスト信号とを切り替える入力切り替え部と、
前記第1および第2の容量の容量値誤差に起因する前記可変ステージのアナログ出力誤差を推定するステージ評価部と、
前記デジタル計算部の中間出力および前記ステージ評価部によって推定されたアナログ出力誤差に基づいて、前記デジタル計算部のデジタル出力を補正するためのデジタル補正値を算出する補正値算出部と、
前記補正値算出部によって算出されたデジタル補正値に基づいて、前記デジタル計算部のデジタル出力を補正する出力補正部とを備え、
前記ステージ評価部は、前記可変ステージに前記テスト信号が与えられた状態で、当該可変ステージにおける前記第1および第2の容量が前記第1の接続状態にされたときのおよび前記第2の接続状態にされたときの、前記デジタル計算部または前記出力補正部のデジタル出力の差分に基づいて、前記アナログ出力誤差を推定する
ことを特徴とするパイプラインA/D変換器。 - 請求項1に記載のパイプラインA/D変換器において、
前記可変ステージのアナログ入力として、通常入力信号とテスト信号とを切り替える入力切り替え部と、
前記可変ステージにおけるスイッチ群を制御する制御部と、
前記可変ステージにおける第1および第2の容量について容量値の大小判別を行うステージ評価部とを備え、
前記ステージ評価部は、前記可変ステージに前記テスト信号が与えられた状態で、当該可変ステージにおける前記第1および第2の容量が前記第1の接続状態にされたときおよび前記第2の接続状態にされたときの、当該パイプラインA/D変換器のデジタル出力に基づいて、前記大小判別を行うものであり、
前記制御部は、前記ステージ評価部による前記大小判別の結果に基づいて、前記第1および第2の容量のうち容量値の大きい方が前記演算増幅器のフィードバックに用いられるように、前記スイッチ群を制御するものである
ことを特徴とするパイプラインA/D変換器。 - 請求項2または3に記載のパイプラインA/D変換器において、
前記テスト信号のレベルは、当該テスト信号を入力する可変ステージの次段以降のステージに係るアナログ入出力のレベルが、その最大振幅の中央値近傍となるような大きさである
ことを特徴とするパイプラインA/D変換器。 - 縦続接続された複数のステージと、前記複数のステージのそれぞれのデジタル出力を順次シフトして加算するデジタル計算部とを備えたパイプラインA/D変換器の出力誤差補正方法であって、
前記複数のステージの少なくとも一つは、
当該ステージのアナログ入力をデジタル変換するA/D変換器と、
前記A/D変換器のデジタル出力をアナログ変換するD/A変換器と、
演算増幅器と、
第1および第2の容量と、
前記第1および第2の容量の接続形態として、前記第1の容量が前記演算増幅器のフィードバックに用いられ、前記第2の容量が前記D/A変換器の出力サンプリングに用いられる第1の接続形態と、これとは逆の第2の接続形態とを切り替えるスイッチ群とを備えた可変ステージであり、
当該出力誤差補正方法は、
前記可変ステージに入力される信号を切り替える入力切り替えステップと、
前記入力切り替えステップによって前記可変ステージにテスト信号が与えられた状態で、当該可変ステージにおける第1および第2の容量について、前記第1の接続形態と前記第2の接続形態とを切り替える接続形態切り替えステップと、
前記接続形態切り替えステップによって前記第1および第2の容量が前記第1の接続形態にされたときの前記パイプラインA/D変換器の出力と、前記第2の接続形態にされたときの前記パイプラインA/D変換器の出力との差分に基づいて、前記第1および第2の容量の容量値差に起因する前記可変ステージのアナログ出力誤差を推定する誤差推定ステップと、
前記デジタル計算部の中間出力および前記誤差推定ステップによって推定されたアナログ出力誤差に基づいて、前記デジタル計算部の出力を補正するためのデジタル補正値を算出する補正値算出ステップと、
前記補正値算出ステップによって算出されたデジタル補正値に基づいて、前記デジタル計算部のデジタル出力を補正する出力補正ステップとを備えた
ことを特徴とするパイプラインA/D変換器の出力誤差補正方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004246850A JP2006067201A (ja) | 2004-08-26 | 2004-08-26 | パイプラインa/d変換器およびその出力誤差補正方法 |
EP05018301A EP1630964A3 (en) | 2004-08-26 | 2005-08-23 | Pipelined A/D converter and method for correcting error in output of the same |
US11/210,848 US20060044173A1 (en) | 2004-08-26 | 2005-08-25 | Pipelined A/D converter and method for correcting error in output of the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004246850A JP2006067201A (ja) | 2004-08-26 | 2004-08-26 | パイプラインa/d変換器およびその出力誤差補正方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006067201A true JP2006067201A (ja) | 2006-03-09 |
Family
ID=35134313
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004246850A Pending JP2006067201A (ja) | 2004-08-26 | 2004-08-26 | パイプラインa/d変換器およびその出力誤差補正方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20060044173A1 (ja) |
EP (1) | EP1630964A3 (ja) |
JP (1) | JP2006067201A (ja) |
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US8203474B2 (en) | 2008-03-31 | 2012-06-19 | Panasonic Corporation | Pipeline A/D converter |
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---|---|---|---|---|
JP4684028B2 (ja) * | 2005-07-04 | 2011-05-18 | パナソニック株式会社 | パイプラインa/d変換器 |
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2004
- 2004-08-26 JP JP2004246850A patent/JP2006067201A/ja active Pending
-
2005
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Also Published As
Publication number | Publication date |
---|---|
US20060044173A1 (en) | 2006-03-02 |
EP1630964A2 (en) | 2006-03-01 |
EP1630964A3 (en) | 2006-04-19 |
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