JP6114390B2 - アナログデジタル変換器 - Google Patents

Description

本発明は、アナログデジタル変換器に関し、例えば、デジタル補正で精度を高められるアナログデジタル変換器に関する。

例えば、非特許文献１に開示されたデジタル補正型アナログデジタル変換器では、補正対象のアナログデジタル変換器の入力に、補正対象のアナログデジタル変換器より低速かつ高精度の参照用アナログデジタル変換器を並列に接続し、上記の参照用アナログデジタル変換器のデジタル出力を基準信号として補正を行っている。また、非特許文献２には、このような精度が要求される基準信号を用いずにデジタル補正を実施できるアナログデジタル変換器が開示されている。

Y. Chiu, C. W. Tsang, B. Nikolic and P. R. Gray, "Least mean square adaptive digital background calibration of pipelined analog-to-digital converters," IEEE Transactions on Circuits and Systems I, Vol. 51, pp. 38-46, Jan. 2004. W. Liu, P. Huang and Y. Chiu, "A 12b 22.5/45MS/s 3.0mW 0.059mm2 CMOS SAR ADC achieving over 90dB SFDR," 2010 IEEE International Solid-State Circuits Conference Digest of Technical Papers, pp. 380-381, Feb. 2010.

デジタル補正型アナログデジタル変換器は、アナログ信号をデジタル信号に変換するアナログデジタル変換部と、アナログデジタル変換部のデジタル出力を受け、このデジタル出力をデジタル補正するデジタル補正部より構成される。デジタル補正型アナログデジタル変換器は、アナログ回路部の性能不足をデジタル補正により補うことで、高い変換精度を維持できる。低性能のアナログ回路でよいため、消費電力や回路面積を著しく削減できる利点がある。

例えば、パイプラインアナログデジタル変換器やサイクリックアナログデジタル変換器の場合は、オペアンプのオープンループ利得不足と非線形性による影響で、アナログデジタル変換部のアナログデジタル変換特性の線形性が低下し、変換精度が劣化する。上記の影響をデジタル補正することで、低性能のオペアンプを採用できる。また、容量素子の容量値バラツキも変換特性の線形性を低下させるが、デジタル補正することで容量値バラツキを許容できるため、小さな容量値の容量素子を採用できる。これにより、アナログデジタル変換器の消費電力や回路面積を著しく低減できる。

逐次比較アナログデジタル変換器の場合は、容量素子の容量値バラツキが変換特性の線形性を低下させるが、デジタル補正により容量値バラツキを許容できるため、小さな容量値の容量素子を採用できる。これにより、アナログデジタル変換器の消費電力や回路面積を著しく低減できる。

しかし、従来の一般的な方法でデジタル補正を行う場合、補正用に何らかの基準信号が必要である。基準信号は高精度である必要があり、補正後のアナログデジタル変換器の変換精度は、この基準信号の信号品質で制約される。例えば、非特許文献１に開示されたデジタル補正型アナログデジタル変換器を用いた場合、補正後のアナログデジタル変換器の変換精度は、参照用アナログデジタル変換器の変換精度で制約される。そのため、これらの基準信号を利用した補正では、例えば１３ビット程度以上の変換精度を得るのは困難であると考えられる。

そこで、基準信号を用いずにデジタル補正を行う方法として、例えば、非特許文献２に示されるような方法を用いることが考えられる。図１は、本発明の前提として検討したアナログデジタル変換器において、その構成例を示す概略図である。図１に示すアナログデジタル変換器では、アナログデジタル変換部（ＡＤＣ）に対して、本来の入力信号に加えて、正の直流電圧シフト「＋Δ」と負の直流電圧シフト「−Δ」が交互に印加される。この直流電圧シフトの印加機構は、例えば、アナログデジタル変換部（ＡＤＣ）の内部回路に容量素子やスイッチを追加することで、等価的に実現することができる。

奇数サンプル側デジタル補正部と偶数サンプル側デジタル補正部は、アナログデジタル変換部（ＡＤＣ）の奇数番目のサンプルに対応するデジタル出力と偶数番目のサンプルに対応するデジタル出力のそれぞれに対して、補正係数を用いてデジタル補正を行う。偶数サンプル側デジタル補正部の補正後出力と奇数サンプル側デジタル補正部の補正後出力の差分が、入力から期待される「２Δ」となるように補正係数を探索することで、探索された補正係数を用いて上記のデジタル補正を実施することができる。この方法では、直流電圧シフト値が常に一定でありさえすれば、値自体は設計値からずれていても問題ない。

しかし、図１のような方法では、上記の直流電圧シフト機構を実装するために、アナログデジタル変換部の内部回路やレイアウトを変更する必要があり、既存のアナログデジタル変換部の回路やレイアウトを適用することができない。また、アナログデジタル変換部の内部に直流電圧シフト機構を実装せず、アナログデジタル変換部の前段で直流電圧シフトを実装する場合は、オペアンプによるアナログ加算回路が必要である。その結果、オペアンプの歪特性や応答特性により直流電圧シフトを一定に保てなくなり補正精度が低下する恐れがある。また、例えば、市販の低精度のアナログデジタル変換器をボードに実装し、その出力をボード上でＦＰＧＡ（Field Programmable Gate Array）やマイコンなどを用いてデジタル補正するような場合でも、ボード上にオペアンプ加算回路を実装する必要があるため、同様に補正精度が低下する恐れがある。

後述する実施の形態は、このようなことを鑑みてなされたものであり、その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的な実施の形態の概要を簡単に説明すれば、次のとおりである。

本実施の形態によるアナログデジタル変換器は、減衰回路と、第１選択回路と、アナログデジタル変換部と、補正ユニットと、を有する。減衰回路は、それぞれ電圧値が異なる複数の第１アナログ電圧が順次入力され、複数の第１アナログ電圧を所定の減衰率で減衰させることで複数の第２アナログ電圧を順次出力する。第１選択回路は、第１アナログ電圧とそれを減衰した第２アナログ電圧とを組とする複数組の第１および第２アナログ電圧が順次入力され、複数組の第１および第２アナログ電圧の中のそれぞれのアナログ電圧を異なるタイミングで選択して出力する。アナログデジタル変換部は、第１選択回路から出力される複数組の第１および第２アナログ電圧を複数組の第１および第２デジタル信号にそれぞれ変換する。補正ユニットは、複数組の第１および第２デジタル信号に基づいて、複数組の第１および第２デジタル信号のＭ（Ｍは１以上の整数）個のビットに対してそれぞれ乗算するＭ個の補正係数を探索する。

本願において開示される発明のうち、代表的な実施の形態によって得られる効果を簡単に説明すると、アナログデジタル変換器における変換精度の向上が実現可能になる。

本発明の前提として検討したアナログデジタル変換器において、その構成例を示す概略図である。 本発明の実施の形態１によるアナログデジタル変換器において、その構成例を示す概略図である。 図２Ａのアナログデジタル変換部に入力されるアナログ信号の一例を示す波形図である。 本発明の実施の形態２によるアナログデジタル変換器において、その構成例を示す概略図である。 図３Ａにおける主要部の動作例を示すタイミングチャートである。 本発明の実施の形態３によるアナログデジタル変換器において、その構成例を示す概略図である。 図４Ａにおける主要部の動作例を示すタイミングチャートである。 本発明の実施の形態４によるアナログデジタル変換器において、その構成例を示す概略図である。 図５Ａにおける主要部の動作例を示すタイミングチャートである。 本発明の実施の形態５によるアナログデジタル変換器において、それに含まれる補正用信号生成部の構成例を示す概略図である。 本発明の実施の形態６によるアナログデジタル変換器において、それに含まれる補正用信号生成部周りの構成例を示す概略図である。 本発明の実施の形態７によるアナログデジタル変換器において、その一部の構成例を示す概略図である。 図２Ａのアナログデジタル変換器に対するシミュレーション結果の一例と、その比較例として図２Ａの中のアナログデジタル変換部単体に対するシミュレーション結果の一例を示す図である。 本発明の実施の形態８によるアナログデジタル変換器において、その構成例を示す概略図である。 本発明の実施の形態９によるアナログデジタル変換器において、その構成例を示す概略図である。

以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらは互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。

さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
《アナログデジタル変換器の概略構成》
図２Ａは、本発明の実施の形態１によるアナログデジタル変換器において、その構成例を示す概略図である。図２Ｂは、図２Ａのアナログデジタル変換部に入力されるアナログ信号の一例を示す波形図である。図２Ａにおいて、補正用信号印加端子には減衰回路２１が接続され、経路切換えマルチプレクサ（第１選択回路）２２の２個の入力ノードには、それぞれ補正用信号印加端子と減衰回路２１の出力ノードが接続される。経路切換えマルチプレクサ２２の出力は、アナログデジタル変換部（ＡＤＣ）２３に入力される。減衰回路２１は、この例では、抵抗分圧回路で構成される。

アナログデジタル変換部２３のＭビットのデジタル出力Ｄ_ｉ（ｉ＝１，２，…，Ｍ）は奇数サンプル側デジタル補正部２４と偶数サンプル側デジタル補正部２５に入力される。奇数サンプル側デジタル補正部２４は、アナログデジタル変換部２３の奇数番目のデジタル出力（第１デジタル信号）Ｄ_ｉ ^ＯＤＤ（ｉ＝１，２，…，Ｍ）と補正係数探索部２６より供給される補正係数Ｗ_ｉにもとづいて、奇数サンプル側補正後アナログデジタル変換結果（第１補正後デジタル信号）を出力する。偶数サンプル側デジタル補正部２５は、アナログデジタル変換部２３の偶数番目のデジタル出力（第２デジタル信号）Ｄ_ｉ ^ＥＶＥＮ（ｉ＝１，２，…，Ｍ）と補正係数探索部２６より供給される補正係数Ｗ_ｉにもとづいて、偶数サンプル側補正後アナログデジタル変換結果（第２補正後デジタル信号）を出力する。

乗算部２７は、奇数サンプル側補正後アナログデジタル変換結果と補正係数探索部２６から供給される減衰率推定値（減衰係数）ａ_ＥＳＴの乗算結果を出力する。減算部（誤差検出部）２８は、偶数サンプル側補正後アナログデジタル変換結果から乗算結果を減算した結果を出力する。当該減算結果は「誤差ｅ」として補正係数探索部２６に入力される。補正係数探索部２６は、誤差ｅと、アナログデジタル変換部２３のデジタル出力Ｄ_ｉ（ｉ＝１，２，…，Ｍ）と、奇数サンプル側補正後アナログデジタル変換結果とにもとづいて、補正係数Ｗ_ｉと減衰率推定値ａ_ＥＳＴを探索し、当該探索結果を奇数サンプル側デジタル補正部２４と偶数サンプル側デジタル補正部２５と乗算部２７に出力する。

奇数サンプル側デジタル補正部２４、偶数サンプル側デジタル補正部２５、補正係数探索部２６、乗算部２７および減算部２８は、補正ユニット２０ａを構成する。補正ユニット２０ａは、特に限定はされないが、例えば、ＦＰＧＡやプロセッサ等のデジタル演算回路によって実現可能である。また、アナログデジタル変換部２３の入力ノードには、経路切換えマルチプレクサ２２と並列に入力経路用スイッチ（入力スイッチ）２９が接続される。入力経路用スイッチ２９は、オンに制御された際に、本来の入力信号電圧（アナログ入力電圧）Ｖ_ＩＮをアナログデジタル変換部２３に入力する。入力経路用スイッチ２９のオン・オフや経路切換えマルチプレクサ２２の選択は、制御部３０によって制御される。

《アナログデジタル変換器の補正係数探索動作》
補正用信号（第１アナログ信号）は、図２Ｂに示した「補正用信号波形」の通り、階段状に変化する複数（この例では３通り）のアナログ電圧（第１アナログ電圧）Ｖ_１〜Ｖ_３を持ち、各アナログ電圧の値は、アナログデジタル変換周期の２周期間ずつ正確に保持される。アナログデジタル変換部２３には、図２Ｂに示した「ＡＤＣ入力波形」の通り、アナログデジタル変換周期の奇数番目では補正用信号の電圧（Ｖ_１〜Ｖ_３）が直接入力され、偶数番目では、減衰回路２１を介して補正用信号をａ倍に減衰した電圧（第２アナログ電圧）（ａＶ_１〜ａＶ_３）が入力される。制御部３０は、このような「ＡＤＣ入力波形」となるように、経路切換えマルチプレクサ２２を選択する。具体的には、制御部３０は、補正用信号の各サイクル毎に、各サイクル内の一部（ここでは半分）の期間で補正用信号を選択し、残りの期間で減衰回路２１からの出力信号（第２アナログ信号）を選択する。

アナログデジタル変換部２３に対して、図２Ｂに示したような入力を行った場合、隣接する奇数番目サンプルと偶数番目サンプルのアナログデジタル変換部２３への入力電圧比は、常に厳密に一定値ａになる。このような状況を意図的に作り出すことで、アナログデジタル変換部２３の変換に伴う非線形性を補償するための補正係数Ｗ_ｉを探索可能としている。具体的には、奇数／偶数サンプル間の関係性を踏まえて、補正係数探索部２６は、奇数サンプル側補正後アナログデジタル変換結果に減衰率推定値ａ_ＥＳＴを乗算した値が、そのペアとなる偶数サンプル側補正後アナログデジタル変換結果と等しくなるように、以下の適応制御アルゴリズムで補正係数Ｗ_ｉと減衰率推定値ａ_ＥＳＴを探索する。

奇数サンプル側デジタル補正部２４は、前述したように、アナログデジタル変換部２３の奇数番目のデジタル出力（第１デジタル信号）Ｄ_ｉ ^ＯＤＤ（ｉ＝１，２，…，Ｍ）と補正係数探索部２６より供給される補正係数Ｗ_ｉにもとづき、奇数サンプル側補正後アナログデジタル変換結果（第１補正後デジタル信号）Ｄ_ＯＵＴ ^ＯＤＤを式（１）で算出する。

同様に、偶数サンプル側デジタル補正部２５は、アナログデジタル変換部２３の偶数番目のデジタル出力（第２デジタル信号）Ｄ_ｉ ^ＥＶＥＮ（ｉ＝１，２，…，Ｍ）と補正係数探索部２６より供給される同じ補正係数Ｗ_ｉにもとづき、偶数サンプル側補正後アナログデジタル変換結果（第２補正後デジタル信号）Ｄ_ＯＵＴ ^ＥＶＥＮを式（２）で算出する。

乗算部２７は、Ｄ_ＯＵＴ ^ＯＤＤとａ_ＥＳＴを乗算し、乗算結果を得る。減算部（誤差検出部）２８は、Ｄ_ＯＵＴ ^ＥＶＥＮと当該乗算結果の差分を誤差ｅとして式（３）の通り算出する。

補正係数探索部２６は、前述したように、誤差ｅと、アナログデジタル変換部２３のデジタル出力Ｄ_ｉ ^ＯＤＤ，Ｄ_ｉ ^ＥＶＥＮと、Ｄ_ＯＵＴ ^ＯＤＤとにもとづいて、補正係数Ｗ_ｉと減衰率推定値ａ_ＥＳＴを探索する。一例として、探索をＬＭＳ（Least Mean Square）アルゴリズムで行う場合は、例えば、式（４）でＷ_ｉを、式（５）でａ_ＥＳＴを探索できる。ａは、減衰回路２１の減衰率の設計値である。

ここで、μ_Ｗｉおよびμ_ａは、ＬＭＳアルゴリズムのステップサイズであり、探索速度と探索精度のトレードオフを考慮して適当な値に設定すればよい。また、探索結果の不定性（例えばＷ_ｉの解に対してＷ_ｉの定数倍も解になり得る）を排除するため、ＭＳＢの補正係数Ｗ_１は１／２に固定した状態で上記の動作を行う。これにより、探索後の補正係数値Ｗ_ｉは真の値に対して一律に１／２／Ｗ_１倍（Ｗ_１はＭＳＢ補正係数の真値とする。）となり、その結果として、１／２／Ｗ_１倍の変換利得誤差を生じる。しかし、各Ｗ_ｉ値間の相対的な比率は真値間の比率と等しくなるため、アナログデジタル変換の線形性は完全に補償される。また、ａ_ＥＳＴはａに収束する。

なお、アナログデジタル変換部２３は、例えばパイプライン型を用いる場合は、ＭＤＡＣ（Multiplying ＤＡＣ）回路の直列接続構成となる。この場合、初段のＭＤＡＣ回路に使用されているオペアンプの３次歪や５次歪を補正することで、更にアナログデジタル変換の線形性を高めることも可能である。例えば３次歪を補正する場合、奇数サンプル側デジタル補正部２４は、アナログデジタル変換部２３の奇数番目のデジタル出力Ｄ_ｉ ^ＯＤＤ（ｉ＝１，２，…，Ｍ）と、補正係数探索部２６より供給される補正係数Ｗ_ｉと、３次歪補正係数Ｂ_３とにもとづいて、奇数サンプル側補正後アナログデジタル変換結果Ｄ_ＯＵＴ ^ＯＤＤを式（６）の通り算出する。

同様に、偶数サンプル側デジタル補正部２５は、アナログデジタル変換部２３の偶数番目のデジタル出力Ｄ_ｉ ^ＥＶＥＮ（ｉ＝１，２，…，Ｍ）と、補正係数探索部２６より供給される同じ補正係数Ｗ_ｉと、Ｂ_３とにもとづき、偶数サンプル側補正後アナログデジタル変換結果Ｄ_ＯＵＴ ^ＥＶＥＮを式（７）の通り算出する。

以下、上記と同様に誤差ｅが算出され、補正係数探索部２６は、誤差ｅと、アナログデジタル変換部２３のデジタル出力Ｄ_ｉ ^ＯＤＤ，Ｄ_ｉ ^ＥＶＥＮと、Ｄ_ＯＵＴ ^ＯＤＤとにもとづいて、式（４）で補正係数Ｗ_ｉを、式（５）で減衰率推定値ａ_ＥＳＴを、式（８）で３次歪補正係数Ｂ_３を探索する。ここで、μ_Ｂ３は探索速度と探索精度のトレードオフを考慮して適当な値に設定すればよい。

補正係数探索部２６は、さらに、アナログデジタル変換部２３の直流オフセット電圧の影響を取り除いて補正係数を探索することも可能である。その場合は、誤差ｅから直流補正係数ΔＶ_ＤＣを減算したもの（式（９））を誤差ｅ’として、式（４）、式（５）のｅをｅ’で置き換えた式（１０）、（１１）で補正係数Ｗ_ｉと減衰率推定値ａ_ＥＳＴを探索する。また、直流補正係数ΔＶ_ＤＣは式（１２）で探索する。

《本実施の形態のアナログデジタル変換器の主な効果》
以上のような方式を用いた場合、例えば、減衰回路２１の減衰率が設計値ａからばらついてａ_ＲＥＡＬとなったとしても、隣接する奇数番目サンプルと偶数番目サンプルのアナログデジタル変換部２３への入力電圧比は厳密に一定値ａ_ＲＥＡＬになる。ここで、本実施の形態の方式では、減衰率推定値（減衰係数）ａ_ＥＳＴも探索しているため、減衰回路２１の減衰率がａ_ＲＥＡＬとなったとしても、減衰率推定値ａ_ＥＳＴがａ_ＲＥＡＬに収束することで、減衰率ばらつきの影響を吸収し、補正係数Ｗ_ｉの正確な探索を維持できる。その結果、減衰回路２１は、線形性さえ良好であれば、減衰率が設計値からばらついても特に問題は無く、この線形性は、抵抗分圧回路を代表とする受動素子を用いた減衰回路２１では十分に保証される。

つまり、本実施の形態の方式では、精度が要求される素子を特に用いずに、パイプライン、サイクリック、逐次比較アナログデジタル変換器などで生じ得るアナログデジタル変換の非線形性を高精度にデジタル補正することができる。その結果、アナログデジタル変換器における変換精度の向上が実現可能になる。また、この際に、アナログデジタル変換部２３の内部回路に変更を加える必要はない。したがって、例えば、部品として完成している市販のアナログデジタル変換器を対象として高精度なデジタル補正を行うようなことも可能である。さらに、別の観点として、ある目標とする変換精度を実現するにあたり、アナログデジタル変換器の消費電力や回路面積を著しく低減することができる。

具体的には、例えば、パイプラインアナログデジタル変換器やサイクリックアナログデジタル変換器の場合は、オペアンプのオープンループ利得不足と非線形性による影響が高精度にデジタル補正されるため、低性能のオペアンプを採用できる。さらに、容量素子の容量値バラツキや直流オフセット電圧による影響も高精度にデジタル補正されるため、小さな容量値の容量素子や小さなゲート幅のＭＯＳトランジスタを採用できる。また、逐次比較アナログデジタル変換器の場合は、容量素子の容量値バラツキや直流オフセット電圧による影響が高精度にデジタル補正されるため、やはり、小さな容量値の容量素子や小さなゲート幅のＭＯＳトランジスタを採用できる。その結果、アナログデジタル変換器の消費電力や回路面積を著しく低減することができる。

なお、図２Ｂの例では、便宜上、補正用信号の電圧バリエーションとしてＶ_１，Ｖ_２，Ｖ_３の３通りの場合を示したが、最小限として、探索する係数の数以上の電圧バリエーションが必要であり、例えば、補正係数Ｗ_１〜Ｗ_１６と減衰率推定値ａ_ＥＳＴを探索する場合には、１７以上が必要となる。ただし、実際には、各補正係数をより高精度に探索するためには、数十通り以上のバリエーションを設けることが望ましい。また、ここでは、減衰回路２１として、複数の抵抗素子からなる抵抗分圧回路を用いたが、その代わりに、例えば、複数の容量素子を直列接続した容量分圧回路を用いることも可能である。

また、図２ＢにおけるＶ_１，Ｖ_２，Ｖ_３の各値は、原理上は、それぞれ異なる値であれば、任意に定めることが可能である。電圧の条件として必要なことは、図２Ｂを例として、奇数番目サンプルと偶数番目サンプルのアナログデジタル変換部２３への入力電圧比を必ず一定値ａに保つことである。この条件は、「ａ」の値は不変であることが保証されるため、奇数番目サンプルの期間とそれに続く偶数番目サンプルの期間（すなわち補正用信号の各サイクル内）で単に電圧（Ｖ_１，Ｖ_２，Ｖ_３）を一定に保つことで満たすことができる。

ここで、比較例として、仮に、図１の方式を用いた場合、補正用信号として、例えば、Ｖ１’±Δ，Ｖ２’±Δ，Ｖ３’±Δ，…等が入力されることになる。この際に、Ｖ１’，Ｖ２’，Ｖ３’，…の各値は、本実施の形態の方式と同様に、それぞれ異なる値であれば任意に定めることが可能であるが、Δの電圧値は必ず不変である必要がある。しかしながら、このような補正用信号を生成することは、実際上、容易でない。特に、アナログデジタル変換器と同一チップ内で生成するのではなく、チップ外部で生成する場合、例えば、オペアンプを用いたアナログ加算回路等を用いることが考えられるが、この場合、オペアンプの歪み特性等に応じて、Ｖ１’時の２Δの電圧値とＶ２’時の２Δの電圧値とに誤差が生じる恐れがある。一方、本実施の形態の方式では、このように様々な電圧バリエーションで不変性が必要とされるパラメータとして電圧値「Δ」を用いるのではなく、減衰率（例えば抵抗分圧比）「ａ」を用いているため、不変性を容易に保証することができる。

《補正ユニットの変形例》
図２Ａの補正ユニット２０ａでは、奇数サンプル側デジタル補正部２４の出力においてａ_ＥＳＴを乗算する構成としたが、偶数サンプル側デジタル補正部２５の出力においてａ_ＥＳＴを乗算してもよい。その場合、ａ_ＥＳＴの探索値は、減衰回路２１の減衰率ａではなく、その逆数１／ａになるが、所望の補正係数Ｗ_ｉを同様に探索できる。また、この場合、式（３）〜（５）のかわりに、以下の式（１３）〜（１５）のアルゴリズムで探索を行えばよい。

《アナログデジタル変換器の通常動作》
以上の説明は、アナログデジタル変換器が例えば補正動作モードで動作する場合の説明である。補正動作モードでは、図２Ａの制御部３０は、入力経路用スイッチ（入力スイッチ）２９をオフに制御した状態で、経路切換えマルチプレクサ（第１選択回路）２２の選択を行い、補正ユニット２０ａに補正係数Ｗ_ｉの探索を行わせる。本実施の形態によるアナログデジタル変換器は、このような補正動作モードに加えて、通常動作モードを備える。

制御部３０は、通常動作モードでは、入力経路用スイッチ２９をオンに制御し、経路切換えマルチプレクサ２２内の各スイッチをオフ（すなわち経路切換えマルチプレクサ２２の出力を開放状態）に制御する。これにより、本来の入力信号電圧（アナログ入力電圧）Ｖ_ＩＮがアナログデジタル変換部２３へ入力される。アナログデジタル変換部２３は、入力信号電圧Ｖ_ＩＮに対してアナログデジタル変換を行い、対応するＭビットのデジタル出力（デジタル信号）Ｄ_ｉ（ｉ＝１，２，…，Ｍ）を得る。補正ユニット２０ａは、当該デジタル出力Ｄ_ｉと補正動作モード時に探索して得られた補正係数値Ｗ_ｉを用いて、偶数サンプル側デジタル補正部２５において式（１６）の演算を行う。

偶数サンプル側デジタル補正部２５は、奇数番目のサンプルか偶数番目のサンプルかに依らず、全サンプルに対して式（１６）の演算を行い、その出力（補正後デジタル出力信号）Ｄ_ＯＵＴが、通常動作時のデジタル補正型アナログデジタル変換器全体としての出力になる。

図９は、図２Ａのアナログデジタル変換器に対するシミュレーション結果の一例と、その比較例として図２Ａの中のアナログデジタル変換部単体に対するシミュレーション結果の一例を示す図である。この例では、１１ ｂｉｔ １．５−ｂｉｔ／Ｓｔａｇｅのパイプラインアナログデジタル変換部２３を用い、その内の７ビットに対する補正係数Ｗ_ｉと３次歪補正係数Ｂ_３とを探索したのち、正弦波の入力信号電圧Ｖ_ＩＮを用いて出力スペクトルを観測している。デジタル補正を行わない場合（アナログデジタル変換部２３を単体で用いた場合）には、線形性の精度が６．６ビットであったが、本実施の形態の方式を用いてデジタル補正を行うことで線形性の精度が１２．０ビットに向上している。なお、上記はあくまでも一例であり、本実施の形態の補正方式は、様々な分解能のアナログデジタル変換器に対して効果がある。

以上のように、本実施の形態１のアナログデジタル変換器は、ある電圧とそれを固定の減衰率で減衰させた電圧をそれぞれアナログデジタル変換し、それらの変換結果と適応制御アルゴリズムにもとづいて、アナログデジタル変換部の補正係数を探索し、探索した補正係数を用いてアナログデジタル変換部のデジタル出力を補正する。これによって、デジタル補正を行うアナログデジタル変換器において、高精度な基準信号を用いずに、かつ、アナログデジタル変換部に回路変更を加えることなく、例えば１３ビット程度以上の変換精度を実現可能になる。また、高速・高精度・低消費電力のアナログデジタル変換を、オンチップ補正、オンボード補正のいずれの場合においても実現できる。すなわち、本実施の形態１のアナログデジタル変換器は、図２Ｂの「ＡＤＣ入力波形」を外部で生成するオンボード補正を用いる場合に特に有益となるが、これに限らず、「ＡＤＣ入力波形」をアナログデジタル変換器内で生成するオンチップ補正を用いる場合でも有益な効果が得られる。

なお、図２Ｂでは、奇数番目のサンプルでＶ_１〜Ｖ_３、偶数番目のサンプルでａＶ_１〜ａＶ_３を入力する例を示したが、この入力の順序は、適宜変更することが可能である。例えば、偶数番目のサンプルでＶ_１〜Ｖ_３、奇数番目のサンプルでａＶ_１〜ａＶ_３を入力してもよく、場合によって、連続するサンプルでＶ_１〜Ｖ_３を順次入力し、それに続く連続するサンプルでａＶ_１〜ａＶ_３を順次入力してもよい。例えば、補正ユニット２０ａは、アナログデジタル変換部２３からのデジタル信号を一時的に保持するメモリ等を備えていれば、Ｖ_１〜Ｖ_３およびａＶ_１〜ａＶ_３に対するデジタル信号がアナログデジタル変換部２３からどのような順番で入力されても、例えばＶ_１とａＶ_１を組として探索処理を行うことができる。ただし、この際には、前述したように、アナログデジタル変換部２３に対してＶ_１を入力する際と、ａＶ_１を入力する際とで、Ｖ_１の値は不変である必要がある。

また、ここでは、減衰率推定値（減衰係数）ａ_ＥＳＴを探索する方式を用いたが、場合によっては、固定値を用いることも可能である。具体的には、減衰回路２１の減衰率ａのばらつきを高精度に制御できるのであれば、ａ_ＥＳＴを固定値とすることも可能である。この場合、探索する係数が減るため、例えば、探索速度の高速化等が図れる。ただし、実際には、減衰回路２１を構成する各受動素子（抵抗または容量）のばらつきを制御することは容易でなく、特に、オンボード補正を行う際には更に困難となり得るため、ａ_ＥＳＴを探索する方式を用いる方が望ましい。

（実施の形態２）
《補正用信号の生成方式［１］》
図３Ａは、本発明の実施の形態２によるアナログデジタル変換器において、その構成例を示す概略図である。図３Ｂは、図３Ａにおける主要部の動作例を示すタイミングチャートである。図３Ａのアナログデジタル変換器は、図２Ａの構成例と比較して、その補正用信号を生成する方式の詳細が示されたものとなっている。アナログデジタル変換部２３やその後段の補正ユニット２０ａの構成および動作に関しては、図２Ａと図３Ａとで特に違いはないため、詳細な説明は省略する。

図３Ａにおいて、抵抗ラダー型マルチ電圧生成部（補正用抵抗分圧回路）３１のＮ個の抵抗分圧ノードにおけるＮ個の出力がセレクタ（第２選択回路）３２に入力され、セレクタ３２の出力ノードが、実施の形態１で説明した補正用信号印加端子になる。すなわち、セレクタ３２の出力ノードは減衰回路２１に接続され、セレクタ３２の出力ノードと減衰回路２１の出力ノードはそれぞれ経路切換えマルチプレクサ２２の２個の入力ノードに接続される。経路切換えマルチプレクサ２２の出力は、アナログデジタル変換部２３に入力される。

減衰回路２１は、図３Ａの通り、Ｒ_１とＲ_２の抵抗値を持つ抵抗素子で構成され、Ｒ_２／（Ｒ_１＋Ｒ_２）の減衰率を実現する抵抗分圧回路となっている。また、セレクタ３２の選択信号と経路切換えマルチプレクサ２２の経路切換え信号は、選択信号生成部３３により生成される。アナログデジタル変換部２３への本来の入力信号電圧Ｖ_ＩＮは、入力経路用スイッチ２９を介して、アナログデジタル変換部２３へ入力される。

抵抗ラダー型マルチ電圧生成部３１は、（Ｎ＋１）個の直列接続された抵抗素子を電源電圧とグランドの間に挿入した構造である。各抵抗素子の抵抗値に応じて、図３Ａの通り、Ｎ個の抵抗分圧ノードにＮ通りの電圧Ｖ_１〜Ｖ_Ｎが生成される。セレクタ３２は、その内の一つを選択信号生成部３３からの選択信号φ_１〜φ_Ｎにより選択する。これにより、セレクタ３２の出力ノードには、図２Ｂに示した階段状の補正用信号波形が生成される。なお、抵抗ラダー型マルチ電圧生成部３１およびセレクタ３２は、補正用信号生成部３４ａを構成する。

補正用信号を例えば図２Ｂのような階段状の波形にする場合は、抵抗ラダー型マルチ電圧生成部３１内の各抵抗素子の抵抗値を同一とし、選択信号φ_１からφ_Ｎまでを順次活性化し、かつそれを巡回させればよい。そのために、図３Ｂのタイミングチャートに示した通り、選択信号φ_１からφ_Ｎが順次かつ繰返しハイ電圧になり、セレクタ３２内の対応するスイッチがオンに制御される。各選択信号がハイ電圧の期間をアナログデジタル変換部２３の変換用クロック（サンプリングクロック）φ_Ｓの２変換周期分とすることで、実施の形態１の場合と同様に、２周期間ずつ電圧値が正確に保持された補正用信号波形を生成できる。経路切換えマルチプレクサ２２の経路切換え信号φ_ＭＵＸは、選択信号生成部３３において、アナログデジタル変換部２３の変換用クロックφ_Ｓを２分周することで生成できる。

図３Ｂのタイミングチャートにおいて、経路切換え信号φ_ＭＵＸがハイ電圧の時は、経路切換えマルチプレクサ２２の上側のスイッチがオンになり、セレクタ３２の出力電圧Ｖ_１〜Ｖ_Ｎがアナログデジタル変換部２３への入力電圧Ｖ_ＡＤＣとして印加される。一方、経路切換え信号φ_ＭＵＸがロー電圧の時は、経路切換えマルチプレクサ２２の下側のスイッチがオンになり、減衰回路２１の出力電圧ａＶ_１〜ａＶ_Ｎがアナログデジタル変換部２３への入力電圧Ｖ_ＡＤＣとして印加される。抵抗ラダー型マルチ電圧生成部３１の出力電圧Ｖ_１〜Ｖ_Ｎは、設計値からずれても補正ユニット２０ａによる補正精度には特に影響しないため、各抵抗素子の抵抗値がある程度ばらついても特に問題は生じない。

アナログデジタル変換器は、このような補正動作モードを経たのち、通常動作モードで動作する。通常動作モードでは、入力経路用スイッチ２９がオンになり、セレクタ３２内の各スイッチと経路切換えマルチプレクサ２２内の各スイッチはオフになる。すなわち、経路切換えマルチプレクサ２２の出力ノードは、開放状態となる。これにより、図３Ｂのタイミングチャートの示す通り、本来の入力信号電圧Ｖ_ＩＮがアナログデジタル変換部２３への入力電圧Ｖ_ＡＤＣとなる。

以上、本実施の形態２のアナログデジタル変換器を用いることで、実施の形態１で述べた各種効果に加え、抵抗ラダー型マルチ電圧生成部３１およびセレクタ３２からなる補正用信号生成部３４ａを設けることで、補正用信号を容易に生成することが可能になる。

（実施の形態３）
《補正用信号の生成方式［２］》
図４Ａは、本発明の実施の形態３によるアナログデジタル変換器において、その構成例を示す概略図である。図４Ｂは、図４Ａにおける主要部の動作例を示すタイミングチャートである。図４Ａのアナログデジタル変換器は、図２Ａの構成例と比較して、その補正用信号を生成する方式の詳細が示されたものとなっている。アナログデジタル変換部２３やその後段の補正ユニット２０ａの構成および動作に関しては、図２Ａと図４Ａとで特に違いはないため、詳細な説明は省略する。

図４Ａにおいて、デジタルアナログ変換部（ＤＡＣ）４１には補正用デジタル信号Ｄ_ＣＡＬが入力され、デジタルアナログ変換部４１の出力電圧Ｖ_ＤＡＣがＤＡＣ経路用スイッチ４２を介して補正用信号として印加される。ＤＡＣ経路用スイッチ４２の右端のノードは、実施の形態１における補正用信号印加端子になる。すなわち、ＤＡＣ経路用スイッチ４２の右端のノードは、減衰回路２１に接続され、ＤＡＣ経路用スイッチ４２の右端のノードと減衰回路２１の出力ノードはそれぞれ経路切換えマルチプレクサ２２の２個の入力ノードに接続される。経路切換えマルチプレクサ２２の出力は、アナログデジタル変換部２３に入力される。なお、デジタルアナログ変換部４１およびＤＡＣ経路用スイッチ４２は、補正用信号生成部３４ｂを構成する。

減衰回路２１は、図４Ａの通り、Ｒ_１とＲ_２の抵抗値を持つ抵抗素子で構成され、Ｒ_２／（Ｒ_１＋Ｒ_２）の減衰率を実現する抵抗分圧回路となっている。デジタルアナログ変換部４１の変換用クロック（サンプリングクロック）φ_ＤＡＣと経路切換えマルチプレクサ２２の経路切換え信号φ_ＭＵＸは、アナログデジタル変換部２３の変換用クロック（サンプリングクロック）φ_Ｓを２分周器４３で２分周することで生成できる。デジタルアナログ変換部４１は、その１変換周期の間、出力電圧を保持する性質があるため、その変換用クロックφ_ＤＡＣの周波数をアナログデジタル変換部２３の変換用クロックφ_Ｓの１／２とすることで、実施の形態１の場合と同様に、φ_Ｓの２周期間ずつ電圧値が正確に保持された補正用信号波形Ｖ_１〜Ｖ_Ｎを生成できる。

これにより、図４Ｂのタイミングチャートにおいて、経路切換え信号φ_ＭＵＸがハイ電圧の時は、経路切換えマルチプレクサ２２の上側のスイッチがオンになり、デジタルアナログ変換部４１の出力電圧Ｖ_１〜Ｖ_Ｎがアナログデジタル変換部２３への入力電圧Ｖ_ＡＤＣとして印加される。一方、経路切換え信号φ_ＭＵＸがロー電圧の時は、経路切換えマルチプレクサ２２の下側のスイッチがオンになり、減衰回路２１の出力電圧ａＶ_１〜ａＶ_Ｎがアナログデジタル変換部２３への入力電圧Ｖ_ＡＤＣとして印加される。なお、このような補正動作モードの期間では、ＤＡＣ経路導通信号φ_ＤＡＣＯによりＤＡＣ経路用スイッチ４２がオンに制御される。

一方、通常動作モード時は、制御信号φ_ＩＮにより入力経路用スイッチ２９がオンになり、ＤＡＣ経路用スイッチ４２と経路切換えマルチプレクサ２２内の各スイッチはオフになる。すなわち、経路切換えマルチプレクサ２２の出力ノードは、開放状態となる。これにより、図４Ｂのタイミングチャートの示す通り、本来の入力信号電圧Ｖ_ＩＮがアナログデジタル変換部２３への入力電圧Ｖ_ＡＤＣとなる。

以上、本実施の形態３のアナログデジタル変換器を用いることで、実施の形態１で述べた各種効果に加え、デジタルアナログ変換部４１を利用することで、補正用信号を容易に生成することが可能になる。この際に、デジタルアナログ変換部４１の出力電圧は、設計値からある程度ずれていても特に問題はなく、各出力電圧がφ_ＤＡＣの１変換周期の間、一定に保たれてさえいればよい。したがって、低精度のデジタルアナログ変換部を適用することが可能である。また、例えば、マイクロコンピュータ等を含んだシステムに本実施の形態を適用する場合には、マイクロコンピュータ内に搭載されているデジタルアナログ変換部を利用することで、補正信号生成部３４ｂに伴う部品の追加も特に不要となる。

（実施の形態４）
《補正用信号の生成方式［３］》
図５Ａは、本発明の実施の形態４によるアナログデジタル変換器において、その構成例を示す概略図である。図５Ｂは、図５Ａにおける主要部の動作例を示すタイミングチャートである。図５Ａのアナログデジタル変換器は、図２Ａの構成例と比較して、その補正用信号を生成する方式の詳細が示されたものとなっている。アナログデジタル変換部２３やその後段の補正ユニット２０ａの構成および動作に関しては、図２Ａと図５Ａとで特に違いはないため、詳細な説明は省略する。

図５Ａにおいて、サンプルアンドホールド回路（Ｓ／Ｈ）５１には、例えば、正弦波等の補正用のアナログ信号Ｖ_ＣＡＬが印加され、サンプルアンドホールド回路５１の出力電圧Ｖ_ＳＨはＳ／Ｈ経路用スイッチ５２を介して補正用信号として印加される。Ｓ／Ｈ経路用スイッチ５２の右端のノードが実施の形態１で述べた補正用信号印加端子になる。すなわち、Ｓ／Ｈ経路用スイッチ５２の右端のノードは減衰回路２１に接続され、Ｓ／Ｈ経路用スイッチ５２の右端のノードと減衰回路２１の出力ノードはそれぞれ経路切換えマルチプレクサ２２の２個の入力ノードに接続される。経路切換えマルチプレクサ２２の出力は、アナログデジタル変換部２３に入力される。なお、サンプルアンドホールド回路５１およびＳ／Ｈ経路用スイッチ５２は、補正用信号生成部３４ｃを構成する。

減衰回路２１は、図５Ａの通り、Ｒ_１とＲ_２の抵抗値を持つ抵抗素子で構成され、Ｒ_２／（Ｒ_１＋Ｒ_２）の減衰率を実現する抵抗分圧回路となっている。サンプルアンドホールド回路５１の動作用クロックφ_ＳＨと経路切換えマルチプレクサ２２の経路切換え信号φ_ＭＵＸは、アナログデジタル変換部２３の変換用クロックφ_Ｓを２分周器４３で２分周することで生成できる。サンプルアンドホールド回路５１は、その１変換周期の間（厳密には１変換周期からサンプリング期間を除いた期間）、出力電圧を保持する性質がある。このため、その動作用クロックφ_ＳＨの周波数をアナログデジタル変換部２３の変換用クロック（サンプリングクロック）φ_Ｓの１／２とすることで、実施の形態１の場合と同様に、２周期間ずつ電圧値が正確に保持された補正用信号波形Ｖ_１〜Ｖ_Ｎを生成できる。

これにより、図５Ｂのタイミングチャートにおいて、経路切換え信号φ_ＭＵＸがハイ電圧の時は、経路切換えマルチプレクサ２２の上側のスイッチがオンになり、サンプルアンドホールド回路５１の出力電圧Ｖ_１〜Ｖ_Ｎがアナログデジタル変換部２３への入力電圧Ｖ_ＡＤＣとして印加される。一方、経路切換え信号φ_ＭＵＸがロー電圧の時は、経路切換えマルチプレクサ２２の下側のスイッチがオンになり、減衰回路２１の出力電圧ａＶ_１〜ａＶ_Ｎがアナログデジタル変換部２３への入力電圧Ｖ_ＡＤＣとして印加される。なお、このような補正動作モードの期間では、Ｓ／Ｈ経路導通信号φ_ＳＨＯによりＳ／Ｈ経路用スイッチ５２がオンに制御される。

一方、通常動作モード時は、制御信号φ_ＩＮにより入力経路用スイッチ２９がオンになり、Ｓ／Ｈ経路用スイッチ５２と経路切換えマルチプレクサ２２内の各スイッチはオフになる。すなわち、経路切換えマルチプレクサ２２の出力ノードは、開放状態となる。これにより、図５Ｂのタイミングチャートの示す通り、本来の入力信号電圧Ｖ_ＩＮがアナログデジタル変換部２３への入力電圧Ｖ_ＡＤＣとなる。

以上、本実施の形態４のアナログデジタル変換器を用いることで、実施の形態１で述べた各種効果に加え、サンプルアンドホールド回路５１を利用することで、補正用信号を容易に生成することが可能になる。この際に、サンプルアンドホールド回路５１の出力電圧は、設計値からある程度ずれていても特に問題はなく、各出力電圧がφ_ＳＨの１変換周期の間、一定に保たれてさえいればよい。したがって、低精度のサンプルアンドホールド回路を適用することが可能である。

（実施の形態５）
《補正用信号の生成方式［４］》
図６は、本発明の実施の形態５によるアナログデジタル変換器において、それに含まれる補正用信号生成部の構成例を示す概略図である。図６に示す補正用信号生成部３４ｄは、抵抗ラダー型の構成となっており、実施の形態２の図３Ａに示した補正用信号生成部３４ａの変形例となっている。

図６において、初段抵抗ラダー６１に含まれるＮ個の抵抗分圧ノードからのＮ個の出力は、それぞれセレクタ［１］６２に入力され、その出力電圧Ｖ_ＯＵＴ１は、次段抵抗ラダー６３の上端電圧として入力される。次段抵抗ラダー６３に含まれるＭ個の抵抗分圧ノードからのＭ個の出力は、それぞれセレクタ［２］６４に入力され、その出力電圧Ｖ_ＯＵＴ２が実施の形態１で述べた補正用信号の電圧となる。

初段抵抗ラダー６１は、（Ｎ＋１）個の直列接続された抵抗素子を電源電圧とグランドの間に挿入した構造である。各抵抗素子の抵抗値に応じて、図６の通り、Ｎ個の抵抗分圧ノードにＮ通りの電圧が生成される。その内の一つをセレクタ［１］６２で選択信号φ_１１〜φ_１Ｎにより選択することで、出力電圧Ｖ_ＯＵＴ１が得られる。次段抵抗ラダー６３は、（Ｍ＋１）個の直列接続された抵抗素子をＶ_ＯＵＴ１とグランドの間に挿入した構造である。この構造により、セレクタ［１］６２で選択された出力電圧Ｖ_ＯＵＴ１にもとづいて、さらにＭ通りの電圧が生成され、その内の一つがセレクタ［２］６４で選択信号φ_２１〜φ_２Ｍにより選択される。

したがって、セレクタ［２］６４の出力電圧Ｖ_ＯＵＴ２は、（Ｎ×Ｍ）通りの値をとることができる。そのため、補正用信号に要求される電圧バリエーション数を実現するのに必要な抵抗素子数を、実施の形態２の場合よりも低減できるメリットがある。なお、選択信号φ_１１〜φ_１Ｎやφ_２１〜φ_２Ｍは、他の実施の形態と同様に、補正用信号となる出力電圧Ｖ_ＯＵＴ２がアナログデジタル変換周期の２周期間ずつ保持された階段状の電圧になるように、適切に制御されればよい。また、ここでは、次段抵抗ラダー６３の下端をグランドとしたが、初段抵抗ラダー６１のＮ個の抵抗分圧ノードに選択的に接続されるように構成してもよい。すなわち、セレクタ［１］６２と同様なセレクタを別途設け、初段抵抗ラダー６１の隣接する抵抗分圧ノード間を次段抵抗ラダー６３でさらに分圧する。

（実施の形態６）
《補正用信号の生成方式［５］》
図７は、本発明の実施の形態６によるアナログデジタル変換器において、それに含まれる補正用信号生成部周りの構成例を示す概略図である。図７に示す補正用信号生成部３４ｅは、抵抗ラダー型の構成となっており、実施の形態２の図３Ａに示した補正用信号生成部３４ａの変形例となっている。ここでは、図３Ａの場合と異なり、アナログデジタル変換部２３が差動回路構成である場合を例としている。

図７において、電源電圧Ｖ_ＤＤに接続されたセレクタ［Ｐ］（第３選択回路）７１Ｐと、その各出力に接続された並列抵抗［Ｐ］７２Ｐは、正相側の補正用信号を生成する。また、グランドに接続されたセレクタ［Ｎ］（第３選択回路）７１Ｎと、その出力に接続された並列抵抗［Ｎ］７２Ｎは逆相側の補正用信号を生成する。正相側の補正用信号の電圧と逆相側の補正用信号の電圧との差が、実施の形態１における補正用信号の電圧となる。正相側の補正用信号は、減衰回路用の抵抗［Ａ］７３Ａおよび抵抗［Ｂ］７３Ｂからなる抵抗分圧型の減衰回路と、経路切換えマルチプレクサ７４の正相側の上側の入力ノードにそれぞれ入力される。同様に、逆相側の補正用信号は、減衰回路用の抵抗［Ｃ］７３Ｃおよび抵抗［Ｄ］７３Ｄからなる抵抗分圧型の減衰回路と、経路切換えマルチプレクサ７４の逆相側の下側の入力ノードにそれぞれ入力される。

正相側の減衰回路と逆相側の減衰回路の他端には、電源電圧の１／２の電圧、すなわち、Ｖ_ＤＤ／２が印加されており、これにより、補正用差動信号の同相電圧（平均電圧）をＶ_ＤＤ／２に保つことができる。正相側の減衰回路の出力ノードは、経路切換えマルチプレクサ７４の正相側の下側の入力ノードに接続されている。同様に、逆相側の減衰回路の出力は、経路切換えマルチプレクサ７４の逆相側の上側の入力ノードに接続されている。さらに、経路切換えマルチプレクサ７４の正相側の出力ノードは、反転用マルチプレクサ７５の正相側の上側の入力ノードと逆相側の上側の入力ノードとに接続されている。同様に、経路切換えマルチプレクサ７４の逆相側の出力ノードは、反転用マルチプレクサ７５の逆相側の下側の入力ノードと正相側の下側の入力ノードとに接続されている。

反転用マルチプレクサ７５の正相側の出力電圧Ｖ_{ＡＤＣ＿Ｐ}と逆相側の出力電圧Ｖ_{ＡＤＣ＿Ｎ}との電圧差がアナログデジタル変換部２３への差動入力電圧Ｖ_ＡＤＣとなる。なお、ここでは、差動回路構成である場合を例としているが、勿論、シングル回路構成である場合にも同様に適用することが可能である。この場合、例えば、反転用マルチプレクサ７５を省き、前述した正相側の各回路のみを設け、正相側の減衰回路の他端をグランドとすればよい。

ここで、特に限定はされないが、減衰回路用の抵抗［Ａ］７３Ａ，［Ｂ］７３Ｂ，［Ｃ］７３Ｃ，［Ｄ］７３Ｄは、例えば、それぞれ同一の抵抗値であるものとする。この場合、減衰回路の減衰率は１／２となる。また、特に限定はされないが、並列抵抗［Ｐ］７２Ｐおよび並列抵抗［Ｎ］７２Ｎのそれぞれは、同じ抵抗値の組合せからなる６個の抵抗（Ｒ_３〜Ｒ_８）を備えるものとし、Ｒ_４，Ｒ_５，Ｒ_６，Ｒ_７，Ｒ_８の抵抗値は、例えば、Ｒ_３の抵抗値を基準として、それぞれ、２倍、４倍、８倍、１６倍、３２倍であるものとする。

アナログデジタル変換部２３（図示省略）の変換用クロックφ_Ｓは分周器７６に入力され、セレクタ［Ｐ］７１Ｐとセレクタ［Ｎ］７１Ｎ内の各６個の選択スイッチは、分周器７６の例えば４分周、８分周、１６分周、３２分周、６４分周、１２８分周の各分周出力φ_ＤＩＶによってオン／オフが制御される。上記の制御により正相側の並列抵抗値と逆相側の並列抵抗値は同一値Ｒ_ＥＦＦとなるように制御される。これにより、補正用差動信号電圧は、「Ｖ_ＤＤ×２Ｒ／（Ｒ_ＥＦＦ＋２Ｒ）」となる。この際には、上記のφ_ＤＩＶによる制御に伴い、Ｒ_ＥＦＦは、Ｒ_３の抵抗値の１倍，２倍，３倍，…，６４倍といったように順次変化する。その結果、補正用差動信号として６４通りの電圧バリエーションが得られ、補正係数Ｗ_ｉの正しい探索を行うのに十分な電圧バリエーション数が得られる。

また、反転用マルチプレクサ７５は、正／負の補正用信号の電圧を得て、さらに補正係数Ｗ_ｉの探索能力を高める目的で設けられる。すなわち、アナログデジタル変換部２３の差動信号の入力レンジに対して、その半分ではなく全体をカバーした上で補正係数Ｗ_ｉの探索を行えるようにする。反転用マルチプレクサ７５の反転制御信号φ_ＳＷＡＰがハイ電圧の時は、反転用マルチプレクサ７５によって正相側の上側のノードと逆相側の下側のノードが選択され、補正用差動信号の電圧がそのまま出力されるので、最終的な補正用信号の電圧は正電圧である。一方、反転制御信号φ_ＳＷＡＰがロー電圧の時は、反転用マルチプレクサ７５によって正相側の下側のノードと逆相側の上側のノードが選択され、補正用差動信号の電圧が反転して出力されるため、最終的な補正用信号の電圧は負電圧である。経路切換えマルチプレクサ７４の経路切換え信号φ_ＭＵＸは、実施の形態２などと同様に、アナログデジタル変換部２３の変換用クロックφ_Ｓを２分周することで生成できる。

図７のような構成を用いることで、実施の形態５の場合と同様に、補正用信号に要求される電圧バリエーション数を実現するのに必要な抵抗素子数を、実施の形態２の場合と比較して低減できる効果が得られる。

（実施の形態７）
《アナログデジタル変換器の概略構成（変形例［１］）》
図８は、本発明の実施の形態７によるアナログデジタル変換器において、その一部の構成例を示す概略図である。本実施の形態８では、例えば、市販のチップ部品となるパイプラインアナログデジタル変換器に、本実施の形態によるデジタル補正方式を適用する場合の一例について説明する。図８において、アナログデジタル変換部８１よりも前段の構成は、他の実施の形態の構成と同様である。

本実施の形態８のアナログデジタル変換器は、パイプラインアナログデジタル変換部８１を含んでいる。パイプラインアナログデジタル変換部８１は、通常、アナログデジタル変換ユニット８１１とその出力に接続されたデジタル出力生成部（ＤＥＣ）８１２からなる。パイプラインアナログデジタル変換部８１のデジタル出力ｂ_ｉは、デジタル出力生成逆処理部（ＲＤＥＣ）８２に入力され、その出力は、奇数サンプル側デジタル補正部８３と偶数サンプル側デジタル補正部８４に入力される。

奇数サンプル側デジタル補正部８３は、デジタル出力生成逆処理部８２の奇数番目のデジタル出力と補正係数探索部８５より供給される補正係数にもとづいて、奇数サンプル側補正後アナログデジタル変換結果を出力する。偶数サンプル側デジタル補正部８４は、デジタル出力生成逆処理部８２の偶数番目のデジタル出力と補正係数探索部８５より供給される補正係数にもとづいて、偶数サンプル側補正後アナログデジタル変換結果を出力する。

乗算部８６は、奇数サンプル側補正後アナログデジタル変換結果と補正係数探索部８５から供給される減衰率推定値ａ_ＥＳＴの乗算結果を出力する。減算部８７は、偶数サンプル側補正後アナログデジタル変換結果から乗算結果を減算した結果を出力する。当該減算結果は「誤差ｅ」として補正係数探索部８５に入力される。補正係数探索部８５は、誤差ｅと、デジタル出力生成逆処理部８２のデジタル出力と、奇数サンプル側補正後アナログデジタル変換結果とにもとづいて、補正係数と減衰率推定値ａ_ＥＳＴを探索し、探索結果を奇数サンプル側デジタル補正部８３と偶数サンプル側デジタル補正部８４と乗算部８６に出力する。なお、奇数サンプル側デジタル補正部８３、偶数サンプル側デジタル補正部８４、補正係数探索部８５、乗算部８６および減算部８７は、補正ユニット２０ｂを構成する。

パイプライン型やサイクリック型など、変換方式に冗長性を持つアナログデジタル変換器の市販のチップ部品では、図８の通り、アナログデジタル変換ユニット８１１の生出力Ｄ_ｉ（３値：±１，０、ｉ＝１，２，…，Ｍ）がチップ内のデジタル出力生成部８１２により処理されてバイナリデータｂ_ｉとして出力されることが多い。その場合、デジタル出力生成部８１２における情報縮退により、全ビットのＤ_ｉを完全に復元させることは困難となる。ただし、同図の通り、デジタル出力生成逆処理部８２により、少なくとも上位ビットの生出力（例えばＤ_１〜Ｄ_５）と、下位ビットの生出力のバイナリ合成値Ｄ_ＢＥ（Ｄ ＢａｃｋＥｎｄ）に分離して算出することは可能である。

そこで、図８では、これらを用いて、実施の形態１等と同様に補正係数Ｗ_１〜Ｗ_５，Ｗ_ＢＥを探索し、その結果で補正を行う。何ビット目まで生出力Ｄ_ｉを正確に算出できるかは、アナログデジタル変換ユニット８１１の内部回路における比較電圧のバラツキや直流オフセット電圧に依存する。これらは、パイプラインアナログデジタル変換器が市販のチップ部品の場合でも、データシートや補正前の補助的なシーケンスにより推定できるため、十分多くの上位ビットのＤ_ｉを算出でき、高い補正精度を実現できる。

なお、市販のチップ部品となる逐次比較アナログデジタル変換器を補正対象とする場合は、逐次比較アナログデジタル変換器の出力は、アナログデジタル変換ユニットの生出力Ｄ_ｉ（２値：±１）そのものであるため、図８のようなデジタル出力生成逆処理部８２は不要である。この場合、他の実施の形態の場合（例えば図２Ａの場合）と同様にして補正を行うことができる。

《アナログデジタル変換器の補正係数探索動作（変形例［１］）》
図８の構成において、補正動作モード時には、実施の形態１などと同様に、補正係数Ｗ_ｉ，Ｗ_ＢＥと減衰率推定値ａ_ＥＳＴの探索を、式（１７）〜（１９）および式（３）、（５）によるアルゴリズムで行う。

通常動作モード時は、図示は省略するが、実施の形態１などと同様に、本来の入力信号電圧Ｖ_ＩＮがパイプラインアナログデジタル変換部８１へ入力される。パイプラインアナログデジタル変換部８１は、入力信号電圧Ｖ_ＩＮに対してアナログデジタル変換を行い、そのデジタル出力ｂ_ｉは、デジタル出力生成逆処理部（ＲＤＥＣ）８２に入力される。デジタル出力生成逆処理部（ＲＤＥＣ）８２は、例えば、Ｄ_１〜Ｄ_５と、下位ビットの生出力のバイナリ合成値Ｄ_ＢＥを出力する。偶数サンプル側デジタル補正部８４は、これらの出力と補正動作モード時に探索して得られた補正係数Ｗ_ｉ，Ｗ_ＢＥを用いて式（２０）の演算を行う。

偶数サンプル側デジタル補正部８４は、奇数番目のサンプルか偶数番目のサンプルかに依らず、全サンプルに対して式（２０）の演算を行い、その出力Ｄ_ＯＵＴが通常動作モード時のデジタル補正型アナログデジタル変換器全体としての出力になる。

（実施の形態８）
《アナログデジタル変換器の概略構成（変形例［２］）》
図１０は、本発明の実施の形態８によるアナログデジタル変換器において、その構成例を示す概略図である。図１０のアナログデジタル変換器は、補正ユニット２０ｃにおいて、実施の形態１の図２Ａにおける奇数サンプル側デジタル補正部２４と偶数サンプル側デジタル補正部２５を一つのデジタル補正部１０１で置換した構成となっている。前述した実施の形態１〜４および７では、奇数サンプル側デジタル補正部と偶数サンプル側デジタル補正部を別々に備えているが、これらは、実際に実装する際には、図１０のように、一つのデジタル補正部として実装することが可能である。これによって、実装上の補正ユニットの回路規模を低減することなどが可能になる。

補正動作モード時は、実施の形態１などと同様に、補正用信号がアナログデジタル変換部２３に入力され、デジタル補正部１０１は、アナログデジタル変換部２３のデジタル出力Ｄ_ｉ（ｉ＝１，２，…，Ｍ）と補正係数探索部２６より供給される補正係数Ｗ_ｉにもとづいて、補正後アナログデジタル変換結果を出力する。乗算部２７は、補正後アナログデジタル変換結果の内、奇数番目のサンプルに対応する補正後アナログデジタル変換結果と補正係数探索部２６から供給される減衰率推定値ａ_ＥＳＴとの乗算結果を出力する。

減算部２８は、補正後アナログデジタル変換結果の内、偶数番目のサンプルに対応する補正後アナログデジタル変換結果から乗算部２７の乗算結果を減算した結果を出力する。当該減算結果は「誤差ｅ」として補正係数探索部２６に入力される。補正係数探索部２６は、誤差ｅとアナログデジタル変換部２３のデジタル出力Ｄ_ｉ（ｉ＝１，２，…，Ｍ）と奇数番目のサンプルに対応する補正後アナログデジタル変換結果にもとづいて、補正係数Ｗ_ｉと減衰率推定値ａ_ＥＳＴを探索し、探索結果をデジタル補正部１０１と乗算部２７に出力する。また、通常動作モード時の動作は、実施の形態１の場合と同様であり、奇数番目のサンプルおよび偶数番目のサンプルに関わらず、デジタル補正部１０１によって補正が行われる。

（実施の形態９）
《アナログデジタル変換器の概略構成（変形例［３］）》
図１１は、本発明の実施の形態９によるアナログデジタル変換器において、その構成例を示す概略図である。本実施の形態９では、２つのアナログデジタル変換部を持つシステムに対して本実施の形態のデジタル補正方式を適用する場合について説明する。この場合、図１１に示すように、補正動作モード時に、一方のアナログデジタル変換部には補正用信号の電圧を、他方のアナログデジタル変換部には補正用信号の電圧を減衰回路で減衰した電圧を印加することで、実施の形態１などと同様の原理にもとづいて補正係数の探索を行うことが可能である。なお、図１１では、補正動作モード時に関連する構成が示されており、２つのアナログデジタル変換部への本来の入力信号電圧の印加機構などは、実施の形態１などと同様であるので省略されている。

図１１において、補正用信号印加端子には、減衰回路（例えば抵抗分圧回路）２１が接続される。補正動作モード時には、補正用信号の電圧（第１アナログ電圧）がアナログデジタル変換部［１］（第１アナログデジタル変換部）１１１に、減衰回路２１の出力電圧（第２アナログ電圧）がアナログデジタル変換部［２］（第２アナログデジタル変換部）１１２に入力される。アナログデジタル変換部［１］１１１のＭビットのデジタル出力（第１デジタル出力信号）Ｄ_ｉ ^（１）（ｉ＝１，２，…，Ｍ）は、デジタル補正部［１］（第１デジタル補正部）１１３に入力される。アナログデジタル変換部［２］１１２のＭビットのデジタル出力（第２デジタル出力信号）Ｄ_ｉ ^（２）（ｉ＝１，２，…，Ｍ）は、デジタル補正部［２］（第２デジタル補正部）１１４に入力される。

デジタル補正部［１］１１３は、アナログデジタル変換部［１］１１１のデジタル出力Ｄ_ｉ ^（１）と補正係数探索部２６より供給される補正係数［１］（第１補正係数）Ｗ_ｉ ^（１）にもとづいて、補正後アナログデジタル変換結果［１］（第１補正後デジタル信号）を出力する。デジタル補正部［２］１１４は、アナログデジタル変換部［２］１１２のデジタル出力Ｄ_ｉ ^（２）と補正係数探索部２６より供給される補正係数［２］（第２補正係数）Ｗ_ｉ ^（２）にもとづいて、補正後アナログデジタル変換結果［２］（第２補正後デジタル信号）を出力する。乗算部２７は、補正後アナログデジタル変換結果［１］と補正係数探索部２６から供給される減衰率推定値ａ_ＥＳＴの乗算結果を出力する。減算部（誤差検出部）２８は、補正後アナログデジタル変換結果［２］から乗算部２７の乗算結果を減算した結果を出力する。当該減算結果は「誤差ｅ」として補正係数探索部２６に入力される。

補正係数探索部２６は、誤差ｅと、アナログデジタル変換部［１］１１１のデジタル出力Ｄ_ｉ ^（１）と、アナログデジタル変換部［２］１１２のデジタル出力Ｄ_ｉ ^（２）と、補正後アナログデジタル変換結果［１］とにもとづいて、補正係数［１］Ｗ_ｉ ^（１）と補正係数［２］Ｗ_ｉ ^（２）と減衰率推定値ａ_ＥＳＴを探索する。そして、当該探索結果をデジタル補正部［１］１１３とデジタル補正部［２］１１４と乗算部２７に出力する。これにより、実施の形態１などと同様に、補正係数［１］Ｗ_ｉ ^（１）と補正係数［２］Ｗ_ｉ ^（２）と減衰率推定値ａ_ＥＳＴは、以下の式（２１）〜（２６）のアルゴリズムにより探索される。

通常動作モード時は、本来の各々の入力信号電圧がアナログデジタル変換部［１］１１１とアナログデジタル変換部［２］１１２へ各々入力される。デジタル補正部［１］１１３は、補正動作モード時に探索して得られた補正係数［１］Ｗ_ｉ ^（１）を用いて式（２１）による補正を行い、その補正結果となる補正後デジタル出力信号Ｄ_ｏｕｔ ^（１）を第１のアナログデジタル変換出力として出力する。同様に、デジタル補正部［２］１１４は、補正動作モード時に探索して得られた補正係数［２］Ｗ_ｉ ^（２）を用いて式（２２）による補正を行い、その補正結果となる補正後デジタル出力信号Ｄ_ｏｕｔ ^（２）を第２のアナログデジタル変換出力として出力する。

以上、本実施の形態９のアナログデジタル変換器を用いることで、実施の形態１の場合と同様の効果が得られ、特に、アナログデジタル変換部［１］１１１とアナログデジタル変換部［２］１１２の消費電力や回路面積を著しく低減することが可能になる。なお、ここでは、便宜上、アナログデジタル変換部［１］１１１の分解能とアナログデジタル変換部［２］１１２の分解能を同一のＭビットとしたが、これらの分解能は同一である必要は無く、様々な分解能の組合せに対しても同様に有効である。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。例えば、前述した実施の形態は、本発明を分かり易く説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施の形態の構成の一部を他の実施の形態の構成に置き換えることが可能であり、また、ある実施の形態の構成に他の実施の形態の構成を加えることも可能である。また、各実施の形態の構成の一部について、他の構成の追加・削除・置換をすることが可能である。

例えば、ここでは、補正係数を探索する適応制御アルゴリズムとして、ＬＭＳアルゴリズムにもとづく具体的な数式例を示したが、これ以外の様々な探索アルゴリズムを適用してもよい。また、ここでは、補正動作モードと通常動作モードを設けたが、場合によっては、通常動作モードの中で補正係数を探索するように構成することも可能である。すなわち、本来の入力信号電圧Ｖ_ＩＮに対して、減衰回路２１でその減衰信号電圧を生成し、入力信号電圧Ｖ_ＩＮと減衰信号電圧を入力として、実施の形態１などと同様にして補正係数の探索、更新、反映を適宜行えばよい。ただし、この場合、減衰回路２１が入力信号電圧Ｖ_ＩＮの電圧レベルに影響を与える恐れや、入力信号電圧Ｖ_ＩＮの振幅等によっては補正係数の精度が不十分となる恐れ等があるため、この観点では、補正動作モードを設ける方が望ましい。

さらに、各実施の形態では減衰回路２１として、抵抗分圧回路を用いたが、実施の形態１でも述べたように、容量分圧回路を用いてもよい。また、上記の各実施の形態において、デジタル出力を構成する各ビット値Ｄ_ｉは２値とは限らない。例えば、パイプラインアナログデジタル変換器の場合、３値（１、０、−１）、７値（３、２、１、０、−１、−２、−３）などをとる。

２０ａ〜２０ｄ 補正ユニット
２１ 減衰回路
２２ 経路切換えマルチプレクサ
２３ アナログデジタル変換部
２４ 奇数サンプル側デジタル補正部
２５ 偶数サンプル側デジタル補正部
２６ 補正係数探索部
２７ 乗算部
２８ 減算部
２９ 入力経路用スイッチ
３０ 制御部
３１ 抵抗ラダー型マルチ電圧生成部
３２ セレクタ
３３ 選択信号生成部
３４ａ〜３４ｅ 補正信号生成部
４１ デジタルアナログ変換部
４２ ＤＡＣ経路用スイッチ
４３ ２分周器
５１ サンプルアンドホールド回路
５２ Ｓ／Ｈ経路用スイッチ
６１ 初段抵抗ラダー
６２ セレクタ［１］
６３ 次段抵抗ラダー
６４ セレクタ［２］
７１Ｐ セレクタ［Ｐ］（セレクタ正相側）
７１Ｎ セレクタ［Ｎ］（セレクタ逆相側）
７２Ｐ 並列抵抗［Ｐ］（並列抵抗正相側）
７２Ｎ 並列抵抗［Ｎ］（並列抵抗逆相側）
７３Ａ〜７３Ｄ 減衰回路用の抵抗
７４ 経路切換えマルチプレクサ
７５ 反転用マルチプレクサ
７６ 分周器
８１ パイプラインアナログデジタル変換部
８１１ アナログデジタル変換ユニット
８１２ デジタル出力生成部
８２ デジタル出力生成逆処理部
８３ 奇数サンプル側デジタル補正部
８４ 偶数サンプル側デジタル補正部
８５ 補正係数探索部
８６ 乗算部
８７ 減算部
１０１ デジタル補正部
１１１ アナログデジタル変換部［１］
１１２ アナログデジタル変換部［２］
１１３ デジタル補正部［１］
１１４ デジタル補正部［２］

Claims (15)

1. それぞれ電圧値が異なる複数の第１アナログ電圧が順次入力され、前記複数の第１アナログ電圧を所定の減衰率で減衰させることで複数の第２アナログ電圧を順次出力する減衰回路と、
   前記第１アナログ電圧と前記第１アナログ電圧を減衰した前記第２アナログ電圧とを組とする複数組の第１および第２アナログ電圧が順次入力され、前記複数組の第１および第２アナログ電圧の中のそれぞれのアナログ電圧を異なるタイミングで選択して出力する第１選択回路と、
   前記第１選択回路から出力される前記複数組の第１および第２アナログ電圧を複数組の第１および第２デジタル信号にそれぞれ変換するアナログデジタル変換部と、
   前記複数組の第１および第２デジタル信号に基づいて、前記複数組の第１および第２デジタル信号のＭ（Ｍは１以上の整数）個のビットに対してそれぞれ乗算するＭ個の補正係数を探索する補正ユニットと、
   を有する、アナログデジタル変換器。
2. 請求項１記載のアナログデジタル変換器において、
   前記減衰回路は、抵抗分圧回路または容量分圧回路で構成される、アナログデジタル変換器。
3. 請求項２記載のアナログデジタル変換器において、
   前記補正ユニットは、
   前記複数組の第１および第２デジタル信号の各組毎に、前記第１および第２デジタル信号の前記Ｍ個のビットに対してそれぞれ前記Ｍ個の補正係数を乗算することで第１および第２補正後デジタル信号を生成するデジタル補正部と、
   前記第１補正後デジタル信号か前記第２補正後デジタル信号のいずれか一方に前記減衰率に対応して設けられた減衰係数を乗算することで第３デジタル信号を生成する乗算部と、
   前記第１補正後デジタル信号に前記減衰係数を乗算する場合は前記第３デジタル信号と前記第２補正後デジタル出力信号との誤差を検出し、前記第２補正後デジタル信号に前記減衰係数を乗算する場合には前記第３デジタル信号と前記第１補正後デジタル出力信号との誤差を検出する誤差検出部と、
   前記複数組の第１および第２デジタル信号の各組毎に前記誤差検出部で検出される誤差がゼロに近づくように前記Ｍ個の補正係数を探索する補正係数探索部と、を有する、アナログデジタル変換器。
4. 請求項３記載のアナログデジタル変換器において、
   前記補正係数探索部は、さらに、前記複数組の第１および第２デジタル信号の各組毎に前記誤差検出部で検出される誤差がゼロに近づくように前記減衰係数を探索する、アナログデジタル変換器。
5. 請求項３記載のアナログデジタル変換器において、
   前記第１選択回路は、各入力サイクル毎にそれぞれ組が異なる前記第１および第２アナログ電圧が入力され、前記各入力サイクル内の一部の期間で前記第１アナログ電圧を選択し、残りの期間で前記第２アナログ電圧を選択する、アナログデジタル変換器。
6. 請求項３記載のアナログデジタル変換器において、さらに、
   前記複数の第１アナログ電圧を生成する補正用信号生成部と、
   オンに制御された際に、前記アナログデジタル変換部に所定のアナログ入力電圧を入力する入力スイッチと、
   補正動作モードおよび通常動作モードと、を備え、
   前記アナログデジタル変換器は、
   前記補正動作モードでは、前記入力スイッチをオフに制御し、前記アナログデジタル変換部に前記第１選択回路で選択されたアナログ電圧を入力することで前記Ｍ個の補正係数を探索し、
   前記通常動作モードでは、前記第１選択回路の出力を開放状態に、前記入力スイッチをオンにそれぞれ制御し、前記アナログデジタル変換部を用いて前記所定のアナログ入力電圧を所定のデジタル信号に変換し、前記デジタル補正部を用いて前記所定のデジタル信号を前記補正動作モードで探索された前記Ｍ個の補正係数で補正し、当該補正結果となる補正後デジタル出力信号を出力する、アナログデジタル変換器。
7. 請求項６記載のアナログデジタル変換器において、
   前記補正用信号生成部は、
   所定の固定電圧を分圧する補正用抵抗分圧回路と、
   前記補正用抵抗分圧回路に含まれる複数の抵抗分圧ノードのいずれかを順次選択することで前記複数の第１アナログ電圧を順次生成する第２選択回路と、を備える、アナログデジタル変換器。
8. 請求項６記載のアナログデジタル変換器において、
   前記補正用信号生成部は、
   複数の選択スイッチを含み、所定の固定電圧を複数のノードに選択的に印加する第３選択回路と、
   一端が前記減衰回路の入力ノードに共通に接続され、他端が前記第３選択回路の前記複数のノードにそれぞれ接続される複数の並列抵抗と、を備え、
   前記複数の選択スイッチの中からオンに制御する単数または複数の選択スイッチを順次定めることで前記減衰回路の入力ノードに前記複数の第１アナログ電圧を順次生成する、アナログデジタル変換器。
9. 請求項６記載のアナログデジタル変換器において、
   前記補正用信号生成部は、デジタルアナログ変換部で構成される、アナログデジタル変換器。
10. それぞれ電圧値が異なる複数の第１アナログ電圧が順次入力され、前記複数の第１アナログ電圧を所定の減衰率で減衰させることで複数の第２アナログ電圧を順次出力する減衰回路と、
    前記第１アナログ電圧と前記第１アナログ電圧を減衰した前記第２アナログ電圧とを組とする複数組の第１および第２アナログ電圧の中の複数の前記第１アナログ電圧を複数の第１デジタル信号にそれぞれ変換する第１アナログデジタル変換部と、
    前記複数組の第１および第２アナログ電圧の中の複数の前記第２アナログ電圧を複数の第１デジタル信号にそれぞれ変換する第２アナログデジタル変換部と、
    前記第１および第２アナログデジタル変換部で変換された前記複数組の第１および第２デジタル信号に基づいて、前記複数の第１デジタル信号のＭ（Ｍは１以上の整数）個のビットに対してそれぞれ乗算するＭ個の第１補正係数と、前記複数の第２デジタル信号のＭ個のビットに対してそれぞれ乗算するＭ個の第２補正係数とをそれぞれ探索する補正ユニットと、
    を有する、アナログデジタル変換器。
11. 請求項１０記載のアナログデジタル変換器において、
    前記減衰回路は、抵抗分圧回路または容量分圧回路で構成される、アナログデジタル変換器。
12. 請求項１１記載のアナログデジタル変換器において、
    前記補正ユニットは、
    前記複数組の第１および第２デジタル信号の各組毎に、前記第１デジタル信号の前記Ｍ個のビットに対してそれぞれ前記Ｍ個の第１補正係数を乗算することで第１補正後デジタル信号を生成する第１デジタル補正部と、
    前記複数組の第１および第２デジタル信号の各組毎に、前記第２デジタル信号の前記Ｍ個のビットに対してそれぞれ前記Ｍ個の第２補正係数を乗算することで第２補正後デジタル信号を生成する第２デジタル補正部と、
    前記第１補正後デジタル信号か前記第２補正後デジタル信号のいずれか一方に前記減衰率に対応して設けられた減衰係数を乗算することで第３デジタル信号を生成する乗算部と、
    前記第１補正後デジタル信号に前記減衰係数を乗算する場合は前記第３デジタル信号と前記第２補正後デジタル出力信号との誤差を検出し、前記第２補正後デジタル信号に前記減衰係数を乗算する場合には前記第３デジタル信号と前記第１補正後デジタル出力信号との誤差を検出する誤差検出部と、
    前記複数組の第１および第２デジタル信号の各組毎に前記誤差検出部で検出される誤差がゼロに近づくように前記Ｍ個の第１および第２補正係数を探索する補正係数探索部と、を有する、アナログデジタル変換器。
13. 各サイクル毎に異なる電圧値に設定される第１アナログ信号が入力され、前記第１アナログ信号を所定の減衰率で減衰させることで第２アナログ信号を生成する減衰回路と、
    前記第１および第２アナログ信号が入力され、前記各サイクル毎に、前記各サイクル内の一部の期間で前記第１アナログ信号を選択して出力し、残りの期間で前記第２アナログ信号を選択して出力する第１選択回路と、
    前記各サイクル毎に、前記第１選択回路から出力される前記第１アナログ信号を第１デジタル信号に変換し、前記第１選択回路から出力される前記第２アナログ信号を第２デジタル信号に変換するアナログデジタル変換部と、
    前記各サイクル毎の前記第１および第２デジタル信号に基づいて、前記第１および第２デジタル信号のＭ（Ｍは１以上の整数）個のビットに対してそれぞれ乗算するＭ個の補正係数を探索する補正ユニットと、
    を有する、アナログデジタル変換器。
14. 請求項１３記載のアナログデジタル変換器において、
    前記減衰回路は、抵抗分圧回路または容量分圧回路で構成される、アナログデジタル変換器。
15. 請求項１４記載のアナログデジタル変換器において、
    前記補正ユニットは、
    前記各サイクル毎に、前記第１および第２デジタル信号の前記Ｍ個のビットに対してそれぞれ前記Ｍ個の補正係数を乗算することで第１および第２補正後デジタル信号を生成するデジタル補正部と、
    前記第１補正後デジタル信号か前記第２補正後デジタル信号のいずれか一方に前記減衰率に対応して設けられた減衰係数を乗算することで第３デジタル信号を生成する乗算部と、
    前記第１補正後デジタル信号に前記減衰係数を乗算する場合は前記第３デジタル信号と前記第２補正後デジタル出力信号との誤差を検出し、前記第２補正後デジタル信号に前記減衰係数を乗算する場合には前記第３デジタル信号と前記第１補正後デジタル出力信号との誤差を検出する誤差検出部と、
    前記各サイクル毎に、前記誤差検出部で検出される誤差がゼロに近づくように前記Ｍ個の補正係数を探索する補正係数探索部と、を有する、アナログデジタル変換器。
    

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