JP2012015615A - アナログ・ディジタル変換装置 - Google Patents

Abstract

【課題】画像処理などに利用可能な高速ＡＤ変換装置を提供する。
【解決手段】複数個のＡＤ変換器１１を個数分のクロック周波数で駆動させるＡＤ変換装置１において、各ＡＤ変換器の出力をＦＦＴ処理し、その演算結果から基準ＡＤ変換器（ＡＤＣ０）と他のＡＤ変換器（ＡＤＣ１、ＡＤＣ２、ＡＤＣ３）とのオフセットエラー、ゲインエラー、位相エラーを算出する。オフセットエラーは周波数がｆｓ／２のＦＦＴ演算結果から算出し、ゲインエラーは周波数がｆｉｎ、ｆｓ／２＋ｆｉｎ、またはｆｓ／２−ｆｉｎのＦＦＴ演算結果から算出し、位相エラーは周波数がｆｓ／２−ｆｉｎまたはｆｓ／２＋ｆｉｎのＦＦＴ演算結果から算出する。
【選択図】図１

Description

本発明は、画像処理などに利用可能な高速アナログ・ディジタル変換装置に関する。

アナログ・ディジタル (Analog-to-Digital：ＡＤ)変換器は、一例として、ディジタル・カメラ、ディジタル・ビデオ・カメラなどのＡＶ機器において、ＣＣＤやＣＭＯＳセンサーなどの画像センサーからのアナログ信号を、ディジタル信号に変換し、色補正などの画像処理を行う後段のディジタル信号処理回路とのインターフェイスを構成する。ＡＤ変換器の応用分野は、上記ＡＶ機器の他、携帯電話などの無線通信機器、ＬＡＮなどの有線通信機器など広範囲に存在し、大きな市場を形成している。

上記の用途において、これまでのＡＤ変換器では、パイプライン(Pipeline)方式と呼ばれるアーキテクチャが採用されてきた（非特許文献１、２参照）。しかしながら、パイプライン方式のＡＤ変換器においては、１）ＯＴＡ（Operational Transconductance Amplifier）を利用するために消費電力が大きいこと、２）ＯＴＡに要求される利得が、ＣＭＯＳ技術のスケーリングによってトランジスタが持つ本来の利得（真性利得）が減少することにより、実現が困難になってきたこと、といった重要な問題が発生しており、今後主流となってくる６５ｎｍ以降のＣＭＯＳ技術では置き換えが望まれている。

６５ｎｍ以降のＣＭＯＳ技術では、パイプライン方式のＡＤ変換器に変わって、ＳＡＲ（Successive Approximation Register：逐次比較）方式が再注目されている（非特許文献３、４参照）。ＳＡＲ方式は、１９７０年代に開発された技術であるが、ＯＴＡを使用せず、非リニアな増幅器であるコンパレータを１個のみ使用するため、６５ｎｍ以降の先端のＣＭＯＳ技術で実現可能であり、同時に、ＯＴＡを使用しないため低消費電力化・省面積化に関しても、パイプライン方式と比較して大きな改善が報告されている。ＳＡＲ方式の問題点は、ＡＤ変換器を動作させるクロックの、１周期の間に１ビット分のディジタル信号しか生成できないことである。これに対して、パイプライン方式では、必要な精度（１０ビットのＡＤ変換器であれば、全体の１０ビット）を、１クロック周期で変換することが可能である。この結果、ＳＡＲ方式のＡＤ変換器では、最新の６５ｎｍを利用した場合も、変換速度は５０ＭＳａｍｐｌｅ／ｓにとどまっている（非特許文献５参照）。このため、ＳＡＲ方式のＡＤ変換器は応用分野が限定されてしまっている。

ＳＡＲ方式に代表される、低速でありながら低消費電力・省面積が実現可能なＡＤ変換器を利用して、課題である変換速度さらに高速化する手法として、時間インターリーブ（Time-Interleaved）方式が存在する。これは、図７に示すように、複数（図７ではＭ個）のＡＤ変換器を組み合わせ、各ＡＤ変換器（ＡＤＣ_０〜ＡＤＣ_Ｍ−１）に図８に示した多相クロック波形を印加することによって、各ＡＤ変換器はｆｓ／Ｍに相当する低い変換速度で動作しながら、全体として、ｆｓの変換速度が実現可能となる（非特許文献６、７参照）。

時間インターリーブ方式の性能（ここでは、実効ビット数ＥＮＯＢ（Effective Number of Bit）で表される分解能を示す）は、当然のことながら、各ＡＤ変換器の動作によって支配されるが、同時に、各ＡＤ変換器の特性のミスマッチ（特性ばらつき）によっても影響を受ける。ここでミスマッチの要因となるのは、(1)ゲインエラー（Gain Error）、(2)オフセットエラー（Offset Error）、(3)位相（Phase Skew）の３点である。後述するように、これらのミスマッチが存在すると、たとえ個々のＡＤ変換器が優れた特性を持っていたにせよ、時間インターリーブＡＤ変換装置全体の性能は大きく劣化する可能性が存在する。このために、ミスマッチの補正技術が必須となる。これらミスマッチの補正は、大規模なディジタル回路が必要となるため、これまでは利用されてこなかった。しかしながら、６５ｎｍ以降のＣＭＯＳテクノロジを利用することにより、本発明のように、ミスマッチの検出・補正の仕組みが、低コスト、かつ、高速度で実現可能となる。本発明の補正技術を備えた時間インターリーブ方式に、ＳＡＲ方式を組み合わせたＡＤ変換装置を採用することにより、パイプライン方式のＡＤ変換器と比較して、消費電力を１/１０、面積を１／５とすることが可能となる。

なお、上記説明、および、下記の説明において、時間インターリーブ方式を構成する基本的なＡＤ変換器として、ＳＡＲ方式を採用・前提としているが、基本的なＡＤ変換器はＳＡＲ方式に限ったわけではなく、本発明を利用することにより、いかなる方式でもミスマッチの検出・補正を実行することができる。

また、特許文献１には、時間インターリーブ方式のＡ／Ｄ変換装置において、時間領域および周波数領域の誤差を低減する手法が記載されている。しかし、本発明とは、具体的な手法が異なっている。

特開２００４−３２８４３６号公報

S.H. Lewis, "Optimizing the Stage Resolution in Pipelined Multistage,Analog-to-Digital Converters for Video-Rate Applications," IEEE Trans. onCircuits and Systems-II, vol. 39, pp. 516-523, 1992. S.H. Lewis and P. R. Gray, "A Pipelined 5-Msample/s 9-bit Analog-to-DigitalConverters for Video-Rate Applications," IEEE Journal of Solid-State Circuits, vol.SC-22, pp. 954-961, 1987. J. L. McCreary and P. R. Gray, "All-MOS Charge DistributionAnalog-to-Digital Conversion Techniques−Part I," IEEE Journal of Solid-State Circuits, vol. SC-10, pp. 371-379,1975. J. L. McCreary and P. R. Gray, "All-MOS Charge DistributionAnalog-to-Digital Conversion Techniques−Part II," IEEE Journalof Solid-State Circuits, vol. SC-10, pp. 379-385, 1975. M. Yoshioka, K. Ishikawa, T. Takayama and S. Tsukamoto, "A 10b50MS/s 820μW SAR ADC with On-Chip Digital Calibration," Digest ofTechnical Papers, International Solid-State Circuits Conference 2010, pp. 384-385. W. C. Black and D. A. Hodges, "TimeInterleaved Converter Arrays," IEEE Journal of Solid-State Circuits, vol. SC-15,pp. 1022-1029, 1980. M. Gustavsson, J. J. Wikner and N. N. Tan, CMOS Data Convertersfor Communications, Kluwer Academic Publishers, Boston, pp. 257-289, 2000.

本発明では、時間インターリーブ方式のＡＤ変換装置を構成する各ＡＤ変換器の、(1)ゲインエラー、(2)オフセットエラー、または(3)位相（Phase Skew）のミスマッチを検出し、ＡＤ変換器ごとのミスマッチを補正することによって、ミスマッチによる性能劣化を克服するＡＤ変換装置を提供することを目的とする。

本発明に係る第１のアナログ・ディジタル変換装置は、複数個のアナログ・ディジタル変換器と、各アナログ・ディジタル変換器を、個数分のクロック周波数で駆動し、かつ、各相の位相（Phase Skew）を調整可能とするクロック発生回路と、各アナログ・ディジタル変換器への入力信号を生成する正弦波発生回路と、各アナログ・ディジタル変換器の出力を高速フーリエ変換処理するＦＦＴ演算回路と、ＦＦＴ演算回路の演算結果に基づき、複数個のアナログ・ディジタル変換器のうちの１つを基準として、この基準のアナログ・ディジタル変換器に対する他の各アナログ・ディジタル変換器のミスマッチを検出するミスマッチ検出部と、ミスマッチ検出部の結果に基づき、各アナログ・ディジタル変換器のミスマッチを補正する補正部とを備え、ミスマッチ検出部は、クロック周波数をｆｓ、正弦波発生回路により生成された入力信号の入力周波数をｆｉｎとすると、周波数がｆｓ／２の演算結果からオフセットエラーを検出するオフセットエラー処理回路と、周波数がｆｉｎ、ｆｓ／２＋ｆｉｎ、またはｆｓ／２−ｆｉｎの演算結果からゲインエラーを検出するゲインエラー処理回路と、周波数がｆｓ／２−ｆｉｎまたはｆｓ／２＋ｆｉｎの演算結果から位相エラー（Phase Skew）を検出する位相エラー処理回路とのうちの少なくとも１つを有するものである。

本発明に係る第２のアナログ・ディジタル変換装置は、複数個のアナログ・ディジタル変換器と、各アナログ・ディジタル変換器を、個数分のクロック周波数で駆動し、かつ、各相の位相（Phase Skew）を調整可能とするクロック発生回路と、各アナログ・ディジタル変換器への入力信号を生成する正弦波発生回路と、各アナログ・ディジタル変換器の出力について、高速フーリエ変換の特定の周波数ビンについて計算をする簡易ＦＦＴ演算回路と、簡易ＦＦＴ演算回路の計算結果から、前記各アナログ・ディジタル変換器のミスマッチとして、オフセットエラー、ゲインエラー、および位相エラー（Phase Skew）のうちの少なくとも１つを検出するミスマッチ検出部と、ミスマッチ検出部の結果に基づき、各アナログ・ディジタル変換器のミスマッチを補正する補正部とを備えるものである。

本発明により、低消費電力、あるいは、省面積でありながら、低速度のＡＤ変換器を用い、これを複数個使用して、時間インターリーブ動作することによって、システムで要求される高速化を実現し、低消費電力、省面積のＡＤ変換装置を実現できる。また、本発明では、ＡＤ変換装置の自動テスト機能が組み込まれることとなるため、ＢＩＳＴ（Built-In Self Test：自己テスト）機能を搭載し、テスト・コストを大幅に削減することが可能となる。

本発明の第１の実施の形態に係るＡＤ変換装置の構成図である。 図１に示したＡＤ変換装置における補正値テーブルの一例を表す図である。 時間インターリーブ方式のＡＤ変換装置におけるミスマッチの影響を表すグラフである。 本発明の第２の実施の形態に係るＡＤ変換装置の構成図である。 図４に示したＡＤ変換装置においてミスマッチを算出する回路構成を表す図である。 第１の実施例の補正結果を表す特性図である。 時間インターリーブ方式のＡＤ変換装置の構成図である。 時間インターリーブ方式のＡＤ変換装置のクロック波形を表す図である。

以下に、本発明にかかるＡＤ変換装置に関する実施の形態を、図面を用いて詳細に説明する。なお、これらの実施の形態によりこの発明が限定されるものではない。

（第１の実施の形態）
図１は、第１の実施の形態に係るアナログ・ディジタル（ＡＤ）変換装置１の構成を表すものである。このＡＤ変換装置１は、例えば、１０ビットの複数個（図１では４個）のＡＤ変換器１１が、時間インターリーブ方式を構成するように並列に設置されている。各ＡＤ変換器１１には、各ＡＤ変換器１１を個数分のクロック周波数で駆動し、かつ、各相の位相（Phase Skew）を調整可能とするクロック発生回路１２が接続されている。なお、クロック発生回路１２は、各ＡＤ変換器１１に個別に対応して複数設けるようにしてもよいが、１つにまとめて、各ＡＤ変換器１１を同一のクロック発生回路１１に接続するようにしてもよい。

各ＡＤ変換器１１には、切替回路１３を介して、各ＡＤ変換器１１への入力信号を生成する正弦波発生回路１４が接続されている。切替回路１３は、通常は、ディジタル信号に変換するアナログ信号を各ＡＤ変換器１１に入力するように構成され、各ＡＤ変換器１１のミスマッチを補正する際に、正弦波発生回路１４により生成した入力信号を各ＡＤ変換器１１に入力するように構成されている。正弦波発生回路１４は、各ＡＤ変換器１１のミスマッチを補正する際に用いる正弦波を発生させるものである。正弦波発生回路１４は、例えば、ＢＩＳＴ用にＤＡ（ディジタル・アナログ）変換器１４Ａを有しており、ＤＡ変換器１４Ａで用いる正弦波のデータを格納した正弦波データＲＯＭ１４Ｂを有していてもよい。

各ＡＤ変換器１１の後段には、例えば、各ＡＤ変換器１１の出力データを蓄積するためのバッファ１５Ａ、および、ＡＤ変換データ格納メモリ（ＲＡＭ）１５Ｂが設置されている。ＡＤ変換データ格納メモリメモリ１５Ｂには、各ＡＤ変換器１１の出力データを順に選択して結合する出力部１５Ｃが接続されている。また、ＡＤ変換データ格納メモリ１５Ｂには、各ＡＤ変換器１１の出力を高速フーリエ変換（Fast Fourier Transform：ＦＦＴ）処理するＦＦＴ演算回路１６が接続され、ＦＦＴ演算回路１６の後段には、例えば、ＦＦＴ演算回路１６の演算結果を格納するためのＦＦＴ演算結果格納メモリ１７が設置されている。

ＦＦＴ演算結果格納メモリ１７には、ＦＦＴ演算回路１６の演算結果に基づき、各ＡＤ変換器１１のミスマッチを検出するミスマッチ検出部１８が接続されている。ミスマッチ検出部１８は、例えば、各ＡＤ変換器１１のオフセットエラーを検出するオフセットエラー処理回路１８Ａと、各ＡＤ変換器１１のゲインエラーを検出するゲインエラー処理回路１８Ｂと、各ＡＤ変換器１１の位相エラー（Phase Skew）を検出する位相エラー処理回路１８Ｃとを有している。

ミスマッチ検出部１８には、ミスマッチ検出部１８の検出結果に基づき、各ＡＤ変換器１１のミスマッチを補正する補正部１９が接続されている。補正部１９は、例えば、オフセットエラーを補正するオフセット補正部１９Ａと、ゲインエラーを補正するゲイン補正部１９Ｂと、位相エラー（Phase Skew）を補正する位相補正部１９Ｃとを有している。オフセット補正部１９Ａおよびゲイン補正部１９Ｂは、例えば、各ＡＤ変換器１１の前段に設置され、アナログ電圧を用いて補正を行う。

また、正弦波データＲＯＭ１４Ｂ、バッファ１５Ａ、ＡＤ変換データ格納メモリメモリ１５Ｂ、出力部１５Ｃ、ＦＦＴ演算回路１６、ＦＦＴ演算結果格納メモリ１７、および、ミスマッチ検出部１８は、ディジタル部２０を構成している。このディジタル部２０および切替回路１３は、コントローラ２１に接続されている。

一般に、ＡＤ変換器を評価する際には、一定に増加するＲａｍｐ波形を印加し、各入力値とディジタル出力を表にしたヒストグラム（Histogram）法によって行うが、ヒストグラム法ではミスマッチによる影響が原理上埋没してしまう可能性があるため、このＡＤ変換装置１では、ＦＦＴによって周波数成分を解析する。

ＦＦＴによる解析において、各ＡＤ変換器１１に入力する入力正弦波ｘ_ｉｎ(t)を数１とすると、入力正弦波ｘ_ｉｎ(t)に対するｍ番目のＡＤ変換器１１の出力ｘ_ｍ[n]は、数２となる。数２に示したように、オフセットは直流分として現れ、ゲインは振動成分の振幅に現れ、位相（Phase Skew）は振動成分の位相に現れる。また、ｍ番目のＡＤ変換器１１の出力ｘ_ｍ[n]をＦＦＴ演算処理すると数３となる。

なお、ｘ_ｉｎ(t)は入力正弦波、Ａは入力正弦波の振幅、ｋ_０は入力正弦波の周期で整数、ｆ_ｓはＡＤ変換器１１のサンプリング周波数（クロック周波数）、ｔは時間、ＮはＦＦＴ点数、φは入力正弦波の位相、ｘ_ｍ[n]はｍ番目のＡＤ変換器１１の出力、ａ_ｍはｍ番目のＡＤ変換器１１のゲイン、ｎはサンプル番号、ｍはＡＤ変換器１１の番号、τ_ｍはｍ番目のＡＤ変換器１１のタイミング誤差、ｏ_ｍはｍ番目のＡＤ変換器１１のオフセット、Ｘ_ｍ[k]はｍ番目のＡＤ変換器１１の出力ｘ_ｍ[n]のＦＦＴスペクトル、δはインパルス関数、ｋは整数である。

時間インターリーブ方式のＡＤ変換装置１において、変換速度を決定するクロック（サンプリング）周波数をｆｓ、各ＡＤ変換器１１に入力する入力正弦波ｘ_ｉｎ(t)の入力周波数をｆｉｎとすると、ゲインエラー、および、位相エラー（Phase Skew）に関するミスマッチは、ｆｉｎ＋ｆｓ×ｋ／Ｍとｆｓ−（ｆｉｎ＋ｆｓ×ｋ／Ｍ）という周波数に現れる。ここで、Ｍは時間インターリーブされるＡＤ変換器１１の個数であり、図１の例ではＭ＝４となる。また、ｋは整数値である。ゲインエラーと、位相エラー（Phase Skew）とを分離するためには、入力周波数ｆｉｎを変更する必要がある。例えば、ゲインエラーに関するミスマッチを求めるためには、低い入力周波数ｆｉｎを用意し、位相エラー（Phase Skew）に関するミスマッチを求めるためには、高い入力周波数ｆｉｎを用意する。また、オフセットエラーに関するミスマッチは、ｆｓ×ｋ／Ｍという周波数に現れる。このようにして、入力周波数ｆｉｎの設定、および、ＦＦＴによる周波数解析を組み合わせることによって、ミスマッチの検出が可能となる。

ここで、ＦＦＴ処理を簡易化することによって、ハードウエア規模を最小化することが、本発明の主眼となる。通常、ＦＦＴを実行する場合、入力正弦波ｘ_ｉｎ(t)に位相不連続性が存在すると、本来は存在しない信号成分が現れる（Spectral Leakage）。この本来は存在しない信号成分の発生を防ぐために、通常はＨａｎｎ Ｗｉｎｄｏｗなどの窓（Window）関数を利用する。しかしながら、窓関数を実装することは、ハードウエア規模が拡大するため、好ましくない。そこで、本発明では、窓関数を用いず、正弦波発生回路１４から発生される入力波形を、ＦＦＴ点数をＮ（Ｎは２のべき乗となる数）とした場合、入力周波数ｆｉｎとして、ｋ_０×ｆｓ／Ｎとなる周波数を選択する。これにより、入力波形に不連続点は生じず、Coherent Samplingを実現できるので、窓関数を適用する必要がなくなる。

ｋ_０は整数であり、ゲインエラーおよびオフセットエラーを求める際には、入力周波数ｆｉｎが低くなるように選択し、位相エラー（Phase Skew）を求める際には、ゲインエラーおよびオフセットエラーに関するミスマッチを求める際よりも入力周波数ｆｉｎが高くなるように選択する。例えば、ゲインエラーおよびオフセットエラーに関するミスマッチを求める際には、ｋ_０を０より大きくＮ／２よりも小さい整数で、Ｎとは互いに素となるような関係で、できるだけ小さい数、つまり、３や５、７などの数を選択する。位相エラー（Phase Skew）に関するミスマッチを求める際には、例えば、ｋ_０をＮ／２−１もしくはＮ／２＋３とする。また、同時に、ｋ_０とＮが互いに素となる関係を選択することで、ＡＤ変換器１１のＦＦＴ出力に現れる量子化雑音をランダム化することができる。

また、ミスマッチ検出部１８において、オフセットエラー処理回路１８Ａ、ゲインエラー処理回路１８Ｂ、および位相エラー処理回路１８Ｃは、ＦＦＴ演算回路１６の演算結果に基づき、オフセットエラー、ゲインエラー、または、位相エラー（Phase Skew）のミスマッチを算出する演算回路を有するようにしてもよいが、ＦＦＴ演算回路１６の演算結果と、その演算結果から算出されるミスマッチとを関連付けた補正値テーブル１８Ｄ，１８Ｅ，１８Ｆを、予め表計算ソフトなどのソフトウェアで作成し、ＲＯＭに格納しておくことが好ましい。オフセットエラー、ゲインエラー、または、位相エラー（Phase Skew）のミスマッチを演算回路で算出するのは、大規模かつ複雑な演算回路が必要となり、消費電力および回路規模の増大を招くためである。補正値テーブル１８Ｄ，１８Ｅ，１８Ｆの一例を図２に示す。なお、補正値テーブル１８Ｄ，１８Ｅ，１８Ｆは、個別のファイルとしてもよいが、同一のファイルとしてもよい。

このようにＭ個のＡＤ変換器１１で構成された時間インターリーブ式のＡＤ変換装置１の補正を行うアルゴリズムは下記のとおりである。まず、Ｍ個のうち１個のＡＤ変換器１１を基準として選択する。この基準となるＡＤ変換器１１のオフセット、ゲイン、位相（Phase）に合わせて、他の各ＡＤ変換器１１を被測定のＡＤ変換器１１とし、オフセットエラー、ゲインエラー、位相エラー（Phase Skew）を補正する。例えば、ＡＤ変換器１１の個数Ｍ＝２での条件で、低周波の入力周波数ｆｉｎ（一例として、前記の条件ｋ_０×ｆｓ／Ｎを満たすｋ_０として３を選択する）、ＡＤ変換器１１のクロック周波数ｆｓで、被測定のＡＤ変換器１１のオフセットエラーおよびゲインエラーを評価する。

例えば、クロック周波数ｆｓが２００ＭＨｚの場合、オフセットエラー（基準のＡＤ変換器１１と被測定ＡＤ変換器１１のオフセットの差）は、ｆｓ×ｋ／Ｍ＝ｆｓ／２である１００ＭＨｚに現れ、両者の和がＤＣ成分に現れるため、この両者から、被測定ＡＤ変換器１１のオフセットと調整量が判明し、オフセットの補正量を決定できる。ゲインエラー（基準のＡＤ変換器１１と被測定ＡＤ変換器１１のゲインの差）は、ｆｉｎ＋ｆｓ×ｋ／Ｍ＝（ｆｓ／２）＋ｆｉｎ、または、ｆｓ−（ｆｉｎ＋ｆｓ×ｋ／Ｍ）＝（ｆｓ／２）−ｆｉｎの周波数に現れ、両者の和がｆｉｎの周波数に現れる。この結果として、被測定ＡＤ変換器１１のゲインの調整量が判明する。この場合、入力周波数が低いため、位相（Phase Skew）の影響は無視できると仮定する。

位相エラー（Phase Skew）に関しては、ゲインエラーの調整後、ｋ_０の値としてできるだけ高い周波数を選択し（一例としてＮ／２−１）、ｆｉｎ＋ｆｓ×ｋ／Ｍ＝（ｆｓ／２）＋ｆｉｎ、または、ｆｓ−（ｆｉｎ＋ｆｓ×ｋ／Ｍ）＝（ｆｓ／２）−ｆｉｎの周波数に現れる位相差情報をベースに、調整を行う。１個の被測定ＡＤ変換器１１について補正が完了したら、別の被測定ＡＤ変換器１１に切り替え、上記と同様なシーケンスで、オフセットエラー、ゲインエラー、位相エラー（Phase Skew）を補正する。すべてのＡＤ変換器１１に関して補正を完了すれば、ＡＤ変換装置１としての利用が可能である。

なお、オフセットエラーおよびゲインエラーを調整する際にＤＡ変換器を用いる場合には、そのハードウエア規模を小さくするため、あらかじめ前提となるオフセットエラーおよびゲインエラーの最大値を、プロセス情報から与えておく必要がある。例えば、オフセットエラーおよびゲインエラーの最大値が、±２ＬＳＢ（Least Significant Bit）であれば、補正後の誤差を±０．２５ＬＳＢ以下にするためには、４ビットのＤＡ変換器があれば充分である。

図３はＡＤ変換装置１におけるミスマッチの影響を表すものである。図３では、１００ＭＳ／ｓ、１０ｂｉｔの時間インターリーブ方式のＡＤ変換器１において、ゲインエラーのばらつきの標準偏差２ＬＳＢ（Least Significant Bit）、ＡＤ変換器１１の最小ビットのガウス分布を持ち、オフセットエラーのばらつきの標準偏差が２ＬＳＢのガウス分布である場合の、補正前のＥＮＯＢと、補正後のＥＮＯＢを比較している。

なお、ＥＮＯＢとは、「Effective Number Of Bits」であり、有効ビット数を表す。図３では、ＡＤ変換器１１を１０ビットとしているので、１０の値に近づくほど高品質であると言うことを意味する。６〜８に分散しているグラフが本発明の補正をする前の値で、９．５〜１０に分散しているグラフが本発明の補正後の結果である。このように、ミスマッチが存在すると、ＡＤ変換装置１の最も重要な性能であるＥＮＯＢが本来の１０ビットから７ビット程度まで低下する。これでは、時間インターリーブ方式のＡＤ変換装置１としての役割を果たすことができない。これに対して、上記前提条件において、本発明の技術を利用することにより、ＥＮＯＢの劣化量を、３ビットから０．３ビットまで向上させることができる。

このように本実施の形態によれば、低消費電力、あるいは、省面積でありながら、低速度のＡＤ変換器１１を用い、これを複数個使用して、時間インターリーブ動作することによって、システムで要求される高速化を実現し、低消費電力、省面積のＡＤ変換装置１を実現することができる。また、本実施の形態によれば、ＡＤ変換装置の自動テスト機能が組み込まれることとなるため、ＢＩＳＴ機能を搭載し、テスト・コストを大幅に削減することが可能となる。

（第２の実施の形態）
第１の実施の形態で説明したＡＤ変換装置１について、ＦＦＴに関連したハードウエア規模をさらに削減するため、完全なＦＦＴを実施せず、特定の周波数ビンについてのみ計算をするように構成することも可能である。

図４は、第２の実施の形態に係るＡＤ変換装置２の構成を表すものである。このＡＤ変換装置２は、第１の実施の形態に係るＡＤ変換装置１の構成を一部変えたものであり、第１の実施の形態のデータ格納メモリ１５Ｂ、ＦＦＴ演算回路１６およびＦＦＴ演算結果格納メモリ１７に代えて、簡易ＦＦＴ演算回路２１６を備えている。また、第１の実施の形態の検出部１８、オフセットエラー処理回路１８Ａ、ゲインエラー処理回路１８Ｂ、位相エラー処理回路１８Ｃ、補正値テーブル１８Ｄ，１８Ｅ，１８Ｆに代えて、これらとは具体的な構成が異なるミスマッチ検出部２１８、オフセットエラー処理回路２１８Ａ、ゲインエラー処理回路２１８Ｂ、位相エラー処理回路２１８Ｃ、補正値テーブル２１８Ｄ，２１８Ｅ，２１８Ｆを備えている。他は第１の実施の形態と同一である。なお、同一の構成要素には、同一の符号を付して説明する。

簡易ＦＦＴ演算回路２１６は、バッファ１５Ａおよびミスマッチ検出部２１８に接続されており、各ＡＤ変換器１１の出力についてＦＦＴの特定の周波数ビンについて計算をするものである。ミスマッチ検出部２１８は、簡易ＦＦＴ演算回路２１６の計算結果に基づき、各ＡＤ変換器１１のミスマッチ、例えば、オフセットエラー、ゲインエラーおよび位相エラー（Phase Skew）を検出するものである。

各ＡＤ変換器１１に入力する入力正弦波ｘ_ｉｎ(t)を数４とすると、入力正弦波ｘ_ｉｎ(t)に対するｍ番目のＡＤ変換器１１の出力ｘ_ｍ[n]は数５となり、ｍ番目のＡＤ変換器１１の出力ｘ_ｍ[n]をＦＦＴ演算処理すると数６となる。数６において、オフセットは数７の形で検出され、ゲインは数８の形で検出され、位相（Phase Skew）は数９の形で検出される。

なお、ｘ_ｉｎ(t)は入力正弦波、Ａは入力正弦波の振幅、ｆｉｎは入力正弦波の周波数、ｔは時間、φは入力正弦波の位相、ＮはＦＦＴ点数、ｋ_０は入力正弦波の周期で整数、ｆ_ｓはＡＤ変換器１１のサンプリング周波数（クロック周波数）、Ｍは並列されるＡＤ変換器１１の個数、ｍはＡＤ変換器１１の番号、ｎはサンプルの番号、ｏ_ｍはｍ番目のＡＤ変換器１１のオフセット、ａ_ｍはｍ番目のＡＤ変換器１１のゲイン、τ_ｍはｍ番目のＡＤ変換器１１のタイミング誤差、ｘ_ｍ[n]はｍ番目のＡＤ変換器１１の出力、Ｘ_ｍ[k]はｍ番目のＡＤ変換器１１の出力ｘ_ｍ[n]のＦＦＴスペクトル、Ｘ_ｍ[k_０]はｍ番目のＡＤ変換器１１の出力ｘ_ｍ[n]のＦＦＴにおけるｋ_０番目の周波数ビンのスペクトル、Ｘ_ｍ[０]はｍ番目のＡＤ変換器１１の出力ｘ_ｍ[n]のＦＦＴにおける０番目の周波数ビンのスペクトル、δはインパルス関数、ｋは整数である。

オフセットは、ｍ番目のＡＤ変換器１１の出力ｘ_ｍ[n]のＦＦＴにおける０番目の周波数ビンに現れ、ゲインおよびタイミング誤差は、ｍ番目のＡＤ変換器１１の出力ｘ_ｍ[n]のＦＦＴにおけるｋ_０番目の周波数ビンに現れる。ゲインとタイミング誤差とは、両者とも複素数であるため、振幅情報・位相情報を得ることにより分離可能となる。図５に各ＡＤ変換器１１のオフセットエラー、ゲインエラーおよびタイミング誤差を算出する回路を示す。図５は、ＡＤ変換器１１および簡易ＦＦＴ演算回路２１６の具体的な回路構成を表すものであり、図５に示したＴ_ｓはサンプリング周期（Ｔ_ｓ＝１／ｆｓ）である。本手法であれば、加算器、および、積和演算器によって、ミスマッチ量を算出することが可能である。よって、本手法によれば、ＡＤ変換器１１に必要な信号を入力しながら、補正データを決定できるため、高速な補正、あるいは、バックグラウンドでの補正が実現可能となる。

ここで、ＦＦＴ処理を簡易化することによって、ハードウエア規模を最小化する。通常、ＦＦＴを実行する場合、入力正弦波ｘ_ｉｎ(t)に位相不連続性が存在すると、本来は存在しない信号成分が現れる（Spectral Leakage）。この本来は存在しない信号成分の発生を防ぐために、通常はＨａｎｎ Ｗｉｎｄｏｗなどの窓（Window）関数を利用する。しかしながら、窓関数を実装することは、ハードウエア規模が拡大するため、好ましくない。そこで、本発明では、窓関数を用いず、正弦波発生回路１４から発生される入力波形を、ＦＦＴ点数をＮ（Ｎは２のべき乗となる数）とした場合、入力周波数ｆｉｎとして、（ｋ_０／Ｎ）×（ｆｓ／Ｍ）となる周波数を選択する。これにより、入力波形に不連続点は生じず、Coherent Samplingを実現できるので、窓関数を適用する必要がなくなる。

第１の実施の形態では、ｋ_０は整数であり、ゲインエラーおよびオフセットエラーを求める際には、入力周波数ｆｉｎが低くなるように選択し、位相エラー（Phase Skew）を求める際には、ゲインエラーおよびオフセットエラーに関するミスマッチを求める際よりも入力周波数ｆｉｎが高くなるように選択することを述べた。しかし、第２の実施の形態では、同じ入力からゲインとタイミング誤差を導出できるため、ｆｉｎを変更する必要がない。ただし、同時に、ｋ_０とＮが互いに素となる関係を選択することで、ＡＤ変換器１１のＦＦＴ出力に現れる量子化雑音をランダム化しなければならない。

また、ミスマッチ検出部２１８において、オフセットエラー処理回路２１８Ａ、ゲインエラー処理回路２１８Ｂ、および位相エラー処理回路２１８Ｃは、簡易ＦＦＴ演算回路２１６の演算結果に基づき、オフセットエラー、ゲインエラー、または、位相エラー（Phase Skew）のミスマッチを算出する演算回路を有するようにしてもよいが、簡易ＦＦＴ演算回路２１６の演算結果と、その演算結果から算出されるミスマッチとを関連付けた補正値テーブル２１８Ｄ，２１８Ｅ，２１８Ｆを、予め表計算ソフトなどのソフトウェアで作成し、ＲＯＭに格納しておくことが好ましい。オフセットエラー、ゲインエラー、または、位相エラー（Phase Skew）のミスマッチを演算回路で算出するのは、大規模かつ複雑な演算回路が必要となるため、消費電力および回路規模の増大を招いてしまうからである。なお、補正値テーブル２１８Ｄ，２１８Ｅ，２１８Ｆは、個別のファイルとしてもよいが、同一のファイルとしてもよい。

このようにＭ個のＡＤ変換器１１で構成された時間インターリーブ式のＡＤ変換装置２の補正を行うアルゴリズムは下記のとおりである。まず、Ｍ個のうち１個のＡＤ変換器１１を基準として選択する。この基準となるＡＤ変換器１１のオフセット、ゲイン、位相（Phase）に合わせて、他の各ＡＤ変換器１１を被測定のＡＤ変換器１１とし、オフセットエラー、ゲインエラー、位相エラー（Phase Skew）を補正する。

例えば、入力周波数ｆｉｎはタイミング誤差が顕著となるようなできるだけ高い周波数を選択する。オフセットエラーは０番目の周波数ビンに現れるため、基準のＡＤ変換器１１の出力のＦＦＴにおける０番目の周波数ビンの値と、被測定の各ＡＤ変換器１１の出力のＦＦＴにおける０番目の周波数ビンの値との差分をとる事で算出する。ゲインエラーはｋ_０番目の周波数ビンに現れるため、基準のＡＤ変換器１１の出力のＦＦＴにおけるｋ_０番目の周波数ビンの絶対値と、被測定の各ＡＤ変換器１１の出力のＦＦＴにおけるｋ_０番目の周波数ビンの絶対値との比をとる事で算出する。なお、この処理は、被測定の各ＡＤ変換器１１について、並行して同時に行う。

位相エラー（Phase Skew）に関しては、ｋ_０番目の周波数ビンに現れる位相差情報をベースに、調整を行う。この処理についても、被測定の各ＡＤ変換器１１について、並行して同時に行う。これによりＡＤ変換装置２としての利用が可能である。

なお、オフセットエラーおよびゲインエラーを調整する際にＤＡ変換器を用いる場合には、そのハードウエア規模を小さくするため、あらかじめ前提となるオフセットエラーおよびゲインエラーの最大値を、プロセス情報から与えておく必要がある。例えば、オフセットエラーおよびゲインエラーの最大値が、±２ＬＳＢ（Least Significant Bit）であれば、補正後の誤差を±０．２５ＬＳＢ以下にするためには、４ビットのＤＡ変換器があれば充分である。

（第１の実施例）
本実施例は、第１の実施の形態に対応するものであり、４個のＡＤ変換器１１を並列に繋ぎ時間インターリーブを実現するためのものである。図１を参照して説明する。なお、本実施例ではＡＤ変換器１１の個数を４個としているが、この限りではなく任意に選択可能である。また、以降、基準のＡＤ変換器１１を“ＡＤＣ０”、被測定のＡＤ変換器１１を“ＡＤＣ１”“ＡＤＣ２”“ＡＤＣ３”と呼ぶ。

（１）リセット後、もしくは、補正指示がコントローラ２１よりあった場合に、各ＡＤ変換器１１へ入力する信号を正弦波発生回路１４から出力される信号に切り替える。以下、補正動作が終了するまで切り替えたままにする。

（２）次に、正弦波発生回路１４から正弦波を出力する。正弦波は、ＤＡ変換器１４Ａを用いて作成する。ＤＡ変換器１４Ａのデータは、予め正弦波データＲＯＭ１４Ｂに正弦波データを格納しておき、それを順次読み出してＤＡ変換器１４Ａに用いる。ここでハードウェアが十分に高速であれば、演算回路により正弦波のデータを作る事も可能である。また、図示されてはいないが、ＤＡ変換器１４Ａにはリコンストラクション・フィルタが含まれているものとする。

作成する正弦波は、ＡＤ変換器１１の規定のサンプリング回数（一例として４０９６回）内に、ちょうど５周期分出力するようにする。５周期と言うのは一例であり、この周期は、前述したｋ_０×ｆｓ／Ｎとなる周波数から選択される。これは、位相（Phase skew）の影響を低減するために、できるだけ低い周波数で、また、量子化ノイズの周期性を除くために、ｋ_０は、Ｎとは互いに素となるような関係とする。そのため、５周期の他、３周期、７周期などでも補正動作は可能である。また、この効果は、それを実現するために、各ＤＡ変換器１１のクロックとサンプリングクロックは同じクロック源を使用している。特に、サンプリングクロック÷ＤＡ変換器クロックを１／１０、つまり１０倍のクロック周期比を作ることで容易に正弦波５周期分の波形を作ることが可能である。コントローラ２１は、正弦波を出力する際に、バッファ１５Ａにデータの保持を行うように通知する。

（３）バッファ１５Ａでは、各ＡＤ変換器１１の出力データの保持をデータ格納メモリ１５Ｂを介して行う。また、この制御は、各ＡＤ変換器１１毎に行う。データ格納メモリ１５Ｂにサンプリング回数分のデータが保持されたところでデータ保持完了をコントローラ２１へ通知する。

（４）データ保持完了を感知したコントローラ２１は、ＦＦＴ演算回路１６に演算を行うように指示する。ＦＦＴ演算回路１６は、まず、データ格納メモリ１５Ｂに保持されているデータのうち、基準のＡＤ変換器１１（ＡＤＣ０）の出力データと、被測定のＡＤ変換器１１のうちの１つ（例えば、ＡＤＣ１）の出力データとを交互に読み出す。例えば、ＡＤＣ０−ＡＤＣ１−ＡＤＣ０−ＡＤＣ１・・・の順番に保持されたデータを読み出していく。その読み出したデータに対してＦＦＴ演算処理を行う。この際、前述したように完全なＦＦＴ演算を行う必要がなく、特定の周波数ビンの演算処理で良い。

ここで、オフセットエラーは、ｆｓ／２に相当する周波数ビンに、ゲインエラーは、ｆｉｎ、（ｆｓ／２）＋ｆｉｎ、または、（ｆｓ／２）−ｆｉｎに相当する周波数ビンに現れることから、他の周波数ビンは不要である。そのために、ｆｓ／２、ｆｉｎ、（ｆｓ／２）＋ｆｉｎ、または、（ｆｓ／２）−ｆｉｎに相当する周波数ビンの演算を行えば良い。例えば、ＦＦＴ演算におけるバタフライ演算をすべて行う必要がなく、予めアドレッシングされたテーブルを用いて必要なバタフライ演算だけを行うことでＦＦＴ演算が１／２以下の処理で行うことが可能となる。ＦＦＴ演算処理が終了するとコントローラ２１にＦＦＴ演算終了通知を行う。また、ＦＦＴ演算処理の際にＦＦＴ結果のデータをＦＦＴ演算結果格納メモリ１７に保持しておく。

（５）ＦＦＴ演算終了を感知したコントローラ２１は、補正を行う被測定のＡＤ変換器１１（例えば、ＡＤＣ１）に対してオフセットの補正を行うようにオフセットエラー処理回路１８Ａに通知する。オフセットエラー処理回路１８Ａは、ＦＦＴ演算結果格納メモリ１７より周波数がｆｓ／２のデータを読み出し、オフセットエラーを算出する。オフセットエラーの算出は演算回路で実現する事も可能であるが、あらかじめ表計算ソフトなどのソフトウェアで作成した補正値テーブル１８Ｄ（図２参照）をＲＯＭに格納しておき、周波数ビンがｆｓ／２のデータをアドレスとしてオフセットエラーの値を読み出す方法が望ましい。オフセットエラー処理回路１８Ａは、検出したオフセットエラーの値をオフセット補正部１９Ａへ通知する。

オフセット補正部１９Ａは、通知されたオフセットエラーの値をアナログ電圧へ変換し、このアナログ電圧を用いてオフセット補正を行う。アナログ電圧への変換する方法としては、小型のＤＡ変換器を使用する方法、複数の小型コンデンサの電荷を組み合わせる方法、コンパレータを使用する方法などがある。オフセット補正の方式としては、小型アンプを組み込んでこのアンプの基準電圧を変更する方法や、容量性カップリング後に基準電圧を印可する方法などがある。これらの方式はＡＤ変換装置１に要求される補正精度、回路規模、消費電力などの条件に合わせて適切な方法を組み合わせて用いれば良い。オフセット補正終了後、オフセット補正部１９Ａはコントローラ２１へオフセット補正終了を通知する。

（６）オフセット補正終了を感知したコントローラ２１は、補正を行う被測定のＡＤ変換器１１（例えば、ＡＤＣ１）に対してゲインの補正を行うようにゲインエラー処理回路１８Ｂに通知する。ゲインエラー処理回路１８Ｂは、まず、ＦＦＴ演算結果格納メモリ１７より周波数がｆｉｎと（ｆｓ／２）＋ｆｉｎまたは（ｆｓ／２）−ｆｉｎとのデータを読み出す。次に、その値から、ゲインエラーを基準のＡＤ変換器１１（ＡＤＣ０）と被測定のＡＤ変換器１１（ＡＤＣ１）との比（Ｙ＋Ｚ）／（Ｙ−Ｚ）として算出する。Ｙは周波数がｆｉｎに相当するビンのデータ、Ｚは周波数が（ｆｓ／２）＋ｆｉｎまたは（ｆｓ／２）−ｆｉｎに相当するビンのデータである。このように基準のＡＤ変換器１１（ＡＤＣ０）のデータと、被測定のＡＤ変換器１１（ＡＤＣ１）のデータとの比からゲインエラーを算出するようにすれば、アークタンジェントによる位相計算が必要なく、演算回路規模と消費電力を小さくすることができるので好ましい。

ゲインエラーの算出は演算回路で実現する事も可能であるが、あらかじめ表計算ソフトなどのソフトウェアで作成した補正値テーブル１８Ｅ(図２参照)をＲＯＭに格納しておき、基準のＡＤ変換器１１（ＡＤＣ０）のデータと、被測定のＡＤ変換器１１（ＡＤＣ１）のデータとの比をアドレスとしてゲインエラーの値を読み出す方法が望ましい。ゲインエラー処理回路１８Ｂは、検出したゲインエラーの値をゲイン補正部１９Ｂへ通知する。

ゲイン補正部１９Ｂは、通知されたゲインエラーの値をアナログ電圧へ変換し、このアナログ電圧を用いてゲイン補正を行う。アナログ電圧への変換する方法としては、小型のＤＡ変換器を使用する方法、複数の小型コンデンサの電荷を組み合わせる方法、コンパレータを使用する方法などがある。ゲイン補正の方式としては、小型アンプを組み込んでこのアンプのゲイン比(増幅率)を制御する方法などがある。これらの方式はＡＤ変換装置１に要求される補正精度、回路規模、消費電力などの条件に合わせて適切な方法を組み合わせて用いれば良い。ゲイン補正終了後、ゲイン補正部１９Ｂはコントローラ２１へゲイン補正終了を通知する。

（７）ゲイン補正終了を感知したコントローラ２１は、次に補正を行う被測定のＡＤ変換器１１（例えば、ＡＤＣ２およびＡＤＣ３)に対しての制御を行う。つまり、上述した（４）〜（７）までのＡＤＣ１に対して行った制御をＡＤＣ２およびＡＤＣ３に対して同様に繰り返す。

（８）複数回補正を実行する場合は、上述した（１）〜（７）を複数回繰り返す。複数回補正処理を行うことで補正の精度が上がっていくことを確認している。また、上述の補正値テーブル１８Ｄ、１８Ｅの演算精度が、それに影響することも確認している。つまり、補正値テーブル１８Ｄ、１８Ｅの演算精度が高ければ１回の補正で十分な結果が得られる。

（９）次に、コントローラ２１は、位相エラー（Phase Skew）補正のために（２）と同様の方法で正弦波発生回路１４からできるだけ高周波の正弦波を出力する。例えば、入力周波数ｆｉｎはｋ_０×ｆｓ／Ｎとし、ｋ_０はＮ／２−１もしくはＮ／２＋３とする。また、（３）同様に、バッファ１５Ａでは、各ＡＤ変換器１１の出力データの保持を、データ格納メモリ１５Ｂを介して行う。

（１０）データ保持完了を感知したコントローラ２１は、（４）と同様にＦＦＴ演算回路１６に演算を行うように指示する。ここで、位相エラー（Phase Skew）は、（ｆｓ／２）＋ｆｉｎ、または、（ｆｓ／２）−ｆｉｎに相当する周波数ビンに現れることから、他の周波数ビンは不要である。そのために、（ｆｓ／２）＋ｆｉｎ、または、（ｆｓ／２）−ｆｉｎに相当する周波数ビンの演算を行えば良い。例えば、予めアドレッシングされたテーブルを用いて必要なバタフライ演算だけを行うことでＦＦＴ演算が１／２以下の処理で行うことが可能となる。ＦＦＴ演算処理が終了するとコントローラ２１にＦＦＴ演算終了通知を行う。また、ＦＦＴ演算処理の際にＦＦＴ結果のデータをＦＦＴ演算結果格納メモリ１７に保持しておく。

（１１）ＦＦＴ演算終了を感知したコントローラ２１は、補正を行う被測定のＡＤ変換器１１（例えば、ＡＤＣ１）に対して位相エラー（Phase Skew）の補正を行うように位相エラー処理回路１８Ｃに通知する。位相エラー処理回路１８Ｃは、まず、ＦＦＴ演算結果格納メモリ１７より周波数が（ｆｓ／２）＋ｆｉｎ、または、（ｆｓ／２）−ｆｉｎのデータを読み出し、位相エラー（Phase Skew）を算出する。位相エラー（Phase Skew）の算出は演算回路で実現する事も可能であるが、あらかじめ表計算ソフトなどのソフトウェアで作成した補正値テーブル１８Ｆ（図２参照）をＲＯＭに格納しておき、周波数が（ｆｓ／２）＋ｆｉｎ、または、（ｆｓ／２）−ｆｉｎのデータをアドレスとして、位相エラー（Phase Skew）の値を読み出す方法が望ましい。位相エラー処理回路１８Ｃは、検出した位相エラー（Phase Skew）の値を位相補正部１９Ｃへ通知する。

位相補正部１９Ｃは、通知された位相エラー（Phase Skew）の値から位相補正を行う。具体的な補正方法に関しては、ＦＰＧＡなどに搭載されているＤＣＭを使用しクロックの位相をずらしていく方法、遅延を与えた複数のクロックから適宜選択する方法、ＰＬＬ回路を使用してクロックの位相をずらす方法などがある。位相補正終了後、位相補正部１９Ｃはコントローラ２１へ位相補正終了を通知する。

（１２）位相補正終了を感知したコントローラ２１は、次に補正を行う被測定のＡＤ変換器１１（例えば、ＡＤＣ２およびＡＤＣ３)に対しての制御を行う。つまり、上述した（９）〜（１１）までのＡＤＣ１に対して行った制御をＡＤＣ２およびＡＤＣ３に対して同様に繰り返す。

（１３）複数回位相エラー（Phase Skew）補正を実行する場合は、上述した（９）〜（１２)を複数回繰り返す。

（１４)すべての補正処理の完了後、コントローラ２１は各ＡＤ変換器１１へ入力する信号を正弦波発生装置１４から出力される信号から汎用入力回路へ切り替える。ＡＤ変換器１１が４個のＡＤ変換装置１における１回の補正時間を算出すると、（（正弦波データ受信［Ｎ×ｆｓ］＋（ＦＦＴ演算［（ｎ＋１）×Ｎ×演算周波数］＋補正演算時間）×（ＡＤ変換器の個数）−１）×２）となり、仮にサンプリング点数Ｎを４０９６点、サンプリング周期ｆｓを１００ＭＨｚ、演算周波数を１００ＭＨｚ、補正演算時間を演算周波数周期で２０ｃｙｃｌｅとすると、３．２７８ｍｓとなる。さらに、この処理を２回繰り返し行うと倍の時間６．５５６ｍｓとなる。また、図６は本実施例で行った実際の補正結果を表しており、２回の補正でＥＮＯＢの劣化量を、３ビットから０．５ビットまで向上することができることがわかる。

（第２の実施例）
本実施例は、第２の実施の形態に対応するものであり、４個のＡＤ変換器１１を並列に繋ぎ時間インターリーブを実現するためのものである。図４を参照して説明する。なお、本実施例ではＡＤ変換器１１の個数を４個としているが、この限りではなく任意に選択可能である。また、以降、基準のＡＤ変換器１１を“ＡＤＣ０”、被測定のＡＤ変換器１１を“ＡＤＣ１”“ＡＤＣ２”“ＡＤＣ３”と呼ぶ。

（１）リセット後、もしくは、補正指示がコントローラ２１よりあった場合に、各ＡＤ変換器１１へ入力する信号を正弦波発生回路１４から出力される信号に切り替える。以下、補正動作が終了するまで切り替えたままにする。

（２）次に、正弦波発生回路１４から正弦波を出力する。正弦波は、ＤＡ変換器１４Ａを用いて作成する。ＤＡ変換器１４Ａのデータは、予め正弦波データＲＯＭ１４Ｂに正弦波データを格納しておき、それを順次読み出してＤＡ変換器１４Ａに用いる。ここでハードウェアが十分に高速であれば、演算回路により正弦波のデータを作る事も可能である。また、図示されてはいないが、ＤＡ変換器１４Ａにはリコンストラクション・フィルタが含まれているものとする。

作成する正弦波は、ＡＤ変換器１１の規定のサンプリング回数（一例として４０９６回）内に、ちょうどＮ／２−１周期分出力するようにする。Ｎ／２−１周期と言うのは一例であり、この周期は、前述したｋ_０／Ｎ×ｆｓ／Ｍとなる周波数から選択される。これは、位相（Phase skew）の影響を取り込み一回で測定するために、できるだけ高い周波数とし、また、量子化ノイズの周期性を除くために、ｋ_０は、Ｎとは互いに素となるような関係とする。また、この効果は、それを実現するために、各ＤＡ変換器１１のクロックとサンプリングクロックは同じクロック源を使用している。また、作成した正弦波をサンプリングするクロック周波数はｆｓ／Ｍとなり、各ＡＤ変換器１１毎の変換データに対して後述のＦＦＴ演算を行う事になる。

（３）バッファ１５Ａでは、第１の実施例と異なり、メモリを使用せず、各ＡＤ変換器１１の出力データを直接簡易ＦＦＴ演算回路２１６へ渡す。

（４）簡易ＦＦＴ演算回路２１６は、各ＡＤ変換器１１の出力データを順次演算回路に入力していく。この制御は、各ＡＤ変換器１１（ＡＤＣ０、ＡＤＣ１、ＡＤＣ２、ＡＤＣ３）について同時に各々行う。また、補正方法だが、オフセットエラーに関しては、基準のＡＤ変換器１１（ＡＤＣ０）の出力のＦＦＴにおける０番目の周波数ビンの値Ｘｍ[０]と、被測定の各ＡＤ変換器１１（ＡＤＣ１、ＡＤＣ２、ＡＤＣ３）の出力のＦＦＴにおける０番目の周波数ビンの値Ｘｍ[０]との差分をとる事で算出する。ゲインエラーに関しては、基準のＡＤ変換器１１（ＡＤＣ０）の出力のＦＦＴにおけるｋ_０番目の周波数ビンの値｜Ｘｍ[ｋ_０]｜と、被測定の各ＡＤ変換器１１（ＡＤＣ１、ＡＤＣ２、ＡＤＣ３）の出力のＦＦＴにおけるｋ_０番目の周波数ビンの値｜Ｘｍ[ｋ_０]｜との比をとる事で算出する。そのため、簡易ＦＦＴ演算回路２１６における演算処理は、０番目の周波数ビンの値Ｘｍ[０]とｋ_０番目の周波数ビンの値Ｘｍ[ｋ_０]を算出すればよい。図５に示したように、Ｘｍ[０]の値を算出するには、サンプリングしたＡＤ変換データを順次加算する。Ｘｍ[ｋ_０]の値を算出するには、サンプリングしたＡＤ変換データと回転因子データとを乗算したものを順次加算する。この際、回転因子データは、あらかじめＲＯＭに格納しておくことで演算回路を削減することが可能である。位相エラー（Phase skew）に関しては、基準のＡＤ変換器１１（ＡＤＣ０）の出力のＦＦＴにおけるｋ_０番目の周波数ビンの位相∠Ｘｍ[ｋ_０]と、被測定の各ＡＤ変換器１１（ＡＤＣ１、ＡＤＣ２、ＡＤＣ３）の出力のＦＦＴにおけるｋ_０番目の周波数ビンの位相∠Ｘｍ[ｋ_０]との差分をとる事で算出する。位相エラー処理回路２１８Ｃでは、簡易ＦＦＴ演算回路２１６より出力されたＸｍ[ｋ_０]の位相を取り込む。位相エラー（Phase skew）の算出は演算回路で実現する事も可能であるが、あらかじめ表計算ソフトなどのソフトウェアで作成した補正値テーブル２１８ＦをＲＯＭに格納しておき、Ｘｍ[ｋ_０]の値をアドレスとして、これと関連付けられた位相エラー（Phase skew）の値を読み出す方法が望ましい。

（５）ＦＦＴ演算終了を感知したコントローラ２１は、補正を行う被測定の各ＡＤ変換器１１（ＡＤＣ１、ＡＤＣ２、ＡＤＣ３）に対してオフセットの補正を行うようにオフセットエラー処理回路２１８Ａに通知する。オフセットエラー処理回路２１８Ａは、簡易ＦＦＴ演算回路２１６より出力されたＸｍ[０]の値を取り込み、基準のＡＤ変換器１１（ＡＤＣ０）のＸｍ[０]の値と、被測定の各ＡＤ変換器１１（ＡＤＣ１、ＡＤＣ２、ＡＤＣ３）のＸｍ[０]の値とについて、各々差分をとる。具体的には、ＡＤＣ０のＸｍ[０]−ＡＤＣ１のＸｍ[０]、ＡＤＣ０のＸｍ[０]−ＡＤＣ２のＸｍ[０]、ＡＤＣ０のＸｍ[０]−ＡＤＣ３のＸｍ[０]を行う。次に、この各々の差分からオフセットエラーの値を算出する。オフセットエラーの算出は演算回路で実現する事も可能であるが、あらかじめ表計算ソフトなどのソフトウェアで作成した補正値テーブル２１８ＤをＲＯＭに格納しておき、算出したＸｍ[０]の差分をアドレスとして、これと関連付けられたオフセットエラーの値を読み出す方法が望ましい。オフセットエラー処理回路２１８Ａは、検出したオフセットエラーの値をオフセット補正部１９Ａへ通知する。

オフセット補正部１９Ａは、通知されたオフセットエラーの値をアナログ電圧へ変換し、このアナログ電圧を用いてオフセット補正を行う。アナログ電圧への変換する方法としては、小型のＤＡ変換器を使用する方法、複数の小型コンデンサの電荷を組み合わせる方法、コンパレータを使用する方法などがある。オフセット補正の方式としては、小型アンプを組み込んでこのアンプの基準電圧を変更する方法や、容量性カップリング後に基準電圧を印可する方法などがある。これらの方式はＡＤ変換装置２に要求される補正精度、回路規模、消費電力などの条件に合わせて適切な方法を組み合わせて用いれば良い。オフセット補正終了後、オフセット補正部１９Ａはコントローラ２１へオフセット補正終了を通知する。

（６）ＦＦＴ演算終了を感知したコントローラ２１は、補正を行う被測定の各ＡＤ変換器１１（ＡＤＣ１、ＡＤＣ２、ＡＤＣ３）に対してゲインの補正を行うようにゲインエラー処理回路１８Ｂに通知する。ゲインエラー処理回路１８Ｂは、簡易ＦＦＴ演算回路２１６より出力されたＸｍ[ｋ_０]の値を取り込み、基準のＡＤ変換器１１（ＡＤＣ０）のＸｍ[ｋ_０]の値と、被測定の各ＡＤ変換器１１（ＡＤＣ１、ＡＤＣ２、ＡＤＣ３）のＸｍ[ｋ_０]の値とについて、各々比をとる。具体的には、ＡＤＣ０のＸｍ[ｋ_０]／ＡＤＣ１のＸｍ[ｋ_０]、ＡＤＣ０のＸｍ[ｋ_０]／ＡＤＣ２のＸｍ[ｋ_０]、ＡＤＣ０のＸｍ[ｋ_０]／ＡＤＣ３のＸｍ[ｋ_０]を行う。次に、この各々の比からゲインエラーの値を算出する。ゲインエラーの算出は演算回路で実現する事も可能であるが、あらかじめ表計算ソフトなどのソフトウェアで作成した補正値テーブル２１８ＥをＲＯＭに格納しておき、算出したＸｍ[ｋ_０]の比をアドレスとして、これと関連付けられたゲインエラーの値を読み出す方法が望ましい。ゲインエラー処理回路２１８Ｂは、検出したゲインエラーの値をゲイン補正部１９Ｂへ通知する。

ゲイン補正部１９Ｂは、通知されたゲインエラーの値をアナログ電圧へ変換し、このアナログ電圧を用いてゲイン補正を行う。アナログ電圧への変換する方法としては、小型のＤＡ変換器を使用する方法、複数の小型コンデンサの電荷を組み合わせる方法、コンパレータを使用する方法などがある。ゲイン補正の方式としては、小型アンプを組み込んでこのアンプのゲイン比(増幅率)を制御する方法などがある。これらの方式はＡＤ変換装置２に要求される補正精度、回路規模、消費電力などの条件に合わせて適切な方法を組み合わせて用いれば良い。ゲイン補正終了後、ゲイン補正部１９Ｂはコントローラ２１へゲイン補正終了を通知する。

（７）次に、コントローラ２１は、位相エラー（Phase Skew）補正のために（４）と同様に、簡易ＦＦＴ演算回路２１６に演算を行うように指示する。

（８）ＦＦＴ演算終了を感知したコントローラは、補正を行う被測定の各ＡＤ変換器１１（ＡＤＣ１、ＡＤＣ２、ＡＤＣ３）に対して位相エラー（Phase Skew）の補正を行うように位相エラー処理回路２１８Ｃに通知する。位相エラー処理回路２１８Ｃは、簡易ＦＦＴ演算回路２１６より出力されたＸｍ[ｋ_０]の値を取り込む。次に、この値から位相エラー（Phase Skew）の値を算出する。位相エラー（Phase Skew）の算出は演算回路で実現する事も可能であるが、あらかじめ表計算ソフトなどのソフトウェアで作成した補正値テーブル２１８ＦをＲＯＭに格納しておき、Ｘｍ[ｋ_０]の値をアドレスとして、これと関連付けられた位相エラー（Phase Skew）の値を読み出す方法が望ましい。ここで、被測定のＡＤ変換器１１（ＡＤＣ１、ＡＤＣ２、ＡＤＣ３）に関して位相（Phase Skew）の理想的な時間差が各々相違していることから、補正値テーブル２１８Ｆを被測定のＡＤ変換器１１ごとに用意する。位相エラー処理回路２１８Ｃは、検出した位相エラー（Phase Skew）の値を位相補正部１９Ｃへ通知する。

位相補正部１９Ｃは、通知された位相エラー（Phase Skew）の値から位相補正を行う。具体的な補正方法に関しては、ＦＰＧＡなどに搭載されているＤＣＭを使用しクロックの位相をずらしていく方法、遅延を与えた複数のクロックから適宜選択する方法、ＰＬＬ回路を使用してクロックの位相をずらす方法などがある。位相補正終了後、位相補正部１９Ｃはコントローラ２１へ位相補正終了を通知する。

（９）複数回位相（Phase Skew）補正を実行する場合は、上述した（７）〜（８)を複数回繰り返す。

（１０)すべての補正処理の完了後、コントローラ２１は各ＡＤ変換器１１へ入力する信号を正弦波発生装置１４から出力される信号から汎用入力回路へ切り替える。ＡＤ変換器１１が４個のＡＤ変換装置１における１回の補正時間を算出すると、（（正弦波データ受信［Ｎ×ｆｓ］＋補正演算時間）×１回）となり、仮にサンプリング点数Ｎを４０９６点、サンプリング周期ｆｓを１００ＭＨｚ、演算周波数を１００ＭＨｚ、補正演算時間を演算周波数周期で２０ｃｙｃｌｅとすると、２０ｕｓとなり、第１の実施例のおおよそ１／１６０の補正時間で済むことになる。また、ハードウェアサイズも第１の実施例のＡＤ変換データ受信時にデータを保持するデータ格納メモリ１５ＢおよびＦＦＴ演算結果を保持するＦＦＴ演算結果格納メモリ１７を削減できるため、第１の実施例よりもハードウェアサイズを大幅に削減することが可能となる。

以上、実施の形態および実施例を挙げて本発明を説明したが、本発明は種々変形可能である。例えば、上記実施の形態および実施例では、各ＡＤ変換器１１のミスマッチとして、オフセットエラー、ゲインエラーおよび位相エラー（Phase Skew）を検出し、補正する場合について説明したが、これらの一部を本発明の方法により検出して補正するようにしてもよい。

また、本発明のＡＤ変換装置は、どのような形態でもよく、集積回路により構成されてもよく、それ以外の回路により構成されてもよい。

時間インターリーブ方式のＡＤ変換装置に用いることができる。

１，２…ＡＤ変換装置、１１…ＡＤ変換器、１２…クロック発生回路、１３…切替回路、１４…正弦波発生回路、１４Ａ…ＤＡ変換器、１４Ｂ…正弦波データＲＯＭ、１５Ａ…バッファ、１５Ｂ…ＡＤ変換データ格納メモリ、１５Ｃ…出力部、１６…ＦＦＴ演算回路、１７…ＦＦＴ演算結果格納メモリ、１８…ミスマッチ検出部、１８Ａ…オフセットエラー処理回路、１８Ｂ…ゲインエラー処理回路、１８Ｃ…位相エラー処理回路、１８Ｄ，１８Ｅ，１８Ｆ…補正値テーブル、１９…補正部、１９Ａ…オフセット補正部、１９Ｂ…ゲイン補正部、１９Ｃ…位相補正部、２０…ディジタル部、２１…コントローラ、２１６…簡易ＦＦＴ演算回路、２１８…ミスマッチ検出部、２１８Ａ…オフセットエラー処理回路、２１８Ｂ…ゲインエラー処理回路、２１８Ｃ…位相エラー処理回路、２１８Ｄ，２１８Ｅ，２１８Ｆ…補正値テーブル

Claims (15)

1. 複数個のアナログ・ディジタル変換器と、
   前記各アナログ・ディジタル変換器を、個数分のクロック周波数で駆動し、かつ、各相の位相（Phase Skew）を調整可能とするクロック発生回路と、
   前記各アナログ・ディジタル変換器への入力信号を生成する正弦波発生回路と、
   前記各アナログ・ディジタル変換器の出力を高速フーリエ変換処理するＦＦＴ演算回路と、
   前記ＦＦＴ演算回路の演算結果に基づき、前記複数個のアナログ・ディジタル変換器のうちの１つを基準として、この基準のアナログ・ディジタル変換器に対する他の各アナログ・ディジタル変換器のミスマッチを検出するミスマッチ検出部と、
   前記ミスマッチ検出部の結果に基づき、各アナログ・ディジタル変換器のミスマッチを補正する補正部とを備え、
   前記ミスマッチ検出部は、クロック周波数をｆｓ、前記正弦波発生回路により生成された入力信号の入力周波数をｆｉｎとすると、周波数がｆｓ／２の演算結果からオフセットエラーを検出するオフセットエラー処理回路と、周波数がｆｉｎ、ｆｓ／２＋ｆｉｎ、またはｆｓ／２−ｆｉｎの演算結果からゲインエラーを検出するゲインエラー処理回路と、周波数がｆｓ／２−ｆｉｎまたはｆｓ／２＋ｆｉｎの演算結果から位相エラー（Phase Skew）を検出する位相エラー処理回路とのうちの少なくとも１つを有する
   ことを特徴とするアナログ・ディジタル変換装置。
2. 請求項１に記載されたアナログ・ディジタル変換装置において、
   前記ゲインエラー処理回路は、周波数がｆｉｎの演算結果Ｙと、周波数が（ｆｓ／２）＋ｆｉｎまたは（ｆｓ／２）−ｆｉｎの演算結果Ｚとに基づき、基準のアナログ・ディジタル変換器と被測定のアナログ・ディジタル変換器との比（Ｙ＋Ｚ）／（Ｙ−Ｚ）からゲインエラーを検出することを特徴とするアナログ・ディジタル変換装置。
3. 請求項１または請求項２に記載されたアナログ・ディジタル変換装置において、
   前記各アナログ・ディジタル変換器への入力信号には、オフセットエラーおよびゲインエラーのうちの少なくとも一方を検出する際と、位相エラー（Phase Skew）を検出する際とで、異なる入力周波数ｆｉｎを利用することを特徴とするアナログ・ディジタル変換装置。
4. 請求項１から請求項３のいずれか１に記載されたアナログ・ディジタル変換装置において、
   前記正弦波発生回路は、位相不連続性が存在しない正弦波を発生することを特徴とするアナログ・ディジタル変換装置。
5. 請求項１から請求項４のいずれか１に記載されたアナログ・ディジタル変換装置において、
   前記各アナログ・ディジタル変換器への入力信号の入力周波数ｆｉｎは、ｋ_０×ｆｓ／Ｎ（但し、ｋ_０は整数、ｆｓはクロック周波数、Ｎは高速フーリエ変換点数である。）とし、オフセットエラーおよびゲインエラーのうちの少なくとも一方を検出する際と、位相エラー（Phase Skew）を検出する際とで、位相エラー（Phase Skew）を検出する際の入力周波数ｆｉｎの方が高くなるようにｋ_０の値を変化させ、かつ、オフセットエラーおよびゲインエラーのうちの少なくとも一方を検出する際には、ｋ_０がＮと互いに素の関係となるようにすることを特徴とするアナログ・ディジタル変換装置。
6. 請求項１から請求項５のいずれか１に記載されたアナログ・ディジタル変換装置において、
   前記複数個のアナログ・ディジタル変換器のうちの１つを基準として選択し、他のアナログ・ディジタル変換器の１個ずつに対して、順に、前記ＦＦＴ演算回路により高速フーリエ変化処理を行い、前記ミスマッチ検出部によりミスマッチを検出し、前記補正部により補正することを特徴とするアナログ・ディジタル変換装置。
7. 請求項１から請求項６のいずれか１に記載されたアナログ・ディジタル変換装置において、
   前記ミスマッチ検出部は、前記ＦＦＴ演算回路の演算結果と、その演算結果から算出されるミスマッチとを関連付けた補正値テーブルを有し、前記ＦＦＴ演算回路の演算結果から、前記補正テーブルを参照して、ミスマッチを検出することを特徴とするアナログ・ディジタル変換装置。
8. 複数個のアナログ・ディジタル変換器と、
   前記各アナログ・ディジタル変換器を、個数分のクロック周波数で駆動し、かつ、各相の位相エラー（Phase Skew）を調整可能とするクロック発生回路と、
   前記各アナログ・ディジタル変換器への入力信号を生成する正弦波発生回路と、
   前記各アナログ・ディジタル変換器の出力について、高速フーリエ変換の特定の周波数ビンについて計算をする簡易ＦＦＴ演算回路と、
   前記簡易ＦＦＴ演算回路の計算結果から、前記各アナログ・ディジタル変換器のミスマッチとして、オフセットエラー、ゲインエラー、および位相エラー（Phase Skew）のうちの少なくとも１つを検出するミスマッチ検出部と、
   前記ミスマッチ検出部の結果に基づき、各アナログ・ディジタル変換器のミスマッチを補正する補正部と
   を備えることを特徴とするアナログ・ディジタル変換装置。
9. 請求項８に記載されたアナログ・ディジタル変換装置において、
   前記簡易ＦＦＴ演算回路は、前記各アナログ・ディジタル変換器への入力信号の入力周波数ｆｉｎをｆｉｎ＝（ｋ_０／Ｎ）×（ｆｓ／Ｍ）（但し、ｋ_０は整数、Ｎは高速フーリエ変換点数、ｆｓはクロック周波数、Ｍは前記アナログ・ディジタル変換器の個数である。）とすると、高速フーリエ変換の０番目の周波数ビンおよびｋ_０の番目の周波数ビンの少なくとも一方を計算することを特徴とするアナログ・ディジタル変換装置。
10. 請求項９に記載されたアナログ・ディジタル変換装置において、
    前記ミスマッチ検出部は、前記複数個のアナログ・ディジタル変換器のうちの１つを基準として、この基準のアナログ・ディジタル変換器に対する他の各アナログ・ディジタル変換器のミスマッチを検出し、
    オフセットエラーは、基準のアナログ・ディジタル変換器と他のアナログ・ディジタル変換器との高速フーリエ変換における０番目の周波数ビンの値の差分から検出し、
    ゲインエラーは、基準のアナログ・ディジタル変換器と他のアナログ・ディジタル変換器との高速フーリエ変換におけるｋ_０番目の周波数ビンの値の比から検出し、
    位相エラー（Phase Skew）は、基準のアナログ・ディジタル変換器と他のアナログ・ディジタル変換器との高速フーリエ変換におけるｋ_０番目の周波数ビンの値から検出する
    ことを特徴とするアナログ・ディジタル変換装置。
11. 請求項８から請求項１０のいずれか１に記載されたアナログ・ディジタル変換装置において、
    前記各アナログ・ディジタル変換器への入力信号には、オフセットエラーおよびゲインエラーのうちの少なくとも一方を検出する際と、位相エラー（Phase Skew）を検出する際とで、同一の入力周波数ｆｉｎを利用することを特徴とするアナログ・ディジタル変換装置。
12. 請求項８から請求項１１のいずれか１に記載されたアナログ・ディジタル変換装置において、
    前記正弦波発生回路は、位相不連続性が存在しない正弦波を発生することを特徴とするアナログ・ディジタル変換装置。
13. 請求項８から請求項１２のいずれか１に記載されたアナログ・ディジタル変換装置において、
    前記各アナログ・ディジタル変換器への入力信号の入力周波数ｆｉｎは、ｋ_０／Ｎ×ｆｓ／Ｍ（但し、ｋ_０は整数、ｆｓはクロック周波数、Ｎは高速フーリエ変換点数、Ｍは前記アナログ・ディジタル変換器の個数である。）とし、オフセットエラー、ゲインエラーおよび位相エラー（Phase Skew）を検出する際に同一の入力周波数ｆｉｎを利用し、かつ、ｋ_０がＮと互いに素の関係となるようにすることを特徴とするアナログ・ディジタル変換装置。
14. 請求項８から請求項１３のいずれか１に記載されたアナログ・ディジタル変換装置において、
    前記複数個のアナログ・ディジタル変換器のうちの１つを基準として選択し、他のアナログ・ディジタル変換器の１個ずつに対して、同時に、前記簡易ＦＦＴ演算回路により計算を行い、前記ミスマッチ検出部によりミスマッチを検出し、前記補正部により補正することを特徴とするアナログ・ディジタル変換装置。
15. 請求項８から請求項１４のいずれか１に記載されたアナログ・ディジタル変換装置において、
    前記ミスマッチ検出部は、前記簡易ＦＦＴ演算回路の計算結果と、その計算結果から算出されるミスマッチとを関連付けた補正値テーブルを有し、前記簡易ＦＦＴ演算回路の計算結果から、前記補正テーブルを参照して、ミスマッチを検出することを特徴とするアナログ・ディジタル変換装置。