JP2011120011A - アナログ−デジタル変換器 - Google Patents

Abstract

【課題】簡単な構成で高速性、高精度および低消費電力を満たすＳＡＲ ＡＤＣの実現。
【解決手段】多ビットデジタル信号に応じて参照アナログ信号を出力するＤＡＣ14と、入力アナログ信号Vinを参照アナログ信号と比較する第１および第２のコンパレータ21,22と、第１と第２のコンパレータの一方の比較結果を選択する選択回路25と、選択した比較結果に基づいて、複数のステップで参照アナログ信号が入力アナログ信号に近づくように多ビットデジタル信号を順に変化させる制御回路23と、を備えるアナログ−デジタル変換器であって、制御回路は、複数のステップの途中の中間ステップまで第１のコンパレータの比較結果を選択し、中間ステップ以後は第２のコンパレータの比較結果を選択するように選択回路を制御し、多ビットデジタル信号のビット値を、非２進アルゴリズムに従って変化させる。
【選択図】図９

Description

本発明は、逐次比較型アナログ−デジタル変換器（ＳＡＲ ＡＤＣ）に関する。

マイクロコンピュータやシステムＬＳＩに搭載するアナログ−デジタル変換器（ＡＤＣ）は、小型化および高精度化の観点から逐次比較型が多く用いられている。

図１は、従来のＳＡＲ ＡＤＣの構成例を示すブロック図である。また、図２は、ＳＡＲ ＡＤＣにおける変換動作を説明する図である。

図１に示すように、従来のＳＡＲ ＡＤＣは、コンパレータ１２と、制御回路１３と、ＤＡ変換器（デジタル−アナログ変換器）１４と、を備える。アナログ入力信号Ｖｉｎは、例えば、サンプルホールド（ＳＨ）回路１１で一旦保持されてコンパレータ１２に入力される。

図２に示すように、ＳＡＲ ＡＤＣは、ｎビット（ここでは８ビット）の分解能を備え、フルスケール電圧がＶＦＳであるとする。１ステップ目に、制御回路１３は、１ビット目（ｂ１）のビット値が“１”で、２ビット目以降（ｂ２〜ｂｎ）のビット値が“０”であるデジタル信号を出力し、ＤＡ変換器１４はこのデジタル信号に対応した電圧の参照アナログ信号Ｖｒを発生して出力する。１ステップ目の参照アナログ信号Ｖｒの電圧は、ＶＦＳ／２である。コンパレータ１２は、アナログ入力信号Ｖｉｎの電圧を参照アナログ信号Ｖｒの電圧と比較し、比較結果を出力する。制御回路１３は、比較結果に基づいて、１ビット目（ｂ１）のビット値を決定する。例えば、ＶｉｎがＶｒより大きければｂ１を“１”に、ＶｉｎがＶｒより小さければｂ１を“０”に決定する。図２では、ｂ１は“１”である。以下の説明で、コンパレータが比較すると記載する場合は、電圧を比較することを示し、ＤＡ変換器がデジタル信号に対応した参照アナログ信号を発生する場合は、デジタル信号に対応した電圧の参照アナログ信号を発生することを示すものとする。

２ステップ目に、制御回路１３は、ｂ１が１ステップ目に決定した値（ここでは“１”）で、２ビット目（ｂ２）のビット値が“１”で、３ビット目以降（ｂ３〜ｂｎ）のビット値が“０”であるデジタル信号を出力し、ＤＡ変換器１４はこのデジタル信号に対応した参照アナログ信号Ｖｒを発生して出力する。図２の例では、２ステップ目の参照アナログ信号Ｖｒは、３ＶＦＳ／４である。コンパレータ１２は、アナログ入力信号Ｖｉｎを参照アナログ信号Ｖｒと比較し、比較結果を出力する。制御回路１３は、比較結果に基づいて、２ビット目（ｂ２）のビット値を決定する。例えば、ＶｉｎがＶｒより大きければｂ２を“１”に、ＶｉｎがＶｒより小さければｂ２を“０”に決定する。図２では、ｂ２は“１”である。

以下、ＶｒがＶｉｎに近づくように３ビット目以降のビット値を順次決定し、ｎビット目（ここでは８ビット目）のビット値が決定されると、ＶｒがＶｉｎにもっとも近づいた状態になるので、デジタル信号をＡＤ変換値として出力する。

以上説明した参照アナログ信号Ｖｒを変化させる幅を、前のステップで変化させた幅の１／２に減少させながらＶｒをＶｉｎに近づけるように変化させるアルゴリズムは、２進アルゴリズムと呼ばれる。

上記のように、ＤＡ変換器を利用するＳＡＲ ＡＤＣでは、近似するデジタル値を算出する信号処理が電圧で行われる。一般的なＳＡＲ ＡＤＣでは、動作速度がＤＡ変換器の出力の整定時間により制限されるため高速化が難しく、高速化するために駆動能力の大きな素子を使用すると、消費電力が増大するという問題があった。

非特許文献１および２は、サイクル時間を短くし、ＤＡ変換器の出力の整定が不十分な状態で比較を行うことに起因する整定誤差を、非２進アルゴリズムを適用することで許容する方式を提案している。この方式では、２進アルゴリズムよりステップ数が多くなるが、サイクル時間が短くなるので、全体としては高速化することができる。

しかし、この方式ではステップ数が多くなるので、ダイナミックコンパレータを使用すると、ステップ数の増加分だけ消費電力が増加してしまうという問題がある。

なお、非特許文献３は、ＤＡ変換器を使用したＳＡＲ ＡＤＣにおける非２進（冗長）アルゴリズムについて記載している。

一方、ＤＡ変換器の出力の整定時間が長いという問題を解決するため、近年、非特許文献４および５は、高速動作および低消費電力を実現できるＳＡＲ ＡＤＣとして、電荷共有(Charge-Sharing)ＳＡＲ ＡＤＣを提案している。電荷共有ＳＡＲ ＡＤＣでは、近似するデジタル値を算出する信号処理が電荷で行われる。電荷共有ＳＡＲ ＡＤＣの構成および動作について図を参照して説明する。

図３は、アナログ入力信号Ｖｉｎの電圧をｎビットのＡＤ変換デジタル信号に変換して出力する電荷共有ＳＡＲ ＡＤＣの構成を示す図である。図３に示すように、電荷共有ＳＡＲ ＡＤＣは、入力信号容量Ｃｓと、複数の参照容量回路１６−１…１６−ｎ−１と、コンパレータ１２と、制御回路１７と、を備える。

入力信号容量Ｃｓは、一方の端子（入力端子）がスイッチＳＷ１を介してアナログ入力信号Ｖｉｎの入力端子に接続され、他方の端子（基準端子）が基準電位（ここではＧＮＤ）の電源に接続される。

参照容量回路１６−１は、参照容量Ｃ１と、参照容量Ｃ１の一方の端子を参照電圧Ｖｒｅｆの電源に接続するスイッチＳＷ１１と、参照容量Ｃ１の他方の端子を基準電位ＧＮＤの電源に接続するスイッチＳＷ１２と、参照容量Ｃ１の一方の端子を入力信号容量Ｃｓの入力端子に接続するスイッチＳＷ１３と、参照容量Ｃ１の他方の端子を入力信号容量Ｃｓの基準端子（ここではＧＮＤ）に接続するスイッチＳＷ１４と、参照容量Ｃ１の他方の端子を入力信号容量Ｃｓの入力端子に接続するスイッチＳＷ１５と、参照容量Ｃ１の一方の端子を入力信号容量Ｃｓの基準端子（ここではＧＮＤ）に接続するスイッチＳＷ１６と、を備える。このような構成により、ＳＷ１３〜ＳＷ１６を開状態にし、ＳＷ１１およびＳＷ１２を閉状態にすることにより、参照容量Ｃ１は、参照電圧源Ｖｒｅｆに充電される。さらに、参照容量Ｃ１は、ＳＷ１１、ＳＷ１２、ＳＷ１５およびＳＷ１６を開状態にし、ＳＷ１３およびＳＷ１４を閉状態にすることにより、一方の端子が入力信号容量Ｃｓの入力端子に、他方の端子が入力信号容量Ｃｓの基準端子に接続される順接続状態になり、ＳＷ１１〜ＳＷ１４を開状態にし、ＳＷ１５およびＳＷ１６を閉状態にすることにより、一方の端子が入力信号容量Ｃｓの基準端子に、他方の端子が入力信号容量Ｃｓの入力端子に接続される逆接続状態になる。

他の参照容量回路１６−２〜１６−ｎ−１は、参照容量回路１６−１と同じ構成を備えるが、参照容量Ｃ１〜Ｃｎ−１の容量値が異なる。参照容量Ｃｎ−１〜Ｃ１および入力信号容量Ｃｓの容量値は、１：２：４…２^ｎ−２：２^ｎ−１、すなわち２の累乗の比率に設定される。

コンパレータ１２は、入力信号容量Ｃｓの入力端子の電圧が、基準電位（ＧＮＤ）より高いか低いかを判定する。

制御回路１７は、コンパレータ１２の判定結果に基づいて、入力信号容量Ｃｓの入力端子の電圧が基準電位ＧＮＤに近づくように、参照容量回路１６−１〜１６−ｎ−１を、接続状態を選択しながら順次入力信号容量Ｃｓ接続し、すべての参照容量回路１６−１〜１６−ｎ−１の入力信号容量Ｃｓへの接続がすべて終了した時の参照容量回路１６−１〜１６−ｎ−１の接続状態および最後の判定結果から、アナログ入力信号の電圧に対応するＡＤ変換値を算出する。

図４から図６は、図３の電荷共有ＳＡＲ ＡＤＣの動作を説明する図である。ここでは、説明を簡単にするために、ｎ＝３の場合、すなわち３ビットの場合を例として説明する。したがって、２個の参照容量回路１６−１および１６−２が設けられ、参照容量Ｃ２、Ｃ１および入力信号容量Ｃｓの容量値は、１：２：４であり、Ｃ、２Ｃ、４Ｃで表す。また、この電荷共有ＳＡＲ ＡＤＣがデジタル変換できるアナログ入力信号Ｖｉｎは、＋Ｖｒｅｆから−Ｖｒｅｆの範囲であり、この範囲外のＶｉｎは“１１１”または“０００”になる。

電荷共有ＳＡＲ ＡＤＣの動作を、図４から図６を参照して説明する。

まず、サンプリングステップを行う。サンプリングステップでは、図４の（Ａ）に示すように、ＳＷ１を閉状態にして入力信号容量Ｃｓにアナログ入力信号Ｖｉｎを印加すると共に、参照容量回路１６−１、１６−２において、ＳＷ１１およびＳＷ１２を閉状態に、ＳＷ１３〜ＳＷ１６を開状態にして、参照容量Ｃ１、Ｃ２に参照電圧Ｖｒｅｆを印加する。この後、ＳＷ１を開状態に、ＳＷ１１およびＳＷ１２を開状態にする。これにより、入力信号容量Ｃｓには、Ｑｉｎ＝４Ｃ×Ｖｉｎの電荷が蓄積され、参照容量Ｃ１およびＣ２に、２Ｃ×ＶｒｅｆおよびＣ×Ｖｒｅｆが蓄積される。

第１比較ステップでは、図４の（Ｂ）に示すように、コンパレータ１２が、入力信号容量Ｃｓの入力端子の電圧が、ＧＮＤより高いか低いかを判定する。

第２比較ステップでは、第１比較ステップの判定結果が“１”の場合、図５の（Ａ）に示すように、参照容量回路１６−１のＳＷ１５およびＳＷ１６を閉状態にし、参照容量Ｃ１の一方の端子が入力信号容量Ｃｓの基準端子に、参照容量Ｃ１の他方の端子が入力信号容量Ｃｓの入力端子に接続される逆接続状態で接続される。これにより、入力信号容量Ｃｓおよび参照容量Ｃ１に蓄積された電荷の合計Ｑｘ＝４Ｃ×Ｖｉｎ−２Ｃ×Ｖｒｅｆとなり、基準端子の電圧Ｖｘ＝Ｑｘ／（４Ｃ＋２Ｃ）＝（４×Ｖｉｎ−２×Ｖｒｅｆ）／６となる。この状態で、コンパレータ１２が比較を行う。

また、第１比較ステップの判定結果が“０”の場合、図５の（Ｂ）に示すように、参照容量回路１６−１のＳＷ１３およびＳＷ１４を閉状態にし、参照容量Ｃ１の一方の端子が入力信号容量Ｃｓの入力端子に、参照容量Ｃ１の他方の端子が入力信号容量Ｃｓの基準端子に接続される順接続状態で接続される。これにより、入力信号容量Ｃｓおよび参照容量Ｃ１に蓄積された電荷の合計Ｑｘ＝４Ｃ×Ｖｉｎ＋２Ｃ×Ｖｒｅｆとなり、基準端子の電圧Ｖｘ＝Ｑｘ／（４Ｃ＋２Ｃ）＝（４×Ｖｉｎ＋２×Ｖｒｅｆ）／６となる。この状態で、コンパレータ１２が比較を行う。

第３比較ステップでは、第２比較ステップの判定結果が“１”の場合、図６の（Ａ）に示すように、参照容量回路１６−２のＳＷ１５およびＳＷ１６を閉状態にし、参照容量Ｃ２の一方の端子が入力信号容量Ｃｓの基準端子に、参照容量Ｃ２の他方の端子が入力信号容量Ｃｓの入力端子に接続される逆接続状態で接続される。第２比較ステップを行った時の入力信号容量Ｃｓおよび参照容量Ｃ１に蓄積された電荷の合計をＱｘ２とすると、この参照容量Ｃ２により、Ｑｘ＝Ｑｘ２−Ｃ×Ｖｒｅｆとなり、基準端子の電圧Ｖｘ＝Ｑｘ／（４Ｃ＋２Ｃ＋Ｃ）＝（Ｑｘ２−Ｃ×Ｖｒｅｆ）／７となる。この状態で、コンパレータ１２が比較を行う。

また、第２比較ステップの判定結果が“０”の場合、図６の（Ｂ）に示すように、参照容量回路１６−２のＳＷ１３およびＳＷ１４を閉状態にし、参照容量Ｃ２の一方の端子が入力信号容量Ｃｓの入力端子に、参照容量Ｃ２の他方の端子が入力信号容量Ｃｓの基準端子に接続される順接続状態で接続される。これにより、Ｑｘ＝Ｑｘ２＋Ｃ×Ｖｒｅｆとなり、基準端子の電圧Ｖｘ＝Ｑｘ／（４Ｃ＋２Ｃ＋Ｃ）＝（Ｑｘ２＋Ｃ×Ｖｒｅｆ）／７となる。この状態で、コンパレータ１２が比較を行う。

ここで、Ｖｉｎの具体的な電圧値を例として説明を行う。図７は、０（ＧＮＤ）＜Ｖｉｎ＜＋Ｖｒｅｆ／４である場合の入力端子の電圧Ｖｘの変化例を説明する図であり、この場合のデジタル変換値は“１００”であることが正しい変換結果である。

第１比較ステップの時には、図７の（Ａ）に示すように、入力信号容量Ｃｓに蓄積された電荷Ｑｘ＝４Ｃ×Ｖｉｎであり、基準端子の電圧Ｖｘ＝Ｑｘ／４Ｃ＝Ｖｉｎとなり、０（ＧＮＤ）＜Ｖｉｎ＜＋Ｖｒｅｆ／４であるから、判定結果は“１”となる。

第２比較ステップの時には、図７の（Ｂ）に示すように、Ｑｘ＝４Ｃ×Ｖｉｎ−２Ｃ×Ｖｒｅｆ、Ｖｘ＝（４×Ｖｉｎ−２×Ｖｒｅｆ）／６であり、０（ＧＮＤ）＜Ｖｉｎ＜＋Ｖｒｅｆ／４であるから、判定結果は“０”となる。

第３比較ステップの時には、図７の（Ｃ）に示すように、Ｑｘ＝４Ｃ×Ｖｉｎ−２Ｃ×Ｖｒｅｆ−Ｃ×Ｖｒｅｆ＝（４×Ｖｉｎ−３×Ｖｒｅｆ）Ｃ、Ｖｘ＝（４×Ｖｉｎ−３×Ｖｒｅｆ）／７であり、０（ＧＮＤ）＜Ｖｉｎ＜＋Ｖｒｅｆ／４であるから、判定結果は“０”となる。

以上のようにして、変換デジタル値は“１００”になる。

上記の電荷共有ＳＡＲ ＡＤＣでは、参照容量Ｃｎ−１〜Ｃ１および入力信号容量Ｃｓの容量値は、１：２：４…２^ｎ−２：２^ｎ−１、すなわち２の累乗の比率に設定される。

F.Kuttner "A 1.2V 10b 20MS/S Non-Binary Successive Approximation ADC in 0.13um CMOS"Tech. Digest of ISSCC (Feb. 2002) M.Hesener, T.Eichler, A.Hanneberg, D.Herbison, F.Kuttner, H.Wenske"A 14b 40MS/s Redundant SAR ADC with 480MHz Clock in 0.13um CMOS"Tech. Digest of ISSCC (Feb. 2007) T.Ogawa, H.Kobayashi, M.Hotta, Y.Takahashi, H.San, N.Takai "SAR ADC Algorithm with Redundancy", IEEE Asia Pacific Conference on Circuits and Systems, Macao, pp.268-271, Dec. 2008 J.Craninckx and G.Van der Plas, "A 65fJ/Conversion-Step 0-to-50MS/s 0-to-0.7mW 9b Charge-Sharing SAR ADC in 90nm Digital CMOS", ISSCC Dig. Tech. Papers, pp. 246-247, Feb. 2007 V.Giannini, P.Nuzzo, V.Chironi, A.Baschirotto, G.V.Plas, J.Craninckx, "An 820uW 9b 40MS/s Noise-Tolerant Dynamic-SARADC in 90nm Digital CMOS", ISSCC (Feb. 2007)

一般のＳＡＲ ＡＤＣでは、すべてのステップで高消費電力、低ノイズのコンパレータを使用する。これに対して、非特許文献２は、電荷共有ＳＡＲ ＡＤＣにおいて、前半で低消費電力および高ノイズのコンパレータを使用し、後半で高消費電力および低ノイズのコンパレータを使用し、一層の低消費電力化を図ることを提案している。提案された方式では、２進アルゴリズムの最後に１ＬＳＢ遷移の冗長ステップを追加し、最初は高ノイズ・低消費電力のコンパレータを用い、最後２ステップで低ノイズ・高消費電力のコンパレータを用いている。そして、高ノイズのコンパレータのノイズによる判定誤差を、低ノイズのコンパレータを用いた最後の２ステップで補正することにより、高精度・低消費電力化を実現している。ここではコンパレータはダイナミックコンパレータを用いる。ダイナミックコンパレータは、定常電流を流さないので、動作するコンパレータのみが電力を消費する。したがって、前半の低消費電力のコンパレータを用いる期間で低消費電力化できる。

しかし、非特許文献２に提案された方式には、２個のコンパレータの間の入力換算オフセットのミスマッチにより精度が劣化するという問題がある。

図８は、非特許文献２に記載されたコンパレータの回路図である。図示のコンパレータは、広く知られたダイナミックコンパレータであるが、可変容量ＶＲｐおよびＶＲｎを設けてオフセットを調整可能にし、２個のコンパレータ間の入力換算オフセット電圧を１／２ＬＳＢ以内に調整するようにしている。

しかし、可変容量ＶＲｐおよびＶＲｎを設けると、その分回路が複雑で大きくなり、製造工程にオフセット調整工程を設ける必要があり、その分コストが増加するという問題がある。

本発明は、簡単な構成で高速性、高精度および低消費電力を満たすＳＡＲ ＡＤＣを実現することを目的とする。

本発明によれば、上記問題を解決するため、２個のオフセットのあるコンパレータを途中で切り換えて使用するＳＡＲ(Successive Approximation Register)アナログ−デジタル変換器（ＡＤＣ）に、非２進アルゴリズムを適用する。

すなわち、本発明を、ＤＡ変換器を有するＳＡＲアナログ−デジタル変換器に適用した第１の態様によれば、ＳＡＲアナログ−デジタル変換器は、多ビットデジタル信号に応じて参照アナログ信号を出力するデジタル−アナログ変換器と、入力アナログ信号を参照アナログ信号と比較する第１のコンパレータと、入力アナログ信号を参照アナログ信号と比較する第２のコンパレータと、第１のコンパレータと第２のコンパレータの一方の比較結果を選択する選択回路と、選択した比較結果に基づいて、複数のステップで、参照アナログ信号が入力アナログ信号に近づくように多ビットデジタル信号を順に変化させる制御回路と、を備えるアナログ−デジタル変換器であって、制御回路は、複数のステップの途中の中間ステップまで第１のコンパレータの比較結果を選択し、中間ステップ以後は第２のコンパレータの比較結果を選択するように選択回路を制御し、多ビットデジタル信号のビット値を、非２進アルゴリズムに従って変化させることを特徴とする。

また、本発明を、電荷共有ＳＡＲアナログ−デジタル変換器に適用した第２の態様によれば、サンプリング時にアナログ入力信号が印加される入力端子と、基準電位に接続される基準端子と、を有し、サンプリング時に印加されるアナログ入力信号の電圧に対応した電荷量を保持する入力信号容量と、サンプリング時に印加される参照電圧の電圧に対応した電荷量を保持する１個以上の参照容量であって、各参照容量の２つの端子は、入力信号容量の入力端子と基準端子に、順接続状態と逆接続状態のいずれかの接続状態で接続可能に構成された１個以上の参照容量と、入力信号容量の入力端子の電圧が、基準電位より高いか低いかを判定する第１のコンパレータと、入力信号容量の入力端子の電圧が、基準電位より高いか低いかを判定する第２のコンパレータと、第１のコンパレータと第２のコンパレータの一方の比較結果を選択する選択回路と、選択した比較結果に基づいて、複数のステップで、入力信号容量の入力端子の電圧が基準電位に近づくように、１個以上の参照容量の入力信号容量との接続状態を選択しながら順次接続し、判定結果からアナログ入力信号の電圧に対応するデジタル値を算出する制御回路と、を備えるアナログ−デジタル変換器であって、制御回路は、複数のステップの途中の中間ステップまで第１のコンパレータの比較結果を選択し、中間ステップ以後は第２のコンパレータの比較結果を選択するように選択回路を制御し、入力信号容量および１個以上の参照容量の容量値は、非２進で設定されていることを特徴とする。

第１および第２のコンパレータは、ダイナミックコンパレータであり、非選択時には定常電流が流れないことが望ましい。

第１のコンパレータは、第２のコンパレータに比べて、低消費電力であるが、高ノイズであり、例えば、第１のコンパレータは、第２のコンパレータに比べて、同じ回路構成を備えるが、サイズが小さい。

第１の態様によれば、制御回路は、中間ステップ以前の複数のステップでは、多ビットデジタル信号のビット値を２進アルゴリズムに従って変化させる。また、第２の態様によれば、中間ステップ以前に入力信号容量に接続される参照容量の容量値は、２進で設定されていることが望ましい。

本発明によれば、冗長な非２進アルゴリズムを適用するため、比較処理（ステップ）の回数および参照容量の個数は若干増加するが、２個のコンパレータのオフセットミスマッチの許容範囲を広くできる。

本発明によれば、高速動作可能で低消費電力のＳＡＲ ＡＤＣの精度を向上させることができる。

図１は、従来の逐次比較型ＡＤＣの構成例を示すブロック図である。 図２は、逐次比較型ＡＤＣにおける変換動作を説明する図である。 図３は、一般的な電荷共有ＳＡＲ ＡＤＣの構成例を示すブロック図である。 図４は、電荷共有ＳＡＲ ＡＤＣにおける変換動作を説明する図である。 図５は、電荷共有ＳＡＲ ＡＤＣにおける変換動作を説明する図である。 図６は、電荷共有ＳＡＲ ＡＤＣにおける変換動作を説明する図である。 図７は、電荷共有ＳＡＲ ＡＤＣにおける、あるアナログ入力信号値に対する比較ステップと判定結果を説明する図である。 図８は、オフセット調整のための可変容量を備えるコンパレータの回路図である。 図９は、本発明の第１実施形態のＳＡＲ ＡＤＣの構成を示す図である。 図１０は、第１実施形態のＳＡＲ ＡＤＣが備えるコンパレータ部の構成を示す図である。 図１１は、第１実施形態のＳＡＲ ＡＤＣが備えるコンパレータの回路図である。 図１２は、第１実施形態のＳＡＲ ＡＤＣにおける参照アナログ信号を変化させるデジタル信号の重みデータと、ＳＡＲ ＡＤＣにおける動作を説明する図である。 図１３は、本発明の第２実施形態のＳＡＲ ＡＤＣの構成を示す図である。 図１３は、第２実施形態のＳＡＲ ＡＤＣにおける参照アナログ信号を変化させるデジタル信号の重みデータおよび許容誤差を示す図である。 図１５は、本発明の第３実施形態の電荷共有ＳＡＲ ＡＤＣの構成を示す図である。 図１６は、第３実施形態の電荷共有ＳＡＲ ＡＤＣにおける入力信号容量、複数個の参照容量およびコンパレータの部分の構成を示す図である。 図１７は、第３実施形態の電荷共有ＳＡＲ ＡＤＣにおける参照容量の容量値および許容誤差を示す図である。

図９は、本発明の第１実施形態の逐次比較近似アナログ・デジタル変換器（ＳＡＲ ＡＤＣ）の構成を示す図である。図９に示すように、第１実施形態のＳＡＲ ＤＡＣは、コンパレータユニット２０と、制御回路２３と、ＤＡ変換器（ＤＡＣ）１４と、を備える。アナログ入力信号Ｖｉｎは、例えば、サンプルホールド（ＳＨ）回路１１で一旦保持されてコンパレータユニット２０に入力される。

図１０は、コンパレータユニット２０の構成を示す図である。コンパレータユニット２０は、第１のコンパレータ２１と、第２のコンパレータ２２と、コンパレータを動作状態にする信号Ｃｏｍｐを第１のコンパレータ２１と第２のコンパレータ２２のいずれかに印加するかを選択する動作状態選択回路２４と、選択信号ｓｅｌｅｃｔに応じて第１のコンパレータ２１と第２のコンパレータ２２の出力のいずれかを選択して出力する選択回路（セレクタ）２５と、を備える。動作状態選択回路２４は、選択信号ｓｅｌｅｃｔに応じて、信号Ｃｏｍｐを第１のコンパレータ２１と第２のコンパレータ２２のいずれかに印加するかを選択する。

図１１は、第１のコンパレータ２１および第２のコンパレータ２２の回路図である。図１１のコンパレータは、図８の従来例のコンパレータと類似の回路構成を有するダイナミックコンパレータであるが、可変容量ＶＲｐおよびＶＲｎは設けられていないことが異なる。第１のコンパレータ２１と第２のコンパレータ２２は同じ回路構成を有するが、第１のコンパレータ２１のサイズは第２のコンパレータ２２のサイズより小さい。第１のコンパレータ２１は、サイズが小さいため、第２のコンパレータ２２に比べて消費電力は小さいが、ノイズが大きい。図１１のコンパレータは、信号Ｃｏｍｐが印加される時には定常電流が流れ高速で比較動作を行うが、信号Ｃｏｍｐが印加されない時には動作せず、定常電流も流れないために消費電力はほぼゼロになる。

図９に戻って、制御回路２３は、図１の制御回路１３と同様に、逐次比較近似を行うようにＤＡＣ１４に与えるデジタル信号を変化させるが、変化させるシフト重みを非２進で変化させること、および使用するコンパレータを途中で第１のコンパレータ２１から第２のコンパレータ２２に切り換えるように選択信号ｓｅｌｅｃｔを発生することが異なる。

図１２は、第１実施形態のＳＡＲ ＤＡＣが５ビットＤＡＣであるとした場合の動作例を説明する図である。５ビットであるから、ＡＤ変換値は、０から３１の３２レベルを有する。

シフト重みが２進の場合、５ビットＤＡＣであれば比較動作は５ステップ行うが、第１実施形態のＳＡＲ ＤＡＣでは、図１２の（Ａ）に示すように、比較動作を６ステップ行う。そして、第１から第３ステップでは、低消費電力であるが高ノイズの第１のコンパレータ２１を使用し、第４から第６ステップでは、高消費電力であるが低ノイズの第２のコンパレータ２２を使用する。図１０において、第１から第３ステップでは、動作状態選択回路２４が信号Ｃｏｍｐを第１のコンパレータ２１に供給し、セレクタ２５が第１のコンパレータ２１の出力を選択する。第１から第３ステップの間、第２のコンパレータ２２は非動作状態である。第４から第６ステップでは、動作状態選択回路２４が信号Ｃｏｍｐを第２のコンパレータ２２に供給し、セレクタ２５が第２のコンパレータ２２の出力を選択する。第４から第６ステップの間、第１のコンパレータ２１は非動作状態である。

図１２の（Ａ）に示すように、第１ステップの比較レベルは、１６であり、第２から第６ステップのシフト重みは６、４、２、２、１であり、非２進で設定されている。図１２の（Ａ）では、Ｖｉｎのレベルが２３と２４の間で、エラーが無いとした場合の判定結果および比較レベルの変化を示している。この時、判定結果は、第１から第６ステップで“１”、“１”、“０”、“０”、“１”、“１”である。第１ステップの比較レベルが１６であり、第１ステップの判定結果が“１”であり、第２ステップのシフト重みが６であるので、第２ステップの比較レベルは、１６＋６＝２２となる。第２ステップの比較レベルが２２であり、第２ステップの判定結果が“１”であり、第３ステップのシフト重みが４であるので、第３ステップの比較レベルは、２２＋４＝２６となる。以下同様に、第４から第６ステップの比較レベルは、２４、２２、２３と変化する。

図１２の（Ｂ）は、Ｖｉｎのレベルが２３と２４の間で、エラーが無いとした場合の判定結果および比較レベルの変化を図示している。ＡＤ変換値は、上記の比較レベルの変化を演算し、最後のステップの判定結果が“１”であれば最後のステップの比較レベルをＡＤ変換値とし、最後のステップの判定結果が“０”であれば最後のステップの比較レベルから１減じたレベルがＡＤ変換値になる。従って上記の場合には、第６ステップの比較レベルが２３であり、第６ステップの判定結果が“１”であるので、ＡＤ変換値は２３になる。

図１２の（Ｃ）は、第１のコンパレータ２１のオフセットと第２のコンパレータ２２のオフセットが異なるオフセットミスマッチがあるとした場合の判定結果および比較レベルの変化を示している。最終的な判定は第２のコンパレータ２２の出力を利用して行われるので、オフセットミスマッチの影響は、第１のコンパレータ２１の比較レベルが第２のコンパレータ２２の比較レベルから異なるという形で現れる。図１２の（Ｃ）は、第１のコンパレータ２１の比較レベルが第２のコンパレータ２２の比較レベルより２レベル高くなるとした場合の判定結果および比較レベルの変化例を示している。第１から第３ステップにおける比較レベルは、第４から第６ステップに比べて２レベル高くなるので、第１ステップの比較レベルは１６から１８になる。Ｖｉｎがレベル２３であれば判定結果は“１”である。第２ステップの比較レベルは２２であるが、オフセットミスマッチのために２４になり、Ｖｉｎがレベル２３であるので判定結果は“０”になり、エラーが発生する。この場合、第３ステップの比較レベルは１８であるが、オフセットミスマッチのために２０になり、判定結果は“１”になる。この状態で、第２のコンパレータ２２に切り換えられる。第４ステップの比較レベルは２０であり、オフセットミスマッチがなくなるため比較レベルは２０であり、判定結果は“１”になる。第５ステップでは、比較レベルは２２になり、判定結果は“１”になる。第６ステップでは、比較レベルは２３になり、判定結果は“１”になる。上記のように、最終ステップの判定結果が“１”の場合には、最終ステップの比較レベルがＡＤ変換値になるので、ＡＤ変換値は２３になる。

図１２の（Ｃ）で説明したように、第１実施形態では、第１のコンパレータ２１から第２のコンパレータ２２に切り換えた場合のオフセットミスマッチが存在しても許容範囲内であれば、非２進アルゴリズムを適用するので、正しいＡＤ変換値を演算することができる。

以上説明したように、第１実施形態では、前側のステップでは低消費電力だが高ノイズの第１のコンパレータを使用し、後側のステップでは高消費電力だが低ノイズの第２のコンパレータを使用するので、全ステップで高消費電力・低ノイズのコンパレータを使用する従来例に比べて消費電力を低減でき、非２進アルゴリズムを適用するので、第１のコンパレータと第２のコンパレータのオフセットミスマッチの影響を吸収して正しいＡＤ変換値を演算できる。

図１３は、本発明の第２実施形態の１０ビットＳＡＲ ＡＤＣの構成を示す図である。

第２実施形態の１０ビット電荷共有ＳＡＲ ＡＤＣは、ＤＡＣ１４と、コンパレータユニット２０と、タイミング発生回路３５と、Ｃレジスタ３６と、メモリー３８と、加算器３９と、減算器４０と、マルチプレクサ４１と、Ａレジスタ４２と、ＡＤ＿ｏｕｔレジスタ４３と、を備える。サンプルホールド回路（ＳＨ）１１、ＤＡＣ１４およびコンパレータユニット２０は、第１実施形態と同じであり、コンパレータユニット２０は、第１のコンパレータ２１と、第２のコンパレータ２２と、を有する。タイミング発生回路３５、Ｃレジスタ３６、メモリー３８、加算器３９、減算器４０、マルチプレクサ４１、Ａレジスタ４２およびＡＤ＿ｏｕｔレジスタ４３が、第１実施形態の制御回路２３に相当する部分を形成する。

タイミング発生回路３５は、リセット信号ResetおよびクロックCLKを受けて、各部を制御するタイミング信号sample_CLK, Comp, select, CR_CLK, address1-11, AR_Reset, AR_CLK, AD_out_CLKを発生して出力する。

信号sample_CLKは、サンプリング期間オンになる信号である。サンプルホールド回路（ＳＨ）１１は、信号sample_CLKに応じてアナログ入力信号Ｖｉｎを取り込んで保持する。

コンパレータユニット２０は、信号compおよびselectに応じて、動作状態にするコンパレータを選択してその比較結果を出力する。

Ｃレジスタ３６は、信号CR_CLKに応じてコンパレータユニット２０の出力をラッチしてComp_outとして出力する。

メモリー３８は、ＲＯＭで構成され、シフト重み値を信号address1-10に対応させて記憶しており、入力された信号address1-10に応じて記憶された値を出力する。また、メモリー３８は、信号address11に対応させて、加算器３９には“０”を、減算器４０には“１”を出力するように値を記憶している。

加算器３９は、Ａレジスタ４２の出力値にメモリー３８の出力値を加算してマルチプレクサ４１に出力し、減算器４０は、Ａレジスタ４２の出力値からメモリー３８の出力値を減算してマルチプレクサ４１に出力する。

マルチプレクサ４１は、Ｃレジスタ３６の出力する判定結果に基づいて加算器３９または減算器４０の出力の一方を選択して出力する。

Ａレジスタ４２は、信号AR_Resetに応じてあらかじめ設定されている初期値を出力し、それ以降信号AR_CLKに応じてマルチプレクサ６１の出力をラッチし、ＤＡＣ１４、加算器３９および減算器４０に出力する。

ＡＤ＿ｏｕｔレジスタ４３は、AD_out_CLKに応じてマルチプレクサ４１の出力をラッチし、Ａｄ変換値として出力する。

図１４は、第２実施形態において、ＤＡＣ１４に与えるｋステップ目の比較レベルＤＡＣ（ｋ）、許容される１ＬＳＢ換算のオフセット誤差ｅｒ（ｋ）、およびＬＳＢで表した誤差許容値を示す。比較レベルＤＡＣ（１）は、Ａレジスタ４２に初期値として設定され、比較レベルＤＡＣ（２）〜ＤＡＣ（１１）は、メモリー３８に信号address1-10に対応させて記憶される。ここでは、ステップ（ｋ）（ｋ＝１〜６）が第１のコンパレータ２１を使用する前側ステップで、ステップ（ｋ）（ｋ＝７〜１１）が第２のコンパレータ２２を使用する後側ステップである。

第２実施形態の１０ビットＳＡＲ ＡＤＣは、比較処理を１１ステップ行い、１０ビットＡＤ変換値を演算する以外は第１実施形態と同じように動作する。動作を簡単に説明する。

サンプリング時には、ＳＨ１１が信号sample_CLKに応じてアナログ入力信号Ｖｉｎを取り込んで保持すると共に、Ａレジスタ４２が信号AR_RESETに応じてあらかじめ設定されている初期値ＤＡＣ（１）を出力する。これに応じてＤＡＣ１４は、ＤＡＣ（１）に対応する参照アナログ信号を発生して出力する。また、コンパレータユニット２０は、信号select, Compに応じて第１コンパレータ２１が動作状態になり、第１コンパレータ２１の判定結果が出力されるように設定する。

第１比較ステップでは、ＶｉｎとＤＡＣ（１）に対応する参照アナログ信号が比較される。この時、メモリー３８は、ＤＡＣ（２）を出力しており、加算器３９はＤＡＣ（１）＋ＤＡＣ（２）を、減算器４０はＤＡＣ（１）−ＤＡＣ（２）を出力している。マルチプレクサ４１は、比較結果に基づいて、加算器３９または減算器４０の出力を選択して出力する。Ａレジスタ４２は、マルチプレクサ４１の出力をラッチし、ＤＡＣ１４、加算器３９および減算器４０に出力する。したがって、Ａレジスタ４２は、第２比較ステップの比較レベルに相当するＤＡＣ（１）＋ＤＡＣ（２）またはＤＡＣ（１）−ＤＡＣ（２）を出力する。

第２比較ステップでは、ＶｉｎとＤＡＣ（１）＋ＤＡＣ（２）またはＤＡＣ（１）−ＤＡＣ（２）に対応する参照アナログ信号が比較され、第３比較ステップの比較レベルが演算される。

以下、第１１比較ステップまで同様の動作が繰り返される。

第６比較ステップが終了すると、タイミング発生回路３５は、信号selectを変化させ、これに応じてコンパレータユニット２０は、第２コンパレータ２２が動作状態になり、第２コンパレータ２２の判定結果が出力されるように設定する。

最終の第１１比較ステップでは、メモリー３８は、加算器３９に“０”を、減算器４０に “１”を出力しており、加算器３９は、Ａレジスタ４２の出力する第１１比較ステップの比較レベルに０を加算して、すなわち第１１比較ステップの比較レベルを出力し、減算器４０は、第１１比較ステップの比較レベルから１を減じた値を出力する。マルチプレクサ４１は、第１１比較ステップの比較結果に応じて加算器３９または減算器４０を選択して出力し、ＡＤ＿ｏｕｔレジスタ４３は、AD_out_CLKに応じてマルチプレクサ４１の出力をラッチし、ＡＤ変換値として出力する。

以上で、ＡＤ変換処理が終了する。

ここで、図１４に示した比較レベルを決定するアルゴリズムを説明する。

まず、コンパレータオフセットによる誤差を見積もる。第１のコンパレータ２１の入力換算オフセットをＶ_ｏｓ１、第２のコンパレータ２２の入力換算オフセットをＶ_ｏｓ２とする。非２進の冗長アルゴリズムでは、最終ステップを基準に誤差を考えるので、前側ステップの比較においては、Ｖ_ｏｓ１−Ｖ_ｏｓ２の誤差があることになる。そして、Ｖ_ｏｓ２がＡＤＣ全体のオフセットになる。前側ステップでノイズの大きい第１のコンパレータ２１を使用するため、冗長アルゴリズムはオフセット誤差とノイズを補正できるように設計する必要がある。

例えば、１０ビットで、第１のコンパレータ２１は、オフセット＋４ＬＳＢでノイズの３σ＝１ＬＳＢ、第２のコンパレータ２２は、オフセット−２ＬＳＢでノイズの３σ＝０．２ＬＳＢとする。第２実施形態のアルゴリズムでは、第７〜第１１比較ステップでノイズの小さい第２のコンパレータ２２を使用している。誤差許容地が８ＬＳＢなので、２個のコンパレータのオフセットミスマッチとノイズの合計が±８ＬＳＢ以内であれば補正可能である。また、出力の階調が−８〜＋１０３１であるから第２のコンパレータ２２のオフセットが±８ＬＳＢ以内であれば、出力が飽和することなく１０２４階調で出力される。最終デジタル変換値からオフセット分を減算すればオフセットを補正できる。

２個のコンパレータを使用する場合、前側ステップで使用する第１のコンパレータの比較処理で各ステップの誤差が均等になる。このような場合は、比較レベルを２進で重み付けし、許容したい誤差に応じて同じ重みの比較レベルを２つにし、そのステップの比較処理から第２のコンパレータ２２に切り換えるとよい。

以上のようなアルゴリズムに従って、図１４のＤＡＣ（ｋ）を決定した。

図１５は、本発明の第３実施形態の１０ビット電荷共有ＳＡＲ ＡＤＣの構成を示す図であり、図１６は、第３実施形態の電荷共有ＳＡＲ ＡＤＣにおける入力信号容量、複数個の参照容量およびコンパレータの部分の構成を示す図である。

図１５に示すように、第３実施形態の電荷共有ＳＡＲ ＡＤＣは、Ｃ＿ａｒｒａｙ５２およびコンパレータユニット２０を有する比較処理部５１と、タイミング発生回路５５と、Ｃレジスタ５６と、シフトレジスタ５７と、メモリー５８と、加算器５９と、減算器６０と、マルチプレクサ６１と、Ａレジスタ６２と、ＡＤ＿ｏｕｔレジスタ６３と、を備える。比較処理部５１を除く部分が、図３の制御回路１７に相当する部分を形成する。

図１６に示すように、Ｃ＿ａｒｒａｙ５２は、スイッチＳＷ１と、入力信号容量Ｃｓと、１０個の参照容量回路５３−１…５３−１０と、を備える。図１６に示すように、各参照容量回路の構成は、図３に示した従来の電荷共有ＳＡＲ ＡＤＣと同じ構成を有する。しかし、従来のｎビット電荷共有ＳＡＲ ＡＤＣは、ｎ−１個、すなわち１０ビットの場合は９個の参照容量回路を備えるのに対して、本実施形態の１０ビット電荷共有ＳＡＲ ＡＤＣは、１０個の参照容量回路を備え、１０個の参照容量回路に設けられる参照容量Ｃ０〜Ｃ１０の容量値が、非２進アルゴリズムに従って設定されていることが図３に示した従来の電荷共有ＳＡＲ ＡＤＣと異なる。参照容量回路は、１０個設けられているため、比較ステップは１１ステップ行われることになる。参照容量回路５３−１…５３−１０のスイッチＳＷ１１およびＳＷ１２は、信号sample_CLKにより制御され、スイッチＳＷ１３〜ＳＷ１６は、シフトレジスタ５７の出力する信号SR_outで制御される。

図１７は、参照容量Ｃ１〜Ｃ１０（Ｃ（ｋ）（ｋ＝１〜９））の容量値Ｃｕ（ｋ）、許容される１ＬＳＢ換算のオフセット誤差ｅｒ（ｋ）、およびＬＳＢで表した誤差許容値を示す。容量値Ｃｕ（ｋ）は、Ｃ１０の容量値を１として相対値で示す。なお、入力信号容量Ｃｓの容量値は、Ｃ１０の容量値の５１２倍で、Ｃ１０の容量値をＣとすると、５１２Ｃである。図１７に示した参照容量の容量値Ｃｕ（ｋ）の設定については後述する。

図１５に戻り、タイミング発生回路５５は、リセット信号ResetおよびクロックCLKを受けて、各部を制御するタイミング信号sample_CLK, SR_Reset, SR_CLK, Comp, CR_CLK, address1-11, AR_Reset, AR_CLK, AD_out_CLKを発生して出力する。

sample_CLKは、サンプリング期間オンになる信号で、図１６のＳＷ１および各参照容量回路のスイッチＳＷ１１、ＳＷ１２は、sample_CLKがオンの期間閉状態になり、それ以外の期間は開状態になる。

コンパレータユニット２０は、信号compおよびselectに応じて、動作状態にするコンパレータを選択してその比較結果を出力する。

Ｃレジスタ５６は、信号CR_CLKに応じてコンパレータユニット２０の出力をラッチしてComp_outとして出力する。

シフトレジスタ５７は、信号SR_Resetに応じて保持している値をリセットした後、信号SR_CLKに応じてＣレジスタ５６の出力を順に取り込んでレジスタに格納し、信号SR_outとして出力する。

メモリー５８は、ＲＯＭで構成され、入力信号容量Ｃｓおよび参照容量Ｃ１〜Ｃ１０の容量値に対応する値を信号address1-10に対応させて記憶しており、入力された信号address1-10に応じて記憶された値を出力する。また、メモリー５８は、信号address11に対応させて、加算器５９には“０”を、減算器６０には“１”を出力するように値を記憶している。

加算器５９は、Ａレジスタ６２の出力値にメモリー５８の出力値を加算してマルチプレクサ６１に出力し、減算器６０は、Ａレジスタ６２の出力値からメモリー５８の出力値を減算してマルチプレクサ６１に出力する。

マルチプレクサ６１は、Ｃレジスタ５６の出力する判定結果に基づいて加算器５９または減算器６０の出力の一方を選択して出力する。

Ａレジスタ６２は、信号AR_Resetに応じてあらかじめ設定されている初期値を出力し、それ以降信号AR_CLKに応じてマルチプレクサ６１の出力をラッチし、加算器５９および減算器６０に出力する。

ＡＤ＿ｏｕｔレジスタ６３は、AD_out_CLKに応じてマルチプレクサ６１の出力をラッチし、デジタル変換値として出力する。

次に、実施形態の１０ビット電荷共有ＳＡＲ ＡＤＣの動作を説明する。実施形態の電荷共有ＳＡＲ ＡＤＣは、１回のサンプリングステップと１１回の比較ステップを行い、各ステップは１クロックで行われる。前述のように、従来の１０ビット電荷共有ＳＡＲ ＡＤＣは、９個の参照容量回路を備えており、１回のサンプリングステップと１０回の比較ステップを行うのに対して、実施形態の１０ビット電荷共有ＳＡＲ ＡＤＣは、１０個の参照容量回路５３−１…５３−１０を備えており、１１回の比較ステップを行う。１０個の参照容量回路５３−１…５３−１０は、１０個の参照容量Ｃ１〜Ｃ１０を備えており、参照容量Ｃ１〜Ｃ１０の容量値は、図１７に示すように、非２進アルゴリズムに従って重み付けされている。また、第６比較ステップが終了すると、タイミング発生回路５５は、信号selectを変化させ、これに応じてコンパレータユニット２０は、第２コンパレータ２２が動作状態になり、第２コンパレータ２２の判定結果が出力されるように設定する。

まず、信号Resetに応じて、サンプリングステップを行う。サンプリングステップでは、従来例と同様に、ＳＷ１を閉状態にして入力信号容量Ｃｓにアナログ入力信号Ｖｉｎを印加すると共に、参照容量回路５３−１…５３−１０において、ＳＷ１１およびＳＷ１２を閉状態に、ＳＷ１３〜ＳＷ１６を開状態にして、参照容量Ｃ１〜Ｃ１０に参照電圧Ｖｒｅｆを印加する。この後、ＳＷ１を開状態に、ＳＷ１１およびＳＷ１２を開状態にする。これにより、入力信号容量Ｃｓには、Ｑｉｎ＝５１２Ｃ×Ｖｉｎの電荷が蓄積され、参照容量Ｃ１〜Ｃ１０に、Ｃｕ（ｋ）×Ｖｒｅｆ（ｋ＝１〜１０）が蓄積される。さらに、Ａレジスタ６２は、初期値５１２、すなわち１０ビットのデジタル値の中間値を出力するように設定される。また、コンパレータユニット２０は、信号select, Compに応じて第１コンパレータ２１が動作状態になり、第１コンパレータ２１の判定結果が出力されるように設定する。

第１比較ステップでは、第１コンパレータ２１が、入力信号容量Ｃｓの入力端子の電圧が、ＧＮＤより高いか低いかを判定する。この時、メモリー５８は、１番目のアドレスに記憶されたＣ１のＣｕ（１）＝２５６を出力し、加算器５９はＡレジスタ６２の出力する初期値５１２に２５６を加算した値７６８を、減算器６０はＡレジスタ６２の出力する初期値５１２から２５６を減算した値２５６を、それぞれ出力する。マルチプレクサ６１は、判定結果が“高（１）”の場合は加算器５９の出力する値７６８を、判定結果が“低（０）”の場合は減算器６０の出力する値２５６を選択し、Ａレジスタ６２は、マルチプレクサ６１の出力する値をラッチして出力する。

第２比較ステップでは、第１比較ステップの判定結果が“１”の場合、参照容量回路５３−１のＳＷ１５およびＳＷ１６を閉状態にし、参照容量Ｃ１の一方の端子が入力信号容量Ｃｓの基準端子に、参照容量Ｃ１の他方の端子が入力信号容量Ｃｓの入力端子に接続される逆接続状態で接続される。これにより、入力信号容量Ｃｓおよび参照容量Ｃ１に蓄積された電荷の合計Ｑｘ＝５１２Ｃ×Ｖｉｎ−２５６Ｃ×Ｖｒｅｆとなり、基準端子の電圧Ｖｘ＝Ｑｘ／（５１２Ｃ＋２５６Ｃ）＝（５１２×Ｖｉｎ−２５６×Ｖｒｅｆ）／７６８となる。この状態で、第１のコンパレータ２１が比較を行う。

また、第１比較ステップの判定結果が“０”の場合、参照容量回路２３−１のＳＷ１３およびＳＷ１４を閉状態にし、参照容量Ｃ１の一方の端子が入力信号容量Ｃｓの入力端子に、参照容量Ｃ１の他方の端子が入力信号容量Ｃｓの基準端子に接続される順接続状態で接続される。これにより、入力信号容量Ｃｓおよび参照容量Ｃ１に蓄積された電荷の合計Ｑｘ＝５１２Ｃ×Ｖｉｎ＋２５６Ｃ×Ｖｒｅｆとなり、基準端子の電圧Ｖｘ＝Ｑｘ／（５１２Ｃ＋２５６Ｃ）＝（５１２×Ｖｉｎ＋２５６×Ｖｒｅｆ）／７６８となる。この状態で、第１のコンパレータ２１が比較を行う。

この時、メモリー５８は、２番目のアドレスに記憶されたＣ２のＣｕ（２）＝１２８を出力し、加算器５９はＡレジスタ６２の出力する値（７６８または２５６）に１２８を加算した値（８９６または３８４）を、減算器６０はＡレジスタ６２の出力する値（７６８または２５６）から１２８を減算した値（６４０または１２８）を、それぞれ出力する。マルチプレクサ６１は、判定結果が“高（１）”の場合は加算器５９の出力する値（８９６または３８４）を、判定結果が“低（０）”の場合は減算器３０の出力する値（６４０または１２８）を選択し、Ａレジスタ６２は、マルチプレクサ６１の出力する値をラッチして出力する。

以下、第３比較ステップから第１１比較ステップで、参照容量Ｃ２〜Ｃ１０が前のステップの判定結果に応じて入力容量Ｃｓに接続され、ステップに応じてメモリー５８の出力するＣｕ（３）〜Ｃｕ（１０）を、前の比較ステップでＡレジスタ３２に保持された値に対して加算または減算を繰り返し、デジタル変換値が生成される。

上記のように、第６比較ステップが終了すると、タイミング発生回路５５は、信号selectを変化させ、これに応じてコンパレータユニット２０は、第２コンパレータ２２が動作状態になり、第２コンパレータ２２の判定結果が出力されるように設定する。

最終の第１１比較ステップでは、メモリー５８は、加算器５９に“０”を、減算器６０に “１”を出力しており、加算器５９は、Ａレジスタ６２の出力する第１１比較ステップの比較レベルをそのまま出力し、減算器６０は、第１１比較ステップの比較レベルから１を減じた値を出力する。マルチプレクサ６１は、第１１比較ステップの比較結果に応じて加算器５９または減算器６０を選択して出力し、ＡＤ＿ｏｕｔレジスタ６３は、AD_out_CLKに応じてマルチプレクサ６１の出力をラッチし、ＡＤ変換値として出力する。

以上でＡＤ変換処理が終了する。

次に、参照容量Ｃ１〜Ｃ１０の容量値を設定する補正アルゴリズムを説明する。

この場合、各ステップでのオフセットを計算し、最終ステップとの差を誤差とする。各ステップの電荷換算オフセットＱ_ｏｓ（ｋ）は、第１のコンパレータ２１を使用する前側ステップでは、次の式で表される。

また、電荷換算オフセットＱ_ｏｓ（ｋ）は、第２のコンパレータ２２を使用する後側ステップでは、次の式で表される。

第１のコンパレータ２１のオフセットバラツキが±ａＶの範囲、第２のコンパレータ２２のオフセットバラツキが±ｂＶの範囲の時、前側ステップでのオフセットによる電荷換算誤差Ｑ_ｅｒは次の式で表される。

さらに、第１のコンパレータ２１のノイズＶｎｏ１の３σをｃＶとすると、前側のステップでの比較における誤差は次の式で表される。

後側での比較における電荷共有に関する誤差が十分に小さい場合は、２個のコンパレータを用いた場合と同様に前側ステップでの比較における誤差（ａ＋ｂ＋ｃ）＊Ｃ_ｓｕｍ（Ｍ）を許容できるように、同じ重み付けの参照容量を２個設けることで補正できる。

図１７の参照容量の重み付けは、１０ビット、Ｖｉｎ＝−１Ｖ〜＋１Ｖ、Ｖｒｅｆ＝１Ｖ、Ｃｓ＝５１２Ｃ、第１のコンパレータ２１は、オフセット＋８ｍＶでノイズの３σ＝１ｍＶ、第２のコンパレータ２２は、オフセット−７ｍＶでノイズの３σ＝０．２ｍＶとし、上記のアルゴリズムに従ってＣｕ（ｋ）を決定した。

以上、本発明の実施形態を説明したが、記載した実施形態は発明を説明するためのもので、当業者には、特許請求の範囲において各種の変形例があり得ることが容易に理解可能である。

本発明は、逐次比較型ＡＤ変換回路に適用可能である。

１１ サンプルホールド（ＳＨ）回路
１４ ＤＡ変換器（ＤＡＣ）
２０ コンパレータユニット
２１ 第１のコンパレータ
２２ 第２のコンパレータ
２３ 制御回路
２５ 選択回路（セレクタ）

Claims (11)

1. 多ビットデジタル信号に応じて参照アナログ信号を出力するデジタル−アナログ変換器と、
   入力アナログ信号を前記参照アナログ信号と比較する第１のコンパレータと、
   入力アナログ信号を前記参照アナログ信号と比較する第２のコンパレータと、
   前記第１のコンパレータと前記第２のコンパレータの一方の比較結果を選択する選択回路と、
   選択した前記比較結果に基づいて、複数のステップで、前記参照アナログ信号が前記入力アナログ信号に近づくように前記多ビットデジタル信号を順に変化させる制御回路と、を備えるアナログ−デジタル変換器であって、
   前記制御回路は、
   前記複数のステップの途中の中間ステップまで前記第１のコンパレータの比較結果を選択し、前記中間ステップ以後は前記第２のコンパレータの比較結果を選択するように前記選択回路を制御し、
   前記多ビットデジタル信号のビット値を、非２進アルゴリズムに従って変化させることを特徴とするアナログ−デジタル変換器。
2. 前記第１のコンパレータおよび前記第２のコンパレータは、ダイナミックコンパレータである請求項１に記載のアナログ−デジタル変換器。
3. 前記第１のコンパレータは、前記第２のコンパレータに比べて、低消費電力であるが、高ノイズである請求項１または２に記載のアナログ−デジタル変換器。
4. 前記第１のコンパレータは、前記第２のコンパレータに比べて、同じ回路構成を備えるが、サイズが小さい請求項３に記載のアナログ−デジタル変換器。
5. 前記制御回路は、前記中間ステップ以前の前記複数のステップでは、前記多ビットデジタル信号のビット値を、２進アルゴリズムに従って変化させる請求項１に記載のアナログ−デジタル変換器。
6. サンプリング時にアナログ入力信号が印加される入力端子と、基準電位に接続される基準端子と、を有し、サンプリング時に印加されるアナログ入力信号の電圧に対応した電荷量を保持する入力信号容量と、
   サンプリング時に印加される参照電圧の電圧に対応した電荷量を保持する１個以上の参照容量であって、各参照容量の２つの端子は、前記入力信号容量の前記入力端子と前記基準端子に、順接続状態と逆接続状態のいずれかの接続状態で接続可能に構成された１個以上の参照容量と、
   前記入力信号容量の前記入力端子の電圧が、前記基準電位より高いか低いかを判定する第１のコンパレータと、
   前記入力信号容量の前記入力端子の電圧が、前記基準電位より高いか低いかを判定する第２のコンパレータと、
   前記第１のコンパレータと前記第２のコンパレータの一方の比較結果を選択する選択回路と、
   選択した前記比較結果に基づいて、複数のステップで、前記入力信号容量の前記入力端子の電圧が前記基準電位に近づくように、前記１個以上の参照容量の前記入力信号容量との接続状態を選択しながら順次接続し、判定結果から前記アナログ入力信号の電圧に対応するデジタル値を算出する制御回路と、を備えるアナログ−デジタル変換器であって、
   前記制御回路は、前記複数のステップの途中の中間ステップまで前記第１のコンパレータの比較結果を選択し、前記中間ステップ以後は前記第２のコンパレータの比較結果を選択するように前記選択回路を制御し、
   前記入力信号容量および前記１個以上の参照容量の容量値は、非２進で設定されていることを特徴とするアナログ−デジタル変換器。
7. 前記第１のコンパレータおよび前記第２のコンパレータは、ダイナミックコンパレータである請求項６に記載のアナログ−デジタル変換器。
8. 前記第１のコンパレータは、前記第２のコンパレータに比べて、低消費電力であるが、高ノイズである請求項６または７に記載のアナログ−デジタル変換器。
9. 前記第１のコンパレータは、前記第２のコンパレータに比べて、同じ回路構成を備えるが、サイズが小さい請求項８に記載のアナログ−デジタル変換器。
10. 前記入力信号容量および前記１個以上の参照容量の容量値は、すべて異なる請求項６から９のいずれか１項に記載のアナログ−デジタル変換器。
11. 前記中間ステップ以前に前記入力信号容量に接続される前記参照容量の容量値は、２進で設定されている請求項１に記載のアナログ−デジタル変換器。

Images