JP2014135603A - アナログ−デジタル変換回路及びアナログ−デジタル変換方法 - Google Patents

Abstract

【課題】デジタル出力信号における精度低下を抑制すること。
【解決手段】第１のＤ／Ａ変換器１４は、デジタル出力信号ＤＯの上位ビットに応じたＮ１ビットの第１の制御信号ＤＵに応じた信号Ｖａを出力する。第２のＤ／Ａ変換器１５は、デジタル出力信号ＤＯの下位ビット数と補正ビットのビット数に応じたＮ２Ｂビットの第２の制御信号ＤＬに応じた信号Ｖｂを出力する。比較回路１２は、信号ＶａとＶｂに応じた比較基準信号Ｖｒｅｆとアナログ入力信号ＶＩＮを比較して比較信号Ｓｃを出力する。制御回路２１と補正回路２２を有している。制御回路２１は、比較信号Ｓｃに応じて第１の制御信号ＤＵと第２の制御信号ＤＬの各ビット値を設定する。補正回路２２は、第１の制御信号ＤＵに２＾（Ｎｘ−Ｎ１）を乗算した結果の値に第２の制御信号ＤＬを加算した合計値に応じてデジタル出力信号ＤＯを生成する。
【選択図】図１

Description

アナログ−デジタル変換回路及びアナログ−デジタル変換方法に関する。

従来、アナログ入力信号をデジタル出力信号に変換するアナログ−デジタル変換回路（Ａ／Ｄ変換回路）は、様々な分野で用いられている。例えば、マイクロコンピュータやシステムＬＳＩは、逐次比較型Ａ／Ｄ変換回路を搭載している。逐次比較型Ａ／Ｄ変換回路は、アナログ入力信号をサンプリングし、このサンプリングしたアナログ入力信号とデジタル−アナログ変換器（Ｄ／Ａ変換器）の出力信号（比較電圧）を比較する動作を、デジタル出力信号の上位ビットから下位ビットまで繰り返し実行し、デジタル出力信号の各ビット値を決定する（例えば、特許文献１，２参照）。

特開２０１０−１６４６６号公報 特開２００３−２８３３３６号公報

ところで、逐次比較型Ａ／Ｄ変換器では、各ビットをＡ／Ｄ変換するごとに、前ビットの比較結果に応じたＤ／Ａ変換器の出力信号によりコンデンサを充放電して比較電圧を変化させる。このため、コンデンサに対する充放電に要する時間は、Ａ／Ｄ変換の高速化に影響する。つまり、高速化によって充放電を行うサイクルの期間が短くなると、コンデンサに対して十分な充放電を行うことができないため、前ビットの比較結果に応じた電圧と、コンデンサにおける比較電圧とに差を生じさせる。このような電圧差は、次のビットの比較動作において誤判定を生じさせ、デジタル出力信号の精度低下を招く。

本発明の一観点によれば、アナログ入力信号をデジタル出力信号に変換するアナログ−デジタル変換回路であって、前記アナログ入力信号が第１の入力端子に入力される比較回路と、前記比較回路の出力信号に応じて、第１信号と第２信号を生成する制御回路と、前記第１信号に基づいて第１基準信号を生成する第１のデジタル−アナログ変換器と、前記第２信号に基づいて第２基準信号を生成する第２のデジタル−アナログ変換器と、前記第１基準信号が第１端子に入力され、前記比較回路の第２の入力端子に第２端子が接続された第１の容量素子と、前記第２基準信号が第１端子に入力され、前記比較回路の第２の入力端子に第２端子が接続された第２の容量素子と、前記第１信号と前記第２信号を補正して前記デジタル出力信号を生成する補正回路とを有し、前記第１信号は、Ｎ１ビットのデジタル信号であり、前記第２信号は、Ｎ２Ａビットに補正ビットのＫビットを付加したＮ２Ｂ（＝Ｎ２Ａ＋Ｋ）ビットのデジタル信号であり、前記制御回路は、前記比較回路の出力信号に応じて前記各デジタル信号の各ビット値を順次設定し、前記比較回路の出力信号と前記各デジタル信号の各ビット値に基づいて前記第１信号と前記第２信号を生成し、前記補正回路は、前記制御回路により生成された前記Ｎ１ビットの第１信号に２＾Ｎ２Ａを乗算した値と、前記制御回路により生成された前記Ｎ２Ｂビットの第２信号と、の合計値に基づいて、（Ｎ１＋Ｎ２Ａ）ビットの前記デジタル出力信号を生成する。

本発明の一観点によれば、デジタル出力信号における精度低下を抑制することができる。

アナログ−デジタル変換回路のブロック図である。 アナログ−デジタル変換回路の動作説明図である。 制御回路の回路図である。 補正回路の回路図である。 デコーダの動作説明図である。 補正回路の動作説明図である。 制御信号の変化と、補正後のデジタル出力信号を示す説明図である。 （ａ），（ｂ）はアナログ−デジタル変換回路の動作説明図である。 （ａ），（ｂ）はアナログ−デジタル変換回路の動作説明図である。 アナログ−デジタル変換処理のフローチャートである。 アナログ−デジタル変換処理のフローチャートである。 アナログ−デジタル変換処理のフローチャートである。 比較例のアナログ−デジタル変換回路の回路図である。 （ａ），（ｂ）はアナログ−デジタル変換回路の動作説明図である。 アナログ−デジタル変換回路の動作説明図である。 （ａ），（ｂ）はアナログ−デジタル変換回路の動作説明図である。

以下、一実施形態を説明する。
図１に示すように、逐次比較型アナログ−デジタル変換回路（以下、単にＡ／Ｄ変換回路という。）１０は、アナログ入力信号ＶＩＮをデジタル出力信号ＤＯに変換する。

Ａ／Ｄ変換回路１０は、サンプル−ホールド回路１１、比較回路１２、ＳＡＲロジック回路（逐次比較制御回路）１３、デジタル−アナログ変換器（「ＤＡＣ」と表記。以下、Ｄ／Ａ変換器という。）１４，１５、キャパシタ１６，１７、スイッチ１８を有している。

サンプル−ホールド回路１１は、例えばスイッチとキャパシタを含む。サンプル−ホールド回路１１は、アナログ入力信号ＶＩＮをサンプリングし、そのサンプリング値を保持する。サンプル−ホールド回路１１により保持されたサンプリング値は、比較回路１２の第１端子に供給される。なお、サンプル−ホールド回路１１におけるサンプリング値は、アナログ入力信号ＶＩＮを保持したものである。このため、比較回路１２に供給されるサンプリング値をアナログ入力信号ＶＩＮとして説明する。

比較回路１２は、第１端子に供給される比較基準信号Ｖｒｅｆと、第２端子に供給されるアナログ入力信号ＶＩＮを比較し、比較結果に応じた比較信号Ｓｃを出力する。例えば、比較回路は、比較基準信号Ｖｒｅｆよりもアナログ入力信号ＶＩＮが高いときに第１レベル（Ｈレベル）の比較信号Ｓｃを出力し、比較基準信号Ｖｒｅｆよりもアナログ入力信号ＶＩＮが低いときに第２レベル（Ｌレベル）の比較信号Ｓｃを出力する。

ＳＡＲロジック回路１３は、第１のＤ／Ａ変換器１４に対する第１の制御信号ＤＵと、第２のＤ／Ａ変換器１５に対する第２の制御信号ＤＬを生成する。第１の制御信号ＤＵは第１の信号の一例、第２の制御信号ＤＬは第２の信号の一例である。そして、ＳＡＲロジック回路１３は、比較回路１２における比較結果つまり比較信号Ｓｃに基づいて、第１のＤ／Ａ変換器１４に対する第１の制御信号ＤＵと、第２のＤ／Ａ変換器１５に対する第２の制御信号ＤＬの値を順次設定する。

第１のＤ／Ａ変換器１４は、例えば、抵抗ラダーを含む複数ビットのＤ／Ａ変換器である。第１のＤ／Ａ変換器１４は、複数ビットの第１の制御信号ＤＵに応じた電圧値の信号Ｖａを出力する。

第２のＤ／Ａ変換器１５は、例えば、抵抗ラダーを含む複数ビットのＤ／Ａ変換器である。第２のＤ／Ａ変換器１５は、複数ビットの第２の制御信号ＤＬに応じた電圧値の信号Ｖｂを出力する。第１のＤ／Ａ変換器１４と第２のＤ／Ａ変換器１５のビット数は、デジタル出力信号ＤＯのビット数と補正用ビットのビット数に応じて設定されている。

例えば、デジタル出力信号ＤＯのビット数を「Ｎｘ」とする。そして、デジタル出力信号ＤＯの上位側の複数ビットのビット数を「Ｎ１」、下位側の複数ビットのビット数を「Ｎ２Ａ」とする。したがって、デジタル出力信号ＤＯのビット数Ｎｘは、上位側のビット数Ｎ１と下位側のビット数Ｎ２Ａの合計値（Ｎｘ＝Ｎ１＋Ｎ２Ａ）である。そして、補正用ビットのビット数を「Ｋ」とする。第１のＤ／Ａ変換器１４のビット数（第１の制御信号ＤＵのビット数）は、上位側のビット数「Ｎ１」と等しく設定されている。第２のＤ／Ａ変換器１５のビット数（第２の制御信号ＤＬのビット数）は、下位側のビット数「Ｎ２Ａ」と補正用ビットのビット数「Ｋ」の合計値（＝Ｎ２Ａ＋Ｋ）と等しく設定されている。以下の説明において、第１のＤ／Ａ変換器１４のビット数を「Ｎ１」、第２のＤ／Ａ変換器１５のビット数を「Ｎ２Ｂ」（＝Ｎ２Ａ＋Ｋ）として説明する。

以下の説明において、第１のＤ／Ａ変換器１４を上位ＤＡＣ、第２のＤ／Ａ変換器１５を下位ＤＡＣという場合がある。また、第１のＤ／Ａ変換器１４の第１の制御信号ＤＵを上位ＤＡＣコード、第２のＤ／Ａ変換器１５の第２の制御信号ＤＬを下位ＤＡＣコードという場合がある。

第１のＤ／Ａ変換器１４は、ビット数Ｎ１に応じた２＾Ｎ１個の抵抗を含む抵抗ラダーを有する。記号「＾」は累乗演算子を示す。第１のＤ／Ａ変換器１４は、高電位側の基準電圧ＶＲＨと低電位側の基準電圧ＶＲＬの間の電位差を分圧した分圧電圧を生成し、第１の制御信号ＤＵに応じて選択した分圧電圧の信号Ｖａを出力する。同様に、第２のＤ／Ａ変換器１５は、ビット数Ｎ２Ｂに応じた２＾Ｎ２Ｂ個の抵抗を含む抵抗ラダーを有する。第２のＤ／Ａ変換器１５は、高電位側の基準電圧ＶＲＨと低電位側の基準電圧ＶＲＬの間の電位差を分圧した分圧電圧を生成し、第２の制御信号ＤＬに応じて選択した分圧電圧の信号Ｖｂを出力する。基準電圧ＶＲＨ，ＶＲＬは、アナログ入力信号ＶＩＮの全入力電圧範囲（ＦＳＲ：Full Scale Range）に応じて設定される。

第１のＤ／Ａ変換器１４の出力端子は第１のキャパシタ１６の第１端子に接続され、第１のキャパシタ１６の第２端子は比較回路１２の第２端子に接続されている。同様に、第２のＤ／Ａ変換器１５の出力端子は第２のキャパシタ１７の第１端子に接続され、第２のキャパシタ１７の第２端子は比較回路１２の第２端子に接続されている。つまり、第１のＤ／Ａ変換器１４の出力端子及び第２のＤ／Ａ変換器１５の出力端子は、第１のキャパシタ１６及び第２のキャパシタ１７により比較回路１２の第２端子と容量結合されている。

第１のキャパシタ１６の比較回路１２側の第２端子には、該キャパシタ１６の容量値Ｃ１と第１のＤ／Ａ変換器１４の出力信号Ｖａの電圧値に応じた電圧の第１の基準信号Ｖｒ１が生じる。また、第２のキャパシタ１７の比較回路１２側の第２端子には、該キャパシタ１７の容量値Ｃ２と第２のＤ／Ａ変換器１５の出力信号Ｖｂの電圧値に応じた電圧の第２の基準信号Ｖｒ２が生じる。したがって、比較回路１２の第２端子には、第１の基準信号Ｖｒ１と第２の基準信号Ｖｒ２を合成した比較基準信号Ｖｒｅｆが供給される。第１の基準信号Ｖｒ１は第１基準信号の一例、第２の基準信号Ｖｒ２は第２基準信号の一例である。

第１のキャパシタ１６の容量値Ｃ１と第２のキャパシタ１７の容量値Ｃ２は、デジタル出力信号ＤＯのビット数「Ｎｘ」と補正用ビットのビット数「Ｋ」に応じて設定されている。詳述すると、第１のキャパシタ１６の容量値Ｃ１は、デジタル出力信号ＤＯの下位側のデジタル信号のビット数「Ｎ２Ａ」（＝Ｎｘ−Ｎ１）に応じて設定される。詳しくは、第１のキャパシタ１６の容量値Ｃ１は、単位容量値Ｃに、２＾Ｎ２Ａを乗じた結果の値（＝Ｃ＊２＾Ｎ２Ａ）に設定されている。第２のキャパシタ１７の容量値Ｃ２は、補正用ビットのビット数「Ｋ」に応じて設定される。詳しくは、第２のキャパシタ１７の容量値Ｃ２は、単位容量値Ｃに、２＾Ｋを乗じた結果の値（＝Ｃ＊２＾Ｋ）に設定されている。記号「＊」は乗算を示す。即ち、第１のキャパシタ１６の容量値Ｃ１と第２のキャパシタ１７の容量値Ｃ２は、デジタル出力信号ＤＯの下位のビット数Ｎ２Ａと補正用ビットのビット数Ｋを指数とする２の累乗の比で設定される。

上記のキャパシタ１６，１７の容量値Ｃ１，Ｃ２の設定は、基準信号Ｖｒ１，Ｖｒ２における１ＬＳＢの変化量を互いに等しくする。１ＬＳＢの変化量は、デジタル出力信号ＤＯの最下位ビット（ＬＳＢ:Least Significant Bit）を変化させるために必要なアナログ入力信号ＶＩＮの変化量である。１ＬＳＢに相当する信号量（例えば、電圧値）を、単に１ＬＳＢとして説明する。

例えば、第１のＤ／Ａ変換器１４のビット数を「２」（Ｎ１＝２）、第２のＤ／Ａ変換器１５のビット数を「３」（Ｎ２Ｂ＝３，Ｎ２Ａ＝２，Ｋ＝１）とする。そして、デジタル出力信号ＤＯのビット数を「４」（Ｎｘ＝４）とする。この場合、アナログ入力信号ＶＩＮのＦＳＲは１６ＬＳＢ（＝２＾４）である。第１のＤ／Ａ変換器１４は、直列に接続された２＾２個の抵抗素子を含む。第２のＤ／Ａ変換器１５は、直列に接続された２＾３個の抵抗素子を含む。第１のＤ／Ａ変換器１４と第１のキャパシタ１６は、デジタル出力信号ＤＯのビット数「４」に応じて、０ＬＳＢ〜１６ＬＳＢの範囲（０，４，８，１２ＬＳＢ）の第１の基準信号Ｖｒ１を生成するように設定される。第２のＤ／Ａ変換器１５と第２のキャパシタ１７は、ビット数「３」に応じて、８ＬＳＢの範囲（０ＬＳＢ〜７ＬＳＢ）の第２の基準信号Ｖｒ２を生成するように設定される。

即ち、第１のＤ／Ａ変換器１４と第１の容量素子１６は、Ｎｘビットのデジタル出力信号ＤＯにおける上位Ｎ１ビットに応じて重み付けされた第１の基準信号Ｖｒ１を生成するように設定されている。第２のＤ／Ａ変換器１５と第２の容量素子１７は、Ｎｘビットのデジタル出力信号ＤＯにおける下位Ｎ２Ａビットに応じて重み付けされた第２の基準信号Ｖｒ２を生成するように設定されている。また、第２のＤ／Ａ変換器１５と第２の容量素子１７は、Ｎ１ビットの第１の制御信号ＤＵの最小ビットの変化に応じた第１の基準信号Ｖｒ１の変化量より大きな範囲で第２の基準信号Ｖｒ２を変更する設定されている。

例えば、第１のＤ／Ａ変換器１４は、ビット数「２」に応じて、直列に接続された４個（＝２＾２）の抵抗素子を含む。第２のＤ／Ａ変換器１５は、ビット数「３」に応じて、直列に接続された８個（＝２＾３）の抵抗素子を含む。第１のＤ／Ａ変換器１４と第２のＤ／Ａ変換器１５に基準電圧ＶＲＨ、ＶＲＬを供給する。そして、第１のＤ／Ａ変換器１４に含まれる抵抗素子の抵抗値と、第２のＤ／Ａ変換器１５に含まれる抵抗素子の抵抗値を互いに等しくする。このことは、第１のＤ／Ａ変換器１４と第２のＤ／Ａ変換器１５のそれぞれに含まれる抵抗素子の形成を容易にする。

このような第１のＤ／Ａ変換器１４及び第２のＤ／Ａ変換器１５の場合、第２の制御信号ＤＬの最下位ビットの変更（例えば「０」→「１」）に対する出力信号Ｖｂの変化量は、第１の制御信号ＤＵの最下位ビットの変更に対する出力信号Ｖａの変化量の１／２である。このため、第１のＤ／Ａ変換器１４に接続された第１のキャパシタ１６の容量値Ｃ１を、基準とする容量値Ｃの２＾２倍、第２のＤ／Ａ変換器１５に接続された第２のキャパシタ１７の容量値Ｃ２を、基準とする容量値Ｃの２＾１倍とする。これにより、上位ＤＡＣである第１のＤ／Ａ変換器１４の出力信号Ｖａにより、１６ＬＳＢの範囲（０，４，８，１２ＬＳＢ）の第１の基準信号Ｖｒ１を生成する。同様に、下位側のＤＡＣである第２のＤ／Ａ変換器１５の出力信号Ｖｂにより、８ＬＳＢの範囲（０〜７ＬＳＢ）の第２の基準信号Ｖｒ２を生成する。

比較回路１２とキャパシタ１６，１７の間のノード１９にはスイッチ１８の第１端子が接続され、スイッチ１８の第２端子は低電位電源電圧ＶＳＳが供給される配線に接続されている。低電位電源電圧ＶＳＳは例えば０［Ｖ］である。低電位電源電圧ＶＳＳは基準電圧の一例である。スイッチ１８は、ＳＡＲロジック回路１３により生成される制御信号Ｃ０に応答してオンオフする。ノード１９は、オンしたスイッチ１８により、低電位電源電圧ＶＳＳと等しい電位となる。つまり、オンしたスイッチ１８は、ノード１９を所定電位（低電位電源電圧ＶＳＳレベル）にリセットする。キャパシタ１６，１７とスイッチ１８は信号生成回路の一例である。

ＳＡＲロジック回路１３は、制御回路２１と補正回路２２を有している。
制御回路２１は、第１のＤ／Ａ変換器１４に対する第１の制御信号ＤＵと、第２のＤ／Ａ変換器１５に対する第２の制御信号ＤＬを生成する。また、制御回路２１は、スイッチ１８に対する制御信号Ｃ０を生成する。

制御回路２１は、第１のＤ／Ａ変換器１４（上位ＤＡＣ）に対する第１の制御信号ＤＵに初期値を設定し、第２のＤ／Ａ変換器１５（下位ＤＡＣ）に対する第２の制御信号ＤＬに初期値を設定する。そして、制御回路２１は、初期値を設定した状態から、第１のＤ／Ａ変換器１４（上位ＤＡＣ）における２進探索を行い、第１のＤ／Ａ変換器１４に対する第１の制御信号ＤＵの各ビット値を順次設定する。次いで、制御回路２１は、第１のＤ／Ａ変換器１４に対する２進探索結果を設定した状態で、第２のＤ／Ａ変換器１５における２進探索を行い、第２のＤ／Ａ変換器１５に対する第２の制御信号ＤＬの各ビット値を順次設定する。

また、制御回路２１は、Ｄ／Ａ変換器１４，１５及びキャパシタ１６，１７を初期化する。この初期化処理において、制御回路２１は、制御信号ＤＵ，ＤＬに初期値を設定し、スイッチ１８をオンする。例えば、第１の制御信号ＤＵに対する初期値Ｉ１は「０」である。第２の制御信号ＤＬに対する初期値Ｉ２は「２＾（Ｎ２Ｂ−１）−２＾（Ｎｘ−Ｎ１−１）」である。この初期値において、「Ｎｘ−Ｎ１」はデジタル出力信号ＤＯの下位のビット数Ｎ２Ａと等しい。従って、初期値Ｉ２は、「２＾（Ｎ２Ｂ−１）−２＾（Ｎ２Ａ−１）」と表される。そして、「２＾（Ｎ２Ｂ＾１）」は、第２の制御信号ＤＬに応じた第２の基準信号Ｖｒ２の変更可能な範囲の１／２である。また、「２＾（Ｎ２Ａ−１）」は、デジタル出力信号ＤＯの下位のビット数Ｎ２Ａに応じた範囲であり、上位側の第１の基準信号Ｖｒ１の１ステップの変化量の１／２に等しい。従って、初期値は、第２の基準信号Ｖｒ２の変更可能な範囲と、第１の基準信号Ｖｒ１の１ステップの変化量の差の１／２と等しい。

Ｄ／Ａ変換器１４，１５は、初期値の制御信号ＤＵ，ＤＬに応じた信号Ｖａ，Ｖｂを出力する。オンしたスイッチ１８は、ノード１９、即ちキャパシタ１６，１７の比較回路１２側の電極を低電位電源電圧ＶＳＳレベルにリセットする。低電位電源電圧ＶＳＳは例えば０［Ｖ］である。従って、キャパシタ１６，１７には、初期値の制御信号ＤＵ，ＤＬと、それぞれの容量値Ｃ１，Ｃ２に応じた電荷が蓄積される。これらの初期値に応じた電荷は、キャパシタ１６，１７において、信号Ｖａ，Ｖｂに対し、基準信号Ｖｒ１，Ｖｒ２、即ち比較基準信号Ｖｒｅｆを所定方向（例えば、負電圧側）にオフセットする。つまり、制御回路２１は、Ｄ／Ａ変換器１４，１５及びキャパシタ１６，１７の初期化により、制御信号ＤＵ，ＤＬに対してオフセットした比較基準信号Ｖｒｅｆを生成する。

補正回路２２は、逐次比較によって設定された第１の制御信号ＤＵと第２の制御信号ＤＬに基づいて、デジタル出力信号ＤＯを生成する。第１の制御信号ＤＵのビット数は「Ｎ１」であり、第２の制御信号ＤＬのビット数は「Ｎ２Ｂ」（＝Ｎ２Ａ＋Ｋ）である。そして、デジタル出力信号ＤＯのビット数は「Ｎｘ」（＝Ｎ１＋Ｎ２Ａ）である。このため、補正回路２２は、（Ｎｘ＋Ｋ）ビットの信号（第１の制御信号ＤＵ及び第２の制御信号ＤＬ）を補正して（Ｎｘ）ビットのデジタル出力信号ＤＯを生成する。

制御信号ＤＵ，ＤＬに対する補正は、例えば下記の式のように表される。制御信号ＤＵ，ＤＬの値を同じ符号ＤＵ，ＤＬを用い、第２の制御信号ＤＬ（下位ＤＡＣコード）の初期値Ｉ２（＝２＾（Ｎ２Ｂ−１）−２＾（Ｎｘ−Ｎ１−１））とすると、デジタル出力信号ＤＯは、
ＤＯ＝ＤＵ×２＾（Ｎｘ−Ｎ１）＋ＤＬ−Ｉ２
となる。なお、べき指数（Ｎｘ−Ｎ１）は、デジタル出力信号ＤＯの下位のビット数Ｎ２Ａと等しい。

次に、Ａ／Ｄ変換回路１０における変換処理を説明する。なお、ＳＡＲロジック回路１３は制御回路２１と補正回路２２を含む。このため、制御回路２１と補正回路２２における処理を、ＳＡＲロジック回路１３における処理として説明する。

（概略）初期化ステップＴ０において、Ｄ／Ａ変換器１４，１５及びキャパシタ１６，１７を初期化する。次いで、比較ステップにおいて、２進探索により、第１のＤ／Ａ変換器１４の第１の制御信号ＤＵのビット値を設定する。次いで、比較ステップにおいて、２進探索により、第２のＤ／Ａ変換器１５の第２の制御信号ＤＬのビット値を設定する。つまり、（Ｎ１＋Ｎ２Ｂ）回の比較ステップＴ１〜Ｔ（Ｎ１＋Ｎ２Ｂ）を行い、第１のＤ／Ａ変換器１４の第１の制御信号ＤＵのビット値と、第２のＤ／Ａ変換器１５の第２の制御信号ＤＬのビット値を順次設定する。そして、比較完了ステップＴｅにおいて、下位ＤＡＣコードの最下位ビットを設定する。そして、出力ステップＴｏにおいて、第１の制御信号ＤＵと第２の制御信号ＤＬに基づいてデジタル出力信号ＤＯを生成する。

図１０に示すように、先ず、初期化ステップＴ０において、下位ＤＡＣコード（第２の制御信号ＤＬ）に初期値Ｉ２（＝２＾（Ｎ２Ｂ−１）−２＾（Ｎｘ−Ｎ１−１））を設定し、上位ＤＡＣコード（第１の制御信号ＤＵ）に初期値Ｉ１（＝０）を設定する。そして、図１に示すスイッチ１８をオンし、スイッチ１８をオフする。

１回目の比較（比較ステップＴ１）において、上位ＤＡＣコードを設定し、比較回路１２で判定する。例えば、上位ＤＡＣコードに「２＾（Ｎ１−１）」を設定、つまり上位ＤＡＣコード（第１の制御信号ＤＵ）の最上位ビットを「１」に設定する。この設定に応じた比較基準信号Ｖｒｅｆが比較回路１２に供給される。そして、比較回路１２で、アナログ入力信号ＶＩＮと比較基準信号Ｖｒｅｆと比較し、アナログ入力信号ＶＩＮと比較基準信号Ｖｒｅｆの大小を判定する。そして判定結果に応じた比較信号Ｓｃが比較回路１２から出力される。

２回目の比較（比較ステップＴ２）において、前回の比較結果に応じて上位ＤＡＣコードを設定し、比較回路１２で判定する。例えば、前回の比較結果（比較信号Ｓｃ）が”Ｈ”の場合、上位ＤＡＣコードを、前回の上位ＤＡＣコード＋「２＾（Ｎ１−２）」に設定し、前回の比較結果が”Ｌ”の場合、上位ＤＡＣコードを、前回の上位ＤＡＣコード−「２＾（Ｎ１−２）」に設定する。そして、比較回路１２で、アナログ入力信号ＶＩＮと比較基準信号Ｖｒｅｆと比較し、アナログ入力信号ＶＩＮと比較基準信号Ｖｒｅｆの大小を判定する。

３回目の比較（比較ステップＴ３）において、前回の比較結果に応じて上位ＤＡＣコードを設定し、比較回路１２で判定する。例えば、前回の比較結果が”Ｈ”の場合、上位ＤＡＣコードを、前回の上位ＤＡＣコード＋「２＾（Ｎ１−３）」に設定し、前回の比較結果が”Ｌ”の場合、上位ＤＡＣコードを、前回の上位ＤＡＣコード−「２＾（Ｎ１−３）」に設定する。そして、比較回路１２で、アナログ入力信号ＶＩＮと比較基準信号Ｖｒｅｆと比較し、アナログ入力信号ＶＩＮと比較基準信号Ｖｒｅｆの大小を判定する。

次に、図１１に示すように、（Ｎ１）回目の比較（（比較ステップＴN）において、前回の比較結果に応じて上位ＤＡＣコードを設定し、比較回路１２で判定する。なお、４回目の比較から（Ｎ１−１）回目の比較は、３回目の比較と同様であるため、図面及び説明を省略する。（Ｎ１）回目の比較において、前回の比較結果が”Ｈ”の場合、上位ＤＡＣコードを、前回の上位ＤＡＣコード＋１に設定し、前回の比較結果が”Ｌ”の場合、上位ＤＡＣコードを、前回の上位ＤＡＣコード−１に設定する。そして、比較回路１２で、アナログ入力信号ＶＩＮと比較基準信号Ｖｒｅｆと比較し、アナログ入力信号ＶＩＮと比較基準信号Ｖｒｅｆの大小を判定する。

（Ｎ１＋１）回目の比較（比較ステップＴN+1）において、下位ＤＡＣコードを設定し、前回の比較結果に応じて上位ＤＡＣコードを設定し、比較回路１２で判定する。例えば、下位ＤＡＣコードに「２＾（Ｎ２Ｂ−１）」を設定、つまり、下位ＤＡＣコード（制御信号ＤＬ）の最上位ビットのみを「１」に設定する。そして、前回の比較結果が”Ｌ”の場合、上位ＤＡＣコードを、前回の上位ＤＡＣコード−１に設定する。そして、比較回路１２で、アナログ入力信号ＶＩＮと比較基準信号Ｖｒｅｆと比較し、アナログ入力信号ＶＩＮと比較基準信号Ｖｒｅｆの大小を判定する。

（Ｎ１＋２）回目の比較（比較ステップＴN1+2）において、前回の比較結果に応じて下位ＤＡＣコードを設定し、比較回路１２で判定する。例えば、前回の比較結果が”Ｈ”の場合、下位ＤＡＣコードを、前回の下位ＤＡＣコード＋「２＾（Ｎ２Ｂ−２）」に設定し、前回の比較結果が”Ｌ”の場合、下位ＤＡＣコードを、前回の下位ＤＡＣコード−「２＾（Ｎ２Ｂ−２）」に設定する。そして、比較回路１２で、アナログ入力信号ＶＩＮと比較基準信号Ｖｒｅｆと比較し、アナログ入力信号ＶＩＮと比較基準信号Ｖｒｅｆの大小を判定する。

（Ｎ１＋３）回目の比較（比較ステップＴN1+3）において、前回の比較結果に応じて下位ＤＡＣコードを設定し、比較回路１２で判定する。例えば、前回の比較結果が”Ｈ”の場合、下位ＤＡＣコードを、前回の下位ＤＡＣコード＋「２＾（Ｎ２Ｂ−３）」に設定し、前回の比較結果が”Ｌ”の場合、下位ＤＡＣコードを、前回の下位ＤＡＣコード−「２＾（Ｎ２Ｂ−３）」に設定する。そして、比較回路１２で、アナログ入力信号ＶＩＮと比較基準信号Ｖｒｅｆと比較し、アナログ入力信号ＶＩＮと比較基準信号Ｖｒｅｆの大小を判定する。

次に、図１２に示すように、（Ｎ１＋Ｎ２Ａ）回目の比較（比較ステップＴN1+N2A）において、前回の比較結果に応じて下位ＤＡＣコードを設定し、比較回路１２で判定する。なお、（Ｎ１＋４）回目の比較から（Ｎ１＋Ｎ２Ａ−１）回目の比較は、（Ｎ＋３）回目の比較と同様であるため、図面及び説明を省略する。（Ｎ１＋Ｎ２Ａ）回目の比較において、前回の比較結果が”Ｈ”の場合、下位ＤＡＣコードを、前回の下位ＤＡＣコード＋「２＾（Ｎ２Ｂ−Ｎ２Ａ）」に設定し、前回の比較結果が”Ｌ”の場合、下位ＤＡＣコードを、前回の下位ＤＡＣコード−「２＾（Ｎ２Ｂ−Ｎ２Ａ）」に設定する。そして、比較回路１２で、アナログ入力信号ＶＩＮと比較基準信号Ｖｒｅｆと比較し、アナログ入力信号ＶＩＮと比較基準信号Ｖｒｅｆの大小を判定する。

（Ｎ１＋Ｎ２Ａ＋１）回目の比較から（Ｎ１＋Ｎ２Ｂ−１）回目の比較は、（Ｎ１＋Ｎ２Ａ）回目の比較と同様であるため、図面及び説明を省略する。
（Ｎ１＋Ｎ２Ｂ）回目の比較（比較ステップＴN1+N2B）において、前回の比較結果に応じて下位ＤＡＣコードを設定し、比較回路１２で判定する。例えば、前回の比較結果が”Ｈ”の場合、下位ＤＡＣコードを、前回の下位ＤＡＣコード＋１に設定し、前回の比較結果が”Ｌ”の場合、下位ＤＡＣコードを、前回の下位ＤＡＣコード−１に設定する。そして、比較回路１２で、アナログ入力信号ＶＩＮと比較基準信号Ｖｒｅｆと比較し、アナログ入力信号ＶＩＮと比較基準信号Ｖｒｅｆの大小を判定する。

次に、比較結果ステップＴｅにおいて、前回の比較結果に応じて下位ＤＡＣコードを設定する。例えば、前回の比較結果が”Ｌ”の場合、下位ＤＡＣコードを、前回の下位ＤＡＣコード−１に設定する。

そして、出力ステップＴｏにおいて、上位ＤＡＣコードと下位ＤＡＣコードを補正してデジタル出力信号ＤＯを生成する。例えば、上位ＤＡＣコード×２＾（Ｎｘ−Ｎ１）＋下位ＤＡＣコード−２＾（Ｎ２Ｂ−１）−２＾（Ｎｘ−Ｎ１−１）によりデジタル出力信号ＤＯを生成する。

次に、図３及び図４に従ってＡ／Ｄ変換回路１０の詳細を説明する。なお、説明を判りやすくするため、４ビットのデジタル出力信号ＤＯを生成するＡ／Ｄ変換回路１０について説明する。なお、４ビット（Ｎｘ＝４）のデジタル出力信号ＤＯにおいて、上位側のデジタル信号のビット数Ｎ１を「２」、下位側のデジタル信号のビット数Ｎ２Ａを「２」とする。そして、補正ビットのビット数Ｋを「１」とする。

図３に示すように、第１のＤ／Ａ変換器１４は、２ビット（Ｎ１＝２）の第１の制御信号ＤＵに応じた信号Ｖａを出力する。第２のＤ／Ａ変換器１５は、３ビット（Ｎ２Ｂ＝Ｎ２Ａ＋Ｋ＝２＋１＝３）の第２の制御信号ＤＬに応じた信号Ｖｂを出力する。

制御回路２１は、カウンタ３１、デコーダ３２、設定レジスタ３３，３４を有している。
カウンタ３１は、クロック信号ＣＬＫをカウントし、所定ビット（例えば３ビット）の入力信号ＩＮ２〜ＩＮ０を生成する。入力信号ＩＮ２〜ＩＮ０のビット数は、第１のＤ／Ａ変換器１４及び第２のＤ／Ａ変換器１５のビット数に応じて設定される。逐次比較型のＡ／Ｄ変換回路１０は、初期化ステップと、第１のＤ／Ａ変換器１４のビット数「２」と第２のＤ／Ａ変換器１５のビット数「３」の合計値に応じた数「５」（＝２＋３）の比較ステップを行い、第１の制御信号ＤＵと第２の制御信号ＤＬに基づいてデジタル出力信号ＤＯを生成する。したがって、入力信号ＩＮ２〜ＩＮ０は、デジタル出力信号ＤＯを生成するために必要なステップの数に応じて設定される。

デコーダ３２は、入力信号ＩＮ２〜ＩＮ０をデコードして制御信号Ｃ０〜Ｃ６を生成する。入力信号ＩＮ２〜ＩＮ０と制御信号Ｃ０〜Ｃ６の対応関係を図５に示す。
スイッチ１８は、Ｈレベル（論理値「１」）の制御信号Ｃ０に応答してオンし、Ｌレベル（論理値「０」）の制御信号Ｃ０に応答してオフする。サンプル−ホールド回路１１は例えば、Ｈレベルの制御信号Ｃ０に応答してアナログ入力信号ＶＩＮをサンプリングし、Ｌレベルの制御信号Ｃ０に応答してホールドする。

第１の設定レジスタ３３は、第１のＤ／Ａ変換器１４に対する第１の制御信号ＤＵを生成する。第２の設定レジスタ３４は、第２のＤ／Ａ変換器１５に対する第２の制御信号ＤＬを生成する。第１の制御信号ＤＵは２ビット（＝Ｎ１＝２）の信号であり、最上位ビット（ｍｓｂ）を制御信号ＤＵ１、第２ビット（２ｓｂ）を制御信号ＤＵ０とする。同様に、第２の制御信号ＤＬは３ビット（＝Ｎ２Ａ＋Ｋ＝２＋１）の信号であり、最上位ビット（ｍｓｂ）を制御信号ＤＬ２、第２ビット（２ｓｂ）を制御信号ＤＬ１、第３ビット（３ｓｂ）を制御信号ＤＬ０とする。

設定レジスタ３３は、２ビットの第１の制御信号ＤＵ（ＤＵ１，ＤＵ０）に対応する２つのフリップフロップ回路（以下、ＦＦ回路）４１，４２を有している。ＦＦ回路４１は、リセット端子Ｒに制御信号Ｃ０が供給され、セット端子Ｓに制御信号Ｃ１が供給され、データ端子Ｄに比較信号Ｓｃが供給され、クロック端子ＣＫに制御信号Ｃ２が供給される。ＦＦ回路４１は、出力端子Ｏから制御信号ＤＵ１を出力する。ＦＦ回路４２は、リセット端子Ｒに制御信号Ｃ０が供給され、セット端子Ｓに制御信号Ｃ２が供給され、データ端子Ｄに比較信号Ｓｃが供給され、クロック端子ＣＫに制御信号Ｃ３が供給される。ＦＦ回路４２は、出力端子Ｏから制御信号ＤＵ０を出力する。

設定レジスタ３４は３ビットの第２の制御信号ＤＬ（ＤＬ２〜ＤＬ０）に対応する３つのフリップフロップ回路（以下、ＦＦ回路）４３〜４５と論理和回路（オア回路）５１を有している。ＦＦ回路４３は、リセット端子Ｒに制御信号Ｃ０が供給され、セット端子Ｓに制御信号Ｃ３が供給され、データ端子Ｄに比較信号Ｓｃが供給され、クロック端子ＣＫに制御信号Ｃ４が供給される。ＦＦ回路４３は、出力端子Ｏから制御信号ＤＬ２を出力する。

制御信号Ｃ０，Ｃ４はオア回路５１に供給される。オア回路５１の出力端子はＦＦ回路４４のセット端子Ｓに接続されている。ＦＦ回路４４は、リセット端子Ｒに制御信号Ｃ３が供給され、データ端子Ｄに比較信号Ｓｃが供給され、クロック端子ＣＫに制御信号Ｃ５が供給される。ＦＦ回路４４は、出力端子Ｏから制御信号ＤＬ１を出力する。ＦＦ回路４５は、リセット端子Ｒに制御信号Ｃ０が供給され、セット端子Ｓに制御信号Ｃ５が供給され、データ端子Ｄに比較信号Ｓｃが供給され、クロック端子ＣＫに制御信号Ｃ６が供給される。ＦＦ回路４５は、出力端子Ｏから制御信号ＤＬ０を出力する。

図５に示すように、制御信号Ｃ０〜Ｃ６のうちの１つの制御信号は、入力信号ＩＮ２〜ＩＮ０、つまり図３に示すカウンタ３１のカウント値、即ちクロック信号ＣＬＫのパルスに従って順次Ｈレベル（論理値「１」）となる。

設定レジスタ３３，３４のＦＦ回路４１〜４３，４５は、リセット端子Ｒに供給されるＨレベルの制御信号Ｃ０に応答して制御信号ＤＵ１，ＤＵ０，ＤＬ２，ＤＬ０をリセット、つまりＬレベルの制御信号ＤＵ１，ＤＵ０，ＤＬ２，ＤＬ０を出力する。

オア回路５１は、Ｈレベルの制御信号Ｃ０とＬレベルの制御信号Ｃ４に応答してＨレベルの信号を出力する。オア回路５１の出力信号はＦＦ回路４４のセット端子Ｓに供給される。このとき、ＦＦ回路４４のリセット端子ＲにはＬレベルの制御信号Ｃ３が供給される。したがって、ＦＦ回路４４は制御信号ＤＬ１をセット、つまりＨレベルの制御信号ＤＬ１を出力する。

このように、制御信号Ｃ０がＨレベル（制御信号Ｃ１〜Ｃ６はＬレベル）のとき、設定レジスタ３３は、「００」の制御信号ＤＵを出力し、設定レジスタ３４は「０１０」の制御信号ＤＬを出力する。制御信号Ｃ０がＨレベルのときをリセットサイクルとする。そして、リセットサイクルのときに設定レジスタ３３，３４から出力される制御信号ＤＵ，ＤＬを初期値とする。図３に示す実施形態において、初期値は「２」である。なお、初期値は、デジタル出力信号ＤＯのビット数Ｎｘと補正用ビットのビット数Ｋに応じて設定される。

ＦＦ回路４１は、Ｈレベルの制御信号Ｃ１に応答して制御信号ＤＵ１をセットする。そして、ＦＦ回路４１は、入力端子Ｄに供給される比較信号ＳｃをＨレベルの制御信号Ｃ２に応答してラッチし、ラッチしたレベルと等しい制御信号ＤＵ１を出力する。ＦＦ回路４２は、Ｈレベルの制御信号Ｃ２に応答して制御信号ＤＵ０をセットする。そして、ＦＦ回路４２は、入力端子Ｄに供給される比較信号ＳｃをＨレベルの制御信号Ｃ３に応答してラッチし、ラッチしたレベルと等しい制御信号ＤＵ０を出力する。

ＦＦ回路４３は、Ｈレベルの制御信号Ｃ３に応答して制御信号ＤＬ２をセットする。そして、ＦＦ回路４３は、入力端子Ｄに供給される比較信号ＳｃをＨレベルの制御信号Ｃ４に応答してラッチし、ラッチしたレベルと等しい制御信号ＤＬ２を出力する。ＦＦ回路４４は、Ｈレベルの制御信号Ｃ３に応答して制御信号ＤＬ１をリセットし、Ｈレベルの制御信号Ｃ４に応答して制御信号ＤＬ１をセットする。そして、ＦＦ回路４４は、入力端子Ｄに供給される比較信号ＳｃをＨレベルの制御信号Ｃ５に応答してラッチし、ラッチしたレベルと等しい制御信号ＤＬ１を出力する。ＦＦ回路４５は、Ｈレベルの制御信号Ｃ５に応答して制御信号ＤＬ０をセットする。そして、ＦＦ回路４５は、入力端子Ｄに供給される比較信号ＳｃをＨレベルの制御信号Ｃ６に応答してラッチし、ラッチしたレベルと等しい制御信号ＤＬ０を出力する。

図４に示すように、補正回路２２は、加算回路６１、減算回路６２、処理回路６３を有している。
加算回路６１は、半加算器７１，７２を有している。半加算器７１の入力端子Ａには制御信号ＤＵ０が供給され、入力端子Ｂには制御信号ＤＬ２が供給される。半加算器７１のキャリー端子Ｃは半加算器７２の入力端子Ｂに接続されている。半加算器７１は、制御信号ＤＵ０に制御信号ＤＬ２を加算し、加算結果に応じた信号Ａ２を端子Ｓから出力するとともに桁上がり信号（キャリー信号）を端子Ｃから出力する。半加算器７２の入力端子Ａには制御信号ＤＵ１が供給される。半加算器７２は、制御信号ＤＵ１に半加算器７１のキャリー信号を加算し、加算結果に応じた信号Ａ３を端子Ｓから出力するとともに信号Ａ４を端子Ｃから出力する。加算回路６１は、制御信号ＤＬ０，ＤＬ１のレベル（論理値）と等しいレベル（論理値）の信号Ａ０，Ａ１を出力する。

減算回路６２は、半減算器８１〜８４を有している。半減算器８１の入力端子Ａには信号Ａ１（制御信号ＤＬ１）が供給される。半減算器８１の入力端子Ｂは例えば抵抗によってプルアップされて論理値「１」の信号が供給される。半減算器８１の端子Ｂｏは半減算器８２の入力端子Ｂに接続されている。半減算器８１は、信号Ａ１から論理値「１」を減算し、減算結果に応じた信号Ｂ１を端子Ｄから出力するとともに桁下がり信号（ボロー信号）を端子Ｂｏから出力する。半減算器８２の入力端子Ａには信号Ａ２が供給される。半減算器８２の端子Ｂｏは半減算器８３の入力端子Ｂに接続されている。半減算器８２は、信号Ａ２から半減算器８１のボロー信号を減算し、減算結果に応じた信号Ｂ２を端子Ｄから出力するとともにボロー信号を端子Ｂｏから出力する。半減算器８３の入力端子Ａには信号Ａ３が供給される。半減算器８３の端子Ｂｏは半減算器８４の入力端子Ｂに接続されている。半減算器８３は、信号Ａ３から半減算器８２のボロー信号を減算し、減算結果に応じた信号Ｂ３を端子Ｄから出力するとともにボロー信号を端子Ｂｏから出力する。半減算器８４の入力端子Ａには信号Ａ４が供給される。半減算器８４は、信号Ａ４から半減算器８３のボロー信号を減算し、減算結果に応じた信号Ｂ４を端子Ｄから出力するとともに信号Ｂ５を端子Ｂｏから出力する。減算回路６２は、信号Ａ０（制御信号ＤＬ０）のレベルと等しいレベルの信号Ｂ０を出力する。

処理回路６３は、反転回路（インバータ回路）９１、論理積回路（アンド回路）９２，９３、排他的論理和回路（ＥＸＯＲ回路）９４〜９６、論理和回路（オア回路）９７を有している。インバータ回路９１は、信号Ｂ５のレベルを論理反転した反転信号Ｂ５ｘを出力する。この反転信号Ｂ５ｘは、アンド回路９２，９３に供給される。アンド回路９２は、反転信号Ｂ５ｘと信号Ｂ４を論理積演算し、演算結果に応じた信号を出力する。アンド回路９２は、反転信号Ｂ５ｘと信号Ｂ０を論理積演算し、演算結果に応じた信号を出力する。ＥＸＯＲ回路９４は、信号Ｂ４と信号Ｂ３を排他的論理和演算し、演算結果に応じた出力信号Ｄ３を出力する。ＥＸＯＲ回路９５は、信号Ｂ４と信号Ｂ２を排他的論理和演算し、演算結果に応じた出力信号Ｄ２を出力する。ＥＸＯＲ回路９６は、信号Ｂ４と信号Ｂ１を排他的論理和演算し、演算結果に応じた出力信号Ｄ１を出力する。オア回路９７は、アンド回路９２の出力信号とアンド回路９３の出力信号を論理和演算し、演算結果に応じた出力信号Ｄ０を出力する。

図６に示すように、補正回路２２は、第１の制御信号ＤＵ（ＤＵ１，ＤＵ０）と第２の制御信号ＤＬ（ＤＬ２〜ＤＬ０）に基づいて、５ビットの信号Ａ４〜Ａ０を生成する。さらに、補正回路２２は、信号Ａ４〜Ａ０に基づいて６ビットの信号Ｂ５〜Ｂ０を生成する。そして、補正回路２２は、信号Ｂ５〜Ｂ０に基づいて４ビットのデジタル出力信号Ｄ３〜Ｄ０を生成する。このとき、補正回路２２は、上位２ビットの信号Ｂ５，Ｂ４に基づいて下位４ビットの信号Ｂ３〜Ｂ０を補正してデジタル出力信号Ｄ３〜Ｄ０を生成する。

詳述すると、補正回路２２は、Ｎ１ビットの第１の制御信号ＤＵ（ＤＵ１，ＤＵ０）に、２＾Ｎ２Ａ（＝２＾（Ｎｘ−Ｎ１））を乗算した結果の値に第２の制御信号ＤＬ（ＤＬ２〜ＤＬ０）を加算した合計値（５ビットの信号Ａ４〜Ａ０）を得る。次いで、補正回路２２は、合計値（信号Ａ４〜Ａ０）から初期値「２」を減算した値（６ビットの信号Ｂ５〜Ｂ０）を得る。そして、補正回路２２は、上位２ビットの信号Ｂ５，Ｂ４が「００」の場合に下位４ビットの信号Ｂ３〜Ｂ０のレベルと等しいレベルのデジタル出力信号Ｄ３〜Ｄ０を生成する。

一方、上位２ビットの信号Ｂ５，Ｂ４が「０１」又は「１１」の場合、下位４ビットの信号Ｂ３〜Ｂ０がデジタル出力信号Ｄ３〜Ｄ０の範囲外、即ちオーバーフロー状態であることを示す。このため、補正回路２２は、オーバーフロー処理を行う。上位２ビットの信号Ｂ５，Ｂ４が「０１」の場合、補正回路２２は、信号Ｂ５，Ｂ４に基づいて下位４ビットの信号Ｂ３〜Ｂ０を補正し、「１１１１」のデジタル出力信号Ｄ３〜Ｄ０を生成する。また、上位２ビットの信号Ｂ５，Ｂ４が「１１」の場合、補正回路２２は、信号Ｂ５，Ｂ４に基づいて下位４ビットの信号Ｂ３〜Ｂ０を補正し、「００００」のデジタル出力信号Ｄ３〜Ｄ０を生成する。

図２は、各比較ステップにおける制御回路２１の動作と、比較回路１２に供給される比較基準信号Ｖｒｅｆ、冗長性の関係を示す。なお、図２において、上位ＤＡＣコードは、第１のＤ／Ａ変換器１４に供給する第１の制御信号ＤＵのコードを示し、下位ＤＡＣコードは、第２のＤ／Ａ変換器１５に供給する第２の制御信号ＤＬのコードを示す。また、比較基準信号Ｖｒｅｆは、比較回路１２に供給される比較基準信号Ｖｒｅｆの電圧を示す。

先ず、１回目の比較において、制御回路２１は、上位ＤＡＣコードを「２」、下位ＤＡＣコードを「２」とする。このとき、比較基準信号Ｖｒｅｆは８ＬＳＢとなる。このときの冗長性は±２ＬＳＢである。

次に、２回目の比較において、制御回路２１は、前回の比較結果が”Ｈ”の場合、上位ＤＡＣコードを前回の値に対して「＋１」した値とし、前回の比較結果が”Ｌ”の場合、上位ＤＡＣコードを前回の値に対して「−１」した値とする。また、制御回路２１は、下位ＤＡＣコードを「２」とする。従って、比較基準信号Ｖｒｅｆは、前回の比較結果が”Ｈ”の場合、前回の値に対して＋４ＬＳＢ、つまり「１２」ＬＳＢとなり、前回の比較結果が”Ｌ”の場合、前回の値に対して−４ＬＳＢ、つまり「４」ＬＳＢとなる。このときの冗長性は±２ＬＳＢである。

３回目の比較において、制御回路２１は、前回の比較結果が”Ｈ”の場合、上位ＤＡＣコードをそのまま、つまり前回の値と等しい値とし、前回の比較結果が”Ｌ”の場合、上位ＤＡＣコードを前回の値に対して「−１」した値とする。このとき、制御回路２１は、下位ＤＡＣコードを「４」とする。従って、比較基準信号Ｖｒｅｆは、前回の比較結果が”Ｈ”の場合、前回の値に対して＋２ＬＳＢとなり、前回の比較結果が”Ｌ”の場合、前回の値に対して−２ＬＳＢとなる。

次に、４回目の比較において、制御回路２１は、上位ＤＡＣコードをそのまま、つまり前回の値と等しい値とする。制御回路２１は、前回の比較結果が”Ｈ”の場合、下位ＤＡＣコードを前回の値に対して「＋２」した値とし、前回の比較結果が”Ｌ”の場合、下位ＤＡＣコードを前回の値に対して「−２」した値とする。従って、比較基準信号Ｖｒｅｆは、前回の比較結果が”Ｈ”の場合、前回の値に対して＋２ＬＳＢとなり、前回の比較結果が”Ｌ”の場合、前回の値に対して−２ＬＳＢとなる。

そして、５回目の比較において、制御回路２１は、上位ＤＡＣコードをそのまま、つまり前回の値と等しい値とする。制御回路２１は、前回の比較結果が”Ｈ”の場合、下位ＤＡＣコードを前回の値に対して「＋１」した値とし、前回の比較結果が”Ｌ”の場合、下位ＤＡＣコードを前回の値に対して「−１」した値とする。従って、比較基準信号Ｖｒｅｆは、前回の比較結果が”Ｈ”の場合、前回の値に対して＋１ＬＳＢとなり、前回の比較結果が”Ｌ”の場合、前回の値に対して−１ＬＳＢとなる。

図７は、初期化ステップと比較ステップにおける制御信号ＤＵ，ＤＬ、及びデジタル出力信号ＤＯを示す。図７において、比較ステップＴ１〜Ｔ５及び比較結果ステップＴｅにおいて、実線の矢印は判定結果が”Ｈ”の場合の変更を示し、破線の矢印は判定結果が”Ｌ”の場合の変更を示す。

図８（ａ）は、アナログ入力信号ＶＩＮと比較基準信号Ｖｒｅｆの比較結果に対する比較基準信号Ｖｒｅｆ（比較電圧）の変化を示す。図８（ｂ）は、比較信号Ｓｃ（比較結果）に対する上位ＤＡＣコード（第１の制御信号ＤＵ）及び下位ＤＡＣコード（第２の制御信号ＤＬ）の変化を示す。

制御回路２１は、第２のＤ／Ａ変換器１５（下位ＤＡＣ）に対する第２の制御信号ＤＬを初期値に設定した状態で、第１のＤ／Ａ変換器１４（上位ＤＡＣ）における２進探索を行い、第１のＤ／Ａ変換器１４に対する第１の制御信号ＤＵの各ビット値を順次設定する。次いで、制御回路２１は、第１のＤ／Ａ変換器１４に対する２進探索結果を設定した状態で、第２のＤ／Ａ変換器１５における２進探索を行い、第２のＤ／Ａ変換器１５に対する第２の制御信号ＤＬの各ビット値を順次設定する。

詳述すると、先ず、図８（ｂ）に示すように、１回目の比較（比較ステップＴ１）において、上位ＤＡＣの制御信号ＤＵ１を「１」に、上位ＤＡＣの制御信号ＤＵ０を「０」に設定する。この設定に従って、図８（ａ）に示すように、８ＬＳＢの比較基準信号Ｖｒｅｆが生成される。この比較基準信号Ｖｒｅｆとアナログ入力信号ＶＩＮが比較され、Ｌレベルの比較信号Ｓｃが比較回路１２から出力される。

次に、図８（ｂ）に示すように、２回目の比較（比較ステップＴ２）において、１回目の比較結果、つまりＬレベルの比較信号Ｓｃに基づいて、上位ＤＡＣの制御信号ＤＵ１を「０」に、上位ＤＡＣの制御信号ＤＵ０を「１」に設定する。この設定に従って、図８（ａ）に示すように、４ＬＳＢの比較基準信号Ｖｒｅｆが生成される。この比較基準信号Ｖｒｅｆとアナログ入力信号ＶＩＮが比較され、Ｈレベルの比較信号Ｓｃが比較回路１２から出力される。

次に、図８（ｂ）に示すように、３回目の比較（比較ステップＴ３）において、２回目の比較結果、つまりＨレベルの比較信号Ｓｃに基づいて、上位ＤＡＣの制御信号ＤＵ１及び制御信号ＤＵ０をそのままとする。さらに、下位ＤＡＣの制御信号ＤＬ２を「１」に、下位ＤＡＣの制御信号ＤＬ１を「０」に設定する。この設定に従って、図８（ａ）に示すように、６ＬＳＢの比較基準信号Ｖｒｅｆが生成される。この比較基準信号Ｖｒｅｆとアナログ入力信号ＶＩＮが比較され、Ｈレベルの比較信号Ｓｃが比較回路１２から出力される。

次に、図８（ｂ）に示すように、４回目の比較（比較ステップＴ４）において、３回目の比較結果、つまりＨレベルの比較信号Ｓｃに基づいて、下位ＤＡＣの制御信号ＤＬ２を「１」に、下位ＤＡＣの制御信号ＤＬ１を「１」に設定する。この設定に従って、図８（ａ）に示すように、８ＬＳＢの比較基準信号Ｖｒｅｆが生成される。この比較基準信号Ｖｒｅｆとアナログ入力信号ＶＩＮが比較され、Ｌレベルの比較信号Ｓｃが比較回路１２から出力される。

次に、図８（ｂ）に示すように、５回目の比較（比較ステップＴ５）において、４回目の比較結果、つまりＬレベルの比較信号Ｓｃに基づいて、下位ＤＡＣの制御信号ＤＬ１を「０」に、下位ＤＡＣの制御信号ＤＬ０を「１」に設定する。この設定に従って、図８（ａ）に示すように、７ＬＳＢの比較基準信号Ｖｒｅｆが生成される。この比較基準信号Ｖｒｅｆとアナログ入力信号ＶＩＮが比較され、Ｈレベルの比較信号Ｓｃが比較回路１２から出力される。

次に、図８（ｂ）に示すように、比較完了ステップＴｅにおいて、５回目の比較結果、つまりＨレベルの比較信号Ｓｃに基づいて、下位ＤＡＣの制御信号ＤＬ０を「１」に設定する。

上記のように、比較ステップＴ１〜Ｔ５及び比較完了ステップＴｅにおいて、第１の制御信号ＤＵのビット値「０１」と、第２の制御信号ＤＬのビット値「１０１」が決定される。

第１の制御信号ＤＵと第２の制御信号ＤＬを補正してデジタル出力信号ＤＯが生成される。第１のＤ／Ａ変換器１４（上位ＤＡＣ）において、「０１」の第１の制御信号ＤＵは、４ＬＳＢのアナログ値に対応する。また、第２のＤ／Ａ変換器１５（下位ＤＡＣ）において、「１０１」の第２の制御信号ＤＬは５ＬＳＢのアナログ値に対応する。そして、初期状態において、第２の制御信号ＤＬは２ＬＳＢに設定されている。従って、デジタル出力信号ＤＯは、第１の制御信号ＤＵの値に２＾Ｎ２Ａを乗算した結果に第２の制御信号ＤＬの値を加算し、その加算結果から初期値を減算することにより得られる。つまり、デジタル出力信号ＤＯは、７ＬＳＢ（＝４ＬＳＢ＋５ＬＳＢ−２ＬＳＢ）となる。

図８（ａ）において、ハッチングを付した領域は、各比較ステップＴ１〜Ｔ５における比較範囲を示す。１回目の比較（比較ステップＴ１）において、比較基準信号Ｖｒｅｆと比較するアナログ入力信号ＶＩＮの範囲は、０ＬＳＢ〜１６ＬＳＢである。２進探索では、比較基準信号Ｖｒｅｆを比較範囲の中心値に設定する。

１回目の比較によって、比較範囲は０ＬＳＢ〜８ＬＳＢに絞られる。つまり、図８（ａ）の２回目の比較（比較ステップＴ２）において、比較基準信号Ｖｒｅｆと比較するアナログ入力信号ＶＩＮの範囲は０ＬＳＢ〜８ＬＳＢである。この比較結果に基づいて、第１のＤ／Ａ変換器１４の第１の制御信号ＤＵは、４ＬＳＢに設定される。同様に、２回目の比較によって、比較範囲は４ＬＳＢ〜８ＬＳＢに絞られる。つまり、図８（ａ）の３回目の比較（比較ステップＴ３）において、第１のＤ／Ａ変換器１４の第１の制御信号ＤＵは、６ＬＳＢに設定される。

第１のＤ／Ａ変換器１４の第１の制御信号ＤＵを決定すると、次に、第２のＤ／Ａ変換器１５における２進探索を行う。図３及び図４に示すＡ／Ｄ変換回路１０において、第２のＤ／Ａ変換器１５は３ビットのＤ／Ａ変換器であり、第２のキャパシタ１７によって０ＬＳＢ〜８ＬＳＢの範囲の第２の基準信号Ｖｒ２を生成する。この第２のＤ／Ａ変換器１５において、出力可変範囲の中間値（４ＬＳＢ）の第２の基準信号Ｖｒ２を出力するとき、この第２のＤ／Ａ変換器１５と比較回路１２を含むアナログ−デジタル変換回路の比較範囲は、第１のＤ／Ａ変換器１４が出力する第１の基準信号Ｖｒ１に基づいて、２ＬＳＢ〜１０ＬＳＢとなる。

この比較範囲２ＬＳＢ〜１０ＬＳＢは、１回目の比較において、絞られていない範囲である８〜１０ＬＳＢと重なる。つまり、３回目の比較において、１回目の比較結果により選択されていない範囲とオーバーラップし、このオーバーラップする範囲のアナログ入力信号ＶＩＮについて判定する。従って、このオーバーラップする範囲（＋２ＬＳＢ）は、１回目の比較に対する冗長性となる。図８（ａ）において、オーバーラップする領域を白抜きの矢印にて示す。

また、比較範囲２ＬＳＢ〜１０ＬＳＢは、２回目の比較において、絞られていない範囲である２〜４ＬＳＢと重なる。つまり、３回目の比較において、２回目の比較結果により選択されていない範囲とオーバーラップし、このオーバーラップする範囲のアナログ入力信号ＶＩＮについて判定する。従って、このオーバーラップする範囲（−２ＬＳＢ）は、１回目の比較に対する冗長性となる。

なお、アナログ入力信号ＶＩＮが８ＬＳＢより大きい場合でも同様であり、１回目の比較に対して−２ＬＳＢの冗長性となる。また、アナログ入力信号ＶＩＮが４ＬＳＢより小さい場合でも同様であり、２回目の比較に対して＋２ＬＳＢの冗長性となる。従って、１回目の比較における冗長性は、±２ＬＳＢである。同様に、２回目の比較における冗長性は、±２ＬＳＢである。図８（ａ）において、冗長性の範囲を矢印にて示す。

図９（ａ）は、アナログ入力信号ＶＩＮと比較基準信号Ｖｒｅｆの比較結果に対する比較基準信号Ｖｒｅｆ（比較電圧）の変化を示す。図９（ｂ）は、比較信号Ｓｃ（比較結果）に対する上位ＤＡＣコード（第１の制御信号ＤＵ）及び下位ＤＡＣコード（第２の制御信号ＤＬ）の設定を示す。

図９（ａ）に示すように、比較基準信号Ｖｒｅｆは、キャパシタ１６，１７の容量値等に応じて変化する。比較基準信号Ｖｒｅｆの変化量は、上位側のビットを変更する、つまり上位ＤＡＣコード（第１の制御信号ＤＵ）の制御信号ＤＵ１を変更するときに最も大きく、比較基準信号Ｖｒｅｆが整定するまでに要する時間が長い。

例えば、温度や電圧の変化によって整定に要する時間が変化すると、誤判定を起こす場合がある。図９（ａ）に示す例では、１回目の比較（比較ステップＴ１）における誤判定によってＨレベルの比較信号Ｓｃが生成される。この場合、図９（ｂ）に示すように、２回目の比較（比較ステップＴ２）において、１回目の比較結果（Ｈレベルの比較信号Ｓｃ）に基づいて、上位ＤＡＣの制御信号ＤＵ１を「１」に、上位ＤＡＣの制御信号ＤＵ０を「１」に設定する。この設定に従って、図９（ａ）に示すように、比較基準信号Ｖｒｅｆは１２ＬＳＢへと上昇する。そして、比較基準信号Ｖｒｅｆとアナログ入力信号ＶＩＮが比較され、Ｌレベルの比較信号Ｓｃが比較回路１２から出力される。

次に、図９（ｂ）に示すように、３回目の比較（比較ステップＴ３）において、２回目の比較結果（Ｌレベルの比較信号Ｓｃ）に基づいて、上位ＤＡＣの制御信号ＤＵ１をそのままとし、上位ＤＡＣの制御信号ＤＵ０を「０」（前回−１）に設定する。さらに、下位ＤＡＣの制御信号ＤＬ２を「１」に、下位ＤＡＣの制御信号ＤＬ１を「０」に設定する。この設定に従って、図９（ａ）に示すように、比較基準信号Ｖｒｅｆは１０ＬＳＢへと変化する。このとき、比較基準信号Ｖｒｅｆは、図３に示すキャパシタ１６，１７に対する充放電によって一旦上昇したのち、設定値（１０ＬＳＢ）に整定する。この比較基準信号Ｖｒｅｆとアナログ入力信号ＶＩＮが比較され、Ｌレベルの比較信号Ｓｃが比較回路１２から出力される。

このとき、比較範囲は、設定値（１０ＬＳＢ）を中心とする６ＬＳＢ〜１４ＬＳＢであり、アナログ入力信号ＶＩＮはこの範囲に含まれる。つまり、アナログ入力信号ＶＩＮは、１回目の変換に対する冗長整の範囲（−２ＬＳＢ）に含まれる。このため、下位ＤＡＣにおける２進探索において、アナログ入力信号ＶＩＮに対して比較基準信号Ｖｒｅｆを設定することが可能である。つまり、１回目の誤判定（上位ＤＡＣにおける誤判定）を、下位ＤＡＣにおける２進探索によって補正することが可能である。

そして、図９（ｂ）に示すように、４回目の比較（比較ステップＴ４）において、３回目の比較結果、つまりＬレベルの比較信号Ｓｃに基づいて、下位ＤＡＣの制御信号ＤＬ２を「０」に、下位ＤＡＣの制御信号ＤＬ１を「１」に設定する。この設定に従って、図９（ａ）に示すように、比較基準信号Ｖｒｅｆは８ＬＳＢへと変化する。この比較基準信号Ｖｒｅｆとアナログ入力信号ＶＩＮが比較され、Ｌレベルの比較信号Ｓｃが比較回路１２から出力される。

次に、図９（ｂ）に示すように、５回目の比較（比較ステップＴ５）において、４回目の比較結果、つまりＬレベルの比較信号Ｓｃに基づいて、下位ＤＡＣの制御信号ＤＬ１を「０」に、下位ＤＡＣの制御信号ＤＬ０を「１」に設定する。この設定に従って、図９（ａ）に示すように、比較基準信号Ｖｒｅｆは７ＬＳＢへと変化する。この比較基準信号Ｖｒｅｆとアナログ入力信号ＶＩＮが比較され、Ｈレベルの比較信号Ｓｃが比較回路１２から出力される。

次に、図９（ｂ）に示すように、比較完了ステップＴｅにおいて、５回目の比較結果、つまりＨレベルの比較信号Ｓｃに基づいて、下位ＤＡＣの制御信号ＤＬ０を「１」に設定する。

上記のように、比較ステップＴ１〜Ｔ５及び比較完了ステップＴｅにおいて、第１の制御信号ＤＵのビット値「１０」と、第２の制御信号ＤＬのビット値「００１」が決定される。上記と同様に、第１の制御信号ＤＵと第２の制御信号ＤＬを補正してデジタル出力信号ＤＯが生成される。つまり、デジタル出力信号ＤＯは、７ＬＳＢ（＝８ＬＳＢ＋１ＬＳＢ−２ＬＳＢ）となり、誤判定を起こさない場合と同じ結果が得られる。

次に、比較例のＡ／Ｄ変換回路について説明する。
図１３に示すように、比較例のＡ／Ｄ変換回路２００は、アナログ入力信号ＶＩＮを４ビットのデジタル出力信号ＤＯ（Ｄ３〜Ｄ０）に変換する。

このＡ／Ｄ変換回路２００は、サンプル−ホールド回路２０１、比較回路２０２、ＳＡＲロジック回路２０３、デジタル−アナログ変換器（「ＤＡＣ」と表記。以下、Ｄ／Ａ変換器という。）２０４，２０５、キャパシタ２０６，２０７、スイッチ２０８を有している。

サンプル−ホールド回路２０１は、図１に示すサンプル−ホールド回路１１と同様に動作する。比較回路２０２は、図１に示す比較回路１２と同様に動作する。
第１のＤ／Ａ変換器２０４と第２のＤ／Ａ変換器２０５は２ビットのＤ／Ａ変換器である。第２のＤ／Ａ変換器２０５の出力端子に接続されたキャパシタ２０７の容量値は、基準容量値Ｃに設定されている。第１のＤ／Ａ変換器２０４の出力端子に接続されたキャパシタ２０６の容量値は、第２のＤ／Ａ変換器２０５のビット数に応じて、Ｃ×２＾２に設定されている。

ＳＡＲロジック回路２０３は、第１のＤ／Ａ変換器２０４に対する第１の制御信号ＳＵと、第２のＤ／Ａ変換器２０５に対する第２の制御信号ＳＬを生成する。そして、ＳＡＲロジック回路２０３は、比較回路２０２における比較結果つまり比較信号Ｓｃに基づいて、第１のＤ／Ａ変換器２０４に対する第１の制御信号ＳＵと、第２のＤ／Ａ変換器２０５に対する第２の制御信号ＳＬの値を順次設定する。第１の制御信号ＳＵは上位２ビットのデジタル出力信号Ｄ３，Ｄ２として出力され、第２の制御信号ＳＬは下位２ビットのデジタル出力信号Ｄ１，Ｄ０として出力される。

ＳＡＲロジック回路２０３は、カウンタ２１１、デコーダ２１２、設定レジスタ２１３，２１４を有している。上位ＤＡＣコード（第１の制御信号ＳＵ）に対応する設定レジスタ２１３は、フリップフロップ回路２２１，２２２を有している。下位ＤＡＣコード（第２の制御信号ＳＬ）に対応する設定レジスタ２１４は、フリップフロップ回路２２３，２２４を有している。

このＡ／Ｄ変換回路２００は、２進探索により比較基準信号Ｖｒｅｆを設定し、４回の比較動作において比較基準信号Ｖｒｅｆとアナログ入力信号ＶＩＮを比較し、比較結果に基づいてＤ／Ａ変換器２０４，２０５に対する制御信号ＳＵ，ＳＬのビット値を設定する。

図１４（ａ）に示すように、比較基準信号Ｖｒｅｆは、キャパシタ２０６，２０７の容量値等に応じて変化する。比較基準信号Ｖｒｅｆの変化量は、上位側のビットを変更する、つまり上位ＤＡＣコード（第１の制御信号ＳＵ）の出力信号Ｄ３を変更するときに最も大きく、比較基準信号Ｖｒｅｆが整定するまでに要する時間が長い。

例えば、温度や電圧の変化によって整定に要する時間が変化すると、誤判定を起こす場合がある。図１４（ａ）に示す例では、１回目の比較（比較ステップＴ１）における誤判定によってＨレベルの比較信号Ｓｃが生成される。この場合、図１４（ｂ）に示すように、２回目の比較（比較ステップＴ２）において、１回目の比較結果（Ｈレベルの比較信号Ｓｃ）に基づいて、上位ＤＡＣの出力信号Ｄ３を「１」に、上位ＤＡＣの出力信号Ｄ２を「１」に設定する。この設定に従って、図１４（ａ）に示すように、比較基準信号Ｖｒｅｆは１２ＬＳＢへと上昇する。そして、比較基準信号Ｖｒｅｆとアナログ入力信号ＶＩＮが比較され、Ｌレベルの比較信号Ｓｃが生成される。

次に、図１４（ｂ）に示すように、３回目の比較（比較ステップＴ３）において、２回目の比較結果（Ｌレベルの比較信号Ｓｃ）に基づいて、上位ＤＡＣの出力信号Ｄ３をそのままとし、上位ＤＡＣの出力信号Ｄ２を「０」（前回−１）に設定する。さらに、下位ＤＡＣの出力信号Ｄ１を「１」に、下位ＤＡＣの出力信号Ｄ０を「０」に設定する。この設定に従って、図１４（ａ）に示すように、比較基準信号Ｖｒｅｆは１０ＬＳＢへと下降する。そして、比較基準信号Ｖｒｅｆとアナログ入力信号ＶＩＮが比較され、Ｌレベルの比較信号Ｓｃが生成される。

そして、図１４（ｂ）に示すように、４回目の比較（比較ステップＴ４）において、３回目の比較結果（Ｌレベルの比較信号Ｓｃ）に基づいて、下位ＤＡＣの出力信号Ｄ１を「０」に、下位ＤＡＣの出力信号Ｄ０を「１」に設定する。この設定に従って、図１４（ａ）に示すように、比較基準信号Ｖｒｅｆは９ＬＳＢへと変化する。この比較基準信号Ｖｒｅｆとアナログ入力信号ＶＩＮが比較され、Ｌレベルの比較信号Ｓｃが生成される。

次に、図１４（ｂ）に示すように、比較完了ステップＴｅにおいて、４回目の比較結果、つまりＬレベルの比較信号Ｓｃに基づいて、下位ＤＡＣの出力信号Ｄ０を「０」に設定する。

上記のように、比較ステップＴ１〜Ｔ４及び比較完了ステップＴｅにおいて、第１の制御信号ＳＵのビット値「１０」と、第２の制御信号ＳＬのビット値「００」が決定される。この場合、デジタル出力信号ＤＯは、８ＬＳＢとなり、アナログ入力信号ＶＩＮに対して±０．５ＬＳＢ以上の誤差を含む。

図１３に示す比較例のＡ／Ｄ変換回路２００に含まれる２ビットのＤ／Ａ変換器２０４，２０５を用いて、非２進探索アルゴリズムにより制御信号ＳＵ，ＳＬを生成することで、冗長性を持たせることが可能である。この場合、図１３に示すＳＡＲロジック回路２０３の構成が変更される。

図１５は、非２進探索における比較基準信号Ｖｒｅｆの設定と冗長性を示す。
先ず、１回目の比較において、比較基準信号Ｖｒｅｆを８ＬＳＢとする。このときの冗長性は±２ＬＳＢである。

次に、２回目の比較において、前回の比較結果が”Ｈ”の場合、前回の比較基準信号Ｖｒｅｆに対して＋３ＬＳＢした値を新たな比較基準信号Ｖｒｅｆとし、前回の比較結果が”Ｌ”の場合、前回の比較基準信号Ｖｒｅｆに対して−３ＬＳＢした値を新たな比較基準信号Ｖｒｅｆとする。このときの冗長性は±１ＬＳＢである。

３回目の比較において、前回の比較結果が”Ｈ”の場合、前回の比較基準信号Ｖｒｅｆに対して＋２ＬＳＢした値を新たな比較基準信号Ｖｒｅｆとし、前回の比較結果が”Ｌ”の場合、前回の比較基準信号Ｖｒｅｆに対して−２ＬＳＢした値を新たな比較基準信号Ｖｒｅｆとする。このときの冗長性は±１ＬＳＢである。

次に、４回目の比較において、前回の比較結果が”Ｈ”の場合、前回の比較基準信号Ｖｒｅｆに対して＋１ＬＳＢした値を新たな比較基準信号Ｖｒｅｆとし、前回の比較結果が”Ｌ”の場合、前回の比較基準信号Ｖｒｅｆに対して−１ＬＳＢした値を新たな比較基準信号Ｖｒｅｆとする。このときの冗長性はない。

そして、５回目の比較において、前回の比較結果が”Ｈ”の場合、前回の比較基準信号Ｖｒｅｆに対して＋１ＬＳＢした値を新たな比較基準信号Ｖｒｅｆとし、前回の比較結果が”Ｌ”の場合、前回の比較基準信号Ｖｒｅｆに対して−１ＬＳＢした値を新たな比較基準信号Ｖｒｅｆとする。このときの冗長性はない。

図１６（ａ）は、非２進探索における比較基準信号Ｖｒｅｆの変化を示し、図１６（ｂ）は比較信号Ｓｃに対する制御信号ＳＵ，ＳＬの設定を示す。
図１６（ａ）に示すように、１回目の比較（比較ステップＴ１）において、比較基準信号Ｖｒｅｆは、図１４に示す比較基準信号Ｖｒｅｆと同様に変化する。従って、この１回目の比較における誤判定によってＨレベルの比較信号Ｓｃが生成される。この場合、図１６（ｂ）に示すように、２回目の比較（比較ステップＴ２）において、１回目の比較結果（Ｈレベルの比較信号Ｓｃ）に基づいて、上位ＤＡＣの出力信号Ｄ３を「１」，出力信号Ｄ２を「０」に設定し、下位ＤＡＣの出力信号Ｄ１を「１」，出力信号Ｄ０を「１」に設定する。この設定に従って、図１６（ａ）に示すように、比較基準信号Ｖｒｅｆは１１ＬＳＢへと上昇する。そして、比較基準信号Ｖｒｅｆとアナログ入力信号ＶＩＮが比較され、Ｌレベルの比較信号Ｓｃが生成される。

次に、図１６（ｂ）に示すように、３回目の比較（比較ステップＴ３）において、２回目の比較結果（Ｌレベルの比較信号Ｓｃ）に基づいて、上位ＤＡＣの出力信号Ｄ３を「１」，出力信号Ｄ２を「０」に設定する。さらに、下位ＤＡＣの出力信号Ｄ１を「０」，出力信号Ｄ０を「１」に設定する。この設定に従って、図１６（ａ）に示すように、比較基準信号Ｖｒｅｆは９ＬＳＢへと変化する。この比較基準信号Ｖｒｅｆとアナログ入力信号ＶＩＮが比較され、Ｌレベルの比較信号Ｓｃが生成される。

そして、図１６（ｂ）に示すように、４回目の比較（比較ステップＴ４）において、３回目の比較結果（Ｌレベルの比較信号Ｓｃ）に基づいて、上位ＤＡＣの出力信号Ｄ３を「１」，出力信号Ｄ２を「０」に設定する。さらに、下位ＤＡＣの出力信号Ｄ１を「０」，出力信号Ｄ０を「０」に設定する。この設定に従って、図１６（ａ）に示すように、比較基準信号Ｖｒｅｆは８ＬＳＢへと変化する。この比較基準信号Ｖｒｅｆとアナログ入力信号ＶＩＮが比較され、Ｌレベルの比較信号Ｓｃが生成される。

次に、図１６（ｂ）に示すように、５回目の比較（比較ステップＴ５）において、４回目の比較結果（Ｌレベルの比較信号Ｓｃ）に基づいて、上位ＤＡＣの出力信号Ｄ３を「０」，出力信号Ｄ２を「１」に設定する。さらに、下位ＤＡＣの出力信号Ｄ１を「１」，出力信号Ｄ０を「１」に設定する。このとき、比較基準信号Ｖｒｅｆは、容量値が小さなキャパシタ２０７に対する充電によって一旦大きく上昇したのち、キャパシタ２０６に対する放電によって設定値（７ＬＳＢ）へと下降する。そして、このときの比較基準信号Ｖｒｅｆの変化は、誤判定の要因となる。つまり、Ｌレベルの比較信号Ｓｃが生成される。この結果、図１６（ｂ）に示すように、比較完了ステップＴｅにおいて、５回目の比較結果、つまりＬレベルの比較信号Ｓｃに基づいて、上位ＤＡＣの出力信号Ｄ３を「０」，出力信号Ｄ２を「１」に設定する。さらに、下位ＤＡＣの出力信号Ｄ１を「１」，出力信号Ｄ０を「０」に設定する。従って、デジタル出力信号ＤＯは６ＬＳＢとなり、アナログ入力信号ＶＩＮに対して±０．５ＬＳＢ以上の誤差を含む。つまり、非２進探索では、下位ＤＡＣコードを設定するときに上位ＤＡＣの出力信号を変更することによって誤判定を生じる場合がある。そして、このような比較のステップについて冗長性を設定することができないため、誤判定によって生じる誤差を補正することはできない。

上記実施形態のＡ／Ｄ変換回路１０は、第２のＤ／Ａ変換器１５（下位ＤＡＣ）の第２の制御信号ＤＬ（下位ＤＡＣコード）を設定する際に、第１のＤ／Ａ変換器１４（上位ＤＡＣ）の第１の制御信号ＤＵを変更しない。従って、比較基準信号Ｖｒｅｆが大きく変動することが抑制される。このため、冗長性を設定できない比較ステップにおける誤判定の発生を抑制することで、デジタル出力信号ＤＯの精度低下を抑制する。

次に、Ａ／Ｄ変換回路１０の変換速度について説明する。
変換速度は、図１に示すＤ／Ａ変換器１４，１５の出力信号Ｖａ，Ｖｂによる比較基準信号Ｖｒｅｆの整定時間に対応する。Ａ／Ｄ変換回路１０は、クロック信号ＣＬＫのサイクルに従って比較ステップが遷移する。冗長の無いＡ／Ｄ変換回路では、比較基準信号Ｖｒｅｆを設定レベルに対して０．５ＬＳＢ以内に整定する必要がある。また、冗長性を設定したＡ／Ｄ変換回路では、比較基準信号Ｖｒｅｆを設定レベルに対して冗長＋０．５ＬＳＢ以内に整定する必要がある。そして、１サイクルの時間は、比較基準信号Ｖｒｅｆが最も大きく変化するときの整定時間よりも長く設定される。

ここで、４ビットのデジタル出力信号ＤＯを生成するＡ／Ｄ変換回路、即ち、図３及び図４に示すＡ／Ｄ変換回路１０と、図１３に示すＡ／Ｄ変換回路２００について、変換時間を検討する。

図１５に示した非２進探索アルゴリズムの場合、Ｄ／Ａ変換器２０４，２０５の５回の比較それぞれに必要な整定時間は、以下のようになる。
例えば、図１３に示すＤ／Ａ変換器２０４，２０５の出力インピーダンスをＲ、比較回路２０２の入力容量をＣとする。

Ｄ／Ａ変換器２０４に対する容量値は、
Ｃ＊１／（１／４＋１／（１＋１））＝Ｃ＊１．３３
となり、Ｄ／Ａ変換器２０５に対する容量値は、
Ｃ＊１／（１／１＋１／（４＋１））＝Ｃ＊０．８３
となる。

従って、各比較ステップにおける整定時間は、
１回目：−ｌｎ（２．５／８）＊Ｒ＊Ｃ＊１．３３＝１．１６＊Ｒ＊Ｃ＊１．３３＝１．５４＊Ｒ＊Ｃ
２回目：−ｌｎ（１．５／４）＊Ｒ＊Ｃ＊１．３３＝１．６７＊Ｒ＊Ｃ＊１．３３＝２．２２＊Ｒ＊Ｃ
３回目：−ｌｎ（１．５／４）＊Ｒ＊Ｃ＊１．３３＝０．９８＊Ｒ＊Ｃ＊１．３３＝１．３０＊Ｒ＊Ｃ
４回目：−ｌｎ（０．５／８）＊Ｒ＊Ｃ＊１．３３＝２．７７＊Ｒ＊Ｃ＊１．３３＝３．６８＊Ｒ＊Ｃ
５回目：−ｌｎ（０．５／８）＊Ｒ＊Ｃ＊１．３３＝２．７７＊Ｒ＊Ｃ＊１．３３＝３．６８＊Ｒ＊Ｃ
となる。そして、比較完了までに必要な時間は、
３．６８＊Ｒ＊Ｃ＊５＝１８．４０＊Ｒ＊Ｃ
となる。

次に、本実施形態のＡ／Ｄ変換回路１０を説明する。
上記と同様に、図３に示すＤ／Ａ変換器１４，１５の出力インピーダンスをＲ、比較回路１２の入力容量をＣとする。

Ｄ／Ａ変換器１４に対する容量値は、
Ｃ＊１／（１／４＋１／（２＋１））＝Ｃ＊１．７１
となり、Ｄ／Ａ変換器１５に対する容量値は、
Ｃ＊１／（１／２＋１／（４＋１））＝Ｃ＊１．４３
となる。

従って、各比較ステップにおける整定時間は、
１回目：−ｌｎ（２．５／８）＊Ｒ＊Ｃ＊１．７１＝１．１６＊Ｒ＊Ｃ＊１．７１＝１．９８＊Ｒ＊Ｃ
２回目：−ｌｎ（２．５／８）＊Ｒ＊Ｃ＊１．７１＝１．１６＊Ｒ＊Ｃ＊１．７１＝１．９８＊Ｒ＊Ｃ
３回目：−ｌｎ（０．５／４）＊Ｒ＊Ｃ＊１．７１＝２．１＊Ｒ＊Ｃ＊１．７１＝３．５９＊Ｒ＊Ｃ
４回目：−ｌｎ（０．５／４）＊Ｒ＊Ｃ＊１．４３＝２．１＊Ｒ＊Ｃ＊１．４３＝３．００＊Ｒ＊Ｃ
５回目：−ｌｎ（０．５／２）＊Ｒ＊Ｃ＊１．４３＝１．４＊Ｒ＊Ｃ＊１．４３＝２．００＊Ｒ＊Ｃ
となる。そして、比較完了までに必要な時間は、
３．５９＊Ｒ＊Ｃ＊５＝１７．９５＊Ｒ＊Ｃ
となる。

このように、本実施形態の場合、比較例と比べて、各比較サイクルの時間（例えば、クロック信号ＣＬＫの１周期（１サイクル）の時間を短くすることができ、変換完了までに要する時間を短縮することができる。このような時間の短縮は、デジタル出力信号ＤＯのビット数が多いほど顕著となる。

例えば、１０ビットのＡ／Ｄ変換回路（５ビットの上位ＤＡＣと５ビットの下位ＤＡＣ）の場合、上位ＤＡＣに対する容量値は、
Ｃ＊１／（１／３２＋１／（１＋６））＝Ｃ＊５．７４
となり、下位ＤＡＣに対する容量値は、
Ｃ＊１／（１／１＋１／（３２＋６））＝Ｃ＊０．９７
となる。従って、非２進探索を行う場合、１０回目の変換において上位ＤＡＣの出力信号Ｄ３が変化する場合の整定時間は、
−ｌｎ（０．５／５１２）＊Ｒ＊Ｃ＊５．７４＝６．９３＊Ｒ＊Ｃ＊５．７４＝３９．７９＊Ｒ＊Ｃ
となり、変換完了までに要する時間は、
３９．７９＊Ｒ＊Ｃ＊１１＝４３７．６９＊Ｒ＊Ｃ
となる。

２進探索を行う場合、１回目の比較における整定時間が最も長く、
−ｌｎ（０．５／５１２）＊Ｒ＊Ｃ＊５．７４＝６．９３＊Ｒ＊Ｃ＊５．７４＝３９．７９＊Ｒ＊Ｃ
となり、変換完了までに要する時間は、
３９．７９＊Ｒ＊Ｃ＊１０＝３９７．９０＊Ｒ＊Ｃ
となる。

本実施形態の場合、上位ＤＡＣを５ビット、下位ＤＡＣを６ビットとする。この場合、上位ＤＡＣに対する容量値は、
Ｃ＊１／（１／３２＋１／（２＋６））＝Ｃ＊６．４０
となり、下位ＤＡＣに対する容量値は、
Ｃ＊１／（１／２＋１／（３２＋６））＝Ｃ＊１．９０
となる。そして、６回目の比較における整定時間が最も長く、
−ｌｎ（０．５／３２）＊Ｒ＊Ｃ＊６．４０＝４．１６＊Ｒ＊Ｃ＊６．４０＝２６．６２＊Ｒ＊Ｃ
となり、変換完了までに要する時間は、
２６．６２＊Ｒ＊Ｃ＊１１＝２９２．８２＊Ｒ＊Ｃ
となる。

このように、変換に要する時間が比較例（５ビットの上位ＤＡＣ及び下位ＤＡＣを用いた２進探索、非２進探索）と比べて短くなる。
以上記述したように、本実施形態によれば、以下の効果を奏する。

（１）Ａ／Ｄ変換回路１０は、アナログ入力信号ＶＩＮをＮｘ（＝Ｎ１＋Ｎ２Ａ）ビットのデジタル出力信号ＤＯに変換する。Ａ／Ｄ変換回路１０は第１のＤ／Ａ変換器１４と第２のＤ／Ａ変換器１５を有する。第１のＤ／Ａ変換器１４は、デジタル出力信号ＤＯの上位側のビット数に応じたＮ１ビットの第１の制御信号ＤＵに応じた信号Ｖａを出力する。第２のＤ／Ａ変換器１５は、デジタル出力信号ＤＯの下位側のビット数Ｎ２Ａと補正ビットのビット数Ｋに応じたＮ２Ｂ（＝Ｎ２Ａ＋Ｋ）ビットの第２の制御信号ＤＬに応じた信号Ｖｂを出力する。比較回路１２は、第１のＤ／Ａ変換器１４の出力信号Ｖａと第２のＤ／Ａ変換器１５の出力信号Ｖｂに応じた比較基準信号Ｖｒｅｆとアナログ入力信号ＶＩＮを比較して比較信号Ｓｃを出力する。ＳＡＲロジック回路１３は、制御回路２１と補正回路２２を有している。制御回路２１は、比較信号Ｓｃに応じて第１の制御信号ＤＵと第２の制御信号ＤＬの各ビット値を設定する。補正回路２２は、第１の制御信号ＤＵに２＾（Ｎｘ−Ｎ１）を乗算した結果の値に第２の制御信号ＤＬを加算した合計値に応じてデジタル出力信号ＤＯを生成する。

第２のＤ／Ａ変換器１５の第２の制御信号ＤＬのビット数を、デジタル出力信号ＤＯの下位ビットのビット数Ｎ２Ａと補正ビットのビット数Ｋに応じたＮ２Ｂビットとした。これにより、第２のＤ／Ａ変換器１５の出力信号Ｖｂに基づいて変更する比較基準信号Ｖｒｅｆによる比較において判定する範囲は、第１のＤ／Ａ変換器１４の出力信号Ｖａに基づいて設定した比較基準信号Ｖｒｅｆにおける比較の範囲にオーバーラップする。このオーバーラップによる冗長性により、誤判定の判定結果を補正することができ、デジタル出力信号ＤＯの精度低下を抑制することができる。

（２）第１のＤ／Ａ変換器１４の出力電圧（第１の参照電圧Ｖｒ１）の１ステップの変化量よりも大きな電圧範囲の第２参照電圧Ｖｒ２を生成するように、第２のＤ／Ａ変換器１５のビット数及び出力電圧範囲を設定した。そして、補正ビットのビット数Ｋに応じて、第１の参照電圧Ｖｒ１と第２の参照電圧Ｖｒ２の合成電圧に対してオフセットした参照電圧Ｖｒｅｆを比較回路１２に供給する。比較回路１２は、参照電圧Ｖｒｅｆとアナログ入力信号ＶＩＮの電圧を大小比較し、比較結果に応じた比較信号Ｓｃを出力する。

下位側の制御信号ＤＬの下位ビットの値を順次決定する際に、上位側の制御信号ＤＵを変更することなく、同じ値の参照電圧Ｖｒｅｆを生成ことができる。例えば，「１１／１００」→「１１／０１０」と［１０／１００」→「１０／１１０」では同じ１２ＬＳＢの参照電圧Ｖｒｅｆを比較回路１２に供給する。これにより、比較サイクルＴ４，Ｔ５において、容量値の大きなキャパシタ１６に対する第１参照電圧Ｖｒ１が変化しないため、参照電圧Ｖｒｅｆの大きな変動を抑制することができる。これにより、制御信号ＤＬの下位ビットの値を決定するときの誤判定を抑制することができる。そして、誤判定の抑制により、精度の高いデジタル出力信号ＤＯを生成することができる。

尚、上記各実施形態は、以下の態様で実施してもよい。
・上記実施形態において、デジタル出力信号ＤＯのビット数Ｎｘ、第１のＤ／Ａ変換器１４のビット数Ｎ１、第２のＤ／Ａ変換器１５のビット数Ｎ２Ｂ、補正ビットのビット数Ｋのそれぞれを適宜変更してもよい。例えば、デジタル出力信号ＤＯのビット数Ｎｘを「６」、第１のＤ／Ａ変換器１４のビット数Ｎ１を「３」、第２のＤ／Ａ変換器１５のビット数Ｎ２Ｂ（＝Ｎ２Ａ＋Ｋ）を「５」、補正ビットのビット数Ｋを「２」とする。また、デジタル出力信号ＤＯのビット数Ｎｘを「６」、第１のＤ／Ａ変換器１４のビット数Ｎ１を「４」、第２のＤ／Ａ変換器１５のビット数Ｎ２Ｂを「５」、補正ビットのビット数Ｋを「３」とする。

・上記実施形態では、第１のＤ／Ａ変換器１４と第２のＤ／Ａ変換器１５に対して同じ電圧値の基準電圧ＶＲＨ，ＶＲＬを供給し、キャパシタ１６，１７の容量比によって０〜１６ＬＳＢの範囲の第１の参照電圧Ｖｒ１と、０〜８ＬＳＢの範囲の第２の参照電圧Ｖｒ２を合成して参照電圧Ｖｒｅｆを生成した。これに対し、所望の参照電圧Ｖｒｅｆを生成することができればよく、各Ｄ／Ａ変換器１４，１５に供給する基準電圧ＶＲＨ，ＶＲＬとキャパシタ１６，１７の容量比を適宜変更してもよい。

例えば、アナログ入力信号ＶＩＮの電圧範囲ＦＳＲと等しい電圧値の基準電圧を第１のＤ／Ａ変換器１４に供給し、電圧範囲ＦＳＲの１／２の電圧値の基準電圧を第２のＤ／Ａ変換器１５に供給する。なお、Ｄ／Ａ変換器１４，１５における低電位側の基準電圧ＶＲＬは０［Ｖ］とする。そして、キャパシタ１６，１７の容量値を基準容量Ｃと等しくする。

・第１のＤ／Ａ変換器１４の出力信号Ｖａを増幅する増幅器と、第２のＤ／Ａ変換器１５の出力信号Ｖｂを増幅する増幅器を用い、それらの増幅器の増幅率に応じてキャパシタ１６，１７の容量値Ｃ１，Ｃ２を設定してもよい。

・第１のＤ／Ａ変換器１４と第２のＤ／Ａ変換器１５のうちの少なくとも一方を、電流出力のデジタル−アナログ変換器としてもよい。

１０ アナログ−デジタル変換回路（Ａ／Ｄ変換回路）
１２ 比較回路
１３ ＳＡＲロジック回路
１４ デジタル−アナログ変換器（Ｄ／Ａ変換器）
１５ デジタル−アナログ変換器（Ｄ／Ａ変換器）
１６，１７ キャパシタ（容量素子）
１８ スイッチ
１９ ノード
２１ 制御回路
２２ 補正回路
ＤＯ デジタル出力信号
ＶＩＮ アナログ入力信号
ＤＵ 第１の制御信号
ＤＬ 第２の制御信号
Ｓｃ 比較信号
Ｖａ，Ｖｂ 出力信号
Ｖｒ１ 第１の基準信号
Ｖｒ２ 第２の基準信号
Ｖｒｅｆ 比較基準信号

Claims (8)

1. アナログ入力信号をデジタル出力信号に変換するアナログ−デジタル変換回路であって、
   前記アナログ入力信号が第１の入力端子に入力される比較回路と、
   前記比較回路の出力信号に応じて、第１信号と第２信号を生成する制御回路と、
   前記第１信号に基づいて第１基準信号を生成する第１のデジタル−アナログ変換器と、
   前記第２信号に基づいて第２基準信号を生成する第２のデジタル−アナログ変換器と、
   前記第１基準信号が第１端子に入力され、前記比較回路の第２の入力端子に第２端子が接続された第１の容量素子と、
   前記第２基準信号が第１端子に入力され、前記比較回路の第２の入力端子に第２端子が接続された第２の容量素子と、
   前記第１信号と前記第２信号を補正して前記デジタル出力信号を生成する補正回路とを有し、
   前記第１信号は、Ｎ１ビットのデジタル信号であり、
   前記第２信号は、Ｎ２Ａビットに補正ビットのＫビットを付加したＮ２Ｂ（＝Ｎ２Ａ＋Ｋ）ビットのデジタル信号であり、
   前記制御回路は、前記比較回路の出力信号に応じて前記各デジタル信号の各ビット値を順次設定し、前記比較回路の出力信号と前記各デジタル信号の各ビット値に基づいて前記第１信号と前記第２信号を生成し、
   前記補正回路は、前記制御回路により生成された前記Ｎ１ビットの第１信号に２＾Ｎ２Ａを乗算した値と、前記制御回路により生成された前記Ｎ２Ｂビットの第２信号と、の合計値に基づいて、（Ｎ１＋Ｎ２Ａ）ビットの前記デジタル出力信号を生成すること
   を特徴とするアナログ−デジタル変換回路。
2. 前記制御回路は、２進探索に従って前記第１信号の各ビット値を設定した後、２進探索に従って前記第２信号の各ビット値を設定することを特徴とする請求項１に記載のアナログ−デジタル変換回路。
3. 前記制御回路は、前記補正ビットに応じた初期値の前記第１信号及び前記第２信号を生成し、前記第１の容量素子及び前記第２の容量素子と前記比較回路の間のノードに第１端子が接続されたスイッチを制御して前記第１の容量素子及び前記第２の容量素子の電荷を初期設定することを特徴とする請求項１又は２記載のアナログ−デジタル変換回路。
4. 前記補正回路は、前記合計値から初期値を減算した結果の値のうち、下位（Ｎ１＋Ｎ２Ａ）ビットを除く上位側のビットに基づいて、前記減算した結果の値の下位（Ｎ１＋Ｎ２Ａ）ビットを補正して前記デジタル出力信号を生成することを特徴とする請求項３に記載のアナログ−デジタル変換回路。
5. 前記第１の容量素子の容量値と前記第２の容量素子の容量値の比は、前記デジタル出力信号のビット数（Ｎ１＋Ｎ２Ａ）と前記第１信号のビット数（Ｎ１）の差の値（Ｎ２Ａ）と、補正用のビット数（Ｋ）に応じた比に設定されたことを特徴とする請求項１〜４のうちの何れか一項に記載のアナログ−デジタル変換回路。
6. アナログ入力信号をデジタル出力信号に変換するアナログ−デジタル変換回路であって、
   第１信号に応じた信号を出力する第１のデジタル−アナログ変換器と、
   第２信号に応じた信号を出力する第２のデジタル−アナログ変換器と、
   補正ビットのビット数に応じた初期値と、前記第１のデジタル−アナログ変換器の出力信号と、前記第２のデジタル−アナログ変換回路の出力信号に応じた比較基準信号を生成する信号生成回路と、
   前記アナログ入力信号と前記比較基準信号を比較して比較信号を出力する比較回路と、
   前記比較信号に応じて、前記第１及び第２のデジタル−アナログ変換器を制御する制御回路と、
   前記第１信号と前記第２信号を補正して前記デジタル出力信号を生成する補正回路とを有し、
   前記第１信号は、Ｎ１ビットのデジタル信号であり、
   前記第２信号は、Ｎ２Ａビットに補正ビットのＫビットを付加したＮ２Ｂ（＝Ｎ２Ａ＋Ｋ）ビットのデジタル信号であり、
   前記制御回路は、前記比較信号に応じて前記第１信号と前記第２信号の各ビット値を順次設定し、前記比較回路の出力信号と前記各ビット値に基づいて前記第１信号と前記第２信号を生成し、
   前記補正回路は、前記制御回路により生成された前記Ｎ１ビットの第１信号に２＾Ｎ２Ａを乗算した値と、前記制御回路により生成された前記Ｎ２Ｂビットの第２信号と、の値を加算した値に基づいて、前記（Ｎ１＋Ｎ２Ａ）ビットのデジタル出力信号を生成すること
   を特徴とするアナログ−デジタル変換回路。
7. 前記信号生成回路は、
   前記第１のデジタル−アナログ変換器に第１端子が接続され、前記比較回路に第２端子が接続された第１の容量素子と、
   前記第２のデジタル−アナログ変換器に第１端子が接続され、前記比較回路に第２端子が接続された第２の容量素子と、
   前記第１の容量素子及び前記第２の容量素子と前記比較回路の間のノードに第１端子が接続されたスイッチと
   を含むことを特徴とする請求項６に記載のアナログ−デジタル変換回路。
8. アナログ入力信号をデジタル出力信号に変換するＡＤ変換方法であって、
   Ｎ１ビットの第１信号に基づいて生成した第１の基準信号と、Ｎ２Ａビットに補正ビットのＫビットを付加した（Ｎ２Ａ＋Ｋ）ビットの第２信号に基づいて生成した第２の基準信号を合成した比較基準信号と前記アナログ入力信号を比較して比較信号を生成し、
   前記比較信号に応じて、前記第１信号の各ビット値を２進探索によって設定した後、前記第２信号の各ビット値を２進探索によって設定し、該２進探索によって設定した各ビット値に基づいて前記第１信号と前記第２信号を生成し、
   前記Ｎ１ビットの第１信号に２＾Ｎ２Ａを乗算した値と前記（Ｎ２Ａ＋Ｋ）ビットの第２信号の合計値に基づいて、前記（Ｎ１＋Ｎ２Ａ）ビットのデジタル出力信号を生成すること
   を特徴とするアナログ−デジタル変換方法。