JP2014135603A - アナログ−デジタル変換回路及びアナログ−デジタル変換方法 - Google Patents
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Abstract
【解決手段】第1のD/A変換器14は、デジタル出力信号DOの上位ビットに応じたN1ビットの第1の制御信号DUに応じた信号Vaを出力する。第2のD/A変換器15は、デジタル出力信号DOの下位ビット数と補正ビットのビット数に応じたN2Bビットの第2の制御信号DLに応じた信号Vbを出力する。比較回路12は、信号VaとVbに応じた比較基準信号Vrefとアナログ入力信号VINを比較して比較信号Scを出力する。制御回路21と補正回路22を有している。制御回路21は、比較信号Scに応じて第1の制御信号DUと第2の制御信号DLの各ビット値を設定する。補正回路22は、第1の制御信号DUに2^(Nx−N1)を乗算した結果の値に第2の制御信号DLを加算した合計値に応じてデジタル出力信号DOを生成する。
【選択図】図1
Description
図1に示すように、逐次比較型アナログ−デジタル変換回路(以下、単にA/D変換回路という。)10は、アナログ入力信号VINをデジタル出力信号DOに変換する。
制御回路21は、第1のD/A変換器14に対する第1の制御信号DUと、第2のD/A変換器15に対する第2の制御信号DLを生成する。また、制御回路21は、スイッチ18に対する制御信号C0を生成する。
DO=DU×2^(Nx−N1)+DL−I2
となる。なお、べき指数(Nx−N1)は、デジタル出力信号DOの下位のビット数N2Aと等しい。
(N1+N2B)回目の比較(比較ステップTN1+N2B)において、前回の比較結果に応じて下位DACコードを設定し、比較回路12で判定する。例えば、前回の比較結果が”H”の場合、下位DACコードを、前回の下位DACコード+1に設定し、前回の比較結果が”L”の場合、下位DACコードを、前回の下位DACコード−1に設定する。そして、比較回路12で、アナログ入力信号VINと比較基準信号Vrefと比較し、アナログ入力信号VINと比較基準信号Vrefの大小を判定する。
カウンタ31は、クロック信号CLKをカウントし、所定ビット(例えば3ビット)の入力信号IN2〜IN0を生成する。入力信号IN2〜IN0のビット数は、第1のD/A変換器14及び第2のD/A変換器15のビット数に応じて設定される。逐次比較型のA/D変換回路10は、初期化ステップと、第1のD/A変換器14のビット数「2」と第2のD/A変換器15のビット数「3」の合計値に応じた数「5」(=2+3)の比較ステップを行い、第1の制御信号DUと第2の制御信号DLに基づいてデジタル出力信号DOを生成する。したがって、入力信号IN2〜IN0は、デジタル出力信号DOを生成するために必要なステップの数に応じて設定される。
スイッチ18は、Hレベル(論理値「1」)の制御信号C0に応答してオンし、Lレベル(論理値「0」)の制御信号C0に応答してオフする。サンプル−ホールド回路11は例えば、Hレベルの制御信号C0に応答してアナログ入力信号VINをサンプリングし、Lレベルの制御信号C0に応答してホールドする。
加算回路61は、半加算器71,72を有している。半加算器71の入力端子Aには制御信号DU0が供給され、入力端子Bには制御信号DL2が供給される。半加算器71のキャリー端子Cは半加算器72の入力端子Bに接続されている。半加算器71は、制御信号DU0に制御信号DL2を加算し、加算結果に応じた信号A2を端子Sから出力するとともに桁上がり信号(キャリー信号)を端子Cから出力する。半加算器72の入力端子Aには制御信号DU1が供給される。半加算器72は、制御信号DU1に半加算器71のキャリー信号を加算し、加算結果に応じた信号A3を端子Sから出力するとともに信号A4を端子Cから出力する。加算回路61は、制御信号DL0,DL1のレベル(論理値)と等しいレベル(論理値)の信号A0,A1を出力する。
図13に示すように、比較例のA/D変換回路200は、アナログ入力信号VINを4ビットのデジタル出力信号DO(D3〜D0)に変換する。
第1のD/A変換器204と第2のD/A変換器205は2ビットのD/A変換器である。第2のD/A変換器205の出力端子に接続されたキャパシタ207の容量値は、基準容量値Cに設定されている。第1のD/A変換器204の出力端子に接続されたキャパシタ206の容量値は、第2のD/A変換器205のビット数に応じて、C×2^2に設定されている。
先ず、1回目の比較において、比較基準信号Vrefを8LSBとする。このときの冗長性は±2LSBである。
図16(a)に示すように、1回目の比較(比較ステップT1)において、比較基準信号Vrefは、図14に示す比較基準信号Vrefと同様に変化する。従って、この1回目の比較における誤判定によってHレベルの比較信号Scが生成される。この場合、図16(b)に示すように、2回目の比較(比較ステップT2)において、1回目の比較結果(Hレベルの比較信号Sc)に基づいて、上位DACの出力信号D3を「1」,出力信号D2を「0」に設定し、下位DACの出力信号D1を「1」,出力信号D0を「1」に設定する。この設定に従って、図16(a)に示すように、比較基準信号Vrefは11LSBへと上昇する。そして、比較基準信号Vrefとアナログ入力信号VINが比較され、Lレベルの比較信号Scが生成される。
変換速度は、図1に示すD/A変換器14,15の出力信号Va,Vbによる比較基準信号Vrefの整定時間に対応する。A/D変換回路10は、クロック信号CLKのサイクルに従って比較ステップが遷移する。冗長の無いA/D変換回路では、比較基準信号Vrefを設定レベルに対して0.5LSB以内に整定する必要がある。また、冗長性を設定したA/D変換回路では、比較基準信号Vrefを設定レベルに対して冗長+0.5LSB以内に整定する必要がある。そして、1サイクルの時間は、比較基準信号Vrefが最も大きく変化するときの整定時間よりも長く設定される。
例えば、図13に示すD/A変換器204,205の出力インピーダンスをR、比較回路202の入力容量をCとする。
C*1/(1/4+1/(1+1))=C*1.33
となり、D/A変換器205に対する容量値は、
C*1/(1/1+1/(4+1))=C*0.83
となる。
1回目:−ln(2.5/8)*R*C*1.33=1.16*R*C*1.33=1.54*R*C
2回目:−ln(1.5/4)*R*C*1.33=1.67*R*C*1.33=2.22*R*C
3回目:−ln(1.5/4)*R*C*1.33=0.98*R*C*1.33=1.30*R*C
4回目:−ln(0.5/8)*R*C*1.33=2.77*R*C*1.33=3.68*R*C
5回目:−ln(0.5/8)*R*C*1.33=2.77*R*C*1.33=3.68*R*C
となる。そして、比較完了までに必要な時間は、
3.68*R*C*5=18.40*R*C
となる。
上記と同様に、図3に示すD/A変換器14,15の出力インピーダンスをR、比較回路12の入力容量をCとする。
C*1/(1/4+1/(2+1))=C*1.71
となり、D/A変換器15に対する容量値は、
C*1/(1/2+1/(4+1))=C*1.43
となる。
1回目:−ln(2.5/8)*R*C*1.71=1.16*R*C*1.71=1.98*R*C
2回目:−ln(2.5/8)*R*C*1.71=1.16*R*C*1.71=1.98*R*C
3回目:−ln(0.5/4)*R*C*1.71=2.1*R*C*1.71=3.59*R*C
4回目:−ln(0.5/4)*R*C*1.43=2.1*R*C*1.43=3.00*R*C
5回目:−ln(0.5/2)*R*C*1.43=1.4*R*C*1.43=2.00*R*C
となる。そして、比較完了までに必要な時間は、
3.59*R*C*5=17.95*R*C
となる。
C*1/(1/32+1/(1+6))=C*5.74
となり、下位DACに対する容量値は、
C*1/(1/1+1/(32+6))=C*0.97
となる。従って、非2進探索を行う場合、10回目の変換において上位DACの出力信号D3が変化する場合の整定時間は、
−ln(0.5/512)*R*C*5.74=6.93*R*C*5.74=39.79*R*C
となり、変換完了までに要する時間は、
39.79*R*C*11=437.69*R*C
となる。
−ln(0.5/512)*R*C*5.74=6.93*R*C*5.74=39.79*R*C
となり、変換完了までに要する時間は、
39.79*R*C*10=397.90*R*C
となる。
C*1/(1/32+1/(2+6))=C*6.40
となり、下位DACに対する容量値は、
C*1/(1/2+1/(32+6))=C*1.90
となる。そして、6回目の比較における整定時間が最も長く、
−ln(0.5/32)*R*C*6.40=4.16*R*C*6.40=26.62*R*C
となり、変換完了までに要する時間は、
26.62*R*C*11=292.82*R*C
となる。
以上記述したように、本実施形態によれば、以下の効果を奏する。
・上記実施形態において、デジタル出力信号DOのビット数Nx、第1のD/A変換器14のビット数N1、第2のD/A変換器15のビット数N2B、補正ビットのビット数Kのそれぞれを適宜変更してもよい。例えば、デジタル出力信号DOのビット数Nxを「6」、第1のD/A変換器14のビット数N1を「3」、第2のD/A変換器15のビット数N2B(=N2A+K)を「5」、補正ビットのビット数Kを「2」とする。また、デジタル出力信号DOのビット数Nxを「6」、第1のD/A変換器14のビット数N1を「4」、第2のD/A変換器15のビット数N2Bを「5」、補正ビットのビット数Kを「3」とする。
12 比較回路
13 SARロジック回路
14 デジタル−アナログ変換器(D/A変換器)
15 デジタル−アナログ変換器(D/A変換器)
16,17 キャパシタ(容量素子)
18 スイッチ
19 ノード
21 制御回路
22 補正回路
DO デジタル出力信号
VIN アナログ入力信号
DU 第1の制御信号
DL 第2の制御信号
Sc 比較信号
Va,Vb 出力信号
Vr1 第1の基準信号
Vr2 第2の基準信号
Vref 比較基準信号
Claims (8)
- アナログ入力信号をデジタル出力信号に変換するアナログ−デジタル変換回路であって、
前記アナログ入力信号が第1の入力端子に入力される比較回路と、
前記比較回路の出力信号に応じて、第1信号と第2信号を生成する制御回路と、
前記第1信号に基づいて第1基準信号を生成する第1のデジタル−アナログ変換器と、
前記第2信号に基づいて第2基準信号を生成する第2のデジタル−アナログ変換器と、
前記第1基準信号が第1端子に入力され、前記比較回路の第2の入力端子に第2端子が接続された第1の容量素子と、
前記第2基準信号が第1端子に入力され、前記比較回路の第2の入力端子に第2端子が接続された第2の容量素子と、
前記第1信号と前記第2信号を補正して前記デジタル出力信号を生成する補正回路とを有し、
前記第1信号は、N1ビットのデジタル信号であり、
前記第2信号は、N2Aビットに補正ビットのKビットを付加したN2B(=N2A+K)ビットのデジタル信号であり、
前記制御回路は、前記比較回路の出力信号に応じて前記各デジタル信号の各ビット値を順次設定し、前記比較回路の出力信号と前記各デジタル信号の各ビット値に基づいて前記第1信号と前記第2信号を生成し、
前記補正回路は、前記制御回路により生成された前記N1ビットの第1信号に2^N2Aを乗算した値と、前記制御回路により生成された前記N2Bビットの第2信号と、の合計値に基づいて、(N1+N2A)ビットの前記デジタル出力信号を生成すること
を特徴とするアナログ−デジタル変換回路。 - 前記制御回路は、2進探索に従って前記第1信号の各ビット値を設定した後、2進探索に従って前記第2信号の各ビット値を設定することを特徴とする請求項1に記載のアナログ−デジタル変換回路。
- 前記制御回路は、前記補正ビットに応じた初期値の前記第1信号及び前記第2信号を生成し、前記第1の容量素子及び前記第2の容量素子と前記比較回路の間のノードに第1端子が接続されたスイッチを制御して前記第1の容量素子及び前記第2の容量素子の電荷を初期設定することを特徴とする請求項1又は2記載のアナログ−デジタル変換回路。
- 前記補正回路は、前記合計値から初期値を減算した結果の値のうち、下位(N1+N2A)ビットを除く上位側のビットに基づいて、前記減算した結果の値の下位(N1+N2A)ビットを補正して前記デジタル出力信号を生成することを特徴とする請求項3に記載のアナログ−デジタル変換回路。
- 前記第1の容量素子の容量値と前記第2の容量素子の容量値の比は、前記デジタル出力信号のビット数(N1+N2A)と前記第1信号のビット数(N1)の差の値(N2A)と、補正用のビット数(K)に応じた比に設定されたことを特徴とする請求項1〜4のうちの何れか一項に記載のアナログ−デジタル変換回路。
- アナログ入力信号をデジタル出力信号に変換するアナログ−デジタル変換回路であって、
第1信号に応じた信号を出力する第1のデジタル−アナログ変換器と、
第2信号に応じた信号を出力する第2のデジタル−アナログ変換器と、
補正ビットのビット数に応じた初期値と、前記第1のデジタル−アナログ変換器の出力信号と、前記第2のデジタル−アナログ変換回路の出力信号に応じた比較基準信号を生成する信号生成回路と、
前記アナログ入力信号と前記比較基準信号を比較して比較信号を出力する比較回路と、
前記比較信号に応じて、前記第1及び第2のデジタル−アナログ変換器を制御する制御回路と、
前記第1信号と前記第2信号を補正して前記デジタル出力信号を生成する補正回路とを有し、
前記第1信号は、N1ビットのデジタル信号であり、
前記第2信号は、N2Aビットに補正ビットのKビットを付加したN2B(=N2A+K)ビットのデジタル信号であり、
前記制御回路は、前記比較信号に応じて前記第1信号と前記第2信号の各ビット値を順次設定し、前記比較回路の出力信号と前記各ビット値に基づいて前記第1信号と前記第2信号を生成し、
前記補正回路は、前記制御回路により生成された前記N1ビットの第1信号に2^N2Aを乗算した値と、前記制御回路により生成された前記N2Bビットの第2信号と、の値を加算した値に基づいて、前記(N1+N2A)ビットのデジタル出力信号を生成すること
を特徴とするアナログ−デジタル変換回路。 - 前記信号生成回路は、
前記第1のデジタル−アナログ変換器に第1端子が接続され、前記比較回路に第2端子が接続された第1の容量素子と、
前記第2のデジタル−アナログ変換器に第1端子が接続され、前記比較回路に第2端子が接続された第2の容量素子と、
前記第1の容量素子及び前記第2の容量素子と前記比較回路の間のノードに第1端子が接続されたスイッチと
を含むことを特徴とする請求項6に記載のアナログ−デジタル変換回路。 - アナログ入力信号をデジタル出力信号に変換するAD変換方法であって、
N1ビットの第1信号に基づいて生成した第1の基準信号と、N2Aビットに補正ビットのKビットを付加した(N2A+K)ビットの第2信号に基づいて生成した第2の基準信号を合成した比較基準信号と前記アナログ入力信号を比較して比較信号を生成し、
前記比較信号に応じて、前記第1信号の各ビット値を2進探索によって設定した後、前記第2信号の各ビット値を2進探索によって設定し、該2進探索によって設定した各ビット値に基づいて前記第1信号と前記第2信号を生成し、
前記N1ビットの第1信号に2^N2Aを乗算した値と前記(N2A+K)ビットの第2信号の合計値に基づいて、前記(N1+N2A)ビットのデジタル出力信号を生成すること
を特徴とするアナログ−デジタル変換方法。
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