JP4308841B2 - アナログ−デジタル変換器 - Google Patents

Description

本発明は、アナログ−デジタル変換器に関し、特に、逐次比較型のアナログ−デジタル変換器に関する。

従来、例えば、マイコンやシステムＬＳＩに搭載するアナログ−デジタル変換器（ＡＤ変換器：ＡＤＣ）には、小型化と高精度化の観点から逐次比較型が多く用いられている。

図１は従来のアナログ−デジタル変換器の一例を示すブロック図であり、また、図２は図１に示すアナログ−デジタル変換器の回路構成を示すブロック図であり、従来の逐次比較型のＡＤ変換器の一例を示すものである。

図１に示されるように、従来の逐次比較型ＡＤ変換器は、比較器１０１，逐次比較用レジスタおよび制御用論理回１０２，並びに，ＤＡ変換器（デジタル−アナログ変換器）１０３を備えて構成される。なお、入力アナログ信号は、例えば、サンプルホールド回路を介して入力される。

図２に示されるように、逐次比較用レジスタおよび制御用論理回１０２は、例えば、インバータ１２０、８ビットのリングカウンタ１２１、比較器１０１の出力およびリングカウンタ１２１からの各出力が供給された複数（７個）のアンドゲート１２２、並びに、ＡＤ変換された出力（デジタル値）を出力する複数（８個）のフリップフロップ（ＳＲフリップフロップＦＦ１〜ＦＦ８）を備えている。

逐次比較型ＡＤ変換器は、内部のＤＡ変換器１０３の入力を最上位ビット（ＭＳＢ）より逐次設定し、そのＤＡ変換器１０３の出力（参照電圧Ｖｒ）と入力アナログ信号（入力電圧Ｖｉｎ）とを比較器１０１で比較し、参照電圧Ｖｒを入力電圧Ｖｉｎに近づける。そして、入力電圧Ｖｉｎに最も近い参照電圧Ｖｒを与えるＤＡ変換器の入力デジタル値が入力電圧Ｖｉｎをアナログ−デジタル変換したデジタル値（出力）となる。

ところで、従来、逐次比較用レジスタおよび制御用論理回路、ＤＡ変換器、並びに、比較器を備えた逐次比較型のＡＤ変換器を開示するものとしては、様々な文献が知られている（例えば、非特許文献１〜３参照）。

相良岩男著，「Ａ／Ｄ・Ｄ／Ａ変換器入門（第２版」，日刊工業新聞社，２００３年３月３１日，ｐｐ．１１７−１１８ 吉永淳編（監修：正田英介），「アルテ２１ アナログ回路」，株式会社オーム社，１９９８年６月２５日，ｐｐ．１１１−１１４ D. Johns et al, "ANALOG INTEGRATED CIRCUIT DESIGN", John Wiley & Sons, Inc., 1997, pp.492-493

図１および図２を参照して説明したように、従来の逐次比較型ＡＤ変換器は、比較器１０１，逐次比較用レジスタおよび制御用論理回１０２，並びに，ＤＡ変換器１０３を備え、入力電圧Ｖｉｎに最も近いＤＡ変換器１０３の出力（参照電圧Ｖｒ）を与えるＤＡ変換器１０３の入力デジタル値を、入力電圧Ｖｉｎをアナログ−デジタル変換したデジタル値として出力するようになっている。

図３および図４は図１に示すアナログ−デジタル変換器の動作を説明するための図であり、８ビットのＡＤ変換されたデジタル出力を得る場合の処理を示すものである。ここで、図３は正常な（誤差が発生しない）場合を示し、図４は誤差が発生した場合を示している。また、図３および図４において、Ｖｉｎは入力アナログ信号の入力電圧、ＶｒはＤＡ変換器１０３の出力（参照電圧）、そして、ＶＦＳはフルスケール電圧を示している。

図３に示されるように、正常な場合、内部のＤＡ変換器１０３のデジタル信号を最初のクロック（１）で最上位ビット（ＭＳＢ）のみが『１』となるように設定し、参照電圧ＶｒをＶＦＳ／２として、タイミングｔ１で比較器１０１により入力電圧Ｖｉｎと参照電圧Ｖｒとを比較判定する。

入力電圧Ｖｉｎの方がＶＦＳ／２よりも大きいと判定されると、ＭＳＢをそのまま（『１』）とし、さらに、２番目のクロック（２）でその次のビット（ＭＳＢから２番目のビット）を『１』（『１１』）として、タイミングｔ２で比較器１０１により入力電圧ＶｉｎをそのときのＤＡ変換器１０３の出力（参照電圧Ｖｒ＝３ＶＦＳ／４）と比較する。

なお、最初のクロック（１）入力電圧Ｖｉｎの方が参照電圧Ｖｒ（＝ＶＦＳ／２）よりも小さいと判定されると、ＭＳＢ（最上位ビット）を『０』とし、さらに、２番目のクロック（２）でその次のビット（ＭＳＢから２番目のビット）を『１』（『０１』）として、タイミングｔ２で比較器１０１により入力電圧ＶｉｎをそのときのＤＡ変換器１０３の出力（参照電圧Ｖｒ＝ＶＦＳ／４）と比較する。

以上の処理を最下位ビット（ＬＳＢ）まで繰り返すことにより、参照電圧Ｖｒは入力電圧Ｖｉｎに最も近くなり、そのときのＤＡ変換器１０３へのデジタル入力値が入力アナログ信号（入力電圧）Ｖｉｎをデジタル変換したデジタル値（出力）となる。

図３の場合は、入力電圧ＶｉｎがＶＦＳ／２よりも大きいので最上位ビットを『１』とし、さらに、入力電圧Ｖｉｎが３ＶＦＳ／４よりも小さいので２番目のビットを『０』（『１０』）とし、同様の処理を繰り返して『１００１０１１１』のデジタル値（出力）が得られる。

しかしながら、この従来の逐次比較型ＡＤ変換器では、入力電圧やＤＡ変換器１０３の出力（参照電圧Ｖｒ）が十分整定してから比較器１０１による比較を行わないと判定に間違いが生じるおそれが有り、比較器１０１の判定が一度間違えると、その修正は不可能で大きな変換誤差となっていた。

すなわち、図４に示されるように、例えば、入力電圧Ｖｉｎが或る立ち上がり特性を持って徐々に所定レベルになるとき、この入力電圧Ｖｉｎを、その立ち上がりの途中のタイミングｔ１でＤＡ変換器１０３の出力（参照電圧Ｖｒ＝ＶＦＳ／２）と比較し、その比較結果に間違いが生じると、すなわち、比較器１０１が、入力電圧Ｖｉｎは参照電圧Ｖｒ（＝ＶＦＳ／２）よりも小さい（ＭＳＢが『０』）と判定してしまうと、その後の処理が正しく行われたとしても大きな誤差を生じることになる。

具体的に、ＡＤ変換されたデジタル出力が正しくは『１００１０１１１』の場合でも、ＭＳＢの判定で間違えると、『０１１１１１１１』を出力してしまうことになる。このような、比較器１０１による判定の誤りは、入力信号の立ち上がり（立ち下がり）特性（整定時間）だけでなく、ＤＡ変換器１０３の出力である参照電圧Ｖｒの立ち上がり（立ち下がり）特性（整定時間）やノイズ等にも関係している。そのため、従来の技術では、入力電圧ＶｉｎやＤＡ変換器１０３の出力（参照電圧Ｖｒ）が十分整定してから比較器１０１による比較を行わなければならず、逐次比較型ＡＤ変換器を高速化する上での障害となっていた。

ところで、近年、例えば、パーソナルコンピュータやデジタルスチルカメラ、或いは、自動車のエンジン制御等の様々な用途としてより一層高速のＡＤ変換器が強く要望されている。

しかしながら、上述したように、逐次比較型ＡＤ変換器においては、内部のＤＡ変換器の出力等の整定時間が高速化のネックになっており、また、十分に整定しない状態で入力信号との比較を行うと変換に誤差が生じるという解決すべき課題があった。さらに、この整定時間の問題は、プロセス変動や素子の相対ばらつきの許容度を制限することになり、その結果、逐次比較型ＡＤ変換器の大型化にも繋がっていた。

本発明は、上述した従来技術が有する課題に鑑み、高速動作が可能な逐次比較型ＡＤ変換器の提供を目的とする。さらに、本発明は、プロセス変動や素子の相対ばらつきの許容度を大きくすることで、ＡＤ変換器の小型化も可能とするものである。

本発明によれば、アナログ信号を出力するデジタル−アナログ変換器と、入力アナログ信号をそれぞれ異なる第１，第２および第３のアナログ信号と比較する第１，第２および第３の比較器と、前記第１〜第３の比較器の出力から前記デジタル−アナログ変換器に与えるデジタル信号を制御すると共に、当該デジタル信号を、前記入力アナログ信号をアナログ−デジタル変換したデジタル値として出力する逐次比較用レジスタおよび制御用論理回路と、を備え、前記逐次比較用レジスタおよび制御用論理回路は、クロック信号をカウントしてカウント信号を出力するリングカウンタと、前記第１〜第３の比較器の出力信号、および、前記リングカウンタの出力信号を受け取って、前記デジタル−アナログ変換器に与えるデジタル信号を生成する逐次比較形ＡＤ変換論理回路と、を備え、前記逐次比較形ＡＤ変換論理回路は、上位２ビットのデジタル信号を規定する上位２ビット用逐次比較形ＡＤ変換論理回路と、３ビット以降で最下位ビットよりも１つ手前の各中間ビットのデジタル信号を規定する中間ビット用逐次比較形ＡＤ変換論理回路と、最下位ビットのデジタル信号を規定する最下位ビット用逐次比較形ＡＤ変換論理回路と、を備えることを特徴とするアナログ−デジタル変換器が提供される。

前記デジタル−アナログ変換器は、前記第１〜第３のアナログ信号を生成するように構成してもよい。ここで、前記第１のアナログ信号は、前記第２のアナログ信号よりも所定レベルだけ大きく、且つ、前記第３のアナログ信号は、前記第２のアナログ信号よりも前記所定レベルだけ小さくすることができる。また、前記所定レベルは、前記デジタル−アナログ変換器に与えるデジタル信号のビットによる重みの半分の電圧レベルとすることができる。

前記デジタル−アナログ変換器は、前記第２のアナログ信号と、該第２のアナログ信号を生成するときに当該デジタル−アナログ変換器に与えるデジタル信号のビットによる重みの半分の電圧レベルの差分アナログ信号と、を生成するように構成してもよい。前記第１の比較器は、前記第２のアナログ信号に前記差分アナログ信号を加算した信号と前記入力アナログ信号とを比較し、前記第２の比較器は、前記第２のアナログ信号と前記入力アナログ信号とを比較し、そして、前記第３の比較器は、前記第２のアナログ信号から前記差分アナログ信号を減算した信号と前記入力アナログ信号とを比較するように構成することができる。

前記逐次比較用レジスタおよび制御用論理回路は、さらに、前記第１〜第３の比較器の出力信号を処理して２ビットの信号に変換する比較器出力信号処理回路を備えてもよい。

前記逐次比較用レジスタおよび制御用論理回路は、さらに、前記上位２ビット用逐次比較形ＡＤ変換論理回路で生成される上位２ビットのデジタル信号および前記中間ビット用逐次比較形ＡＤ変換論理回路で生成される各中間ビットのデジタル信号および修正用デジタル信号を使用して前記デジタル信号を修正する修正回路を備えるように構成してもよい。

本発明によれば、高速動作が可能な逐次比較型ＡＤ変換器を提供することができる。さらに、本発明によれば、プロセス変動や素子の相対ばらつきの許容度を大きくすることで、ＡＤ変換器を小型化することも可能である。

まず、本発明に係るアナログ−デジタル変換器の実施例を詳述する前に、本発明に係るアナログ−デジタル変換器の原理を説明する。

図５は本発明に係るアナログ−デジタル変換器の原理構成を示すブロック図であり、本発明に係る逐次比較型のＡＤ変換器を示すものである。

図５に示されるように、本発明に係る逐次比較型ＡＤ変換器は、３つの比較器１１，１２，１３、逐次比較用レジスタおよび制御用論理回２，並びに，ＤＡ変換器（デジタル−アナログ変換器）３を備えて構成される。なお、入力アナログ信号は、例えば、サンプルホールド回路を介して入力されるのは従来と同様である。

ＤＡ変換器３は、３つの異なるレベルのアナログ信号（参照電圧）Ｖｒ１〜Ｖｒ３を出力する。すなわち、第１の比較器１１は、供給される入力アナログ信号（入力電圧）Ｖｉｎと第１の参照電圧Ｖｒ１とを比較し、第２の比較器１２は、入力電圧Ｖｉｎと第２の参照電圧Ｖｒ２とを比較し、そして、第３の比較器１３は、入力電圧Ｖｉｎと第３の参照電圧Ｖｒ３とを比較する。

ここで、第２の参照電圧Ｖｒ２は、図１〜図４を参照して説明した従来のＡＤ変換器における参照電圧Ｖｒに相当する。なお、第１の参照電圧Ｖｒ１は、第２の参照電圧Ｖｒ２（例えば、ＶＦＳ／２）よりもＤＡ変換器３に与えるデジタル信号の最上位ビット（ＭＳＢ）による重み（解像度電圧：ＶＦＳ／２）の半分の電圧（ＶＦＳ／４）、或いは、ＭＳＢの次の２ビット目の重み（ＶＦＳ／４）だけ高いレベル（３ＶＦＳ／４）の電圧とされ、また、第３の参照電圧Ｖｒ３は、第２の参照電圧Ｖｒ２（例えば、ＶＦＳ／２）よりもＤＡ変換器３に与えるデジタル信号のＭＳＢによる重みの半分の電圧だけ低いレベル（ＶＦＳ／４）の電圧とされている。

図６および図７は図５に示すアナログ−デジタル変換器の動作を説明するための図であり、８ビットのＡＤ変換されたデジタル出力を得る場合の処理を示すものである。ここで、図６は正常な（誤差が発生しない）場合を示し、図７は誤差が発生した場合を示している。また、図６および図７において、Ｖｉｎは入力アナログ信号の電圧、Ｖｒ１〜Ｖｒ３はＤＡ変換器の出力（参照電圧）、そして、ＶＦＳはフルスケール電圧を示している。

図６に示されるように、正常な場合、最初のクロック（１）で内部のＤＡ変換器３からＶｒ１＝３ＶＦＳ／４，Ｖｒ２＝ＶＦＳ／２，Ｖｒ３＝ＶＦＳ／４の３つのレベルの参照電圧を発生し、各比較器１１〜１３でそれらの参照電圧Ｖｒ１〜Ｖｒ３と入力アナログ信号（入力電圧）Ｖｉｎとの比較を行う。

そして、３つの比較器１１〜１３は、入力電圧Ｖｉｎを、３つの参照電圧Ｖｒ１〜Ｖｒ３と比較判定し、入力電圧Ｖｉｎが参照電圧Ｖｒ１〜Ｖｒ３で区切られる範囲のどこにあるかを認識する。これにより、上位の２ビット（ＭＳＢおよびその次のビット）を決めることができる。

すなわち、図６に示されるように、例えば、タイミングｔ１で比較器１１〜１３により入力電圧Ｖｉｎが第１の参照電圧Ｖｒ１（＝３ＶＦＳ／４）と第２の参照電圧Ｖｒ２（＝ＶＦＳ／２）との間にあると判定されれば、上位２ビットは『１０』となる。或いは、例えば、入力電圧Ｖｉｎが第２の参照電圧Ｖｒ２（＝ＶＦＳ／２）と第３の参照電圧Ｖｒ３（＝ＶＦＳ／４）との間にあると判定されれば、上位２ビットは『０１』となる。なお、例えば、入力電圧Ｖｉｎが第１の参照電圧Ｖｒ１（＝３ＶＦＳ／４）よりも大きいと判定されれば、上位２ビットは『１１』となり、そして、入力電圧Ｖｉｎが第３の参照電圧Ｖｒ３（＝ＶＦＳ／４）よりも小さいと判定されれば、上位２ビットは『００』となる。

さらに、次のクロック（２）では、前のクロック（１）で決められたデジタル値に次のビットの重み（３ビット目の重み：ＶＦＳ／８）を持ったビット『１』を加えたもの（『１０１』）に対応するＤＡ変換器３の出力（５ＶＦＳ／８）を第２の参照電圧Ｖｒ２とする。

すなわち、ＭＳＢからｎビット目のデジタル値（『１』或いは『０』）をｂｎとし、そのｂｎの重みをｑｎとすると、第２の参照電圧Ｖｒ２（ｎ）は、

Ｖｒ２（１）＝ｂ１・ｑ１
Ｖｒ２（２）＝ｂ１・ｑ１＋ｂ２・ｑ２
Ｖｒ２（３）＝ｂ１・ｑ１＋ｂ２・ｑ２＋ｂ３・ｑ３
・・・・・
Ｖｒ２（ｎ）＝ｂ１・ｑ１＋ｂ２・ｑ２＋…＋ｂｎ・ｑｎ
・・・・・
と表すことができる。

さらに、Ｖｒ１（ｎ）は、
Ｖｒ１（ｎ）＝Ｖｒ２（ｎ）＋ｑ(n+1)
と表すことができる。また、Ｖｒ３（ｎ）は、
Ｖｒ３（ｎ）＝Ｖｒ２（ｎ）−ｑ(n+1)
と表すことができる。

なお、ｎビット目の重みｑｎは、ＶＦＳをフルスケール電圧とすると、
ｑｎ＝ＶＦＳ・２^-n
と表すことができる。

再び、図６に戻り、この例におけるクロック（２）では、第２の参照電圧Ｖｒ２が５ＶＦＳ／８、第１の参照電圧Ｖｒ１が５ＶＦＳ／８＋ＶＦＳ／８＝３ＶＦＳ／４、そして、第３の参照電圧Ｖｒ３が５ＶＦＳ／８−ＶＦＳ／８＝ＶＦＳ／２となる。

タイミングｔ２での比較器１１〜１３の比較により、入力電圧Ｖｉｎは第２の参照電圧Ｖｒ２と第３の参照電圧Ｖｒ３との間にあると判定され、次のクロック（３）では、前のクロック（２）で決められたデジタル値（『１００』）に次のビットの重み（４ビット目の重み：ＶＦＳ／１６）を持ったビット『１』を加えたもの（『１００１』）に対応するＤＡ変換器３の出力（９ＶＦＳ／１６）が第２の参照電圧Ｖｒ２とされる。

なお、クロック（３）では、第１の参照電圧Ｖｒ１が９ＶＦＳ／１６＋ＶＦＳ／１６＝５ＶＦＳ／８となり、第３の参照電圧Ｖｒ３が９ＶＦＳ／１６−ＶＦＳ／１６＝ＶＦＳ／２となる。そして、同様の処理を繰り返すことによって、『１００１０１１１』のデジタル値（出力）が得られることになる。

次に、図７を参照して、前述した図４の場合と同様に、入力アナログ信号の電圧Ｖｉｎが或る立ち上がり特性を持って徐々に所定レベルになるとき、この入力電圧Ｖｉｎを、その立ち上がりの途中で比較器１１〜１３による比較を行う場合を説明する。

まず、最初のクロック（１）では、第１の参照電圧Ｖｒ１が３ＶＦＳ／４，第２の参照電圧Ｖｒ２がＶＦＳ／２，そして，第３の参照電圧Ｖｒ３がＶＦＳ／４とされている。このとき、入力電圧Ｖｉｎは立ち上がりの遷移期間にあり、比較器１１〜１３の判定タイミングｔ１において、入力電圧Ｖｉｎは第２の参照電圧Ｖｒ２と第３の参照電圧Ｖｒ３との間のレベルとなっているため、上位２ビットは『０１』となる。

さらに、次のクロック（２）では、第１の参照電圧Ｖｒ１がＶＦＳ／２，第２の参照電圧Ｖｒ２が３ＶＦＳ／８，そして，第３の参照電圧Ｖｒ３がＶＦＳ／４とされる。そして、入力電圧Ｖｉｎはやはり立ち上がりの遷移期間にあって、第１の参照電圧Ｖｒ１（＝ＶＦＳ／２）よりも大きなレベルとなっているため、３ビット目は『１』（『０１１』）となる。このとき、上述したタイミングｔ１による入力電圧Ｖｉｎがクロック（１）における第２の参照電圧Ｖｒ２（＝ＶＦＳ／２）よりも小さいとの判定結果と矛盾が生じることになる。

さらに、次のクロック（３）では、上位３ビット『０１１』に対して３ビット目に『１』を加え、上位３ビットを『１００』と補正し、さらに、次のビットの重み（４ビット目の重み：ＶＦＳ／１６）を加えた上位４ビットが『１００１』に対応するＤＡ変換器３の出力（９ＶＦＳ／１６）を第２の参照電圧Ｖｒ２とする。なお、第１の参照電圧Ｖｒ１は９ＶＦＳ／１６＋ＶＦＳ／１６＝５ＶＦＳ／８とされ、また、第３の参照電圧Ｖｒ３は９ＶＦＳ／１６−ＶＦＳ／１６＝ＶＦＳ／２とされる。

そして、クロック（３）におけるタイミングｔ３による比較器１１〜１３の判定により、入力電圧Ｖｉｎは第１の参照電圧Ｖｒ１（＝５ＶＦＳ／８）と第２の参照電圧Ｖｒ２（＝９ＶＦＳ／１６）との間にあると判定され、以後、図６の正常な場合と同様の処理が行われることになる。

以上において、入力電圧ＶｉｎまたはＤＡ変換器３から出力される参照電圧Ｖｒ１〜Ｖｒ３が十分に整定しない、或いは、ノイズ等により比較器１１〜１３による判定に間違いが生じた場合、誤差補正には最低でも２クロックの比較判定処理が必要である。また、タイミングｔｎによる補正可能な誤差の限界としては、（１／２ⁿ⁺¹）ＶＦＳとなり、この誤差範囲内であれば、その後のクロックによる処理で補正することができる。

以下、本発明に係るアナログ−デジタル変換器の実施例を、添付図面を参照して詳述する。

図８は本発明に係るアナログ−デジタル変換器の一実施例における一部分の構成を示す回路図であり、図９は本発明に係るアナログ−デジタル変換器の一実施例における他の部分の構成を示すブロック図である。すなわち、図８および図９を組み合わせることにより、上述した図５のＡＤ変換器に対応した実施例が示されることになる。

図８および図９において、符号Ａは参照電圧Ｖｒ１に対応し、Ｂは参照電圧Ｖｒ２に対応し、そして、Ｃは参照電圧Ｖｒ３に対応している。なお、符号ＥおよびＦは、図８（ａ）に示されるように、３つの比較器１１〜１３の出力信号を、逐次比較用レジスタおよび制御用論理回２に設けられた比較器出力信号処理回路２０で論理処理して得られた信号である。なお比較器出力信号処理回路２０は、ＥｘＮＯＲゲード２０１およびＮＡＮＤゲート２０２を備えて構成されている。

すなわち、比較器出力信号処理回路２０は、第１の比較器１１による入力信号Ｖｉｎと参照電圧Ａ（Ｖｒ１）との比較結果、第２の比較器１２による入力信号Ｖｉｎと参照電圧Ｂ（Ｖｒ２）との比較結果、および、第３の比較器１３による入力信号Ｖｉｎと参照電圧Ｃ（Ｖｒ３）との比較結果を２ビットの信号［Ｅ，Ｆ］に置き換えるようになっている。

具体的に、図８（ｂ）に示されるように、比較器１１〜１３の比較結果が［０，０，０］，［０，０，１］，［０，１，１］および［１，１，１］のとき、信号［Ｅ，Ｆ］は、それぞれ［１，１］，［１，０］，［０，０］および［０，１］と変化する。

すなわち、例えば、第１の比較器１１による入力信号Ｖｉｎと参照電圧Ａとの比較結果が『１』というのは、入力信号Ｖｉｎが参照電圧Ａよりも大きい（高い：Ｖｉｎ＞Ａ）ことを示し、また、第１の比較器１１による入力信号Ｖｉｎと参照電圧Ａとの比較結果が『０』というのは、入力信号Ｖｉｎが参照電圧Ａよりも小さい（低い：Ｖｉｎ＜Ａ）ことを示している。

ここで、３つの参照電圧Ａ（Ｖｒ１），Ｂ（Ｖｒ２），Ｃ（Ｖｒ３）において、第１の参照電圧Ａは、第２の参照電圧Ｂよりも所定レベル（例えば、次のビットの重み）だけ大きく、また、第３の参照Ｃは、第２の参照電圧Ｂよりも所定レベルだけ小さく、すなわち、各参照電圧の間に、Ａ＞Ｂ＞Ｃの関係が成立している。

なお、比較器１１〜１３による入力信号Ｖｉｎと、Ａ＞Ｂ＞Ｃの関係が成立している参照電圧Ａ〜Ｃとの比較において、例えば、［１，０，０］，［０，１，０］，［１，１，０］，［１，０，１］といった比較結果は本来生じないものである。すなわち、例えば、比較器１１〜１３による比較結果［１，０，０］とは、Ｖｉｎ＞Ａ，Ｖｉｎ＜Ｂ，Ｖｉｎ＜Ｃを意味するが、これでは、Ａ＞Ｂ＞Ｃと矛盾する。

これは、非常に高い分解能で入力アナログ信号のＡＤ変換を行う場合、或いは、最下位ビットまたはそれに近い高分解能域での比較の場合等において、例えば、半導体の製造ばらつきによる３つの比較器１１〜１３におけるオフセットの違いやノイズ等によって、本来生じない状態が現れる場合である。

このような本来生じることのない比較結果が得られた場合には、３つの比較器１１〜１３によるそのビットデータは考慮しない（入力アナログ信号をＡＤ変換したビットデータとして使用しない）ようにし、第２の参照電圧Ｂとの比較を行う比較器１２の出力のみを用いて、それ以降の下位ビットの決定を行っていく。具体的には、図８（ｂ）に示すＡ，Ｂ，Ｃの比較結果以外のパターンのときには、Ｆの出力を『０』にすることで実現する。

図９に示されるように、逐次比較用レジスタおよび制御用論理回２は、図８を参照して説明した比較器出力信号処理回路２０により論理処理された信号ＥおよびＦを受け取り、ＤＡ変換器３にデジタル信号を供給して参照電圧Ａ，Ｂ，Ｃを生成すると共に、入力電圧（入力アナログ信号）ＶｉｎをＡＤ変換したデジタル値として出力する逐次比較形ＡＤ変換論理回路２２１および２２３〜２２８、並びに、修正回路２３を備えている。ここで、逐次比較形ＡＤ変換論理回路２２１は、最上位ビット（ＭＳＢ）および２ビット目のデジタル信号Ｄ１およびＤ２を生成するためのものであり、逐次比較形ＡＤ変換論理回路２２３〜２２７は、３ビット目〜７ビット目の中間ビットのデジタル信号Ｄ３〜Ｄ７を生成するためのものであり、そして、逐次比較形ＡＤ変換論理回路２２８は、最下位ビット（ＬＳＢ：８ビット目）のデジタル信号Ｄ８を生成するためのものである。

図１０は図９に示すアナログ−デジタル変換器の要部構成を示す回路図であり、また、図１１は図１０に示す回路における上位２ビットの論理決定を説明するための図、図１２は図１０に示す回路における中間ビットの論理決定を説明するための図、そして、図１３は図１０に示す回路における最下位ビットの論理決定を説明するための図である。

まず、ＭＳＢおよび２ビット目（上位２ビット）のデジタル信号Ｄ１およびＤ２を生成するための逐次比較形ＡＤ変換論理回路２２１は、図１０および図１１（ａ）に示されるように、インバータ２２１１〜２２１３、ＡＮＤゲート２２１４〜２２１８、ＯＲゲート２２１９およびＳＲフリップフロップ２２２０，２２２１により構成され、７ビットリングカウンタ２１の出力信号ＱＡ，ＱＢ、並びに、図８を参照して説明した信号Ｅ，Ｆを受け取って、上位２ビットのデジタル信号Ｄ１，Ｄ２を生成する。

ここで、７ビットリングカウンタ２１にはクロック信号ＣＬＫおよびクリア信号ＣＲが入力され、７ビットリングカウンタ２１からは、各逐次比較形ＡＤ変換論理回路２２１〜２２８にカウンタ出力ＱＡ〜ＱＧ（クロック（１）〜（７）に相当）を出力するようになっている。

上位２ビットのデジタル信号Ｄ１およびＤ２に関して、図１１（ｂ）に示されるように、信号［Ｅ，Ｆ］が、比較器１１〜１３の比較結果に応じて［１，１］，［１，０］，［０，０］および［０，１］と変化すると、ＯＲゲート２２１９の出力信号Ｆ’は［１］，［０］，［１］および［０］と変化し、そして、ＳＲフリップフロップ２２２０のＱ出力であるＭＳＢのデジタル信号Ｄ１およびＡＮＤゲート２２１８の出力である２ビット目のデジタル信号Ｄ２（デジタル信号［Ｄ１，Ｄ２］）は、［０，０］，［０，１］，［１，０］および［１，１］と変化する。

次に、各中間ビット（３ビット目から７ビット目）のデジタル信号Ｄ３〜Ｄ７を生成するための逐次比較形ＡＤ変換論理回路２２３（２２３〜２２７）は、図１０および図１２（ａ）に示されるように、インバータＡＮＤゲート２２３１，２２３２、ＮＡＮＤゲート２２３３、ＯＲゲート２２３４およびＳＲフリップフロップ２２３５により構成され、７ビットリングカウンタ２１の出力信号ＱＢ，ＱＣ、信号Ｅ，Ｆおよびデジタル信号Ｄ１，Ｄ２を受け取って中間ビットのデジタル信号Ｄ３（Ｄ３〜Ｄ７）を生成する。

中間ビットのデジタル信号Ｄ３に関して、図１２（ｂ）に示されるように、信号［Ｅ，Ｆ］が、比較器１１〜１３の比較結果に応じて［１，１］，［１，０］，［０，０］および［０，１］と変化すると、ＳＲフリップフロップ２２３５の出力である３ビット目のデジタル信号Ｄ３および論理修正用の信号ａ（デジタル信号［Ｄ３，ａ］）は、［０，１］，［０，０］，［１，０］および［１，１］と変化する。

そして、最下位ビット（ＬＳＢ：８ビット目）のデジタル信号Ｄ８を生成するための逐次比較形ＡＤ変換論理回路２２８は、そのデジタル信号Ｄ８は他のビットの信号に影響を与えないので、図１０および図１３に示されるように、単にＳＲフリップフロップ２２８１だけにより構成され、７ビットリングカウンタ２１の出力信号ＱＧおよび信号Ｅを受け取ってＬＳＢのデジタル信号Ｄ８を生成する。

図１４は図９に示すアナログ−デジタル変換器における修正回路２３の一例を示す回路図である。

図１４に示されるように、修正回路２３は、排他的論理和（ＥＯＲ）ゲート２３１１〜２３１７および８桁の全加算器２３２により構成される。ここで、上位２ビット用のＥＯＲゲート２３１１，２３１２の一方の入力には信号『０』が入力され、また、３ビット目〜７ビット目までのＥＯＲゲート２３１３，２３１７の一方の入力には修正用信号ａ〜ｅが入力されている。なお、ＥＯＲゲート２３１１〜２３１７の他方の入力には、信号Ｅが入力され、そして、信号Ｅが『１』ならば、被加減数［Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７］に対して加減数［０，０，ａ，ｂ，ｃ，ｄ，ｅ］を加算し、また、信号Ｅが『０』ならば、被加減数［Ｄ１，Ｄ２，Ｄ３，Ｄ４，Ｄ５，Ｄ６，Ｄ７］から加減数［０，０，ａ，ｂ，ｃ，ｄ，ｅ］を減算して修正するようになっている。

図１５は図９に示すアナログ−デジタル変換器におけるＤＡ変換器３の一例を示す回路図であり、抵抗ストリング形のＤＡ変換器を示すものである。

図１５に示されるように、抵抗ストリング形のＤＡ変換器３は、電源（フルスケール電圧ＶＦＳ）線と接地との間に複数の抵抗を直列に接続し、各抵抗間の接続ノードからそれぞれゲートにデジタル信号が供給されたトランジスタ（ＭＯＳスイッチ）Ｔｒ０〜ＴｒＮを介してアナログ電圧を出力するようになっている。

具体的に、例えば、前述した図６における最初のクロック（１）では、電圧が３ＶＦＳ／４，ＶＦＳ／２およびＶＦＳ／４となる所定の３つのトランジスタが選択され、それぞれアナログ信号Ａ（Ｖｒ１＝３ＶＦＳ／４），Ｂ（Ｖｒ２＝ＶＦＳ／２）およびＣ（Ｖｒ３＝ＶＦＳ／４）として、図８（ａ）に示す３つの比較器１１〜１３の一方の入力に供給される。

図１６は図９に示すアナログ−デジタル変換器におけるＤＡ変換器３の他の例を示す回路図であり、２進化加重電流源からなるＤＡ変換器を示すものである。また、図１７は図８に示すアナログ−デジタル変換器における比較器の変形例を示す回路図である。

図１６に示されるように、２進化加重電流源のＤＡ変換器３は、電流値がＩ，Ｉ／２，Ｉ／４，Ｉ／８，…，Ｉ／２ⁿとなるｎ個の電流源Ｉ１〜ＩｎをＤＡ変換器３に入力されるデジタル信号（ｂ１〜ｂｎ−１）によりスイッチＳＷ１〜ＳＷｎ−１で選択し、その電流を抵抗Ｒｒに流すことで参照電圧Ｂ（第２の参照電圧Ｖｒ２）を生成すると共に、次のビットの重みを持った差分電圧（差分アナログ信号）ΔＶｒを生成し、図１７に示す第１〜第３の比較器１１〜１３に供給する。

ここで、参照電圧Ｂを生成するための抵抗Ｒｒと差分電圧ΔＶｒを生成するための抵抗Ｒｒ’の抵抗値は同一とされている。また、第１の比較器１１は１つの正入力と２つの負入力を有し、第２の比較器１２は１つの負入力と１つの正入力を有し、そして、第３の比較器１３は２つの正入力と１つの負入力を有している。

具体的に、ＤＡ変換器３は、例えば、前述した図６における最初のクロック（１）では、電圧（抵抗Ｒｒの両端の電位）がＶＦＳ／２となる参照電圧Ｂ（第２の参照電圧Ｖｒ２）と、ＶＦＳ／４となる次のビットの重さの電圧（抵抗Ｒｒ’の両端の電位差）となる差分電圧ΔＶｒを生成する。

第１〜第３の比較器１１〜１３の１つの正入力には入力アナログ信号（入力電圧）Ｖｉｎが入力され、また、１つの負入力には参照電圧Ｂ（第２の参照電圧Ｖｒ２）が入力される。さらに、第１の比較器１１の他の負入力には差分電圧ΔＶｒが入力され、参照電圧Ｂに差分電圧ΔＶｒが加算された電圧（第１の参照電圧Ａ（＝Ｂ＋ΔＶｒ））と入力電圧Ｖｉｎとの比較が行われ、また、第３の比較器１３の他の正入力には差分電圧ΔＶｒが入力され、参照電圧Ｂから差分電圧ΔＶｒが減算された電圧（第３の参照電圧Ｃ（＝Ｂ−ΔＶｒ））と入力電圧Ｖｉｎとの比較が行われることになる。

なお、上述したＤＡ変換器３としての抵抗ストリング形のＤＡ変換器、並びに、２進化加重電流源のＤＡ変換器は単なる例であり、他の様々な構成のＤＡ変換器を適用することができる。また、図面を参照して説明した逐次比較形ＡＤ変換論理回路２２１〜２２８、並びに、修正回路２３等も単なる例であり、様々な回路構成を適用することができるのはもちろんである。

さらに、上述した実施例では、ＡＤ変換したデジタル値を８ビットとして説明したが、これも単なる説明のためだけのものであり、実際には、１０〜１４ビットまたはそれ以上として使用することができる。さらに、上述した各図面の回路も単なる例であり、各信号の論理を反転し、或いは、論理ゲートやトランジスタとして他のものと使用するといった様々な変更を行うことができるのはいうまでもない。

本発明は、パーソナルコンピュータやデジタルスチルカメラ、或いは、自動車のエンジン制御等の様々な用途の逐次比較型のＡＤ変換器として使用することができ、特に、高速動作および小型化等が要求されるＡＤ変換器として好ましいものである。

従来のアナログ−デジタル変換器の一例を示すブロック図である。 図１に示すアナログ−デジタル変換器の回路構成を概略的に示すブロック図である。 図１に示すアナログ−デジタル変換器の動作を説明するための図（その１）である。 図１に示すアナログ−デジタル変換器の動作を説明するための図（その２）である。 本発明に係るアナログ−デジタル変換器の原理構成を示すブロック図である。 図５に示すアナログ−デジタル変換器の動作を説明するための図（その１）である。 図５に示すアナログ−デジタル変換器の動作を説明するための図（その２）である。 本発明に係るアナログ−デジタル変換器の一実施例における一部分の構成を示す回路図である。 本発明に係るアナログ−デジタル変換器の一実施例における他の部分の構成を示すブロック図である。 図９に示すアナログ−デジタル変換器の要部構成を示す回路図である。 図１０に示す回路における上位２ビットの論理決定を説明するための図である。 図１０に示す回路における中間ビットの論理決定を説明するための図である。 図１０に示す回路における最下位ビットの論理決定を説明するための図である。 図９に示すアナログ−デジタル変換器における修正回路の一例を示す回路図である。 図９に示すアナログ−デジタル変換器におけるＤＡ変換器の一例を示す回路図である。 図９に示すアナログ−デジタル変換器におけるＤＡ変換器の他の例を示す回路図である。 図８に示すアナログ−デジタル変換器における比較器の変形例を示す回路図である。

符号の説明

２；１０２ 逐次比較用レジスタおよび制御用論理回
３；１０３ デジタル−アナログ変換器（ＤＡ変換器）
１１，１２，１３；１０１ 比較器
２０ 比較器出力信号処理回路
２１ リングカウンタ
２３ 修正回路
２２１，２２３〜２２８ 逐次比較形ＡＤ変換論理回路

Claims (8)

1. アナログ信号を出力するデジタル−アナログ変換器と、
   入力アナログ信号をそれぞれ異なる第１，第２および第３のアナログ信号と比較する第１，第２および第３の比較器と、
   前記第１〜第３の比較器の出力から前記デジタル−アナログ変換器に与えるデジタル信号を制御すると共に、当該デジタル信号を、前記入力アナログ信号をアナログ−デジタル変換したデジタル値として出力する逐次比較用レジスタおよび制御用論理回路と、を備え、
   前記逐次比較用レジスタおよび制御用論理回路は、
   クロック信号をカウントしてカウント信号を出力するリングカウンタと、
   前記第１〜第３の比較器の出力信号、および、前記リングカウンタの出力信号を受け取って、前記デジタル−アナログ変換器に与えるデジタル信号を生成する逐次比較形ＡＤ変換論理回路と、を備え、
   前記逐次比較形ＡＤ変換論理回路は、
   上位２ビットのデジタル信号を規定する上位２ビット用逐次比較形ＡＤ変換論理回路と、
   ３ビット以降で最下位ビットよりも１つ手前の各中間ビットのデジタル信号を規定する中間ビット用逐次比較形ＡＤ変換論理回路と、
   最下位ビットのデジタル信号を規定する最下位ビット用逐次比較形ＡＤ変換論理回路と、を備えることを特徴とするアナログ−デジタル変換器。
2. 請求項１に記載のアナログ−デジタル変換器において、
   前記デジタル−アナログ変換器は、前記第１〜第３のアナログ信号を生成することを特徴とするアナログ−デジタル変換器。
3. 請求項２に記載のアナログ−デジタル変換器において、
   前記第１のアナログ信号は、前記第２のアナログ信号よりも所定レベルだけ大きく、且つ、
   前記第３のアナログ信号は、前記第２のアナログ信号よりも前記所定レベルだけ小さいことを特徴とするアナログ−デジタル変換器。
4. 請求項３に記載のアナログ−デジタル変換器において、
   前記所定レベルは、前記デジタル−アナログ変換器に与えるデジタル信号のビットによる重みの半分の電圧レベルであることを特徴とするアナログ−デジタル変換器。
5. 請求項１に記載のアナログ−デジタル変換器において、
   前記デジタル−アナログ変換器は、前記第２のアナログ信号と、該第２のアナログ信号を生成するときに当該デジタル−アナログ変換器に与えるデジタル信号のビットによる重みの半分の電圧レベルの差分アナログ信号と、を生成することを特徴とするアナログ−デジタル変換器。
6. 請求項５に記載のアナログ−デジタル変換器において、
   前記第１の比較器は、前記第２のアナログ信号に前記差分アナログ信号を加算した信号と前記入力アナログ信号とを比較し、
   前記第２の比較器は、前記第２のアナログ信号と前記入力アナログ信号とを比較し、そして、
   前記第３の比較器は、前記第２のアナログ信号から前記差分アナログ信号を減算した信号と前記入力アナログ信号とを比較することを特徴とするアナログ−デジタル変換器。
7. 請求項１〜６のいずれか１項に記載のアナログ−デジタル変換器において、前記逐次比較用レジスタおよび制御用論理回路は、さらに、
   前記第１〜第３の比較器の出力信号を処理して２ビットの信号に変換する比較器出力信号処理回路を備えることを特徴とするアナログ−デジタル変換器。
8. 請求項１に記載のアナログ−デジタル変換器において、前記逐次比較用レジスタおよび制御用論理回路は、さらに、
   前記上位２ビット用逐次比較形ＡＤ変換論理回路で生成される上位２ビットのデジタル信号および前記中間ビット用逐次比較形ＡＤ変換論理回路で生成される各中間ビットのデジタル信号および修正用デジタル信号を使用して前記デジタル信号を修正する修正回路を備えることを特徴とすることを特徴とするアナログ−デジタル変換器。

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