JP5436508B2 - アナログ‐デジタル変換器及びアナログ信号をデジタル信号に変換する方法 - Google Patents
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Description
Vinがしきい値Vthよりも大きくなると、MDAC部104は、入力信号Vinとしきい値Vthとの差の値を2倍に増幅する。このため、デジタル近似部101の入出力特性は、入力信号Vinの0〜しきい値Vthとの間及びしきい値Vth〜フルスケール値VFSとの間でそれぞれ線形特性を有し、同一の特性が、入力信号Vinの0〜しきい値Vthとの間及びしきい値Vth〜フルスケール値VFSとの間で反復する特性を有する。
入力される第1アナログ信号の大きさとしきい値とを比較して該比較結果を示すデジタル値を出力する比較部と、前記第1アナログ信号をβ倍に増幅するとともに前記比較部の比較結果に応じて所定の演算を実行して第2アナログ信号を出力する乗算型デジタルアナログ変換部とを備えるデジタル近似部と、
最上位ビットを演算するときはアナログ入力信号を前記第1アナログ信号として出力し、かつ最上位ビットを演算するとき以外は前記第2アナログ信号を前記第1アナログ信号として出力するマルチプレクサと、
前記βの値を推定するβ推定部と、
前記比較部が出力する前記デジタル値を順次取り込んで、推定したβの値に基づいてデジタル信号として出力するデジタル信号出力部と、
を有し、前記βの値は、1よりも大きく2よりも小さい値であることを特徴とする。
入力される第1アナログ信号の大きさとしきい値とを比較して該比較結果を示すデジタル値を出力する比較部と、前記第1アナログ信号をβ倍に増幅するとともに前記比較部の比較結果に応じて所定の演算を実行して第2アナログ信号を出力する乗算型デジタルアナログ変換部とを備える複数のデジタル近似部であって、前記入力端子に直列に接続され、前段のデジタル近似部の前記第2アナログ信号を後段のデジタル近似部に前記第1アナログ信号として提供する複数のデジタル近似部と、
前記複数のデジタル近似部の少なくとも1つの前記βの値を推定するβ推定部と、
前記比較部が出力する前記デジタル値を順次取り込んで、推定したβの値に基づいてデジタル信号として出力するデジタル信号出力部と、
を有し、前記βの値は、1よりも大きく2よりも小さい値であることを特徴とする。
前記βの値を推定するときに使用される複数のβ進デジタル信号の前記所定のビット数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定されることが好ましい。このような構成を有することにより、アナログデジタル変換器は、設計上のワーストケースにおいても必要な分解能を得ることができ、かつ冗長性のない推定処理が可能になる。
さらに、本発明に係るアナログデジタル変換器では、前記乗算型デジタルアナログ変換部は、容量値が異なる2つのキャパシタと、前記キャパシタにスイッチを介して接続されるオペアンプとを有することが好ましい。
このような構成を有することにより、アナログデジタル変換器は、簡単な回路構成によりβ倍の増幅度を演算することが可能になる。
前記複数のデジタル近似部の数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定されることが好ましい。このような構成を有することにより、アナログデジタル変換器は、設計上のワーストケースにおいても必要な分解能を得ることができ、かつ冗長性のない推定処理が可能になる。
同一の入力信号を前記アナログデジタル変換器に入力し、
前記入力信号を2つのβ進デジタル信号に変換し、
前記変換された複数のβ進デジタル信号に基づいて、前記増幅度βの値を推定することを含み、前記βの値は、1よりも大きく2よりも小さい値であり、
前記変換される複数のβ進デジタル信号のビット数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定されることを特徴とする。
前記ルックアップテーブルに規定される指数の最大値は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定されることが好ましい。
前記デジタル近似部の数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定されることが好ましい。
Tinに印加される入力信号Vinでキャパシタ42a及び42bをそれぞれ充電する。図4(a)に、ステップS101におけるスイッチの状態を示す。図4(a)に示されるように、スイッチ43a、43c、43d及び43eはオンし、スイッチ43b及び43fはオフする。スイッチそれぞれをこのよう状態にすることにより、入力端子Tinに印加されるサンプリング信号Vsによって、スイッチ43d及び43eをそれぞれ介してキャパシタ42a及び42bが充電される。図4(b)は、図4(a)に示すスイッチング状態の等価回路を示す図である。図4(b)に示すように、ステップS101の状態で、キャパシタ42a及び42bに充電される電荷量QSは、
QS = Vin(Ca+Cb) (3)
となる。
QT = Ca(±Vref)+Cb・Vres (4)
となる。
QS_Re = Vres(Ca+Cb) (5)
となる。
QT = QS (6)
の関係が成り立つ。このため、式(3)及び(4)それぞれの右辺は等しくなる。
Vin(Ca+Cb) = Ca(±Vref)+Cb・ Vres (7)
式(7)を展開することにより、
Ca < Cb (11)
の関係を満たすようにキャパシタ42a及び42bの容量値Ca及びCbを選択することにより、βの値を1よりも大きく2よりも小さい値に選択することができる。
Tinに印加された信号をβ倍に増幅できる。なお、2ビット目以降においても、式(4)及び(5)の関係から同様に電荷量保存の法則に基づいて、残差信号のβ倍の値を求めることができる。
b0n = β-2 + β-3 + β-4 + β-6 + β-8 +
β-9 + β-11 + β-12 + β-13 + β-16 + (13)
β-17 + β-18
b1n = β-1 + β-4 + β-5 + β-7 + β-8 +
β-10 + β-12 + β-13 + β-14 + β-16 + (14)
β-18 + β-19
となる。
b0nのビット数を規定することが好ましい。好適には、β推定部30は、βの値が設計上のワーストケースの値である場合の分解能が、βの値が設計上の中央値である場合に規定される分解能に実質的に等しくなるように、第1及び第2推定デジタル信号b1n及びb0nのビット数を規定することができる。例えば、βの値の設計上の中央値が1.8であり、βの値の設計上のワーストケースの値が1.62及び1.98であるときは、βの値が1.62のときの分解能が、βの値が1.8のときに規定される分解能に実質的に等しくなるように、第1及び第2推定デジタル信号b1n及びb0nのビット数を規定することが好ましい。
Vthがずれることなどによりミスコードが発生することはない。このため、本発明に係る第1の実施形態に従うAD変換器1では、素子精度に依存しない回路設計が可能となり、回路設計が容易になる。
Doutのビット数では、必要以上の分解能が得られるので演算処理が冗長になる。
b11 = (β−1)(1.1-2 + 1.1-3 + 1.1-5 +
1.1-6) (18)
という変換処理を実行する。
Vresとを第2入力選択信号S2に基づいて選択的に出力するマルチプレクサ15を有する。マルチプレクサ15は、βの値を推定するときは、残差信号Vresを選択し、通常の変換処理を実行するときは、入力信号Vinを選択するように構成される。デジタル近似部60それぞれについて推定されたβの値は、デジタル近似部60ごとにβ推定部30に記憶される。
10、60 デジタル近似部
12 サンプル・ホールド機能を有する部分
13 比較部
14、16 MDAC部
20、22 マルチプレクサ
30 β推定部
31 ビット数決定部
32 ルックアップテーブル
40 β進−2進変換部
Claims (17)
- 入力されるアナログ入力信号を所定の分解能を有するデジタル信号に変換するサイクリック型のアナログデジタル変換器であって、
入力される第1アナログ信号の大きさとしきい値とを比較して該比較結果を示すデジタル値を出力する比較部と、前記第1アナログ信号をβ倍に増幅するとともに前記比較部の比較結果に応じて所定の演算を実行して第2アナログ信号を出力する乗算型デジタルアナログ変換部とを備えるデジタル近似部と、
最上位ビットを演算するときはアナログ入力信号を前記第1アナログ信号として出力し、かつ最上位ビットを演算するとき以外は前記第2アナログ信号を前記第1アナログ信号として出力するマルチプレクサと、
前記比較部が出力する前記デジタル値から前記βの値を推定するβ推定部と、
前記比較部が出力する前記デジタル値を順次取り込んで、推定したβの値に基づいてデジタル信号として出力するデジタル信号出力部と、
を有し、前記βの値は、1よりも大きく2よりも小さい値であることを特徴とするアナログデジタル変換器。 - 入力端子に入力されるアナログ入力信号を所定の分解能を有するデジタル信号に変換するパイプライン型のアナログデジタル変換器であって、
入力される第1アナログ信号の大きさとしきい値とを比較して該比較結果を示すデジタル値を出力する比較部と、前記第1アナログ信号をβ倍に増幅するとともに前記比較部の比較結果に応じて所定の演算を実行して第2アナログ信号を出力する乗算型デジタルアナログ変換部とを備える複数のデジタル近似部であって、前記入力端子に直列に接続され、前段のデジタル近似部の前記第2アナログ信号を後段のデジタル近似部に前記第1アナログ信号として提供する複数のデジタル近似部と、
前記比較部が出力する前記デジタル値から前記複数のデジタル近似部の前記βの値を推定するβ推定部と、
前記比較部が出力する前記デジタル値を順次取り込んで、推定したβの値に基づいてデジタル信号として出力するデジタル信号出力部と、
を有し、前記βの値は、1よりも大きく2よりも小さい値であることを特徴とするアナログデジタル変換器。 - 前記乗算型デジタルアナログ変換部は、第1キャパシタと、第2キャパシタと、前記第1アナログ信号が印加されることにより第1キャパシタと第2キャパシタにそれぞれ充電された電荷を演算するために使用される複数のスイッチと、を有する請求項1または2に記載のアナログデジタル変換器。
- 前記β推定部は、同一の入力信号を変換して取得される所定のビット数を有する2つのβ進デジタル信号を使用して、前記βの値を推定し、
前記βの値を推定するときに使用される複数のβ進デジタル信号の前記所定のビット数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定される請求項1〜3のいずれか一項に記載のアナログデジタル変換器。 - 前記デジタル信号のビット数は、前記推定されたβの値での分解能が、前記所定の分解能に実質的に等しくなるように決定される請求項1〜4のいずれか一項記載のアナログデジタル回路。
- 前記デジタル信号出力部は、前記推定されたβの値を使用して、前記デジタル信号を2進デジタル信号として出力する請求項1〜5のいずれか一項に記載のアナログデジタル変換器。
- 前記β推定部は、2つのデジタル信号に変換可能な推定用入力DC信号を、最上位ビットの値が1である第1推定β進デジタル信号及び最上位ビットの値が0である第2推定β進デジタル信号の2つのデジタル信号に変換し、前記第1推定β進デジタル信号と前記第2推定β進デジタル信号との差異を最小化することにより前記βの値を推定する請求項1〜6のいずれか一項に記載のアナログデジタル変換器。
- 前記β推定部は、複数の前記βの値と該β値の複数の指数とに対応するβの累乗値に関する値をβの値ごとに規定するルックアップテーブルを使用して前記βの値を推定する請求項1〜7のいずれか一項に記載のアナログデジタル変換器。
- 前記ルックアップテーブルに規定されるβ値の指数の最大値は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定される請求項8に記載のアナログデジタル変換器。
- 前記所定の演算は、前記第1アナログ信号の大きさがしきい値より小さい場合、βの値から1を減算した値を第1基準信号に乗算した値を、β倍した前記第1アナログ信号の値に加算し、前記第1アナログ信号の大きさがしきい値より大きい場合、βの値から1を減算した値を第2基準信号に乗算した値を、β倍した前記第1アナログ信号の値に加算する請求項1〜9のいずれか一項に記載のアナログデジタル変換器。
- 前記乗算型デジタルアナログ変換部は、容量値が異なる2つのキャパシタと、前記キャパシタにスイッチを介して接続されるオペアンプとを有する請求項10に記載のアナログデジタル変換器。
- 前記βの値の設計上のワーストケースの値は、2未満であり、かつ前記βのワーストケースの値は、2に近い値である請求項1〜11のいずれか一項に記載のアナログデジタル変換器。
- 前記β推定部は、同一の入力信号を変換して取得される所定のビット数を有する2つのβ進デジタル信号を使用して、前記βの値を推定し、
前記複数のデジタル近似部の数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定される請求項2に記載のアナログデジタル変換器。 - 前記β推定部は、前記デジタル信号の上位ビットを演算するいくつかのデジタル近似部のβの値を推定し、他のデジタル近似部のβの値を推定しない請求項2又は13に記載のアナログデジタル変換器。
- 増幅度がβである乗算型デジタルアナログ変換部を備え、かつ所定の分解能を有するアナログデジタル変換器の前記増幅度βの値を推定する方法であって、
1つのアナログ信号を前記アナログデジタル変換器に入力し、
前記アナログ信号を2つのβ進デジタル信号に変換し、
前記変換された複数のβ進デジタル信号に基づいて、前記増幅度βの値を推定する、
ことを含み、前記βの値は、1よりも大きく2よりも小さい値であり、
前記変換される複数のβ進デジタル信号のビット数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定されることを特徴とする方法。 - 前記アナログデジタル変換器は、複数の前記βの値と該β値の複数の指数とに対応する前記βの累乗値に関する値をβの値ごとに規定するルックアップテーブルをさらに有し、
前記ルックアップテーブルに規定される指数の最大値は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定される請求項15に記載の方法。 - 前記アナログデジタル変換器は、複数のデジタル近似部が入力端子に直列に接続されるパイプライン型であり、
前記デジタル近似部の数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定される請求項15に記載の方法。
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