JP4011041B2

JP4011041B2 - アナログ・デジタル変換システムと補正回路及び補正方法

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Description

本発明は、アナログ・デジタル変換回路に関し、特に、パイプライン方式アナログ・デジタル変換回路の補正に適用して好適な補正回路と方法並びにシステムに関する。

近時、アナログ・デジタル変換回路（「ＡＤＣ」という）に対する高速、高精度、低消費電力化の要求は益々強くなってきている。高速・高精度のＡＤＣを実現する手段として、複数の高精度ＡＤＣを並置し、並置された複数のＡＤＣを時分割で動作させる構成としたインターリーブ方式のＡＤＣが提案されている。並列に並べた高精度ＡＤＣのそれぞれを「コンポーネントＡＤＣ」という。コンポーネントＡＤＣとして、比較的簡易な構成で高精度を実現できるパイプライン方式のＡＤＣが一般に用いられている。

低消費電力化の要求に対応すべく、パイプライン方式ＡＤＣにおいて、低容量のキャパシタを用いた場合、非線形誤差（ＩＮＬ；積分非直線性）の主要因は、各パイプライン段のゲインエラーとなる。したがって、ＩＮＬの改善を図るために、各パイプラインステージのゲインエラー補正を行う必要がある。パイプライン方式ＡＤＣのエラー補正については、非特許文献１、２、特許文献１等が参照される。非特許文献１には、１．５ビット／ステージアルゴリズムを用いたパイプラインＡＤＣ（ｐｉｐｅｌｉｎｅｄＡＤＣ）の構成が記載されており、またパイプラインＡＤＣのオフセット、ゲインエラーのキャリブレーション方法が記載されている。

図５は、ゲインエラーの補正のために、既知補正信号を用いた補正回路の構成の一例を示す図である。図５には、コンポーネントＡＤＣを２個並列に備えた２相インターリーブＡＤＣが示されている。すなわち、第１のパイプラインＡＤ変換器１１（「第１のパイプラインＡＤＣ」ともいう）と、第１のゲインエラー補正回路１２とからなる第１のＡＤ変換器１０（「第１のコンポーネントＡＤＣ」ともいう）と、第２のパイプラインＡＤ変換器２１（「第２のパイプラインＡＤＣ」ともいう）と、第２のゲインエラー補正回路２２からなる第２のＡＤ変換器２０（「第２のコンポーネントＡＤＣ」ともいう）と、を備え、補正回路３０Ａは、シリアル・パラレル・（ＳＰ）変換回路（２：１マルチプレクサ）３１と、補正信号レプリカ発生部３５と、減算器３６と、補正回路制御部３４Ａとを備え、補正信号発生部４０Ａと、２分周多相回路５０とを備えている。

補正信号発生部４０Ａで生成された既知補正信号（例えば既知のリニアランプ波形）は、２つのコンポーネントＡＤＣ１０、２０により、半周期ずれた位相でサンプリングされる。

２分周多相回路５０は、基準クロック信号を２分周して、互いに半クロックずれた分周クロック信号を生成する。

第１、第２のパイプラインＡＤＣ１１、２１は、２分周多相回路５０からそれぞれ入力される互いに半クロックずれた分周クロックを基に、異なった位相で、アナログ入力端子に入力された受信信号をそれぞれサンプリングする。

第１、第２のゲインエラー補正回路１２、２２は、第１、第２のパイプラインＡＤ変換器１１、２１の出力を受けて、ゲインエラーを補正し、補正結果（デジタル信号）を、シリアルに出力する。

シリアル・パラレル変換回路（マルチプレクサ）３１は、互いに半クロックずれた分周クロック信号でサンプリングする２つのコンポーネントＡＤＣ１０、２０から出力されるデジタル信号（シリアル信号）をそれぞれ受けてパラレル信号に変換し、パラレル信号を２：１に多重化して、出力する。

減算器３６は、シリアル・パラレル変換回路（マルチプレクサ）３１からのデジタル出力信号と、補正信号レプリカ発生部３５から補正信号レプリカ（既知のリニアランプ波形のデジタル信号）の差分（減算結果）を出力する。

補正回路制御部３４Ａは、減算器３６から出力される差分を入力とし、該差分の絶対値が少なくなる（最小となる）ように、第１、第２のゲインエラー補正回路１２、２２におけるゲインエラー補正を制御するための補正量制御信号＃１、＃２を生成し、生成した補正量制御信号＃１、＃２を、第１、第２のゲインエラー補正回路１２、２２に対してそれぞれ供給する。

かかる構成により、第１、第２のパイプラインＡＤＣ１１、２１のゲインエラーの補正を行い、ゲインエラーに起因する非線形誤差の特性を改善している。

図６は、図５に示した構成とは異なる補正方式として、低速・高精度リファレンスＡＤＣを用いた一例を示す図である。図６を参照すると、この従来のＡＤ変換システムにおいては、図５の補正信号レプリカ発生部３５を削除し、低速・高精度のＡＤ変換器６１（リファレンスＡＤＣ）よりなるリファレンスＡＤＣ６０を備え、図５の補正信号発生部４０Ａ（既知補正信号を生成）の代わりに、補正信号発生部４０Ｂ（任意の補正信号を生成）を備え、補正信号発生部４０Ｂからの補正信号は、第１、第２のパイプラインＡＤＣ１１、２１と、低速・高精度のリファレンスＡＤＣ６１に入力される。また、分周多相回路５０Ｂからの２分周多相クロック信号は、ＡＤＣ１０、２０に供給され、低速・高精度のリファレンスＡＤＣ６１には、分周多相回路５０Ｂから、ＡＤＣ１０、２０よりも分周比が大の低速のクロック信号が供給される。

すなわち、図６に示す構成において、減算器３６では、図５の補正信号レプリカ信号の代わりに、ＡＤＣ１０、２０でそれぞれサンプリングされた受信信号（デジタル信号）と低速・高精度のリファレンスＡＤＣ６１でサンプリングされた受信信号（デジタル信号）との差分をとり、補正回路制御部３４Ｂでは、この差分の絶対値が少なくなる（最小となる）ように、ゲインエラー補正を制御する。

図６の構成の場合、図５の構成と相違して、補正信号発生部４０Ｂからの補正信号として、任意の補正信号を用いることができる。また、この補正信号は、図５のように、既知である必要もない。そして、減算器３６における差分の算出は、クロック周期毎に行う必要がない。このため、低速・高精度リファレンスＡＤＣ６１には、分周多相回路５０Ｂで多分周した低速クロック信号が用いられる。なお、図６に示した構成に関連する刊行物として、例えば特許文献１が参照される。

Masanori Furuta, Shoji Kawahito, and Daisuke Miyazaki," A Digital Calibration Technique for Pipelined Analog-to-Digital Converters," IEEE Instrumentation and Measurement Technology Conference 21-23 May 2002, pp712-717 X. Wang, P.J.Hurst, and S.H. Lewis, "A 12-bit 20-MS/s Pipelined ADC with Nested Digital Background Calibration," IEEE CUSTOM INTEGRATED CIRCUITS CONFERENCE, 2003, pp409-412 米国特許第６,６０６,０４２号明細書

ところで、図５に示した構成の場合、ゲインエラーの制御を、既知補正信号レプリカと受信サンプリング信号との差分に基づいて行っているため、既知補正信号の精度により、ゲインエラー補正能力が制限されることになる。

また、高精度な既知補正信号を用いた場合、回路規模の増大を招くほか、高精度且つ正確な既知補正信号発生部４０Ａを設ける構成とした場合、コストの低減を困難としている。

図６に示した構成の場合、ゲインエラーの制御を、低速高精度リファレンスＡＤＣ６１によるサンプリング信号と、ＡＤＣ１０、２０の受信サンプリング信号との差分で判定しており、リファレンスＡＤＣ６１の精度により、ゲインエラー補正能力が制限されることになる。精度を上げるため、高精度なリファレンスＡＤＣを用いる場合、回路規模の増大を招く。

したがって、本発明の主たる目的は、回路規模の削減を図りながら、ゲインエラー補正能力を向上可能とするシステムと補正回路及び補正方法を提供することにある。

本願で開示される発明は、前記目的を達成するため、概略以下の通りとされる。

本発明の１つのアスペクト（側面）に係るシステムは、アナログ信号を入力しデジタル信号に変換して出力するパイプライン方式のアナログ・デジタル変換回路と、前記アナログ・デジタル変換回路のゲインエラーを補正する補正回路と、を含むアナログ・デジタル変換システムであって、前記補正回路が、前記アナログ・デジタル変換回路の出力信号を受け、前記アナログ・デジタル変換回路でのゲインエラーにより発生した所定の周波数成分を抽出するフィルタと、前記フィルタで抽出された周波数成分に基づき、前記アナログ・デジタル変換回路のゲインエラーの補正を行うための制御信号を、前記アナログ・デジタル変換回路に供給する制御回路と、を備えている。

本発明の他のアスペクト（側面）に係る方法は、アナログ信号を入力しデジタル信号に変換して出力するパイプライン方式のアナログ・デジタル変換回路の補正方法であって、
（Ａ１）前記アナログ・デジタル変換回路の出力信号を受け、前記アナログ・デジタル変換回路のゲインエラーにより発生した周波数成分をフィルタで抽出する工程と、
（Ａ２）前記フィルタで抽出された周波数成分に基づき、前記アナログ・デジタル変換回路のゲインエラーの補正を行う工程と、を含む。

本発明のさらに他のアスペクト（側面）に係る回路は、アナログ信号を入力しデジタル信号に変換して出力するパイプライン方式のアナログ・デジタル変換回路のゲインエラーを補正するための補正回路であって、前記アナログ・デジタル変換回路の出力信号を受け、前記アナログ・デジタル変換回路のゲインエラーにより発生した周波数成分を抽出するフィルタと、前記フィルタで抽出された周波数成分のパワーを計算し、前記パワーの値が少なくなるように、前記アナログ・デジタル変換回路におけるゲインエラーの補正を行うための制御信号を出力する制御回路と、を含む。

本発明によれば、ゲインエラー補正能力を向上しており、パイプラインＡＤＣにゲインエラーがあった場合でも、非線形誤差（ＩＮＬ）特性の劣化を抑えることができる。

また、本発明によれば、従来の補正方式のように、正確な既知補正信号発生回路や高精度のリファレンスＡＤＣを必要としないことから、回路規模を削減可能とし、特性の向上を達成しながら、コストの低減を実現することができる。

本発明を実施するための最良の形態について説明する。本発明に係るＡＤ変換システムは、コンポーネントＡＤＣにパイプラインＡＤＣ（ｐｉｐｅｌｉｎｅｄＡＤＣ）を用いたインターリーブ型ＡＤＣにおいて、パイプラインＡＤＣにおけるゲインエラーによって発生したイメージ成分を、バンドパス・フィルタ（図１の３２）によって抽出し、イメージ成分のパワーが少なく（最小に）なるように、ゲインエラー補正を行う。

パイプラインＡＤＣのアナログ入力端子に入力される補正信号は、好ましくは、帯域制限されたトレーニング信号よりなり、バンドパス・フィルタ（３２）は、ナイキスト周波数（ｆｓ／２）より帯域制限されたトレーニング信号の中心周波数（ｆｉ）を差し引いた周波数を含む所定範囲の周波数帯域の信号を選択的に通過させ、バンドパス・フィルタ（３２）から出力される信号のパワーを計算し、パワー計算結果を受け、ゲインエラーを少なくするように、ＡＤＣのゲインエラーの補正を行うための制御信号を生成し、制御信号をＡＤＣのゲインエラー補正回路に出力する補正制御回路（３４）を備えている。以下、実施例に即して詳細に説明する。

図１は、本発明の一実施例の構成を示す図である。図１には、コンポーネントＡＤＣを２個並列に備えた２相インターリーブＡＤＣが示されている。すなわち、本発明の一実施例のＡＤ変換システムは、第１のパイプラインＡＤ変換器１１（第１のパイプラインＡＤＣ）と、第１のゲインエラー補正回路１２からなる第１のＡＤＣ１０（第１のコンポーネントＡＤＣ）と、第２のパイプラインＡＤ変換器２１（第２のパイプラインＡＤＣ）と、第２のゲインエラー補正回路２２からなる第２のＡＤＣ２０（コンポーネントＡＤＣ）と、を備え、補正回路３０は、ＡＤＣ１０、２０からそれぞれ出力されるシリアルデジタル信号を受け、パラレル信号に変換して多重化するシリアル・パラレル変換回路（２：１マルチプレクサ）３１と、シリアル・パラレル（ＳＰ）変換回路３１の出力を受けるバンドパス・フィルタ３２と、バンドパス・フィルタ３２の出力信号のパワーを計算する受信パワー計算部３３と、補正回路制御部３４と、を備えている。さらに、補正信号発生部４０と、２分周多相回路５０と、を備えている。

補正信号発生部４０で生成された補正信号は、２つのコンポーネントＡＤＣ１０、２０により、半周期ずれた位相でサンプリングされる。

第１、第２のパイプラインＡＤＣ１１、２１は、２分周多相回路５０からそれぞれ入力される互いに半クロックずれた分周クロックを基に、異なった位相で、アナログ入力端子に入力されたアナログ信号をそれぞれサンプリングする。

第１、第２のゲインエラー補正回路１２、２２は、第１、第２のパイプラインＡＤ変換器１１、２１からの出力信号をそれぞれ受けて、ゲインエラーを補正し、補正結果（デジタル信号）を、シリアルに出力する。

バンドパス・フィルタ３２は、シリアル・パラレル変換回路（マルチプレクサ）３１からの出力を受け、所定の周波数帯域の信号（すなわちゲインエラーにより発生したイメージ成分）を選択的に通過させる。

受信パワー計算部３３において、バンドパス・フィルタ３２から出力される周波数成分のパワーを計算し、補正回路制御部３４は、受信パワー計算部３３からパワー計算結果を受け、ゲインエラーを少なくするように、ＡＤＣ１０、２０のゲインエラーの補正を行うための補正量制御信号を生成し、ゲインエラー補正回路１２、２２に出力する。

次に、図１のパイプラインＡＤＣ１１、２１の一例について説明する。図２は、Ｎ段（ただし、Ｎは所定の正整数）の１．５ビットパイプラインＡＤＣの構成の一例を示す図である。アナログ入力信号をサンプルするサンプル・ホールド（Ｓ／Ｈ）回路１１０と、Ｎ段の１．５ビットパイプラインＡＤＣ１００_１〜１００_Ｎを備え、Ｎ段の１．５ビットパイプラインＡＤＣ１００_１〜１００_Ｎの出力Ｄ１、Ｄ２、…、ＤＮを入力し、冗長表現から非冗長表現に変換し変換デジタル信号を出力する１．５ｂｉｔ−１ｂｉｔ変換器１２０を備えている。

１．５ビットパイプラインＡＤＣは、１．５ビットＡＤＣ１０１（１．５ｂＡＤＣ）と、１．５ビットデジタル・アナログ変換器１０２（１．５ｂＤＡＣ）と、加算器１０３と、増幅器１０４（ゲイン＝２；ＭＢＴ（ＭｕｌｔｉｐｌｙＢｙＴｗｏ）アンプともいう）を備え、１．５ｂＡＤＣ１０１は、デジタル出力Ｄ（Ｄ２の添え字２は、２段目の１．５ビットパイプラインＡＤＣのデジタル出力を表す）を出力するとともに、次段に、電圧Ｖ_ｏｕｔを出力する。

図２において、例えば初段（第１ステージ）の１．５ビットパイプラインＡＤＣ１００_１は、サンプル・ホールド回路１１０の出力を入力し、次式（１）の演算を行う。

Ｖ_ｏｕｔ＝２Ｖ_ｉｎ−ＤＶ_ｒｅｆ …(1)

ただし、
Ｖ_ｉｎはアナログ入力信号であり、
Ｖ_ｒｅｆは、１．５ｂＤＡＣ１０２の基準電圧であり、
Ｖ_ｏｕｔは、増幅器１０４（ＭＢＴ）の出力電圧（アナログ信号）であり、
Ｄは、ＡＤＣ１０１の出力であり、次式（２）で与えられる。

Ｄ＝１（ｉｆＶ_ｉｎ≧Ｖ_ｒｅｆ／４）
０（ｉｆ −Ｖ_ｒｅｆ／４＜Ｖ_ｉｎ＜Ｖ_ｒｅｆ／４）
−１（ｉｆＶ_ｉｎ≦−Ｖ_ｒｅｆ／４）
…(2)

２段目以降の１．５ビットパイプラインＡＤＣも、前段の出力電圧Ｖ_ｏｕｔを入力とし、初段と同様の処理を行う。

インターリーブＡＤＣでは、各コンポーネントＡＤＣのサンプル・ホールド回路（Ｓ／Ｈ）１１０のゲインは、全く同一でなければならない。

図１の構成例の場合、例えば第１のコンポーネントＡＤＣ１０（第１のパイプラインＡＤＣ１１）を基準とし、第１、第２のパイプラインＡＤＣ１１、２１におけるサンプル・ホールド回路（Ｓ／Ｈ）１１０（図２参照）のゲインの差分を、第２のコンポーネントＡＤＣ２０のゲインエラーとする。

パイプラインの第１段〜第Ｎ段の各段の増幅器（ＭＢＴ）１０４のゲインの理想値は、「２」であり、「２」からのずれ量を、パイプラインＡＤＣの各段（ステージ）のゲインエラーとする。

ゲインエラーが存在する場合、次式（３）で表されるエラーＥが発生する。次式（３）では、第Ｍ段以降のゲインエラーは、影響が小さいものとして、無視している。

図１の第１、第２のゲインエラー補正回路１２、２２では、補正回路３０より第１、第２のゲインエラー補正回路１２、２２に対してそれぞれ出力される補正量制御信号＃１、補正量制御信号＃２で設定されたゲインエラーに応じて、次式（３）を計算し、第１、第２のパイプラインＡＤ変換器１１、２１から出力される変換ディジタルデータから、式（３）を差し引くことにより、ゲインエラーの補正を行う。なお、式（３）については、上記特許文献１等が参照される。

E = 2^-2 (2g₀ - a₁)D₁
+ 2^-3 (2ｇ₀ + a₁ - a₂)D₂
+ 2^-4 (2g₀ + a₁ + a₂ - a₃)D₃
+ …
+ 2^-M-1 (2g₀ + ａ₁ + ａ₂… - ａ_M)D_M
+ 2^-M-2 (2g₀ + ａ₁ + ａ₂… + ａ_M)(D_M+1 + 2^-1D_M+2 + 2^-2D_M+3…)
…(3)

上式（３）において、
ｇ₀は、サンプル・ホールド（Ｓ／Ｈ）回路１１０のゲインエラー、
ａ_ｘは、第ｘ段のパイプラインステージ１００ｘのゲインエラーである。

ここで、Ｌ相インターリーブＡＤＣ（図１の分周多相回路５０が分周Ｌ相クロックを生成する）について検討すると、本発明では、補正用に、全帯域に対して、１／Ｌに帯域制限されたトレーニング信号を用いる。

ゲインエラーを持つインターリーブＡＤＣに帯域制限されたトレーニング信号を入力すると、周波数スペクトル上でのエイリアシング領域に、イメージ成分が発生する。

図３は、２相インターリーブＡＤＣにおけるゲインエラーによるイメージ成分発生を模式的に示す図である。図３において、ｆｓはサンプリング周波数（ｆｓ／２はＮｙｑｕｉｓｔ周波数）であり、帯域制限トレーニング信号の中心周波数をｆｉとしたとき、２相インターリーブＡＤＣにおけるゲインエラーによるイメージ成分は、周波数ｆｓ／２−ｆｉを中心周波数とする（ｆ／２に関するｆｉの折り返しに対応する）。

本実施例では、ゲインエラーにより発生したイメージ成分をバンドパス・フィルタ３２により抽出し、抽出されたイメージ成分のパワー（電力）が最小になるように、ゲインエラー補正を行う。

図４は、図１の２相インターリーブＡＤＣにおけるゲインエラー補正手順を示す流れ図である。なお、図４において、ＡＤＣ＃１、＃２は、図１のパイプラインＡＤＣ１１、２１に対応し、サンプル・ホールド（Ｓ／Ｈ）回路は、図２の１１０、第１乃至第Ｍ段のパイプラインは図２の１００_１〜１００_Ｍ（不図示、ただし、ＭはＭ＜Ｎの整数）に対応する。また、ｇ＃２は、パイプラインＡＤＣ２１のサンプル・ホールド（Ｓ／Ｈ）回路１１０のゲインエラーである。また、ａ＃１_１〜ａ＃１_Ｎは、パイプラインＡＤＣ１１の第１〜第Ｎ段のパイプラインステージのゲインエラーである。ａ＃２_１〜ａ＃２_Ｎは、パイプラインＡＤＣ２１の第１〜第Ｎ段のパイプラインステージのゲインエラーである。

まず、各ゲインエラー見積もり値を初期設定する（ステップＳ１）。ｇ＃２を０とし、ａ＃１_１〜ａ＃１_Ｎを０、ａ＃２_１〜ａ＃２_Ｎを０とする。

ＡＤＣ＃２のサンプル・ホールド（Ｓ／Ｈ）回路のゲインエラー補正する（ステップＳ３、Ｓ４、Ｓ５）。

その後、第１段から順に第Ｍ段まで、ＡＤＣ＃１とＡＤＣ＃２のパイプラインゲインエラー補正を交互に繰り返す（ステップＳ６とＳ７、ステップＳ８とＳ９、ステップＳ１０とＳ１１）。

この作業を予め決められたループ回数（ｌｏｏｐｍａｘ）に達するか、イメージ成分のパワーが予め決められた閾値以下（ＰＴＨ）になるまで繰り返す（ステップＳ１２）。

ＡＤＣ＃２のサンプル・ホールド（Ｓ／Ｈ）回路のゲインエラー補正を例に、図４のステップＳ４の補正方法の詳細について図１及び図２を参照して説明する。

現在のゲインエラー推定値ｇ＃２に対して、δだけ減少させたゲインエラー
ｇ＃２ｍ＝ｇ＃２−δ …(4)
を、ゲインエラー補正回路２２に設定する。その他のゲインエラーには、現在の推定値（ａ＃１_１〜Ｍ、ａ＃２_１〜Ｍ）を設定する。

このとき、バンドパス・フィルタ３２によって抽出されたイメージ成分のパワーＰＯＷ_Ｍを算出して記憶部（不図示）に保存する。

同様に、現在のゲインエラー推定値ｇ＃２に対してδだけ増加させたゲインエラー
ｇ＃２ｐ＝ｇ＃２＋δ …(5)
をゲインエラー補正回路２２に設定し、このときのバンドパス・フィルタ３２により抽出したイメージ成分のパワーＰＯＷ_Ｐを算出して記憶部（不図示）に保存する。

ＰＯＷ_ＰがＰＯＷ_Ｍより小さい場合には、実際のゲインエラーが、現在の推定値より大きいものと判断し、ゲインエラー推定値ｇ＃２を、ステップサイズμだけ増大させる。

一方、ＰＯＷ_ＰがＰＯＷ_Ｍより大きい場合には、実際のゲインエラーが現在の推定値より小さいものと判断し、ゲインエラー推定値ｇ＃２ををステップサイズμだけ減少させる。

なお、図４のｇ＃２＝ｇ＃２−μsign（ＰＯＷ_Ｐ−ＰＯＷ_Ｍ）において、μsignのsignは、（ＰＯＷ_Ｐ−ＰＯＷ_Ｍ）の符号の負、正に応じて、−１、１をとる。

上記したステップＳ４の処理を、ｋ＝０から開始し（ステップＳ３）、ｋが予め決められたループ回数（ｋｍａｘ）に達するか（ｋ≧ｋｍａｘ）、イメージ成分のパワーが予め決められた閾値以下（ＰＴＨ）、すなわち、ａｂｓ（ＰＯＷ_Ｐ−ＰＯＷ_Ｍ）＜ＰＴＨとなるまで繰り返す（ステップＳ５）。なお、図４において、演算子ａｂｓは絶対値を表す。

インターリーブＡＤＣのコンポーネントＡＤＣにパイプラインＡＤＣを用いた場合、各パイプライン段のゲインエラーにより、特性劣化が生じる。また、インターリーブＡＤＣ間のサンプル・ホールド（Ｓ／Ｈ）回路のゲインばらつきによっても特性劣化が生じる。

本実施例によれば、ゲインエラーが存在するインターリーブ型ＡＤＣに対し、帯域制限されたトレーニング信号を入力し、インターリーブ型ＡＤＣからそのイメージ成分が生成されることを利用し、イメージ成分が最小になるように、ゲインエラー補正を行っている。また、トレーニング信号は帯域制限された任意の信号でよいので、トレーニング信号を発生する補正信号発生部４０の構成を簡素化できるといる利点を有している。

このように、上記のゲインエラーがあった場合でも、特性劣化を抑えられる。また、従来の補正方式のように、正確な既知補正信号発生回路や、高精度のリファレンスＡＤＣを必要としないため、回路規模を削減できる。

以上本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ限定されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の一実施例の構成を示す図である。本発明の一実施例のパイプラインＡＤＣの構成を示す図である。本発明のフィルタ処理を説明するためのスペクトラム図である。本発明の一実施例の処理手順を説明するための流れ図である。従来の補正回路の典型的な構成の一例を示す図である。従来の補正回路の別の構成の一例を示す図である。

符号の説明

１０第１のコンポーネントＡＤ変換器
１１第１のパイプラインＡＤ変換器
１２第１のゲインエラー補正回路
２０第２のコンポーネントＡＤ変換器
２１第２のパイプラインＡＤ変換器
２２第２のゲインエラー補正回路
３０、３０Ａ、３０Ｂ補正回路
３１シリアル・パラレル変換回路（デマルチプレクサ）
３２バンドパス・フィルタ
３３受信パワー計算部
３４、３４Ａ、３４Ｂ補正回路制御部
３５補正信号レプリカ発生部
３６減算器
４０、４０Ａ、４０Ｂ補正信号発生部
５０２分周多相回路
５０Ｂ分周多相回路
６０リファレンスＡＤ変換器
６１低速・高精度ＡＤ変換器（リファレンスＡＤＣ）
１００_１〜１００_Ｎ第１〜Ｎステージ
１０１１．５ビットＡＤＣ
１０２１．５ビットＤＡＣ
１０３加算器
１０４増幅器（ＭＢＴ）
１１０サンプル・ホールド回路
１２０１．５ビット−１ビット変換器

Claims

複数並置され、互いに位相が異なるサンプリングクロック信号で駆動され、アナログ信号を入力しデジタル信号に変換して出力するパイプライン方式のアナログ・デジタル変換回路と、
前記アナログ・デジタル変換回路のゲインエラーの補正を制御する補正回路と、
を含み、
前記補正回路が、
前記アナログ・デジタル変換回路の出力信号を受け、前記アナログ・デジタル変換回路におけるゲインエラーにより発生した所定の周波数成分を抽出するフィルタと、
前記フィルタで抽出された周波数成分に基づき、前記アナログ・デジタル変換回路のゲインエラーの補正を行うため制御信号を、前記アナログ・デジタル変換回路に供給する制御回路と、
を備えている、ことを特徴とするアナログ・デジタル変換システム。
前記フィルタが、バンドパス・フィルタよりなる、ことを特徴とする請求項１記載のアナログ・デジタル変換システム。
前記制御回路は、前記フィルタで抽出された周波数成分のパワーを計算し、前記パワーの値が少なくなるように、前記アナログ・デジタル変換回路のゲインエラーの補正を行うため制御信号を生成する、ことを特徴とする請求項１記載のアナログ・デジタル変換システム。
前記アナログ・デジタル変換回路のアナログ入力端子に入力される補正信号が、帯域制限された信号よりなり、
前記補正回路において、
前記フィルタは、ナイキスト周波数より、前記帯域制限された信号の中心周波数を差し引いた周波数を含む所定範囲の周波数帯域の信号を選択的に通過させて抽出し、
前記制御回路は、前記フィルタで抽出された周波数成分のパワーを計算するパワー計算部と、
前記パワー計算部で計算された前記パワーを受け、前記パワーの値が少なくなるように、前記アナログ・デジタル変換回路のゲインエラーの補正を行うための前記制御信号を生成し、前記制御信号を、前記アナログ・デジタル変換回路に供給する補正制御部と、
を備えている、ことを特徴とする請求項１記載のアナログ・デジタル変換システム。
前記アナログ・デジタル変換回路は、
サンプル・ホールド回路と、
複数段（Ｎ段）のパイプラインステージ・アナログ・デジタル変換器と、
複数段（Ｎ段）のパイプラインステージ・アナログ・デジタル変換器のデジタル出力を受け、冗長表現から非冗長表現に変換出力する変換回路と、
前記変換回路の出力を受け、前記制御信号に基づき、ゲインエラーを補正するゲインエラー補正回路と、
を備えている、ことを特徴とする請求項１記載のアナログ・デジタル変換システム。
互いに位相の異なるクロック信号をサンプリングクロック信号としてそれぞれ入力し、アナログ入力端子より入力されるアナログ信号をデジタル信号に変換して出力するパイプライン方式のアナログ・デジタル変換回路を複数並列に備え、
前記複数のアナログ・デジタル変換回路の複数のデジタル出力を多重化するマルチプレクサと、
前記マルチプレクサの出力信号を受け、前記アナログ・デジタル変換回路におけるゲインエラーにより発生した所定の周波数成分を抽出するバンドパス・フィルタと、
前記バンドパス・フィルタで抽出された周波数成分のパワーを計算するパワー計算部と、
前記周波数成分のパワーの値が少なくなるように、前記アナログ・デジタル変換回路のゲインエラーの補正を行うための制御信号を、前記複数のアナログ・デジタル変換回路にそれぞれ供給する補正回路制御部と、
を備えている、ことを特徴とするアナログ・デジタル変換システム。
複数並置され、互いに位相の異なるサンプリングクロック信号で駆動され、アナログ信号をデジタル信号に変換して出力するパイプライン方式のアナログ・デジタル変換回路のゲインエラーを補正するための補正回路であって、
前記アナログ・デジタル変換回路の出力信号を受け、前記アナログ・デジタル変換回路におけるゲインエラーにより発生した周波数成分を抽出するフィルタと、
前記フィルタで抽出された周波数成分のパワーを計算し、前記パワーの値が少なくなるように、前記アナログ・デジタル変換回路におけるゲインエラーの補正を行うための制御信号を出力する制御回路と、
を含む、ことを特徴とする補正回路。
複数並置され、互いに位相が異なるサンプリングクロック信号で駆動され、アナログ信号を入力しデジタル信号に変換して出力するパイプライン方式のアナログ・デジタル変換回路の補正方法であって、
前記アナログ・デジタル変換回路の出力信号を受け、前記アナログ・デジタル変換回路のゲインエラーにより発生した周波数成分をフィルタで抽出する工程と、
前記フィルタで抽出された周波数成分に基づき、前記アナログ・デジタル変換回路のゲインエラーの補正を行う工程と、
を含む、ことを特徴とするアナログ・デジタル変換回路の補正方法。
前記フィルタが、バンドパス・フィルタよりなる、ことを特徴とする請求項８記載のアナログ・デジタル変換回路の補正方法。
前記フィルタで抽出された周波数成分のパワーを計算する工程と、
前記抽出された周波数成分のパワーの値が少なくなるように、前記アナログ・デジタル変換回路のゲインエラーの補正を行う工程と、
を含む、ことを特徴とする請求項８記載のアナログ・デジタル変換回路の補正方法。
前記アナログ・デジタル変換回路のアナログ入力端子に、帯域制限された信号を、補正信号として入力する工程と、
ナイキスト周波数より、前記帯域制限された信号の中心周波数を差し引いた周波数を含む所定範囲の周波数帯域の信号をフィルタを用いて選択的に通過させる工程と、
前記フィルタから出力される周波数成分のパワーを計算する工程と、
前記計算されたパワーが少なくなるように、前記アナログ・デジタル変換回路のゲインエラーの補正を行うための制御信号を生成する工程と、
を含む、ことを特徴とする請求項８記載のアナログ・デジタル変換回路の補正方法。
前記アナログ・デジタル変換回路は、
サンプル・ホールド回路と、
複数段（Ｎ段）のパイプラインステージ変換器と、
複数段（Ｎ段）のパイプラインステージ変換器の出力を受け冗長表現から非冗長表現に変換して出力する変換回路と、
前記変換回路の出力信号を受け、前記制御信号に基づき、ゲインエラーを補正するゲインエラー補正回路と、を含むものである、ことを特徴とする請求項１１記載のアナログ・デジタル変換回路の補正方法。
前記アナログ・デジタル変換回路を少なくとも二つ含み、
（ａ）一つの前記アナログ・デジタル変換回路のサンプル・ホールド回路のゲインエラーを補正する工程と、
（ｂ）前記アナログ・デジタル変換回路のパイプラインステージのゲインエラーの補正を、第１から第Ｎ段のパイプラインステージまで、二つの前記アナログ・デジタル変換回路について、交互に行う工程と、
を含む、ことを特徴とする請求項１２記載のアナログ・デジタル変換回路の補正方法。
前記工程（ａ）が、
（ａ１）一つの前記アナログ・デジタル変換回路のサンプル・ホールド回路のゲインエラーを、現在の値から、予め定められた所定量加算した第１の値に更新し、
一つの前記アナログ・デジタル変換回路の前記第１の値のゲインエラーに対応する前記フィルタで抽出された周波数成分のパワー（「第１のパワー」という）を計算する工程と、
（ａ２）一つの前記アナログ・デジタル変換回路のサンプル・ホールド回路のゲインエラーを、現在の値から、予め定められた所定量減算した第２の値に更新し、一つの前記アナログ・デジタル変換回路の前記第２の値のゲインエラーに対応する前記フィルタで抽出された周波数成分のパワー（「第２のパワー」という）を計算する工程と、
（ａ３）前記第１のパワーと前記第２のパワーの差分の絶対値が、予め定められた所定の閾値より小となるか、又は、予め定められた所定の繰り返し回数に達するまで、前記（ａ１）と（ａ２）の工程を繰り返すように制御する工程と、
を含む、ことを特徴とする請求項１３記載のアナログ・デジタル変換回路の補正方法。