JP2016192612A - 半導体装置及びアナログデジタル変換回路のキャリブレーション方法 - Google Patents

Abstract

【課題】従来のアナログデジタル変換回路のキャリブレーション処理では、複数の補正係数を簡単に算出することが難しかった。【解決手段】一実施の形態にかかる半導体装置は、サブＡＤＣ１４が出力するデジタル中間値ｂ［１：０］のビット毎の重みの合計の数に対応して設けられ、それぞれが、同一の容量、抵抗値又は電流値に設定された複数の単位素子Ｃｓ１〜Ｃｓ３と、複数の単位素子Ｃｓ１〜Ｃｓ３がデジタル中間値のいずれのビットに基づきアナログ値を生成するかを切り替える対応ビット切替部３２と、を有し、キャリブレーション時に、複数の単位素子とビットとの組み合わせをローテーションし、各組み合わせに基づき得られたデジタル中間値により補正係数を算出する。【選択図】図２

Description

本発明は半導体装置に関し、例えばアナログデジタル変換回路を有する半導体装置及びアナログデジタル変換回路のキャリブレーション方法に関する。

近年、センサ素子から得られるアナログ信号の電圧値をデジタル値に変換することで、マイクロコンピュータ等で動作するソフトウェア、或いは、デジタル回路で構成される信号処理回路等で処理することが多く行われている。このアナログ値からデジタル値への変換ではアナログデジタル変換回路が用いられる。このアナログデジタル変換回路では、回路を構成する回路素子のばらつき等が変換誤差となる問題がある。アナログデジタル変換回路を高精度化するためには、変換誤差を解消しなければならない。そこで、アナログデジタル変換回路における誤差補正の一例が特許文献１に開示されている。

特許文献１に記載の技術では、入力信号をデジタル値に変換するサブＡＤＣ（Analog to Digital Converter）と、サブＡＤＣの出力値をアナログ値に変換するサブＤＡＣ(Digital to Analog Converter)とを備え、当該サブＤＡＣにおいてデジタル値に対応したアナログ値を生成するデバイスエレメントを＋グループと−グループの２つに分類する。そして、補正対象となるデバイスエレメント（セグメントｉ）を＋グループとしたアナログデジタル変換結果とセグメントｉを−グループとしたアナログデジタル変換結果と、の差分からセグメントｉの重みを算出する。

特許第４５３２８０８号明細書

特許文献１に記載の技術では、算出する補正係数はセグメントｉの重みのみである。しかしながら、算出すべき補正係数が複数個となった場合、特許文献１に記載の技術では、キャリブレーションするために高精度なアナログデジタル変換回路を追加しなければならない問題が生じる。その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施の形態にかかる半導体装置は、サブＡＤＣが出力するデジタル中間値のビット毎の重みの合計の数に対応して設けられ、それぞれが、同一の容量、抵抗値又は電流値に設定された複数の単位素子と、複数の単位素子がデジタル中間値のいずれのビットに基づきアナログ値を生成するかを切り替える対応ビット切替部と、を有し、キャリブレーション時に、複数の単位素子とビットとの組み合わせをローテーションし、各組み合わせに基づき得られたデジタル中間値により補正係数を算出する。

なお、上記実施の形態の装置を方法やシステムに置き換えて表現したもの、該装置または該装置の一部の処理をコンピュータに実行せしめるプログラム、該装置を備えた撮像装置なども、本発明の態様としては有効である。

前記一実施の形態によれば、簡易な計算で複数の補正係数を算出してキャリブレーション動作を高速化できる。

実施の形態１にかかるアナログデジタル変換回路のブロック図である。 実施の形態１にかかるアナログデジタル変換回路のアナログ部のブロック図である。 実施の形態１にかかるサブＡＤＣの例を示すブロック図である。 実施の形態１にかかるアナログデジタル変換回路における単位素子のローテーションを説明する図である。 実施の形態１にかかるアナログデジタル変換回路において単位素子のローテーションを実現する回路の一例のブロック図である。 実施の形態１にかかるアナログデジタル変換回路において単位素子のローテーションを実現する回路の別の例のブロック図である。 実施の形態１にかかるアナログデジタル変換回路の伝達特性を説明するグラフである。 実施の形態１にかかるアナログデジタル変換回路のキャリブレーション方法のフローチャートである。 実施の形態２にかかるアナログデジタル変換回路のアナログ部のブロック図である。 実施の形態２にかかるアナログデジタル変換回路における単位素子のローテーションを説明する表である。 実施の形態２にかかるアナログデジタル変換回路において単位素子のローテーションを実現する回路の一例のブロック図である。 実施の形態２にかかるアナログデジタル変換回路において単位素子のローテーションを実現する回路の別の例のブロック図である。 実施の形態２にかかるサブＤＡＣの伝達特性を説明するグラフである。 実施の形態２にかかるアナログデジタル変換回路のキャリブレーション方法のフローチャートである。 実施の形態３にかかるアナログデジタル変換回路のアナログ部のブロック図である。 実施の形態３にかかるアナログデジタル変換回路のキャリブレーション方法のフローチャートである。 実施の形態３にかかるアナログデジタル変換回路のキャリブレーション方法においてステージ間のキャリブレーションを行う場合の入力信号とＭＳＢの設定値を説明する図である。 実施の形態３にかかるアナログデジタル変換回路においてキャリブレーションを実施した際の効果を説明するグラフである。 実施の形態４にかかる半導体装置のブロック図である。 実施の形態５にかかるアナログデジタル変換回路のアナログ部のブロック図である。 実施の形態５にかかるアナログデジタル変換回路における単位素子のローテーションを説明する図である。 実施の形態６にかかるアナログデジタル変換回路のアナログ部のブロック図である。 実施の形態６にかかるアナログデジタル変換回路における単位素子のローテーションを説明する図である。

説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、ＣＰＵ、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。

また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体（ｎｏｎ−ｔｒａｎｓｉｔｏｒｙ ｃｏｍｐｕｔｅｒ ｒｅａｄａｂｌｅ ｍｅｄｉｕｍ）を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体（ｔａｎｇｉｂｌｅ ｓｔｏｒａｇｅ ｍｅｄｉｕｍ）を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体（例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ）、光磁気記録媒体（例えば光磁気ディスク）、ＣＤ−ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）ＣＤ−Ｒ、ＣＤ−Ｒ／Ｗ、半導体メモリ（例えば、マスクＲＯＭ、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）、フラッシュＲＯＭ、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ））を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（ｔｒａｎｓｉｔｏｒｙ ｃｏｍｐｕｔｅｒ ｒｅａｄａｂｌｅ ｍｅｄｉｕｍ）によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。

実施の形態１にかかるアナログデジタル変換回路１のブロック図を図１に示す。図１に示すように、実施の形態１にかかるアナログデジタル変換回路１は、アナログ部１０とデジタル部２０とを有する。アナログ部１０は、アナログ信号をデジタル信号に変換する回路が含まれる。デジタル部２０は、アナログ部１０が出力するデジタル値を補正して最終的な変換データを出力する出力段回路である。

アナログ部１０は、セレクタ１１、セレクタ１２、サンプルホールド回路１３、サブＡＤＣ（Analog to Digital Converter）１４、サブＤＡＣ（Digital to Analog Converter）１５、残差増幅器１６を有する。実施の形態１にかかるアナログ部１０は、サイクリック型アナログデジタル変換回路を備えるものとする。

セレクタ１１は、アナログ信号Ｖｉｎとコモン電圧Ｖｃｏｍとのいずれか一方を選択して後段のセレクタ１２に伝える。セレクタ１１がいずれの信号を選択するかは、図１では図示を省略したキャリブレーション制御部により指示される。セレクタ１２は、セレクタ１１が出力した信号と残差増幅器１６が出力する残差電圧Ｖｒｅｓとのいずれか一方を選択してサンプルホールド回路１３に出力する。セレクタ１２がいずれの信号を選択するかは、図示を省略したアナログデジタル変換制御回路により指示される。なお、デジタル部２０内の各ブロックは、アナログデジタル変換制御回路により、アナログ信号をデジタル信号に変換する動作及び動作中の各種スイッチタイミングが制御されるものとする。

サンプルホールド回路１３は、セレクタ１２が出力する信号の電圧レベルをサンプリングすると共に、サンプリングした値を保持して後段の回路に出力する。サブＡＤＣ１４は、入力信号の信号レベルに応じたデジタル中間値を多ビットのデジタル値ｂ［ｘ：０］として出力する。より具体的には、サブＡＤＣ１４は、サンプルホールド回路１３が出力するアナログ電圧を、当該アナログ電圧の電圧値に対応するｘビットのデジタル中間値に変換する。なお、ｘは、サブＡＤＣ１４が出力するデジタル中間値のビット数を示すものであり、１以上の値である。

サブＤＡＣ１５は、デジタル中間値に対応したアナログ中間値を出力する。より具体的には、サブＤＡＣ１５は、サブＡＤＣ１４が出力するデジタル中間値と所定の基準電圧（例えば、ＶｒｅｆＨ、ＶｒｅｆＬ）とを乗算した値に相当するアナログ電圧を出力する。詳しくは後述するが、サブＤＡＣ１５は、対応ビット切替部と、複数の単位素子と、キャリブレーション制御部と、を有する。複数の単位素子は、デジタル中間値のビット毎の重みの合計の数に対応して設けられ、それぞれが、同一の容量、抵抗値又は電流値に設定される。対応ビット切替部は、複数の単位素子がデジタル中間値のいずれのビットに基づきアナログ値を生成するかを切り替えるものである。キャリブレーション制御部は、キャリブレーション動作時に、単位素子と単位素子がアナログ値の生成に用いるビットとの組み合わせを切り替えるものである。

残差増幅器１６は、サンプルホールド回路１３が出力する電圧と、サブＤＡＣ１５が出力する電圧と、の差分を増幅率Ｐで増幅して残差信号Ｖｒｅｓを出力する。サンプルホールド回路１３サブＡＤＣ１４、サブＤＡＣ１５、残差増幅器１６により構成されるアナログデジタル変換回路を、乗算型デジタルアナログ変換回路（Multiplying Digital to Analog Converter:以下、ＭＤＡＣと称す）と称す。

デジタル部２０は、出力段回路である。この出力段回路は、デジタル中間値を補正係数により補正して生成したデジタル出力値（例えば、出力データＤｏｕｔ）を出力する。また、出力段回路は、キャリブレーション動作時の単位素子と基準電圧との組み合わせ毎にデジタル中間値を取得し、取得したデジタル中間値に基づき補正係数（例えば、増幅率Ｐ、重み比γ、重みα）を演算する。デジタル部２０は、増幅率演算部２１、重み比演算部２２、重み演算部２３、平均化処理部２４及び誤差補正部２５を有する。増幅率演算部２１は、残差増幅器１６の増幅率Ｐを演算する。重み比演算部２２は、サブＤＡＣ１５の重み比γを演算する。重み演算部２３は、サブＤＡＣ１５の重みαを演算する。平均化処理部２４は、増幅率演算部２１、重み比演算部２２、重み演算部２３で算出された各値のノイズの影響を平均化する。増幅率演算部２１は、平均化した各値を誤差補正部２５に出力する。誤差補正部２５は、平均化処理部２４から取得した増幅率Ｐ、重み比γ、重みαを用いてサブＡＤＣ１４が出力するデジタル値の誤差を補正して、最終的な出力データＤｏｕｔを出力する。また、誤差補正部２５が出力する出力データＤｏｕｔは２進数であり、誤差補正部２５は、非二進数のデータを２進数に変換する機能も有する。

実施の形態１にかかるアナログデジタル変換回路１では、キャリブレーション動作に基づき増幅率Ｐ、重み比γ、重みαを算出する。このキャリブレーション動作の詳細については後述する。

続いて、図２に実施の形態１にかかるアナログ部１０の詳細なブロック図を示す。図２では、サブＡＤＣ１４が２ビットのデジタル中間値を出力する例を示す。図２に示すように、アナログ部１０は、セレクタ１２、サブＡＤＣ１４、キャリブレーション制御部３１、対応ビット切替部３２、帰還容量Ｃｆ、サンプリング容量Ｃｓ１〜Ｃｓ３、スイッチＳＷｆ、ＳＷｒ、アンプ３３を有する。図２で示したアナログデジタル変換回路では、対応ビット切替部３２、アンプ３３、帰還容量Ｃｆ、サンプリング容量Ｃｓ１〜Ｃｓ３により、サンプルホールド回路１３、サブＤＡＣ１５及び残差増幅器１６が構成される。また、サンプリング容量Ｃｓ１〜Ｃｓ３が単位素子となる。つまり、実施の形態１にかかるアナログ部１０では、スイッチドキャパシタ型のＤＡＣを備えるものである。なお、図２では、セレクタ１１については省略されている。また、アンプ３３の入力にはアンプ３３のオフセット電圧Ｖｏｓの存在を示した。アンプ３３は、正転入力端子と反転入力端子との入れ替え、及び、正転出力端子と反転出力端子との入れ替えを行うチョッピング動作を行うことで、変換結果に対するオフセット電圧Ｖｏｓの影響を除去することが好ましい。

セレクタ１２は、図１で説明したものである。サブＡＤＣ１４は、セレクタ１２で選択された信号の電圧レベルに応じたデジタル中間値ｂ［ｘ：０］を出力する。サブＡＤＣ１４としては、例えば、フラッシュ型ＡＤＣ、或いは、逐次比較型ＡＤＣを用いることができる。そこで、フラッシュ型ＡＤＣの例と逐次比較型ＡＤＣの例を図３に示す。

図３では上図にフラッシュ型ＡＤＣのブロック図を示し、下図に逐次比較型ＡＤＣのブロック図を示す。フラッシュ型ＡＤＣは、高電位側基準電圧ＶｒｅｆＨが供給される上位側基準電圧配線と低電位側基準電圧Ｖｒｅｆが供給される下位側基準電圧配線との間に複数の抵抗が直列に接続された抵抗ストリングにより、複数の基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ３を生成する。そして、アンプａｍｐ１〜ａｍｐ３により基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ３のそれぞれと、入力信号Ｖｃｏｍｐとの誤差を増幅する。そして、増幅された誤差の大きさをコンパレータｃｏｍｐ１〜ｃｏｍｐ３により判定する。そして、フラッシュ型ＡＤＣでは、コンパレータｃｏｍｐ１〜ｃｏｍｐ３が出力する判定結果をエンコーダ４１によりｘビット（例えば２ビット）のデジタル中間値とする。

逐次比較型ＡＤＣは、サンプルホールド回路４２、プリアンプＰａｍｐ、コンパレータｃｏｍｐ、逐次比較論理回路４３、ローカルＤＡＣ４４を有する。逐次比較型ＡＤＣは、サンプルホールド回路４２より入力信号Ｖｃｏｍｐの電圧レベルを保持する。また、逐次比較型ＡＤＣは、前サイクルでコンパレータｃｏｍｐが出力した値に応じて現サイクルの基準電圧をローカルＤＡＣ４４が生成する。そして、プリアンプＰａｍｐがサンプルホールド回路４２が出力する電圧とローカルＤＡＣ４４が出力する基準電圧との電圧差を増幅する。コンパレータｃｏｍｐは、プリアンプＰａｍｐの出力に基づきサンプルホールド回路４２が出力する電圧とローカルＤＡＣ４４が出力する基準電圧との大小関係を判断する。ここで、逐次比較論理回路４３は、コンパレータｃｏｍｐの出力に従って、次サイクルの基準電圧となるデジタル値をローカルＤＡＣ４４に与える。また、逐次比較論理回路４３は、コンパレータｃｏｍｐの出力に従って、ｘビット（例えば２ビット）のデジタル中間値を出力する。

アナログ部１０では、サンプリング容量Ｃｓ１〜Ｃｓ３が単位素子となる。そして、アンプ３３を含む残差増幅器の増幅率Ｐは、サンプリング容量の合成容量と帰還容量Ｃｆの容量比に基づき決定される。また、アナログ部１０では、対応ビット切替部３２内のスイッチを入力信号Ｖｃｏｍｐが伝達される端子側に接続してサンプリング容量Ｃｓ１〜Ｃｓ３に入力信号Ｖｃｏｍｐの電圧値をサンプリングすると共に、スイッチＳＷｆを残差信号Ｖｒｅｓが伝達される側の端子に接続することで帰還容量Ｃｆをアンプ３３の出力端子と入力端子との間に接続することでサンプリング動作を行う。なお、サンプリング動作時はスイッチＳＷｒは接続状態とする。そして、アナログ部１０では、サンプリング容量Ｃｓ１〜Ｃｓ３の一端に接続されるスイッチを基準電圧側に接続し、スイッチＳＷｆを入力信号Ｖｃｏｍｐ側に接続し、スイッチＳＷｒを遮断状態とすることで、アナログ信号からデジタル信号への変換処理を行う。この変換処理では、対応ビット切替部３２がサンプリング容量Ｃｓ１〜Ｃｓ３にサブＡＤＣ１４が出力したデジタル中間値に応じた基準電圧を与える。

対応ビット切替部３２は、デジタル中間値ｂ［１：０］のビット毎にビットの重みに対応した個数の基準電圧Ｖｒｅｆｂ０、Ｖｒｅｆｂ１を出力し、かつ、各ビットの値に応じて基準電圧の電圧を第１の基準電圧（例えば、高電位側基準電圧ＶｒｅｆＨ）と第２の基準電圧（例えば、低電位側基準電圧ＶｒｅｆＬ）とに切り替える。つまり、対応ビット切替部３２は、サンプリング容量Ｃｓ１〜Ｃｓ３がデジタル中間値ｂ［１：０］のいずれのビットに基づき選択された基準電圧に基づきアナログ値を生成するかを切り替える。そして、キャリブレーション制御部３１は、キャリブレーション制御部は、複数の単位素子のそれぞれが、デジタル中間値ｂ［１：０］の全てのビットと組み合わせられるように単位素子とビットとの組み合わせを切り替える。より具体的には、キャリブレーション制御部３１は、複数の単位素子のそれぞれが、対応ビット切替部３２が出力する複数の基準電圧の全てと組み合わせられるように単位素子と基準電圧との組み合わせを切り替える。この単位素子とビットとの組み合わせを切り替える動作を以下ではローテーション動作と称す。

実施の形態１にかかるアナログデジタル変換回路１では、キャリブレーション時にローテーション動作を実施して、ローテーション動作において生じる単位素子と基準電圧との組み合わせ毎に得られるコモン電圧Ｖｃｏｍに対する変換結果に基づき複数の補正係数を算出する。そこで、まず、実施の形態１にかかるアナログ部１０におけるローテーション動作について説明する。

図４に実施の形態１にかかるアナログデジタル変換回路における単位素子のローテーションを説明する図を示す。図２に示した実施の形態１にかかるアナログ部１０では、デジタル中間値が２ビットである。そのため、アナログ部１０では、１ビット目のデジタル中間値ｂ［０］と、２ビット目のデジタル中間値ｂ［１］の重み比は１：２となる。そのため、対応ビット切替部３２は、１ビット目のデジタル中間値の値に基づき電圧が切り替えられる基準電圧Ｖｒｅｆｂ０を１つ出力し、２ビット目のデジタル中間値の値に基づき電圧が切り替えられる基準電圧Ｖｒｅｆｂ１を２つ出力する。

そして、実施の形態１にかかるアナログ部１０では、１つの基準電圧Ｖｒｅｆｂ０と２つの基準電圧Ｖｒｅｆｂ１の３つの基準電圧がサンプリング容量Ｃｓ１〜Ｃｓ３のそれぞれに与えられるようにローテーション動作を行うことでサンプリング容量Ｃｓ１〜Ｃｓ３とビットとの組み合わせを切り替える。具体的には、アナログ部１０は、ローテーション動作により図４に示したフォーメーション１〜３の接続形態の切り替えを行う。

フォーメーション１では、サンプリング容量Ｃｓ１に基準電圧Ｖｒｅｆｂ０が与えられ、サンプリング容量Ｃｓ２、Ｃｓ３に基準電圧Ｖｒｅｆｂ１が与えられる。フォーメーション２では、サンプリング容量Ｃｓ２に基準電圧Ｖｒｅｆｂ０が与えられ、サンプリング容量Ｃｓ１、Ｃｓ３に基準電圧Ｖｒｅｆｂ１が与えられる。フォーメーション３では、サンプリング容量Ｃｓ３に基準電圧Ｖｒｅｆｂ０が与えられ、サンプリング容量Ｃｓ１、Ｃｓ２に基準電圧Ｖｒｅｆｂ１が与えられる。

上記ローテーション動作を行うための方式として、サンプリング容量とセレクタとの間に設けるスイッチによりサンプリング容量に与える基準電圧を切り替えるアナログ方式と、基準電圧の電圧値の切り替えを行うセレクタに与えるデジタル中間値のビットを切り替えるデジタル方式がある。そこで、ローテーション動作を行うための回路構成を以下で説明する。

図５に実施の形態１にかかるアナログデジタル変換回路において単位素子のローテーションを実現する回路の一例としてアナログ方式を採用した場合のアナログ部１０ａのブロック図を示す。

図５に示すように、アナログ方式のローテーション回路を採用したアナログ部１０ａでは、対応ビット切替部３２ａが、１ビット目のデジタル中間値ｂ［０］に対応したセレクタＭＵＸｂ０と、２ビット目のデジタル中間値ｂ［１］に対応したセレクタＭＵＸｂ１と、を有する。また、対応ビット切替部３２ａには、サンプリング容量Ｃｓ１〜Ｃｓ３に与える電圧を切り替えるスイッチＳＷ１１〜ＳＷ１３が設けられる。そして、キャリブレーション制御部３１ａは、スイッチＳＷ１１〜ＳＷ１３の接続先を切り替えるスイッチ制御信号切り替え信号を出力する。そして、スイッチＳＷ１１は、入力信号Ｖｃｏｍｐと基準電圧Ｖｒｅｆｂ０、Ｖｒｅｆｂ１とのいずれか１つをサンプリング容量Ｃｓ１に与える。スイッチＳＷ１２は、入力信号Ｖｃｏｍｐと基準電圧Ｖｒｅｆｂ０、Ｖｒｅｆｂ１とのいずれか１つをサンプリング容量Ｃｓ２に与える。スイッチＳＷ１３は、入力信号Ｖｃｏｍｐと基準電圧Ｖｒｅｆｂ０、Ｖｒｅｆｂ１とのいずれか１つをサンプリング容量Ｃｓ３に与える。

つまり、ローテーション動作をアナログ方式の回路を用いて行う場合、対応ビット切替部３２ａは、複数の選択回路（例えば、セレクタＭＵＸｂ０、ＭＵＸｂ１）と、複数のスイッチ回路（例えば、スイッチ回路ＳＷ１１〜ＳＷ１３）とを有する。ここで、複数の選択回路は、デジタル中間値のビット数と同数設けられ、それぞれが、第１の基準電圧（例えば、高電位側基準電圧ＶｒｅｆＨ）と第２の基準電圧（例えば、低電位側基準電圧ＶｒｅｆＬ）をデジタル中間値のビットの１つに基づき選択して基準電圧として出力する。また、複数のスイッチ回路は、複数の単位素子と同じ数が設けられ、それぞれ、セレクタＭＵＸｂ０、ＭＵＸｂ１が出力する基準電圧の１つを選択する。そして、ローテーション動作をアナログ方式の回路を用いて行う場合、キャリブレーション制御部３１ａは、スイッチ回路ＳＷ１１〜ＳＷ１３が、それぞれ、セレクタＭＵＸｂ０、ＭＵＸｂ１が出力する基準電圧の全てを少なくとも一度選択するスイッチ制御信号を出力する。

続いて、図６に実施の形態１にかかるアナログデジタル変換回路において単位素子のローテーションを実現する回路の一例としてデジタル方式を採用した場合のアナログ部１０ｂのブロック図を示す。

デジタル方式のローテーション回路を採用したアナログ部１０ｂでは、対応ビット切替部３２ｂが、サンプリング容量Ｃｓ１〜Ｃｓ３のそれぞれに対応したセレクタＭＵＸ２１〜ＭＵＸ２３を有する。また、サンプリング容量Ｃｓ１〜Ｃｓ３とセレクタＭＵＸ２１〜ＭＵＸ２３との間にはそれぞれスイッチＳＷ２１〜ＳＷ２３が設けられる。ここで、セレクタＭＵＸ２１〜ＭＵＸ２３には、選択信号切替信号ＳＥＬ１〜ＳＥＬ３が与えられる。そして、セレクタＭＵＸ２１〜ＭＵＸ２３は、入力される選択信号切替信号に基づき基準電圧の電圧を選択するためのデジタル中間値のビットを切り替える。例えば、セレクタＭＵＸ２１は、選択信号切替信号ＳＥＬ１に基づき、１ビット目のデジタル中間値ｂ［０］に基づき出力する基準電圧Ｖｒｅｆｂ０の電圧を選択するか、２ビット目のデジタル中間値ｂ［１］に基づき出力する基準電圧Ｖｒｅｆｂ１の電圧を選択するかを切り替える。また、スイッチＳＷ２１〜ＳＷ２３は、図示しないアナログデジタル変換制御回路により入力信号Ｖｃｏｍｐと基準電圧とのいずれか一方をサンプリング容量Ｃｓ１〜Ｃｓ３に伝える。

つまり、ローテーション動作をデジタル方式の回路を用いて行う場合、対応ビット切替部３２ｂは、第１の基準電圧（例えば、高電位側基準電圧ＶｒｅｆＨ）と第２の基準電圧（例えば、低電位側基準電圧ＶｒｅｆＬ）をデジタル中間値のビットの１つに基づき選択して基準電圧として出力するセレクタＭＵＸ２１〜ＭＵＸ２３を単位素子と同数有する。また、キャリブレーション制御部３２ｂは、セレクタＭＵＸ２１〜ＭＵＸ２３が、それぞれ、デジタル中間値の１ビット目から最終ビットまでの全てのビット値に基づき基準電圧を選択するように指示を与える選択信号切替信号ＳＥＬ１〜ＳＥＬ３をセレクタＭＵＸ２１〜ＭＵＸ２３に与える。

続いて、実施の形態１にかかるアナログデジタル変換回路１の動作について説明する。まず、実施の形態１にかかるアナログデジタル変換回路１のアナログ部１０では、サブＤＡＣ１５内の単位素子（例えば、サンプリング容量Ｃｓ１〜Ｃｓ３）をそれぞれ同じ容量値に設定する。しかし、サンプリング容量Ｃｓ１〜Ｃｓ３にはバラツキがあり、理想値（同じ容量）からのずれが生じる。一方、アナログ部１０では、残差増幅器１６の増幅率Ｐを２＜Ｐ＜４とするために、帰還容量Ｃｆをサンプリング容量Ｃｓ１〜Ｃｓ３よりも大きな容量値に設定する。残差増幅器１６の増幅率Ｐは、アンプ３３の増幅率Ａを∞とした場合、Ｐ＝（Ｃｆ＋Ｃｓ１＋Ｃｓ２＋Ｃｓ３）／Ｃｆで表される。

ここで、残差増幅器１６の増幅率Ｐを２＜Ｐ＜４とした場合、サイクリック型ＡＤＣ或いはパイプライン型ＡＤＣにおいて、デジタル中間値ｂ［ｘ：０］が非２進数のデジタル量として表現され、増幅率Ｐを４とした場合よりもサイクル数やパイプライン段数を必要とする代わりに冗長性を得ることができる。そして、この冗長性により、実施の形態１にかかるアナログデジタル変換回路１では、サンプルホールド回路１３の誤差或いはアンプ３３のオフセット電圧を補正することができる。なお、キャリブレーション時には、アンプ３３のオフセット電圧Ｖｏｓが問題になることがあるため、チョッピング技術を適宜適用してオフセット電圧Ｖｏｓの影響を除去することが好ましい。

図７に、実施の形態１にかかるアナログデジタル変換回路１の伝達特性を示す。図７に示すように、実施の形態１にかかるアナログデジタル変換回路１では、入力信号Ｖｉｎに対する残差信号Ｖｒｅｓの傾きは増幅率Ｐ（例えば、２＜Ｐ＜４）となる。また、キャリブレーション時に入力するコモン電圧Ｖｃｏｍは、出力データＤｏｕｔのＭＳＢ（Most Significant Bit）に対応するデジタル中間値のｂ［１：０］が“０１”または“１０”となる電圧値を有する。出力データＤｏｕｔのＭＳＢ（Most Significant Bit）に対応するデジタル中間値を特に最上位デジタル中間値と称す。

続いて、実施の形態１にかかるアナログデジタル変換回路１におけるキャリブレーション動作の手順について説明する。そこで、図８に実施の形態１にかかるアナログデジタル変換回路のキャリブレーション方法のフローチャートを示す。

図８に示すように、実施の形態１にかかるアナログデジタル変換回路１では、ステップＳ１として、図４に示したフォーメーション１の接続形態において、入力信号Ｖｉｎとしてコモン電圧Ｖｃｏｍを入力し、かつ、サブＡＤＣ１４が出力するデジタル中間値ｂ［１：０］のうちＭＳＢに対応する値（例えば、最上位デジタル中間値）のみ“０１”に固定したアナログデジタル変換処理を実施する。また、ステップＳ１では、図４に示したフォーメーション１の接続形態において、入力信号Ｖｉｎとしてコモン電圧Ｖｃｏｍを入力し、かつ、サブＡＤＣ１４が出力する最上位デジタル中間値ｂ［１：０］のみ “１０”に固定したアナログデジタル変換処理も実施する。

続いて、実施の形態１にかかるアナログデジタル変換回路１では、ステップＳ２として、図４に示したフォーメーション２の接続形態において、入力信号Ｖｉｎとしてコモン電圧Ｖｃｏｍを入力し、かつ、サブＡＤＣ１４が出力する最上位デジタル中間値ｂ［１：０］のみ “０１”に固定したアナログデジタル変換処理を実施する。また、ステップＳ２では、図４に示したフォーメーション２の接続形態において、入力信号Ｖｉｎとしてコモン電圧Ｖｃｏｍを入力し、かつ、サブＡＤＣ１４が出力する最上位デジタル中間値ｂ［１：０］のみ “０１”に固定したアナログデジタル変換処理も実施する。

続いて、実施の形態１にかかるアナログデジタル変換回路１では、ステップＳ３として、図４に示したフォーメーション３の接続形態において、入力信号Ｖｉｎとしてコモン電圧Ｖｃｏｍを入力し、かつ、サブＡＤＣ１４が出力する最上位デジタル中間値ｂ［１：０］のみ “０１”に固定したアナログデジタル変換処理を実施する。また、ステップＳ３では、図４に示したフォーメーション３の接続形態において、入力信号Ｖｉｎとしてコモン電圧Ｖｃｏｍを入力し、かつ、サブＡＤＣ１４が出力する最上位デジタル中間値ｂ［１：０］のみ “０１”に固定したアナログデジタル変換処理も実施する。

なお、ステップＳ１〜Ｓ３のアナログデジタル変換処理では、２ビット目のデジタル中間値ｂ［１］と１ビット目のデジタル中間値ｂ［０］との比を２：１とすることで実施することが可能である。

そして、実施の形態１にかかるアナログデジタル変換回路１では、ステップＳ１〜Ｓ３で実施したアナログデジタル変換処理において得た結果に基づき残差増幅器１６の増幅率ＰとサブＤＡＣ１５の重み比γを算出する（ステップＳ４）。

増幅率Ｐは、ＭＳＢを“０１”としたステップＳ１〜Ｓ３のアナログデジタル変換処理の結果の加算値と、ＭＳＢを“１０”としたステップＳ１〜Ｓ３のアナログデジタル変換処理の結果の加算値と、が等しくなる増幅率Ｐを求めることで導出することが可能である。ここで、増幅率Ｐの導出過程では、サブＤＡＣ１５の重み比γと重みαの理想値との誤差については無視して構わない。

重み比γは、増幅率Ｐを導出後、ステップＳ１のアナログデジタル変換処理の結果に補正済み増幅率Ｐ（上記で算出した増幅率Ｐ）を代入して、解を探索することで導出することができる。

続いて、実施の形態１にかかるアナログデジタル変換回路１では、ステップＳ５として、フォーメーション１の接続形態において、入力信号Ｖｉｎとしてコモン電圧Ｖｃｏｍを入力してアナログデジタル変換処理を実施する。

そして、実施の形態１にかかるアナログデジタル変換回路１では、ステップＳ５の結果に基づき重みαを算出する（ステップＳ１６）。より具体的には、ステップＳ６では、ステップＳ５で得られた結果が既知の電圧値であるコモン電圧Ｖｃｏｍの変換結果にできるだけ近くなる重みαを導出する。なお、ステップＳ５のアナログデジタル変換処理では、重みαの探索結果にアンプ３３のオフセット電圧Ｖｏｓが影響を及ぼすため、ステップＳ５の変換処理ではチョッピング技術を適宜適用してオフセット電圧Ｖｏｓの影響をできるだけ除去することが好ましい。

上記キャリブレーション処理による効果を数式を用いて説明する。そこで、（１）式に実施の形態１にかかるアナログデジタル変換回路１の伝達特性を示す。

ここで、（１）のＶｒｅｓは残差信号Ｖｒｅｓの電圧である。（１）式のＰｅｆｆはアンプ３３の有限ゲインＡを考慮した増幅率Ｐである。（１）式のα０ｅｆｆはアンプ３３の有限ゲインＡを考慮したサブＤＡＣ１５の１ビット目に対する重みである。（１）式のα１ｅｆｆはアンプ３３の有限ゲインＡを考慮したサブＤＡＣ１５の２ビット目に対する重みである。（１）式のＶｏｓはアンプ３３のオフセット電圧である。（１）式では、高電位側基準電圧ＶｒｅｆＨを＋Ｖｒｅｆで表し、低電位側基準電圧ＶｒｅｆＬを−Ｖｒｅｆで表した。また、（１）式のＰｅｆｆ、α０ｅｆｆ、α１ｅｆｆは、それぞれ（２）〜（４）式で表される。

上記（２）式の増幅率Ｐ、重みα０、α１、係数ηは、それぞれ（５）〜（８）式により表される。なお、Ｃｆは帰還容量Ｃｆの容量値であり、Ｃｓ１〜Ｃｓ３はサンプリング容量Ｃｓ１〜Ｃｓ３の容量値である。

そして、サイクリック型ＡＤＣを想定して（１）式をＬビット展開すると（９）式を得ることができる。なお、実施の形態１にかかるデジタルアナログ変換回路１は、サイクリック型のアナログデジタル変換回路であるため、オフセット電圧Ｖｏｓとしてサイクリック動作を考慮したオフセット電圧Ｖｏｓ’を用いる。

実施の形態１にかかるアナログデジタル変換回路１では、（９）式の変形式である（１０）式を用いてキャリブレーション時の演算を行う。

ここで、（１０）式のＶｉｎは入力信号Ｖｉｎの電圧値であり、Ｖｆｓはアナログデジタル変換回路１の変換可能な入力電圧の幅である。また、（１０）式の重み比γは（１１）式で表される。

実施の形態１にかかるアナログデジタル変換回路１では、ＭＳＢのみデジタル中間値ｂ［１：０］を“０１”と“１０”に固定した２種類のアナログデジタル変換処理を実施する。この２つのアナログデジタル変換処理の結果は、非２進のＭＤＡＣが有する冗長性により同じ変換結果となる。このことから（９）式を（１２）式で表すことができる。なお、（９）式から（１２）式への変換においては、以下の近似を用いた。（１０）式の残差信号Ｖｒｅｓ（Ｌ）の項は量子化誤差を表す項であるが、キャリブレーション時の量子化誤差は通常動作時の量子化誤差よりも十分小さくなるため、キャリブレーション時の残差信号Ｖｒｅｓ（Ｌ）の項は無視する。また、オフセット電圧Ｖｏｓ’は、ＭＳＢのみデジタル中間値ｂ［１：０］を“０１”とした変換処理と“１０”とした変換処理とで同じ値であると仮定して無視する。

そして、ステップＳ１〜Ｓ３のアナログデジタル変換処理の結果は（１３）〜（１５）式により求められる。なお、デジタル中間値ｂ［１：０］^［１］はステップＳ１で得られるビット列を示す。デジタル中間値ｂ［１：０］^［２］はステップＳ２で得られるビット列を示す。デジタル中間値ｂ［１：０］^［３］はステップＳ３で得られるビット列を示す。また、デジタル中間値ｂ［１：０］^［ｘ］ _０１はＭＳＢを“０１”に固定した変換処理により得られたビット列を示す。デジタル中間値ｂ［１：０］^［ｘ］ _１０はＭＳＢを“１０”に固定した変換処理により得られたビット列を示す。ここでｘは、図４のフォーメーションの番号を示す。

また、（１３）〜（１５）式におけるα０ｘｅｆｆは（１６）式で表されるものであり、α１ｘｅｆｆは（１７）式で表されるものである。

また、（１６）、（１７）式におけるηは、（１８）式で表されるものである。

ここで、（１３）〜（１５）式を単純化するために（１９）〜（２２）式を仮定する。（１９）〜（２２）式の仮定は、ｂ［１：０］^［１］ _０１≒ｂ［１：０］^［２］ _０１≒ｂ［１：０］^［３］ _０１であることと、ｂ［１：０］^［１］ _１０≒ｂ［１：０］^［２］ _１０≒ｂ［１：０］^［３］ _１０であることと、を利用したものである。これらの関係は、厳密には成り立たないが、この関係が成り立つと仮定しても問題ないことがシミュレーションにより確認されている。

そして、（１３）〜（１５）式に（１９）〜（２２）式を適用し、かつ、（１３）〜（１５）式を加算すると（２３）式を得ることができる。

（２３）式では、ＭＳＢのｂ［１：０］を“０１”に固定して得た結果（左辺）と、ＭＳＢのｂ［１：０］を“１０”に固定して得た結果（右辺）と、を見ると、不確定補正項は増幅率Ｐｅｆｆのみである。そこで、（２３）式の右辺と左辺とが一致する増幅率Ｐｅｆｆを探索することで、増幅率演算部２１が算出すべき増幅率Ｐを導出することができる。この探索には、バイナリサーチ探索等を用いることができる。

なお、ステップＳ１〜Ｓ３においては、デジタル中間値ｂ［０］の重みが１であり、デジタル中間値ｂ［１］の重みが２であるため、（２４）、（２５）式の関係を導き出すことができる。

続いて、実施の形態１にかかるアナログデジタル変換回路１では、重み比γを算出する。この重み比γの導出は、重みα０ｅｆｆ、α１ｅｆｆを直接導出する場合、算出すべき補正係数が２つとなり導出が困難になるために、この重みの項の導出を簡単にするために行うものである。重み比γの導出を行う場合、（２３）式を重みα０ｅｆｆで規格化した（２６）式を用いる。また、（２６）式における重み比γは（２７）式で表される。

（２６）式を参照すると、（２３）式で導出した増幅率Ｐｅｆｆを用いることで、不確定補正項は重み比γのみであることがわかる。そこで、（２６）式の左辺と右辺が一致する重み比γを探索することで、重み比演算部２２が算出すべき重み比γを導出することができる。この探索には、バイナリサーチ探索等を用いることができる。なお、（２３）式を重みα１ｅｆｆで規格化しても、（２３）式を重みα０ｅｆｆで規格化したときと同様の結果が得られることは明白である。

続いて、ステップＳ６の重みαの演算について説明する。ステップＳ６の演算は、ステップＳ５のアナログデジタル変換処理の結果に基づき行う、ステップＳ５では、フォーメーション１の形態にて、既知の電圧値を有するコモン電圧Ｖｃｏｍを入力信号Ｖｉｎとするアナログデジタル変換処理を行う。また、ステップＳ５では、オフセット電圧Ｖｏｓ’の影響を排除するためにチョッピング技術を用いる。これにより、（１０）式を変形することで（２８）式を得ることができる。（２８）式では、オフセット電圧Ｖｏｓ’を含む項がチョッピング技術により相殺されていることがわかる。

この（２８）式では不確定補正項は、重みα０ｅｆｆのみであり、（２８）式を解くことで、重み演算部２３が重みα０ｅｆｆを簡単に算出できることがわかる。また、重みα１ｅｆｆは、α１ｅｆｆ＝γ＊α０ｅｆｆであるため、（２６）式により算出された重み比γを適用することで簡単に算出できることがわかる。

また、ここまでの計算により、増幅率Ｐｅｆｆ、重み比γ、重みα０ｅｆｆが求まっているため、チョッピング技術を用いずにコモン電圧Ｖｃｏｍを入力信号Ｖｉｎとして入力したアナログデジタル変換処理の結果に対して演算を行うことでオフセット電圧Ｖｏｓ’を算出することができる。そこで、チョッピング技術を用いずにコモン電圧Ｖｃｏｍを入力信号Ｖｉｎとして入力したアナログデジタル変換処理の結果を表す式を（２９）式に示す。

実施の形態１にかかるアナログデジタル変換回路１では、第１のキャリブレーション処理と、第２のキャリブレーション処理を行う。第１のキャリブレーション処理では、ＭＳＢのみ“０１”、“１０”に固定して得られた２つのアナログデジタル変換処理の結果が同じになることを利用した補正係数の演算を行う（（２３）、（２６）式）。また、第２のキャリブレーション処理では、既知の電圧値となるコモン電圧Ｖｃｏｍを入力してアナログデジタル変換処理を行い、変換結果がコモン電圧Ｖｃｏｍとなることを利用した補正係数の演算を行う（（２８）、（２９）式）。第１のキャリブレーション処理では、高精度なキャリブレーションが容易であり、第２のキャリブレーション処理では高精度なキャリブレーションが難しい。増幅率Ｐｅｆｆと重み比γの補正係数は、アナログデジタル変換処理のリニアリティに影響するため第１のキャリブレーション処理により算出する。また、重みα及びオフセット電圧Ｖｏｓ’はある程度精度を緩和できることから第２のキャリブレーション処理により算出する。

上記説明より、実施の形態１にかかるアナログデジタル変換回路１では、デジタル中間値のビット毎にビットの重みに対応した個数の基準電圧を出力し、かつ、各ビットの値に応じて基準電圧の電圧を第１の基準電圧と第２の基準電圧とに切り替える対応ビット切替部３２と、基準電圧の数に対応して設けられ、それぞれが、同一の容量に設定された複数の単位素子（例えば、サンプリング容量Ｃｓ１〜Ｃｓ３）と、を有する。そして、実施の形態１にかかるアナログデジタル変換回路１では、単位素子と、単位素子に与える基準電圧と、の組み合わせを切り替えるローテーション動作を行う。これにより、実施の形態１にかかるアナログデジタル変換回路１では、例えば（２３）、（２６）式に示すように、算出すべき補正係数を１つにして、補正係数の計算を容易にすることができる。

また、実施の形態１にかかるアナログデジタル変換回路１では補正係数の算出が簡単化されるため、補正係数の算出を高速化することができる。さらに、実施の形態１にかかるアナログデジタル変換回路１では、簡単な回路で単位素子のローテーション動作を実現することができるため、回路規模の増加を抑制することができる。

また、実施の形態１にかかるアナログデジタル変換回路１では、デジタル中間値をマルチビットで出力する。これにより、アナログデジタル変換回路１は、シングルビットのデジタル中間値に基づき動作するアナログデジタル変換回路に比べて、高解像度の出力データを短時間で得ることができる。このようなマルチビットのデジタル中間値に基づき動作するアナログデジタル変換回路では、キャリブレーションを行うために大規模な回路の追加或いはキャリブレーション時間の増大等の問題が生じるが、実施の形態１にかかるアナログデジタル変換回路１ではこれらの問題を解消することができる。

実施の形態２
実施の形態２では、アナログ部１０の変形例となるアナログ部５０について説明する。アナログ部５０は、サブＡＤＣ１４が出力するデジタル中間値を３ビットに拡張したものである。そこで、図９に実施の形態２にかかるアナログ部５０のブロック図を示す。

図９に示すように、実施の形態２にかかるアナログ部５０では、サブＡＤＣ１４が３ビットのデジタル中間値ｂ［２：０］を出力する。また、アナログ部５０では、単位素子となるサンプリング容量が７個となっている。対応ビット切替部５２では、デジタル中間値のビット数の増加に対応して出力される基準電圧が３種類に増加している。また、アナログ部５０では、ローテーション動作を制御するキャリブレーション制御部５１が設けられている。

続いて、実施の形態２にかかるアナログ部５０におけるローテーション動作について説明する。実施の形態２にかかるアナログ部５０においても、複数のサンプリング容量Ｃｓ１〜Ｃｓ７が対応ビット切替部５２が出力する基準電圧Ｖｒｅｆｂ０〜Ｖｒｅｆｂ２の全てと組み合わせるようにローテーション動作を行う。また、実施の形態２にかかるアナログ部５０におけるローテーション動作では、入力信号Ｖｉｎをアナログデジタル変換する通常動作時において、デジタル中間値の全ビットに対応するサンプリング容量Ｃｓ１〜Ｃｓ７をローテーションする動作と、デジタル中間値の上位２ビットに対応するサンプリング容量Ｃｓ１〜Ｃｓ３のみでローテーション動作と、の２種類のローテーション動作が含まれる。

そこで、図１０に実施の形態２にかかるアナログデジタル変換回路における単位素子のローテーションを説明する表を示す。図９に示した実施の形態１にかかるアナログ部５０では、デジタル中間値が３ビットである。そのため、アナログ部５０では、１ビット目のデジタル中間値ｂ［０］と、２ビット目のデジタル中間値ｂ［１］、３ビット目のデジタル中間値ｂ［２］の重み比は１：２：４となる。そのため、対応ビット切替部５２は、１ビット目のデジタル中間値の値に基づき電圧が切り替えられる基準電圧Ｖｒｅｆｂ０を１つ出力し、２ビット目のデジタル中間値の値に基づき電圧が切り替えられる基準電圧Ｖｒｅｆｂ１を２つ出力し、３ビット目のデジタル中間値の値に基づき電圧が切り替えられる基準電圧Ｖｒｅｆｂ２を４つ出力する。

そして、実施の形態２にかかるアナログ部５０では、１つの基準電圧Ｖｒｅｆｂ０、２つの基準電圧Ｖｒｅｆｂ１、及び、４つの基準電圧Ｖｒｅｆｂ２の７つの基準電圧がサンプリング容量Ｃｓ１〜Ｃｓ７のそれぞれに与えられるようにローテーション動作を行う。具体的には、アナログ部５０は、ローテーション動作により図１０に示したフォーメーション１〜９の接続形態の切り替えを行う。

フォーメーション１では、サンプリング容量Ｃｓ１に基準電圧Ｖｒｅｆｂ０が与えられ、サンプリング容量Ｃｓ２、Ｃｓ３に基準電圧Ｖｒｅｆｂ１が与えられ、サンプリング容量Ｃｓ４〜Ｃｓ７に基準電圧Ｖｒｅｆｂ２が与えられる。フォーメーション２では、サンプリング容量Ｃｓ２に基準電圧Ｖｒｅｆｂ０が与えられ、サンプリング容量Ｃｓ３、Ｃｓ４に基準電圧Ｖｒｅｆｂ１が与えられ、サンプリング容量Ｃｓ１、Ｃｓ５〜Ｃｓ７に基準電圧Ｖｒｅｆｂ２が与えられる。フォーメーション３では、サンプリング容量Ｃｓ３に基準電圧Ｖｒｅｆｂ０が与えられ、サンプリング容量Ｃｓ４、Ｃｓ５に基準電圧Ｖｒｅｆｂ１が与えられ、サンプリング容量Ｃｓ１、Ｃｓ２、Ｃｓ６、Ｃｓ７に基準電圧Ｖｒｅｆｂ２が与えられる。フォーメーション４では、サンプリング容量Ｃｓ４に基準電圧Ｖｒｅｆｂ０が与えられ、サンプリング容量Ｃｓ５、Ｃｓ６に基準電圧Ｖｒｅｆｂ１が与えられ、サンプリング容量Ｃｓ１〜Ｃｓ３、Ｃｓ７に基準電圧Ｖｒｅｆｂ２が与えられる。フォーメーション５では、サンプリング容量Ｃｓ５に基準電圧Ｖｒｅｆｂ０が与えられ、サンプリング容量Ｃｓ６、Ｃｓ７に基準電圧Ｖｒｅｆｂ１が与えられ、サンプリング容量Ｃｓ１〜Ｃｓ４に基準電圧Ｖｒｅｆｂ２が与えられる。フォーメーション６では、サンプリング容量Ｃｓ６に基準電圧Ｖｒｅｆｂ０が与えられ、サンプリング容量Ｃｓ７、Ｃｓ１に基準電圧Ｖｒｅｆｂ１が与えられ、サンプリング容量Ｃｓ２〜Ｃｓ５に基準電圧Ｖｒｅｆｂ２が与えられる。フォーメーション７では、サンプリング容量Ｃｓ７に基準電圧Ｖｒｅｆｂ０が与えられ、サンプリング容量Ｃｓ１、Ｃｓ２に基準電圧Ｖｒｅｆｂ１が与えられ、サンプリング容量Ｃｓ３〜Ｃｓ６に基準電圧Ｖｒｅｆｂ２が与えられる。フォーメーション８では、サンプリング容量Ｃｓ２に基準電圧Ｖｒｅｆｂ０が与えられ、サンプリング容量Ｃｓ１、Ｃｓ３に基準電圧Ｖｒｅｆｂ１が与えられ、サンプリング容量Ｃｓ４〜Ｃｓ７に基準電圧Ｖｒｅｆｂ２が与えられる。フォーメーション９では、サンプリング容量Ｃｓ３に基準電圧Ｖｒｅｆｂ０が与えられ、サンプリング容量Ｃｓ１、Ｃｓ２に基準電圧Ｖｒｅｆｂ１が与えられ、サンプリング容量Ｃｓ４〜Ｃｓ７に基準電圧Ｖｒｅｆｂ２が与えられる。

上記ローテーション動作を行うための方式として、実施の形態２にかかるアナログ部５０においてもアナログ方式と、デジタル方式とを採用できる。そこで、ローテーション動作を行うための回路構成を以下で説明する。

図１１に実施の形態２にかかるアナログデジタル変換回路において単位素子のローテーションを実現する回路の一例としてアナログ方式を採用した場合のアナログ部５０ａのブロック図を示す。

図１１に示すように、アナログ方式のローテーション回路を採用したアナログ部５０ａでは、対応ビット切替部５２ａが、１ビット目のデジタル中間値ｂ［０］に対応したセレクタＭＵＸｂ０と、２ビット目のデジタル中間値ｂ［１］に対応したセレクタＭＵＸｂ１と、３ビット目のデジタル中間値ｂ［２］に対応したセレクタＭＵＸｂ２と、を有する。また、対応ビット切替部５２ａには、サンプリング容量Ｃｓ１〜Ｃｓ７に与える電圧を切り替えるスイッチＳＷ３１〜ＳＷ３７が設けられる。そして、キャリブレーション制御部５１ａは、スイッチＳＷ３１〜ＳＷ３７の接続先を切り替えるスイッチ制御信号切り替え信号を出力する。そして、スイッチＳＷ３１は、入力信号Ｖｃｏｍｐと基準電圧Ｖｒｅｆｂ０、Ｖｒｅｆｂ１、Ｖｒｅｆｂ２とのいずれか１つをサンプリング容量Ｃｓ１に与える。スイッチＳＷ３２は、入力信号Ｖｃｏｍｐと基準電圧Ｖｒｅｆｂ０、Ｖｒｅｆｂ１、Ｖｒｅｆｂ２とのいずれか１つをサンプリング容量Ｃｓ２に与える。スイッチＳＷ３３は、入力信号Ｖｃｏｍｐと基準電圧Ｖｒｅｆｂ０、Ｖｒｅｆｂ１、Ｖｒｅｆｂ２とのいずれか１つをサンプリング容量Ｃｓ３に与える。スイッチＳＷ３４は、入力信号Ｖｃｏｍｐと基準電圧Ｖｒｅｆｂ０、Ｖｒｅｆｂ１、Ｖｒｅｆｂ２とのいずれか１つをサンプリング容量Ｃｓ４に与える。スイッチＳＷ３５は、入力信号Ｖｃｏｍｐと基準電圧Ｖｒｅｆｂ０、Ｖｒｅｆｂ１、Ｖｒｅｆｂ２とのいずれか１つをサンプリング容量Ｃｓ５に与える。スイッチＳＷ３６は、入力信号Ｖｃｏｍｐと基準電圧Ｖｒｅｆｂ０、Ｖｒｅｆｂ１、Ｖｒｅｆｂ２とのいずれか１つをサンプリング容量Ｃｓ６に与える。スイッチＳＷ３７は、入力信号Ｖｃｏｍｐと基準電圧Ｖｒｅｆｂ０、Ｖｒｅｆｂ１、Ｖｒｅｆｂ２とのいずれか１つをサンプリング容量Ｃｓ７に与える。

つまり、ローテーション動作をアナログ方式の回路を用いて行う場合、対応ビット切替部３２ａは、複数の選択回路（例えば、セレクタＭＵＸｂ０〜ＭＵＸｂ２）と、複数のスイッチ回路（例えば、スイッチ回路ＳＷ３１〜ＳＷ３７）とを有する。ここで、複数の選択回路は、デジタル中間値のビット数と同数設けられ、それぞれが、第１の基準電圧（例えば、高電位側基準電圧ＶｒｅｆＨ）と第２の基準電圧（例えば、低電位側基準電圧ＶｒｅｆＬ）をデジタル中間値のビットの１つに基づき選択して基準電圧として出力する。また、複数のスイッチ回路は、複数の単位素子と同じ数が設けられ、それぞれ、セレクタＭＵＸｂ０〜ＭＵＸｂ２が出力する基準電圧の１つを選択する。そして、ローテーション動作をアナログ方式の回路を用いて行う場合、キャリブレーション制御部５１ａは、スイッチ回路ＳＷ３１〜ＳＷ３７が、それぞれ、セレクタＭＵＸｂ０〜ＭＵＸｂ２が出力する基準電圧の全てを少なくとも一度選択するスイッチ制御信号を出力する。

続いて、図１２に実施の形態２にかかるアナログデジタル変換回路において単位素子のローテーションを実現する回路の一例としてデジタル方式を採用した場合のアナログ部５０ｂのブロック図を示す。

デジタル方式のローテーション回路を採用したアナログ部５０ｂでは、対応ビット切替部５２ｂが、サンプリング容量Ｃｓ１〜Ｃｓ７のそれぞれに対応したセレクタＭＵＸ４１〜ＭＵＸ４７を有する。また、サンプリング容量Ｃｓ１〜Ｃｓ７とセレクタＭＵＸ４１〜ＭＵＸ４７との間にはそれぞれスイッチＳＷ４１〜ＳＷ４７が設けられる。ここで、セレクタＭＵＸ４１〜ＭＵＸ４７には、選択信号切替信号ＳＥＬ１〜ＳＥＬ７が与えられる。そして、セレクタＭＵＸ４１〜ＭＵＸ４７は、入力される選択信号切替信号に基づき基準電圧の電圧を選択するためのデジタル中間値のビットを切り替える。例えば、セレクタＭＵＸ４１は、選択信号切替信号ＳＥＬ１に基づき、１ビット目のデジタル中間値ｂ［０］に基づき出力する基準電圧Ｖｒｅｆｂ０の電圧を選択するか、２ビット目のデジタル中間値ｂ［１］に基づき出力する基準電圧Ｖｒｅｆｂ１の電圧を選択するか、３ビット目のデジタル中間値ｂ［２］に基づき出力する基準電圧Ｖｒｅｆｂ２の電圧を選択するかを切り替える。また、スイッチＳＷ４１〜ＳＷ４７は、図示しないアナログデジタル変換制御回路により入力信号Ｖｃｏｍｐと基準電圧とのいずれか一方をサンプリング容量Ｃｓ１〜Ｃｓ７に伝える。

つまり、ローテーション動作をデジタル方式の回路を用いて行う場合、対応ビット切替部５２ｂは、第１の基準電圧（例えば、高電位側基準電圧ＶｒｅｆＨ）と第２の基準電圧（例えば、低電位側基準電圧ＶｒｅｆＬ）をデジタル中間値のビットの１つに基づき選択して基準電圧として出力するセレクタＭＵＸ４１〜ＭＵＸ４７を単位素子と同数有する。また、キャリブレーション制御部５２ｂは、セレクタＭＵＸ４１〜ＭＵＸ４７が、それぞれ、デジタル中間値の１ビット目から最終ビットまでの全てのビット値に基づき基準電圧を選択するように指示を与える選択信号切替信号ＳＥＬ１〜ＳＥＬ７をセレクタＭＵＸ４１〜ＭＵＸ４７に与える。

続いて、実施の形態２にかかるアナログデジタル変換回路の動作について説明する。まず、実施の形態２にかかるアナログデジタル変換回路のアナログ部５０では、サブＤＡＣ１５内の単位素子（例えば、サンプリング容量Ｃｓ１〜Ｃｓ７）をそれぞれ同じ容量値に設定する。しかし、サンプリング容量Ｃｓ１〜Ｃｓ７にはバラツキがあり、理想値（同じ容量）からのずれが生じる。一方、アナログ部５０では、残差増幅器１６の増幅率Ｐを４＜Ｐ＜８するために、帰還容量Ｃｆをサンプリング容量Ｃｓ１〜Ｃｓ７よりも大きな容量値に設定する。残差増幅器１６の増幅率Ｐは、アンプ３３の増幅率Ａを∞とした場合、Ｐ＝（Ｃｆ＋Ｃｓ１＋Ｃｓ２＋Ｃｓ３＋Ｃｓ４＋Ｃｓ５＋Ｃｓ６＋Ｃｓ７）／Ｃｆで表される。このような増幅率の設定とする理由は、実施の形態１にかかるアナログデジタル変換回路１と同じである。

図１３に、実施の形態２にかかるアナログデジタル変換回路の伝達特性を示す。図１３に示すように、実施の形態２にかかるアナログデジタル変換回路では、入力信号Ｖｉｎに対する残差信号Ｖｒｅｓの傾きは増幅率Ｐ（例えば、４＜Ｐ＜８）となる。また、キャリブレーション時に入力するコモン電圧Ｖｃｏｍは、出力データＤｏｕｔのＭＳＢに対応する最上位デジタル中間値のｂ［２：０］が“０１１”または“１００”となる電圧値を有する。

続いて、実施の形態２にかかるアナログデジタル変換回路におけるキャリブレーション動作の手順について説明する。そこで、図１４に実施の形態２にかかるアナログデジタル変換回路のキャリブレーション方法のフローチャートを示す。

図１４に示すように、実施の形態２にかかるアナログデジタル変換回路１では、ステップＳ１１として、図１２に示したフォーメーション１〜９の接続形態において、入力信号Ｖｉｎとしてコモン電圧Ｖｃｏｍを入力し、かつ、サブＡＤＣ１４が出力する最上位デジタル中間値ｂ［２：０］のみ“０１１”に固定したアナログデジタル変換処理を実施する。また、ステップＳ１１では、図１２に示したフォーメーション１〜９の接続形態において、入力信号Ｖｉｎとしてコモン電圧Ｖｃｏｍを入力し、かつ、サブＡＤＣ１４が出力する最上位デジタル中間値ｂ［２：０］のみ“１００”に固定したアナログデジタル変換処理も実施する。

なお、ステップＳ１１のアナログデジタル変換処理では、３ビット目のデジタル中間値ｂ［２］と２ビット目のデジタル中間値ｂ［１］と１ビット目のデジタル中間値ｂ［０］との比を４：２：１とすることで実施する

続いて、実施の形態２にかかるアナログデジタル変換回路では、ステップＳ１２として、図１２に示したフォーメーション１〜７の接続形態において得たアナログデジタル変換結果に基づき増幅率Ｐを算出する。
ることが可能である。

増幅率Ｐは、ＭＳＢを“０１１”としたフォーメーション１〜７のアナログデジタル変換処理の結果の加算値と、ＭＳＢを“１００”としたフォーメーション１〜７のアナログデジタル変換処理の結果の加算値と、が等しくなる増幅率Ｐを求めることで導出することが可能である。ここで、増幅率Ｐの導出過程では、サブＤＡＣ１５の重み比γと重みαの理想値との誤差については無視して構わない。

そして、実施の形態２にかかるアナログデジタル変換回路では、ステップＳ１３として、ステップＳ１１のフォーメーション１、８、９で実施したアナログデジタル変換処理において得た結果に基づきサブＤＡＣ１５のサンプリング容量Ｃｓ１、Ｃｓ２の合成容量とサンプリング容量Ｃｓ３との重み比γ１を算出する。

重み比γ１は、増幅率Ｐを導出後、ステップＳ１１のフォーメーション１、８、９で得たアナログデジタル変換処理の結果に補正済み増幅率Ｐ（上記で算出した増幅率Ｐ）を代入して、解を探索することで導出することができる。

続いて、実施の形態２にかかるアナログデジタル変換回路では、ステップＳ１４として、ステップＳ１１のフォーメーション１〜９の接続形態において得たアナログデジタル変換処理の結果に基づきサブＤＡＣ１５のサンプリング容量Ｃｓ１、Ｃｓ２の重み比γ０を算出する。

重み比γ０は、増幅率Ｐと重み比γ１を導出後、ステップＳ１１のフォーメーション１〜９で得たアナログデジタル変換処理の結果に補正済み増幅率Ｐ（上記で算出した増幅率Ｐ）及び重み比γ１を代入して、解を探索することで導出することができる。

続いて、実施の形態２にかかるアナログデジタル変換回路では、ステップＳ１５として、フォーメーション１の接続形態において、入力信号Ｖｉｎとしてコモン電圧Ｖｃｏｍを入力してアナログデジタル変換処理を実施する。

そして、実施の形態２にかかるアナログデジタル変換回路では、ステップＳ１５の結果に基づき重みαを算出する（ステップＳ１６）。より具体的には、ステップＳ１６では、ステップＳ１５で得られた結果が既知の電圧値であるコモン電圧Ｖｃｏｍの変換結果にできるだけ近くなる重みαを導出する。なお、ステップＳ１５のアナログデジタル変換処理では、重みαの探索結果にアンプ３３のオフセット電圧Ｖｏｓ’が影響を及ぼすため、ステップＳ５の変換処理ではチョッピング技術を適宜適用してオフセット電圧Ｖｏｓ’の影響をできるだけ除去することが好ましい。

上記キャリブレーション処理による効果を数式を用いて説明する。そこで、（３０）式に実施の形態２にかかるアナログデジタル変換回路の伝達特性を示す。

ここで、（３０）式は、（１）式を３ビットのＭＤＡＣに対応させるように変形したものである。（３０）式のα２ｅｆｆはアンプ３３の有限ゲインＡを考慮したサブＤＡＣ１５の３ビット目に対する重みである。また、（３０）式のＰｅｆｆ、α０ｅｆｆ、α１ｅｆｆ、α２ｅｆｆは、それぞれ（３１）〜（３４）式で表される。

上記（３１）式の増幅率Ｐ、重みα０、α１、α２、係数ηは、それぞれ（３５）〜（３９）式により表される。

そして、サイクリック型ＡＤＣを想定して（３０）式をＬビット展開すると（４０）式を得ることができる。

実施の形態２にかかるアナログデジタル変換回路では、ＭＳＢのみデジタル中間値ｂ［１：０］を“０１１”と“１００”に固定した２種類のアナログデジタル変換処理を実施する。この２つのアナログデジタル変換処理の結果は、非２進のＭＤＡＣが有する冗長性により同じ変換結果となる。このことから（４０）式を（４１）式で表すことができる。なお、（４０）式から（４１）式への変換においては、以下の近似を用いた。（４０）式の残差信号Ｖｒｅｓ（Ｌ）の項は量子化誤差を表す項であるが、キャリブレーション時の量子化誤差は通常動作時の量子化誤差よりも十分小さくなるため、キャリブレーション時の残差信号Ｖｒｅｓ（Ｌ）の項は無視する。また、オフセット電圧Ｖｏｓ’は、ＭＳＢのみデジタル中間値ｂ［２：０］を“０１１”とした変換処理と“１００”とした変換処理とで同じ値であると仮定して無視する。

そして、ステップＳ１１のアナログデジタル変換処理の結果は（４２）〜（５０）式により求められる。なお、デジタル中間値ｂ［２：０］^{［１〜９］}はフォーメーション１〜９で得られるビット列を示す。また、デジタル中間値ｂ［２：０］^［ｘ］ _０１１はＭＳＢを“０１１”に固定した変換処理により得られたビット列を示す。デジタル中間値ｂ［２：０］^［ｘ］ _１００はＭＳＢを“１００”に固定した変換処理により得られたビット列を示す。ここでｘは、図１０のフォーメーションの番号を示す。

また、（４２）〜（５０）式におけるα０ｘｅｆｆは（５１）式で表されるものであり、α１ｘｅｆｆは（５２）式で表されるものであり、α２ｘｅｆｆは（５３）式で表されるものである。なお、（５１）〜（５３）式のηは（３９）式と同じものである。

そして、（４２）〜（４８）式を加算した結果を（５４）式を得ることができる。なお、当該加算においては、ｂ［２：０］^［１］ _０１１〜ｂ［２：０］^［９］ _０１１が実質的に同じ値であることに基づく仮定と、ｂ［２：０］^［１］ _１０〜ｂ［２：０］^［９］ _１００が実質的に同じ値であることに基づく仮定を適用した式の単純化を行った。

（５４）式では、ＭＳＢのｂ［２：０］を“０１１”に固定して得た結果（左辺）と、ＭＳＢのｂ［２：０］を“１００”に固定して得た結果（右辺）と、を見ると、不確定補正項は増幅率Ｐｅｆｆのみである。そこで、（５４）式の右辺と左辺とが一致する増幅率Ｐｅｆｆを探索することで、増幅率演算部２１が算出すべき増幅率Ｐを導出することができる。この探索には、バイナリサーチ探索等を用いることができる。

なお、ステップＳ１１においては、デジタル中間値ｂ［０］の重みが１であり、デジタル中間値ｂ［１］の重みが２であり、デジタル中間値ｂ［２］の重みが４であるため、（５５）〜（５８）式の関係を導き出すことができる。

続いて、実施の形態２にかかるアナログデジタル変換回路では、重み比γ１を算出する。この重み比γ１の導出は、重みα０ｅｆｆ、α１ｅｆｆ、α２ｅｆｆを直接導出する場合、算出すべき補正係数が３つとなり導出が困難になるために、この重みの項の導出を簡単にするために行うものである。重み比γ１の導出を行う場合、（４２）、（４９）、（５０）式を加算することで得られる（５８）式を用いる。また、（５８）式における重み比γ１は（５９）式で表される。

（５８）式を参照すると、（５４）式で導出した増幅率Ｐｅｆｆを用いることで、不確定補正項は重み比γ１のみであることがわかる。そこで、（５８）式の左辺と右辺が一致する重み比γ１を探索することで、重み比演算部２２が算出すべき重み比γ１を導出することができる。この探索には、バイナリサーチ探索等を用いることができる。

続いて、実施の形態２にかかるアナログデジタル変換回路では、フォーメーション１のアナログデジタル変換処理の結果から重み比γ０を算出する。この重み比γ０の導出は、重みα０ｅｆｆ、α１ｅｆｆ、α２ｅｆｆを直接導出する場合、算出すべき補正係数が３つとなり導出が困難になるために、この重みの項の導出を簡単にするために行うものである。重み比γ０の導出を行う場合、フォーメーション１のアナログデジタル変換処理により得られる（４２）式を用いる。なお、重み比γ０を算出する場合、（４２）式を変形した（６０）式を用いる。（６０）式における重み比γ０、γ１は（６１）、（６２）式で表される。

なお、（６１）式及び（６２）式からは重みα０ｅｆｆ、α１ｅｆｆ、α２ｅｆｆに関して（６３）式及び（６４）式の関係も導き出すことができる。

（６０）式を参照すると、（５４）、（５８）式で導出した増幅率Ｐｅｆｆ及び重み比γ１を用いることで、不確定補正項は重み比γ０のみとなることがわかる。そこで、（６０）式の左辺と右辺が一致する重み比γ０を探索することで、重み比演算部２２が算出すべき重み比γ０を導出することができる。この探索には、バイナリサーチ探索等を用いることができる。

続いて、ステップＳ１６の重みαの演算について説明する。ステップＳ１６の演算は、ステップＳ１５のアナログデジタル変換処理の結果に基づき行う、ステップＳ１５では、フォーメーション１の形態にて、既知の電圧値を有するコモン電圧Ｖｃｏｍを入力信号Ｖｉｎとするアナログデジタル変換処理を行う。そして、ステップＳ１５により得られた結果を用いて（４０）式を解くと重みα０ｅｆｆをえることができる。また、α０ｅｆｆが求まれば、（６３）式により重みα１ｅｆｆが求まり、（６４）式により重みα２ｅｆｆが求まる。

上記説明より、３ビットのＭＤＡＣを用いた場合であっても、単位素子のローテーション動作を行うことで、実施の形態１にかかるアナログデジタル変換回路１と同様に簡単な計算により複数の補正係数が算出ができることがわかる。

実施の形態３
実施の形態３では、実施の形態１、２で説明したサイクリック型ＡＤＣをカスケード接続したパイプライン型ＡＤＣに対してキャリブレーションを行う例について説明する。そこで、実施の形態３にかかるアナログデジタル変換回路３のブロック図を図１５に示す。

図１５に示すように、実施の形態３にかかるアナログデジタル変換回路３は、第１のステージ６１、第２のステージ６２、セレクタ６３、６４を有する。第１のステージ６１及び第２のステージ６２は、図９に示した実施の形態２にかかるアナログ部５０を含むアナログデジタル変換回路をステージ回路とするものである。実施の形態３にかかるアナログデジタル変換回路３では、２つのアナログデジタル変換回路が縦続接続されたパイプライン型アナログデジタル変換回路である。また、図１５に示すように、セレクタ６３は、第１のステージ６１に入力信号Ｖｉｎを与えるかコモン電圧Ｖｃｏｍを与えるかを切り替える。セレクタ６４は、第２のステージ６２に第１のステージ６１内の残差増幅器１６の残差信号Ｖｒｅｓを与えるかコモン電圧Ｖｃｏｍを与えるかを切り替える。

実施の形態３にかかるアナログデジタル変換回路３では、各ステージ回路に図９で示したアナログ部５０を含むアナログデジタル変換回路を用いているため、ステージ回路毎には実施の形態２と同様のキャリブレーションを実施することができるが、ステージ間のキャリブレーションは別途実施する必要がある。そこで、実施の形態３にかかるアナログデジタル変換回路３におキャリブレーション方法の手順を示すフローチャートを図１６に示す。なお、以下の説明では、第１のステージ６１、第２のステージ６２は、いずれもサイクリック動作を行わない条件でキャリブレーションを実施するもととするが、サイクリック動作を行った場合であっても同じようにキャリブレーションを実施することができる。

図１６に示すように、実施の形態３にかかるアナログデジタル変換回路３では、ステップＳ２１、Ｓ２２において図１４で説明した実施の形態２にかかるアナログデジタル変換回路のキャリブレーション方法と同じ手順でセレクタ６３のキャリブレーションを実施する。

続いて、実施の形態３にかかるアナログデジタル変換回路３では、第１のステージ６１のみを用いて、第１のステージ６１に含まれるアナログ部５０の増幅率Ｐ、重み比γ０、γ１を算出する（ステップＳ２３）。その後、実施の形態３にかかるアナログデジタル変換回路３では、第１のステージ６１の残差信号Ｖｒｅｓを第２のステージ６２に入力した状態でキャリブレーションを実施して、第１のステージ６１の重みα０〜α２を算出する（ステップＳ２４）。ステップＳ２４のキャリブレーションを実施することで、第１のステージ６１と第２のステージ６２との間のステージ間誤差を補正することができる。このステップＳ２４について以下で更に詳細に説明する。

まず、ステップＳ２４におけるステージ間のキャリブレーションを行う場合の入力信号とＭＳＢの設定値を説明する図を図１７に示す。図１７に示すように、ステップＳ２４では、第１のステージ６１のデジタル中間値ｂ［２：０］のＭＳＢを“０１１”に固定したキャリブレーションと、第１のステージ６１のデジタル中間値ｂ［２：０］のＭＳＢを“１００”に固定したキャリブレーションと、を実施する。このとき、第１のステージ６１にはコモン電圧Ｖｃｏｍが入力され、第２のステージ６２には第１のステージ６１の残差信号Ｖｒｅｓ１が入力される。

図１７に示したキャリブレーションにより得られる結果を（６５）式に示す。

（６５）式では、Ｐｅｆｆ、α０ｅｆｆ、γ０、γ１が第１のステージ６１のパラメータであり、Ｐｅｆｆ２ｎｄ、α０ｅｆｆ２ｎｄ、α１ｅｆｆ２ｎｄ、α２ｅｆｆ２ｎｄが第２のステージ６２のパラメータである。また、ｂ［２：０］は第２のステージ６２のアナログデジタル変換処理の結果である。そして、（６５）式内のパラメータのうちＰｅｆｆ、γ０、γ１、Ｐｅｆｆ２ｎｄ、α０ｅｆｆ２ｎｄ、α１ｅｆｆ２ｎｄ、α２ｅｆｆ２ｎｄはステップＳ２１〜Ｓ２３のキャリブレーション処理にて既に判明しているため、（６５）式において不確定補正項は、α０ｅｆｆのみとなる。つまり、（６５）式をα０ｅｆｆについて解けば、第１のステージ６１の重みα０ｅｆｆを算出することができる。パイプライン構成とした場合、第１のステージ６１と第２のステージ６２のステージ間誤差（α０ｅｆｆ／α０ｅｆｆ２ｎｄ）が変換結果のリニアリティ誤差となることから、このステージ間誤差を含む第１のステージ６１の重みα０ｅｆｆは高精度に求める必要がある。

続いて、図１８に実施の形態３にかかるアナログデジタル変換回路においてキャリブレーションを実施した際の効果を説明するグラフを示す。図１８に示したグラフは、数値解析ソフトウェアを用いて図１７のキャリブレーションを実施した場合の結果である。図１８のグラフでは、縦軸にサンプリング容量のバラツキの偏差を示し、横軸に積分非直線性誤差（ＩＮＬ：Integral Non-Linearity）を示した。図１８に示すように、キャリブレーションを実施するとこで、サンプリング容量のバラツキが大きくなってもＩＮＬの増加が抑制されていることがわかる。

上記説明より、実施の形態３にかかるアナログデジタル変換回路３では、後段に接続される第２のステージ６２を含めて第１のステージ６１の重みαを算出することで、パイプライン型アナログデジタル変換回路のステージ間誤差も含めたキャリブレーションを実施することができる。

実施の形態４
実施の形態４では、実施の形態１〜３で説明したアナログデジタル変換回路を含むプロセッサシステムについて説明する。そこで、実施の形態４にかかる半導体装置４のブロック図を図１９に示す。

図１９に示すように、半導体装置４は、アナログ部７０、デジタル部７１、ＰＬＬ回路７２、周辺回路７３、７４を有する。アナログ部７０には、アナロググランドＶＳＳＡとアナログ電源ＶＣＣＡとが供給される。また、アナログ部７０には、高電位側基準電圧ＶｒｅｆＨと低電位側基準電圧ＶｒｅｆＬが供給される。デジタル部７１には、デジタルグランドＶＳＳとデジタル電源ＶＤＤとが供給される。ＰＬＬ回路７２は、デジタル部７１及びＰＬＬ回路７２に含まれる回路が動作するためのクロック信号を生成する。周辺回路７３、７４は、入出力インタフェース、通信インタフェース等の機能回路が配置される。

アナログ部７０は、セレクタ７０ａ、アナログデジタル変換回路７０ｂ、サンプルホールド制御回路７０ｃ、ＡＤＣデータレジスタ７０ｄを有する。また、アナログデジタル変換回路７０ｂはサンプルホールド回路７０ｅ、ＡＤＣコア７０ｆを有する。ここで、アナログデジタル変換回路７０ｂは、実施の形態１〜３で説明したアナログデジタル変換回路である。また、サンプルホールド制御回路７０ｃは、図１等で図示を省略したアナログデジタル変換制御回路であり、アナログデジタル変換回路７０ｂのサンプリングタイミングを制御する。セレクタ７０ａは、アナログ入力端子ＡＮ０〜ＡＮ７から入力される入力信号の１つを選択してアナログデジタル変換回路７０ｂに伝える。アナログデジタル変換回路７０ｂは、例えば、ｎビットの出力データを出力する。ＡＤＣデータレジスタ７０ｄは、アナログデジタル変換回路７０ｂが出力した出力データを保持する。

デジタル部７１は、ＣＰＵ（Central Computing Unit）７１ａ、バス制御回路７１ｂ、ＲＯＭ（Read Only Memory）７１ｃ、ＲＡＭ（Random Access Memory）７１ｄ、論理回路７１ｅ、不揮発性メモリ７１ｆ、ＣＰＵバス７１ｇ、周辺バス７１ｈ、制御配線７１ｉを有する。

ＣＰＵ７１ａは、演算部であり、ＲＯＭ７１ｃ或いは不揮発性メモリ７１ｆ等に格納されたプログラムを実行して、各種情報処理を行う。この情報処理の１つとして、ＣＰＵ７１ａは、アナログデジタル変換回路７０ｂが撮像素子等から入力された画像情報に対する変換処理を行う場合、アナログデジタル変換回路７０ｂにより取得された画像情報に対する画像処理を行う。

バス制御回路７１ｂは、ＣＰＵバス７１ｇと周辺バス７１ｈとの間の調停処理を行う。ＲＯＭ７１ｃ、ＲＡＭ７１ｄ、論理回路７１ｅ、不揮発性メモリ７１ｆ、周辺回路７３、７４は、ＣＰＵ７１ａの動作におて用いられる回路である。ＲＡＭ７１ｄは、ＣＰＵ７１ａの演算の中間データを格納する。論理回路７１ｅは、例えば、タイマー等の回路である。また、アナログ部７０では、ＣＰＵ７１ａは、ＣＰＵバス７１ｇ及び周辺バス７１ｈを用いて他の回路ブロックとデータの送受信を行う。また、ＣＰＵ７１ａは、制御配線７１ｉを用いて各ブロックを制御する制御信号を各ブロックに出力する。

上記したように、実施の形態４にかかる半導体装置４では、アナログ部７０以外に多くの回路が含まれる。しかしながら、実施の形態１〜３にかかるアナログデジタル変換回路は、高精度な変換処理を実現するキャリブレーションを実施することが可能でありながら回路規模を抑制することができる。そのため、実施の形態４にかかる半導体装置４のような大規模な回路の一部に実施の形態１〜３にかかるアナログデジタル変換回路を組み込んでも、半導体装置全体の回路規模を抑制できるため、実施の形態１〜３にかかるアナログデジタル変換回路は、このような組み込み型のアナログデジタル変換回路に好適である。

実施の形態５
実施の形態５では、サブＤＡＣ１５の別の形態となるサブＤＡＣ１５ａを含むアナログ部８０について説明する。そこで、図２０に実施の形態５にかかるアナログデジタル変換回路のアナログ部８０のブロック図を示す。

図２０に示すように、サブＤＡＣ１５ａは、抵抗ラダー型のＤＡＣである。この抵抗ラダー型ＤＡＣは、抵抗Ｒａ、Ｒｂ、Ｒ１〜Ｒ３、対応ビット切替部８２を有する。抵抗Ｒａは、ＤＡＣ出力Ｖｄａｃを出力するＤＡＣ出力配線と高電位側基準電圧ＶｒｅｆＨが供給される高電位側基準電圧配線との間に接続される。抵抗Ｒｂは、ＤＡＣ出力配線と低電位側基準電圧ＶｒｅｆＬが供給される低電位側基準電圧配線との間に接続される。抵抗Ｒ１〜Ｒ３は、一端がＤＡＣ出力配線に接続され、他端に対応ビット切替部８２が出力するビット値に基づき高電位側基準電圧ＶｒｅｆＨと低電位側基準電圧ＶｒｅｆＬとのいずれか一方が与えられる。ここで、サブＤＡＣ１５ａでは、抵抗Ｒ１〜Ｒ３が同一抵抗値の単位素子となる。

対応ビット切替部８２は、デジタル中間値のビット毎にビットの重みに対応した個数の基準電圧を出力し、かつ、各ビットの値に応じて基準電圧の電圧を第１の基準電圧（例えば、高電位側基準電圧ＶｒｅｆＨ）と第２の基準電圧（例えば、低電位側基準電圧ＶｒｅｆＬ）とに切り替える。具体的には、対応ビット切替部８２は、セレクタＭＵＸ５１〜ＭＵＸ５３、スイッチＳＷ５１〜ＳＷ５３を有する。また、実施の形態５にかかるアナログ部８０は、キャリブレーション制御部８１を有する。キャリブレーション制御部８１は、セレクタＭＵＸ５１〜ＭＵＸ５３が１ビット目のデジタル中間値ｂ［０］を選択するか、２ビット目のデジタル中間値ｂ［１］を選択するかを切り替える選択信号切替信号を出力する。

セレクタＭＵＸ５１は、選択信号切替信号ＳＥＬ１に基づきデジタル中間値ｂ［０］とデジタル中間値ｂ［１］とのいずれか一方を選択してスイッチＳＷ５１に出力する。スイッチＳＷ５１は、セレクタＭＵＸ５１が出力するデジタル中間値に応じて高電位側基準電圧ＶｒｅｆＨと低電位側基準電圧ＶｒｅｆＬのいずれか一方を抵抗Ｒ１に与える。セレクタＭＵＸ５２は、選択信号切替信号ＳＥＬ２に基づきデジタル中間値ｂ［０］とデジタル中間値ｂ［１］とのいずれか一方を選択してスイッチＳＷ５２に出力する。スイッチＳＷ５２は、セレクタＭＵＸ５２が出力するデジタル中間値に応じて高電位側基準電圧ＶｒｅｆＨと低電位側基準電圧ＶｒｅｆＬのいずれか一方を抵抗Ｒ２に与える。セレクタＭＵＸ５３は、選択信号切替信号ＳＥＬ３に基づきデジタル中間値ｂ［０］とデジタル中間値ｂ［１］とのいずれか一方を選択してスイッチＳＷ５３に出力する。スイッチＳＷ５３は、セレクタＭＵＸ５３が出力するデジタル中間値に応じて高電位側基準電圧ＶｒｅｆＨと低電位側基準電圧ＶｒｅｆＬのいずれか一方を抵抗Ｒ１に与える。

そして、実施の形態５にかかるアナログ部８０では、各単位素子がそれぞれデジタル中間値ｂ［１：０］の全ビットに基づき選択される基準電圧に基づきデジタルアナログ変換処理を行うようにローテーション動作を行う。具体的には、アナログ部８０は、ローテーション動作により図２１に示したフォーメーション１〜３の接続形態の切り替えを行う。

フォーメーション１では、抵抗Ｒ１に１ビット目のデジタル中間値ｂ［０］に基づき選択される基準電圧が与えられ、抵抗Ｒ２、Ｒ３に２ビット目のデジタル中間値ｂ［１］に基づき選択される基準電圧が与えられる。アナログ部８０ではキャリブレーション動作を行わない通常状態ではフォーメーション１に基づき動作する。フォーメーション２では、抵抗Ｒ２に１ビット目のデジタル中間値ｂ［０］に基づき選択される基準電圧が与えられ、抵抗Ｒ１、Ｒ３に２ビット目のデジタル中間値ｂ［１］に基づき選択される基準電圧が与えられる。フォーメーション３では、抵抗Ｒ３に１ビット目のデジタル中間値ｂ［０］に基づき選択される基準電圧が与えられ、抵抗Ｒ１、Ｒ２に２ビット目のデジタル中間値ｂ［１］に基づき選択される基準電圧が与えられる。

実施の形態５にかかるアナログ部８０を含むアナログデジタル変換回路においても、キャリブレーション処理において、単位素子と当該単位素子に与える基準電圧を決定するビット値との組み合わせのローテーションを行う。これにより、実施の形態５にかかるアナログデジタル変換回路においても、実施の形態１にかかるアナログデジタル変換回路１と同様に、複数の補正係数の算出を簡単化することができる。なお、図２０では、アナログ方式の回路でローテーション動作を行う例を示したが、デジタル方式の回路によりローテーション動作を実現することもできる。

実施の形態６
実施の形態６では、サブＤＡＣ１５の別の形態となるサブＤＡＣ１５ｂを含むアナログ部９０について説明する。そこで、図２２に実施の形態６にかかるアナログデジタル変換回路のアナログ部９０のブロック図を示す。

図２２に示すように、サブＤＡＣ１５ｂは、電流スイッチ型のＤＡＣである。この電流スイッチ型ＤＡＣは、電流源Ｉ１〜Ｉ３、対応ビット切替部９２、電流電圧変換回路９３を有する。電流源Ｉ１は、一端が電流電圧変換回路９３に接続される電流合成配線に接続される。また、電流源Ｉ１とコモン電圧Ｖｃｏｍが供給されるコモン電圧配線との間にはスイッチＳＷ６１が接続される。電流源Ｉ２は、一端が電流合成配線に接続される。また、電流源Ｉ２とコモン電圧配線との間にはスイッチＳＷ６２が接続される。電流源Ｉ３は、一端が電流合成配線に接続される。また、電流源Ｉ３とコモン電圧配線との間にはスイッチＳＷ６３が接続される。ここで、サブＤＡＣ１５ｂでは、電流源Ｉ１〜Ｉ３が同一抵抗値の単位素子となる。また、電流電圧変換回路９３は入力される電流の大きさに応じた電圧値の電圧Ｖｄａｃを出力する。

対応ビット切替部９２は、電流源Ｉ１〜Ｉ３がデジタル中間値のいずれのビットに基づきアナログ値を生成するかを切り替える。具体的には、対応ビット切替部９２は、セレクタＭＵＸ６１〜ＭＵＸ６３、スイッチＳＷ６１〜ＳＷ６３を有する。また、実施の形態６にかかるアナログ部９０は、キャリブレーション制御部９１を有する。キャリブレーション制御部９１は、セレクタＭＵＸ６１〜ＭＵＸ６３が１ビット目のデジタル中間値ｂ［０］を選択するか、２ビット目のデジタル中間値ｂ［１］を選択するかを切り替える選択信号切替信号ＳＥＬ１〜ＳＥＬ３を出力する。

セレクタＭＵＸ６１は、選択信号切替信号ＳＥＬ１に基づきデジタル中間値ｂ［０］とデジタル中間値ｂ［１］とのいずれか一方を選択してスイッチＳＷ６１に出力する。スイッチＳＷ６１は、セレクタＭＵＸ６１が出力するデジタル中間値に応じて電流源Ｉ１を電流合成配線に接続するか否かを切り替える。セレクタＭＵＸ６２は、選択信号切替信号ＳＥＬ２に基づきデジタル中間値ｂ［０］とデジタル中間値ｂ［１］とのいずれか一方を選択してスイッチＳＷ６２に出力する。スイッチＳＷ６２は、セレクタＭＵＸ６２が出力するデジタル中間値に応じて電流源Ｉ２を電流合成配線に接続するか否かを切り替える。セレクタＭＵＸ６３は、選択信号切替信号ＳＥＬ３に基づきデジタル中間値ｂ［０］とデジタル中間値ｂ［１］とのいずれか一方を選択してスイッチＳＷ６３に出力する。スイッチＳＷ６３は、セレクタＭＵＸ６３が出力するデジタル中間値に応じて電流源Ｉ３を電流合成配線に接続するか否かを切り替える。

そして、実施の形態６にかかるアナログ部９０では、各単位素子がそれぞれデジタル中間値ｂ［１：０］の全ビットに基づき選択される基準電圧に基づきデジタルアナログ変換処理を行うようにローテーション動作を行う。具体的には、アナログ部９０は、ローテーション動作により図２３に示したフォーメーション１〜３の接続形態の切り替えを行う。

フォーメーション１では、電流源Ｉ１が１ビット目のデジタル中間値ｂ［０］に基づき電流合成配線に接続されるか否かを切り替え、電流源Ｉ２、Ｉ３が２ビット目のデジタル中間値ｂ［１］に基づき電流合成配線に接続されるか否かを切り替える。アナログ部９０ではキャリブレーション動作を行わない通常状態ではフォーメーション１に基づき動作する。フォーメーション２では、電流源Ｉ２が１ビット目のデジタル中間値ｂ［０］に基づき電流合成配線に接続されるか否かを切り替え、電流源Ｉ１、Ｉ３が２ビット目のデジタル中間値ｂ［１］に基づき電流合成配線に接続されるか否かを切り替える。フォーメーション３では、電流源Ｉ３が１ビット目のデジタル中間値ｂ［０］に基づき電流合成配線に接続されるか否かを切り替え、電流源Ｉ１、Ｉ２が２ビット目のデジタル中間値ｂ［１］に基づき電流合成配線に接続されるか否かを切り替える。

実施の形態６にかかるアナログ部９０を含むアナログデジタル変換回路においても、キャリブレーション処理において、電流源Ｉ１〜Ｉ３と電流源Ｉ１〜Ｉ３がアナログ値の生成に用いるビットとの組み合わせを切り替える。これにより、実施の形態６にかかるアナログデジタル変換回路においても、実施の形態１にかかるアナログデジタル変換回路１と同様に、複数の補正係数の算出を簡単化することができる。なお、図２２では、アナログ方式の回路でローテーション動作を行う例を示したが、デジタル方式の回路によりローテーション動作を実現することもできる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。

１、３ アナログデジタル変換回路
４ 半導体装置
１０、５０、７０、８０、９０ アナログ部
１１、１２ セレクタ
１３ サンプルホールド回路
１４ サブＡＤＣ
１５ サブＤＡＣ
１６ 残差増幅器
２０ デジタル部
２１ 増幅率演算部
２２ 重み比演算部
２３ 重み演算部
２４ 平均化処理部
２５ 誤差補正部
３１、５１、８１、９１ キャリブレーション制御部
３２、５２、８２、９２ 対応ビット切替部
３３ アンプ
４１ エンコーダ
４２ サンプルホールド回路
４３ 逐次比較論理回路
４４ ローカルＤＡＣ
６１ 第１のステージ
６２ 第２のステージ
６３、６４ セレクタ
７１ デジタル部
７２ ＰＬＬ回路
７３、７４ 周辺回路
８０ アナログ部
９３ 電流電圧変換回路

Claims (11)

1. 入力信号の信号レベルに応じたデジタル中間値を多ビットのデジタル値として出力するサブＡＤＣと、
   前記デジタル中間値に対応したアナログ中間値を出力するサブＤＡＣと、
   前記入力信号と前記アナログ中間値との差分を増幅して残差信号を出力する残差増幅器と、
   前記デジタル中間値を補正係数により補正して生成したデジタル出力値を出力する出力段回路と、を有し、
   前記サブＤＡＣは、
   前記デジタル中間値のビット毎の重みの合計の数に対応して設けられ、それぞれが、同一の容量、抵抗値又は電流値に設定された複数の単位素子と、
   前記複数の単位素子が前記デジタル中間値のいずれのビットに基づきアナログ値を生成するかを切り替える対応ビット切替部と、
   キャリブレーション動作時に、前記単位素子と前記単位素子が前記アナログ値の生成に用いる前記ビットとの組み合わせを切り替えるキャリブレーション制御部と、を有し、
   前記出力段回路は、前記キャリブレーション動作時の前記単位素子と前記ビットとの組み合わせ毎に前記デジタル中間値を取得し、取得したデジタル中間値に基づき前記補正係数を演算する半導体装置。
2. 前記キャリブレーション制御部は、前記複数の単位素子のそれぞれが、前記デジタル中間値の全ての前記ビットと組み合わせられるように前記単位素子と前記ビットとの組み合わせを切り替える請求項１に記載の半導体装置。
3. 前記対応ビット切替部は、前記デジタル中間値のビット数と同数設けられ、それぞれが、第１の基準電圧と第２の基準電圧を前記デジタル中間値の前記ビットの１つに基づき選択して基準電圧として出力する複数の選択回路と、
   前記複数の単位素子と同じ数が設けられ、それぞれ、前記複数の選択回路が出力する前記基準電圧の１つを選択する複数のスイッチ回路と、を有し、
   前記キャリブレーション制御部は、前記スイッチ回路が、それぞれ、前記複数の選択回路が出力する前記基準電圧の全てを少なくとも一度選択するスイッチ制御信号を出力する請求項１に記載の半導体装置。
4. 前記対応ビット切替部は、第１の基準電圧と第２の基準電圧を前記デジタル中間値の前記ビットの１つに基づき選択して基準電圧として出力する選択回路を前記単位素子と同数有し、
   前記キャリブレーション制御部は、前記選択回路が、それぞれ、前記デジタル中間値の１ビット目から最終ビットまでの全てのビット値に基づき前記基準電圧を選択するように指示を与える選択信号切替信号を前記選択回路に与える請求項１に記載の半導体装置。
5. 前記サブＡＤＣは、キャリブレーション開始時にキャリブレーション時に与えられる前記入力信号に対応した決められた規定値を出力し、当該規定値から動作を開始する請求項１に記載の半導体装置。
6. 前記サブＤＡＣは、スイッチドキャパシタ型のＤＡＣであって、入力容量が複数の前記単位素子により形成され、ＤＡＣ内において前記入力容量と帰還容量との容量比に基づき増幅率が決定される増幅回路が前記残差増幅器を形成する請求項１に記載の半導体装置。
7. 前記サブＤＡＣは、抵抗ラダー型のＤＡＣであって、抵抗ラダーを構成する抵抗値が複数の前記単位素子により形成される請求項１に記載の半導体装置。
8. 前記サブＤＡＣは、電流スイッチ型のＤＡＣであって、各ビットに対応して設けられる複数の電流源が複数の前記単位素子により形成される請求項１に記載の半導体装置。
9. 前記サブＡＤＣ、前記サブＤＡＣ、前記残差増幅器及び前記出力段回路を１つのステージ回路とし、前記残差増幅器の出力が後段回路の入力に接続されるように前記ステージ回路が縦続接続されたパイプライン型アナログデジタル変換回路を有する請求項１に記載の半導体装置。
10. 入力信号の信号レベルに応じたデジタル中間値を多ビットのデジタル値として出力するサブＡＤＣと、前記デジタル中間値に対応したアナログ中間値を出力するサブＤＡＣと、前記入力信号と前記アナログ中間値との差分を増幅して残差信号を出力する残差増幅器と、前記デジタル中間値を補正係数により補正して生成したデジタル出力値を出力する出力段回路と、を有するアナログデジタル変換回路のキャリブレーション方法であって、
    前記サブＤＡＣにおいて、前記デジタル中間値のビット毎の重みの合計の数に対応して設けられ、それぞれが、同一の容量、抵抗値又は電流値に設定された複数の単位素子と、前記単位素子がアナログ値の生成に用いる前記デジタル中間値のビットと、の組み合わせを切り替え、
    前記単位素子と前記ビットとの組み合わせ毎に前記デジタル中間値のうち変換結果の最上位ビットに対応する最上位デジタル中間値を予め決められた値に固定したアナログデジタル変換処理を実施し、
    前記単位素子と前記ビットとの組み合わせ毎に前記デジタル中間値を取得し、取得したデジタル中間値に基づき前記補正係数を演算するアナログデジタル変換回路のキャリブレーション方法。
11. 前記アナログデジタル変換処理では、
    前記単位素子と前記ビットとの組み合わせ毎に、２つの前記最上位デジタル中間値を設定し、
    前記単位素子と前記ビットとの組み合わせ毎に、前記２つの最上位デジタル中間値を用いたアナログデジタル変換処理を実施する請求項１０に記載のアナログデジタル変換回路のキャリブレーション方法。

Images