説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、様々な処理を行う機能ブロックとして図面に記載される各要素は、ハードウェア的には、CPU、メモリ、その他の回路で構成することができ、ソフトウェア的には、メモリにロードされたプログラムなどによって実現される。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現できることは当業者には理解されるところであり、いずれかに限定されるものではない。なお、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
また、上述したプログラムは、様々なタイプの非一時的なコンピュータ可読媒体(non−transitory computer readable medium)を用いて格納され、コンピュータに供給することができる。非一時的なコンピュータ可読媒体は、様々なタイプの実体のある記録媒体(tangible storage medium)を含む。非一時的なコンピュータ可読媒体の例は、磁気記録媒体(例えばフレキシブルディスク、磁気テープ、ハードディスクドライブ)、光磁気記録媒体(例えば光磁気ディスク)、CD−ROM(Read Only Memory)CD−R、CD−R/W、半導体メモリ(例えば、マスクROM、PROM(Programmable ROM)、EPROM(Erasable PROM)、フラッシュROM、RAM(Random Access Memory))を含む。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体(transitory computer readable medium)によってコンピュータに供給されてもよい。一時的なコンピュータ可読媒体の例は、電気信号、光信号、及び電磁波を含む。一時的なコンピュータ可読媒体は、電線及び光ファイバ等の有線通信路、又は無線通信路を介して、プログラムをコンピュータに供給できる。
実施の形態1にかかるアナログデジタル変換回路1のブロック図を図1に示す。図1に示すように、実施の形態1にかかるアナログデジタル変換回路1は、アナログ部10とデジタル部20とを有する。アナログ部10は、アナログ信号をデジタル信号に変換する回路が含まれる。デジタル部20は、アナログ部10が出力するデジタル値を補正して最終的な変換データを出力する出力段回路である。
アナログ部10は、セレクタ11、セレクタ12、サンプルホールド回路13、サブADC(Analog to Digital Converter)14、サブDAC(Digital to Analog Converter)15、残差増幅器16を有する。実施の形態1にかかるアナログ部10は、サイクリック型アナログデジタル変換回路を備えるものとする。
セレクタ11は、アナログ信号Vinとコモン電圧Vcomとのいずれか一方を選択して後段のセレクタ12に伝える。セレクタ11がいずれの信号を選択するかは、図1では図示を省略したキャリブレーション制御部により指示される。セレクタ12は、セレクタ11が出力した信号と残差増幅器16が出力する残差電圧Vresとのいずれか一方を選択してサンプルホールド回路13に出力する。セレクタ12がいずれの信号を選択するかは、図示を省略したアナログデジタル変換制御回路により指示される。なお、デジタル部20内の各ブロックは、アナログデジタル変換制御回路により、アナログ信号をデジタル信号に変換する動作及び動作中の各種スイッチタイミングが制御されるものとする。
サンプルホールド回路13は、セレクタ12が出力する信号の電圧レベルをサンプリングすると共に、サンプリングした値を保持して後段の回路に出力する。サブADC14は、入力信号の信号レベルに応じたデジタル中間値を多ビットのデジタル値b[x:0]として出力する。より具体的には、サブADC14は、サンプルホールド回路13が出力するアナログ電圧を、当該アナログ電圧の電圧値に対応するxビットのデジタル中間値に変換する。なお、xは、サブADC14が出力するデジタル中間値のビット数を示すものであり、1以上の値である。
サブDAC15は、デジタル中間値に対応したアナログ中間値を出力する。より具体的には、サブDAC15は、サブADC14が出力するデジタル中間値と所定の基準電圧(例えば、VrefH、VrefL)とを乗算した値に相当するアナログ電圧を出力する。詳しくは後述するが、サブDAC15は、対応ビット切替部と、複数の単位素子と、キャリブレーション制御部と、を有する。複数の単位素子は、デジタル中間値のビット毎の重みの合計の数に対応して設けられ、それぞれが、同一の容量、抵抗値又は電流値に設定される。対応ビット切替部は、複数の単位素子がデジタル中間値のいずれのビットに基づきアナログ値を生成するかを切り替えるものである。キャリブレーション制御部は、キャリブレーション動作時に、単位素子と単位素子がアナログ値の生成に用いるビットとの組み合わせを切り替えるものである。
残差増幅器16は、サンプルホールド回路13が出力する電圧と、サブDAC15が出力する電圧と、の差分を増幅率Pで増幅して残差信号Vresを出力する。サンプルホールド回路13サブADC14、サブDAC15、残差増幅器16により構成されるアナログデジタル変換回路を、乗算型デジタルアナログ変換回路(Multiplying Digital to Analog Converter:以下、MDACと称す)と称す。
デジタル部20は、出力段回路である。この出力段回路は、デジタル中間値を補正係数により補正して生成したデジタル出力値(例えば、出力データDout)を出力する。また、出力段回路は、キャリブレーション動作時の単位素子と基準電圧との組み合わせ毎にデジタル中間値を取得し、取得したデジタル中間値に基づき補正係数(例えば、増幅率P、重み比γ、重みα)を演算する。デジタル部20は、増幅率演算部21、重み比演算部22、重み演算部23、平均化処理部24及び誤差補正部25を有する。増幅率演算部21は、残差増幅器16の増幅率Pを演算する。重み比演算部22は、サブDAC15の重み比γを演算する。重み演算部23は、サブDAC15の重みαを演算する。平均化処理部24は、増幅率演算部21、重み比演算部22、重み演算部23で算出された各値のノイズの影響を平均化する。増幅率演算部21は、平均化した各値を誤差補正部25に出力する。誤差補正部25は、平均化処理部24から取得した増幅率P、重み比γ、重みαを用いてサブADC14が出力するデジタル値の誤差を補正して、最終的な出力データDoutを出力する。また、誤差補正部25が出力する出力データDoutは2進数であり、誤差補正部25は、非二進数のデータを2進数に変換する機能も有する。
実施の形態1にかかるアナログデジタル変換回路1では、キャリブレーション動作に基づき増幅率P、重み比γ、重みαを算出する。このキャリブレーション動作の詳細については後述する。
続いて、図2に実施の形態1にかかるアナログ部10の詳細なブロック図を示す。図2では、サブADC14が2ビットのデジタル中間値を出力する例を示す。図2に示すように、アナログ部10は、セレクタ12、サブADC14、キャリブレーション制御部31、対応ビット切替部32、帰還容量Cf、サンプリング容量Cs1〜Cs3、スイッチSWf、SWr、アンプ33を有する。図2で示したアナログデジタル変換回路では、対応ビット切替部32、アンプ33、帰還容量Cf、サンプリング容量Cs1〜Cs3により、サンプルホールド回路13、サブDAC15及び残差増幅器16が構成される。また、サンプリング容量Cs1〜Cs3が単位素子となる。つまり、実施の形態1にかかるアナログ部10では、スイッチドキャパシタ型のDACを備えるものである。なお、図2では、セレクタ11については省略されている。また、アンプ33の入力にはアンプ33のオフセット電圧Vosの存在を示した。アンプ33は、正転入力端子と反転入力端子との入れ替え、及び、正転出力端子と反転出力端子との入れ替えを行うチョッピング動作を行うことで、変換結果に対するオフセット電圧Vosの影響を除去することが好ましい。
セレクタ12は、図1で説明したものである。サブADC14は、セレクタ12で選択された信号の電圧レベルに応じたデジタル中間値b[x:0]を出力する。サブADC14としては、例えば、フラッシュ型ADC、或いは、逐次比較型ADCを用いることができる。そこで、フラッシュ型ADCの例と逐次比較型ADCの例を図3に示す。
図3では上図にフラッシュ型ADCのブロック図を示し、下図に逐次比較型ADCのブロック図を示す。フラッシュ型ADCは、高電位側基準電圧VrefHが供給される上位側基準電圧配線と低電位側基準電圧Vrefが供給される下位側基準電圧配線との間に複数の抵抗が直列に接続された抵抗ストリングにより、複数の基準電圧Vref1〜Vref3を生成する。そして、アンプamp1〜amp3により基準電圧Vref1〜Vref3のそれぞれと、入力信号Vcompとの誤差を増幅する。そして、増幅された誤差の大きさをコンパレータcomp1〜comp3により判定する。そして、フラッシュ型ADCでは、コンパレータcomp1〜comp3が出力する判定結果をエンコーダ41によりxビット(例えば2ビット)のデジタル中間値とする。
逐次比較型ADCは、サンプルホールド回路42、プリアンプPamp、コンパレータcomp、逐次比較論理回路43、ローカルDAC44を有する。逐次比較型ADCは、サンプルホールド回路42より入力信号Vcompの電圧レベルを保持する。また、逐次比較型ADCは、前サイクルでコンパレータcompが出力した値に応じて現サイクルの基準電圧をローカルDAC44が生成する。そして、プリアンプPampがサンプルホールド回路42が出力する電圧とローカルDAC44が出力する基準電圧との電圧差を増幅する。コンパレータcompは、プリアンプPampの出力に基づきサンプルホールド回路42が出力する電圧とローカルDAC44が出力する基準電圧との大小関係を判断する。ここで、逐次比較論理回路43は、コンパレータcompの出力に従って、次サイクルの基準電圧となるデジタル値をローカルDAC44に与える。また、逐次比較論理回路43は、コンパレータcompの出力に従って、xビット(例えば2ビット)のデジタル中間値を出力する。
アナログ部10では、サンプリング容量Cs1〜Cs3が単位素子となる。そして、アンプ33を含む残差増幅器の増幅率Pは、サンプリング容量の合成容量と帰還容量Cfの容量比に基づき決定される。また、アナログ部10では、対応ビット切替部32内のスイッチを入力信号Vcompが伝達される端子側に接続してサンプリング容量Cs1〜Cs3に入力信号Vcompの電圧値をサンプリングすると共に、スイッチSWfを残差信号Vresが伝達される側の端子に接続することで帰還容量Cfをアンプ33の出力端子と入力端子との間に接続することでサンプリング動作を行う。なお、サンプリング動作時はスイッチSWrは接続状態とする。そして、アナログ部10では、サンプリング容量Cs1〜Cs3の一端に接続されるスイッチを基準電圧側に接続し、スイッチSWfを入力信号Vcomp側に接続し、スイッチSWrを遮断状態とすることで、アナログ信号からデジタル信号への変換処理を行う。この変換処理では、対応ビット切替部32がサンプリング容量Cs1〜Cs3にサブADC14が出力したデジタル中間値に応じた基準電圧を与える。
対応ビット切替部32は、デジタル中間値b[1:0]のビット毎にビットの重みに対応した個数の基準電圧Vrefb0、Vrefb1を出力し、かつ、各ビットの値に応じて基準電圧の電圧を第1の基準電圧(例えば、高電位側基準電圧VrefH)と第2の基準電圧(例えば、低電位側基準電圧VrefL)とに切り替える。つまり、対応ビット切替部32は、サンプリング容量Cs1〜Cs3がデジタル中間値b[1:0]のいずれのビットに基づき選択された基準電圧に基づきアナログ値を生成するかを切り替える。そして、キャリブレーション制御部31は、キャリブレーション制御部は、複数の単位素子のそれぞれが、デジタル中間値b[1:0]の全てのビットと組み合わせられるように単位素子とビットとの組み合わせを切り替える。より具体的には、キャリブレーション制御部31は、複数の単位素子のそれぞれが、対応ビット切替部32が出力する複数の基準電圧の全てと組み合わせられるように単位素子と基準電圧との組み合わせを切り替える。この単位素子とビットとの組み合わせを切り替える動作を以下ではローテーション動作と称す。
実施の形態1にかかるアナログデジタル変換回路1では、キャリブレーション時にローテーション動作を実施して、ローテーション動作において生じる単位素子と基準電圧との組み合わせ毎に得られるコモン電圧Vcomに対する変換結果に基づき複数の補正係数を算出する。そこで、まず、実施の形態1にかかるアナログ部10におけるローテーション動作について説明する。
図4に実施の形態1にかかるアナログデジタル変換回路における単位素子のローテーションを説明する図を示す。図2に示した実施の形態1にかかるアナログ部10では、デジタル中間値が2ビットである。そのため、アナログ部10では、1ビット目のデジタル中間値b[0]と、2ビット目のデジタル中間値b[1]の重み比は1:2となる。そのため、対応ビット切替部32は、1ビット目のデジタル中間値の値に基づき電圧が切り替えられる基準電圧Vrefb0を1つ出力し、2ビット目のデジタル中間値の値に基づき電圧が切り替えられる基準電圧Vrefb1を2つ出力する。
そして、実施の形態1にかかるアナログ部10では、1つの基準電圧Vrefb0と2つの基準電圧Vrefb1の3つの基準電圧がサンプリング容量Cs1〜Cs3のそれぞれに与えられるようにローテーション動作を行うことでサンプリング容量Cs1〜Cs3とビットとの組み合わせを切り替える。具体的には、アナログ部10は、ローテーション動作により図4に示したフォーメーション1〜3の接続形態の切り替えを行う。
フォーメーション1では、サンプリング容量Cs1に基準電圧Vrefb0が与えられ、サンプリング容量Cs2、Cs3に基準電圧Vrefb1が与えられる。フォーメーション2では、サンプリング容量Cs2に基準電圧Vrefb0が与えられ、サンプリング容量Cs1、Cs3に基準電圧Vrefb1が与えられる。フォーメーション3では、サンプリング容量Cs3に基準電圧Vrefb0が与えられ、サンプリング容量Cs1、Cs2に基準電圧Vrefb1が与えられる。
上記ローテーション動作を行うための方式として、サンプリング容量とセレクタとの間に設けるスイッチによりサンプリング容量に与える基準電圧を切り替えるアナログ方式と、基準電圧の電圧値の切り替えを行うセレクタに与えるデジタル中間値のビットを切り替えるデジタル方式がある。そこで、ローテーション動作を行うための回路構成を以下で説明する。
図5に実施の形態1にかかるアナログデジタル変換回路において単位素子のローテーションを実現する回路の一例としてアナログ方式を採用した場合のアナログ部10aのブロック図を示す。
図5に示すように、アナログ方式のローテーション回路を採用したアナログ部10aでは、対応ビット切替部32aが、1ビット目のデジタル中間値b[0]に対応したセレクタMUXb0と、2ビット目のデジタル中間値b[1]に対応したセレクタMUXb1と、を有する。また、対応ビット切替部32aには、サンプリング容量Cs1〜Cs3に与える電圧を切り替えるスイッチSW11〜SW13が設けられる。そして、キャリブレーション制御部31aは、スイッチSW11〜SW13の接続先を切り替えるスイッチ制御信号切り替え信号を出力する。そして、スイッチSW11は、入力信号Vcompと基準電圧Vrefb0、Vrefb1とのいずれか1つをサンプリング容量Cs1に与える。スイッチSW12は、入力信号Vcompと基準電圧Vrefb0、Vrefb1とのいずれか1つをサンプリング容量Cs2に与える。スイッチSW13は、入力信号Vcompと基準電圧Vrefb0、Vrefb1とのいずれか1つをサンプリング容量Cs3に与える。
つまり、ローテーション動作をアナログ方式の回路を用いて行う場合、対応ビット切替部32aは、複数の選択回路(例えば、セレクタMUXb0、MUXb1)と、複数のスイッチ回路(例えば、スイッチ回路SW11〜SW13)とを有する。ここで、複数の選択回路は、デジタル中間値のビット数と同数設けられ、それぞれが、第1の基準電圧(例えば、高電位側基準電圧VrefH)と第2の基準電圧(例えば、低電位側基準電圧VrefL)をデジタル中間値のビットの1つに基づき選択して基準電圧として出力する。また、複数のスイッチ回路は、複数の単位素子と同じ数が設けられ、それぞれ、セレクタMUXb0、MUXb1が出力する基準電圧の1つを選択する。そして、ローテーション動作をアナログ方式の回路を用いて行う場合、キャリブレーション制御部31aは、スイッチ回路SW11〜SW13が、それぞれ、セレクタMUXb0、MUXb1が出力する基準電圧の全てを少なくとも一度選択するスイッチ制御信号を出力する。
続いて、図6に実施の形態1にかかるアナログデジタル変換回路において単位素子のローテーションを実現する回路の一例としてデジタル方式を採用した場合のアナログ部10bのブロック図を示す。
デジタル方式のローテーション回路を採用したアナログ部10bでは、対応ビット切替部32bが、サンプリング容量Cs1〜Cs3のそれぞれに対応したセレクタMUX21〜MUX23を有する。また、サンプリング容量Cs1〜Cs3とセレクタMUX21〜MUX23との間にはそれぞれスイッチSW21〜SW23が設けられる。ここで、セレクタMUX21〜MUX23には、選択信号切替信号SEL1〜SEL3が与えられる。そして、セレクタMUX21〜MUX23は、入力される選択信号切替信号に基づき基準電圧の電圧を選択するためのデジタル中間値のビットを切り替える。例えば、セレクタMUX21は、選択信号切替信号SEL1に基づき、1ビット目のデジタル中間値b[0]に基づき出力する基準電圧Vrefb0の電圧を選択するか、2ビット目のデジタル中間値b[1]に基づき出力する基準電圧Vrefb1の電圧を選択するかを切り替える。また、スイッチSW21〜SW23は、図示しないアナログデジタル変換制御回路により入力信号Vcompと基準電圧とのいずれか一方をサンプリング容量Cs1〜Cs3に伝える。
つまり、ローテーション動作をデジタル方式の回路を用いて行う場合、対応ビット切替部32bは、第1の基準電圧(例えば、高電位側基準電圧VrefH)と第2の基準電圧(例えば、低電位側基準電圧VrefL)をデジタル中間値のビットの1つに基づき選択して基準電圧として出力するセレクタMUX21〜MUX23を単位素子と同数有する。また、キャリブレーション制御部32bは、セレクタMUX21〜MUX23が、それぞれ、デジタル中間値の1ビット目から最終ビットまでの全てのビット値に基づき基準電圧を選択するように指示を与える選択信号切替信号SEL1〜SEL3をセレクタMUX21〜MUX23に与える。
続いて、実施の形態1にかかるアナログデジタル変換回路1の動作について説明する。まず、実施の形態1にかかるアナログデジタル変換回路1のアナログ部10では、サブDAC15内の単位素子(例えば、サンプリング容量Cs1〜Cs3)をそれぞれ同じ容量値に設定する。しかし、サンプリング容量Cs1〜Cs3にはバラツキがあり、理想値(同じ容量)からのずれが生じる。一方、アナログ部10では、残差増幅器16の増幅率Pを2<P<4とするために、帰還容量Cfをサンプリング容量Cs1〜Cs3よりも大きな容量値に設定する。残差増幅器16の増幅率Pは、アンプ33の増幅率Aを∞とした場合、P=(Cf+Cs1+Cs2+Cs3)/Cfで表される。
ここで、残差増幅器16の増幅率Pを2<P<4とした場合、サイクリック型ADC或いはパイプライン型ADCにおいて、デジタル中間値b[x:0]が非2進数のデジタル量として表現され、増幅率Pを4とした場合よりもサイクル数やパイプライン段数を必要とする代わりに冗長性を得ることができる。そして、この冗長性により、実施の形態1にかかるアナログデジタル変換回路1では、サンプルホールド回路13の誤差或いはアンプ33のオフセット電圧を補正することができる。なお、キャリブレーション時には、アンプ33のオフセット電圧Vosが問題になることがあるため、チョッピング技術を適宜適用してオフセット電圧Vosの影響を除去することが好ましい。
図7に、実施の形態1にかかるアナログデジタル変換回路1の伝達特性を示す。図7に示すように、実施の形態1にかかるアナログデジタル変換回路1では、入力信号Vinに対する残差信号Vresの傾きは増幅率P(例えば、2<P<4)となる。また、キャリブレーション時に入力するコモン電圧Vcomは、出力データDoutのMSB(Most Significant Bit)に対応するデジタル中間値のb[1:0]が“01”または“10”となる電圧値を有する。出力データDoutのMSB(Most Significant Bit)に対応するデジタル中間値を特に最上位デジタル中間値と称す。
続いて、実施の形態1にかかるアナログデジタル変換回路1におけるキャリブレーション動作の手順について説明する。そこで、図8に実施の形態1にかかるアナログデジタル変換回路のキャリブレーション方法のフローチャートを示す。
図8に示すように、実施の形態1にかかるアナログデジタル変換回路1では、ステップS1として、図4に示したフォーメーション1の接続形態において、入力信号Vinとしてコモン電圧Vcomを入力し、かつ、サブADC14が出力するデジタル中間値b[1:0]のうちMSBに対応する値(例えば、最上位デジタル中間値)のみ“01”に固定したアナログデジタル変換処理を実施する。また、ステップS1では、図4に示したフォーメーション1の接続形態において、入力信号Vinとしてコモン電圧Vcomを入力し、かつ、サブADC14が出力する最上位デジタル中間値b[1:0]のみ “10”に固定したアナログデジタル変換処理も実施する。
続いて、実施の形態1にかかるアナログデジタル変換回路1では、ステップS2として、図4に示したフォーメーション2の接続形態において、入力信号Vinとしてコモン電圧Vcomを入力し、かつ、サブADC14が出力する最上位デジタル中間値b[1:0]のみ “01”に固定したアナログデジタル変換処理を実施する。また、ステップS2では、図4に示したフォーメーション2の接続形態において、入力信号Vinとしてコモン電圧Vcomを入力し、かつ、サブADC14が出力する最上位デジタル中間値b[1:0]のみ “01”に固定したアナログデジタル変換処理も実施する。
続いて、実施の形態1にかかるアナログデジタル変換回路1では、ステップS3として、図4に示したフォーメーション3の接続形態において、入力信号Vinとしてコモン電圧Vcomを入力し、かつ、サブADC14が出力する最上位デジタル中間値b[1:0]のみ “01”に固定したアナログデジタル変換処理を実施する。また、ステップS3では、図4に示したフォーメーション3の接続形態において、入力信号Vinとしてコモン電圧Vcomを入力し、かつ、サブADC14が出力する最上位デジタル中間値b[1:0]のみ “01”に固定したアナログデジタル変換処理も実施する。
なお、ステップS1〜S3のアナログデジタル変換処理では、2ビット目のデジタル中間値b[1]と1ビット目のデジタル中間値b[0]との比を2:1とすることで実施することが可能である。
そして、実施の形態1にかかるアナログデジタル変換回路1では、ステップS1〜S3で実施したアナログデジタル変換処理において得た結果に基づき残差増幅器16の増幅率PとサブDAC15の重み比γを算出する(ステップS4)。
増幅率Pは、MSBを“01”としたステップS1〜S3のアナログデジタル変換処理の結果の加算値と、MSBを“10”としたステップS1〜S3のアナログデジタル変換処理の結果の加算値と、が等しくなる増幅率Pを求めることで導出することが可能である。ここで、増幅率Pの導出過程では、サブDAC15の重み比γと重みαの理想値との誤差については無視して構わない。
重み比γは、増幅率Pを導出後、ステップS1のアナログデジタル変換処理の結果に補正済み増幅率P(上記で算出した増幅率P)を代入して、解を探索することで導出することができる。
続いて、実施の形態1にかかるアナログデジタル変換回路1では、ステップS5として、フォーメーション1の接続形態において、入力信号Vinとしてコモン電圧Vcomを入力してアナログデジタル変換処理を実施する。
そして、実施の形態1にかかるアナログデジタル変換回路1では、ステップS5の結果に基づき重みαを算出する(ステップS16)。より具体的には、ステップS6では、ステップS5で得られた結果が既知の電圧値であるコモン電圧Vcomの変換結果にできるだけ近くなる重みαを導出する。なお、ステップS5のアナログデジタル変換処理では、重みαの探索結果にアンプ33のオフセット電圧Vosが影響を及ぼすため、ステップS5の変換処理ではチョッピング技術を適宜適用してオフセット電圧Vosの影響をできるだけ除去することが好ましい。
上記キャリブレーション処理による効果を数式を用いて説明する。そこで、(1)式に実施の形態1にかかるアナログデジタル変換回路1の伝達特性を示す。
ここで、(1)のVresは残差信号Vresの電圧である。(1)式のPeffはアンプ33の有限ゲインAを考慮した増幅率Pである。(1)式のα0effはアンプ33の有限ゲインAを考慮したサブDAC15の1ビット目に対する重みである。(1)式のα1effはアンプ33の有限ゲインAを考慮したサブDAC15の2ビット目に対する重みである。(1)式のVosはアンプ33のオフセット電圧である。(1)式では、高電位側基準電圧VrefHを+Vrefで表し、低電位側基準電圧VrefLを−Vrefで表した。また、(1)式のPeff、α0eff、α1effは、それぞれ(2)〜(4)式で表される。
上記(2)式の増幅率P、重みα0、α1、係数ηは、それぞれ(5)〜(8)式により表される。なお、Cfは帰還容量Cfの容量値であり、Cs1〜Cs3はサンプリング容量Cs1〜Cs3の容量値である。
そして、サイクリック型ADCを想定して(1)式をLビット展開すると(9)式を得ることができる。なお、実施の形態1にかかるデジタルアナログ変換回路1は、サイクリック型のアナログデジタル変換回路であるため、オフセット電圧Vosとしてサイクリック動作を考慮したオフセット電圧Vos’を用いる。
実施の形態1にかかるアナログデジタル変換回路1では、(9)式の変形式である(10)式を用いてキャリブレーション時の演算を行う。
ここで、(10)式のVinは入力信号Vinの電圧値であり、Vfsはアナログデジタル変換回路1の変換可能な入力電圧の幅である。また、(10)式の重み比γは(11)式で表される。
実施の形態1にかかるアナログデジタル変換回路1では、MSBのみデジタル中間値b[1:0]を“01”と“10”に固定した2種類のアナログデジタル変換処理を実施する。この2つのアナログデジタル変換処理の結果は、非2進のMDACが有する冗長性により同じ変換結果となる。このことから(9)式を(12)式で表すことができる。なお、(9)式から(12)式への変換においては、以下の近似を用いた。(10)式の残差信号Vres(L)の項は量子化誤差を表す項であるが、キャリブレーション時の量子化誤差は通常動作時の量子化誤差よりも十分小さくなるため、キャリブレーション時の残差信号Vres(L)の項は無視する。また、オフセット電圧Vos’は、MSBのみデジタル中間値b[1:0]を“01”とした変換処理と“10”とした変換処理とで同じ値であると仮定して無視する。
そして、ステップS1〜S3のアナログデジタル変換処理の結果は(13)〜(15)式により求められる。なお、デジタル中間値b[1:0]
[1]はステップS1で得られるビット列を示す。デジタル中間値b[1:0]
[2]はステップS2で得られるビット列を示す。デジタル中間値b[1:0]
[3]はステップS3で得られるビット列を示す。また、デジタル中間値b[1:0]
[x] 01はMSBを“01”に固定した変換処理により得られたビット列を示す。デジタル中間値b[1:0]
[x] 10はMSBを“10”に固定した変換処理により得られたビット列を示す。ここでxは、図4のフォーメーションの番号を示す。
また、(13)〜(15)式におけるα0xeffは(16)式で表されるものであり、α1xeffは(17)式で表されるものである。
また、(16)、(17)式におけるηは、(18)式で表されるものである。
ここで、(13)〜(15)式を単純化するために(19)〜(22)式を仮定する。(19)〜(22)式の仮定は、b[1:0]
[1] 01≒b[1:0]
[2] 01≒b[1:0]
[3] 01であることと、b[1:0]
[1] 10≒b[1:0]
[2] 10≒b[1:0]
[3] 10であることと、を利用したものである。これらの関係は、厳密には成り立たないが、この関係が成り立つと仮定しても問題ないことがシミュレーションにより確認されている。
そして、(13)〜(15)式に(19)〜(22)式を適用し、かつ、(13)〜(15)式を加算すると(23)式を得ることができる。
(23)式では、MSBのb[1:0]を“01”に固定して得た結果(左辺)と、MSBのb[1:0]を“10”に固定して得た結果(右辺)と、を見ると、不確定補正項は増幅率Peffのみである。そこで、(23)式の右辺と左辺とが一致する増幅率Peffを探索することで、増幅率演算部21が算出すべき増幅率Pを導出することができる。この探索には、バイナリサーチ探索等を用いることができる。
なお、ステップS1〜S3においては、デジタル中間値b[0]の重みが1であり、デジタル中間値b[1]の重みが2であるため、(24)、(25)式の関係を導き出すことができる。
続いて、実施の形態1にかかるアナログデジタル変換回路1では、重み比γを算出する。この重み比γの導出は、重みα0eff、α1effを直接導出する場合、算出すべき補正係数が2つとなり導出が困難になるために、この重みの項の導出を簡単にするために行うものである。重み比γの導出を行う場合、(23)式を重みα0effで規格化した(26)式を用いる。また、(26)式における重み比γは(27)式で表される。
(26)式を参照すると、(23)式で導出した増幅率Peffを用いることで、不確定補正項は重み比γのみであることがわかる。そこで、(26)式の左辺と右辺が一致する重み比γを探索することで、重み比演算部22が算出すべき重み比γを導出することができる。この探索には、バイナリサーチ探索等を用いることができる。なお、(23)式を重みα1effで規格化しても、(23)式を重みα0effで規格化したときと同様の結果が得られることは明白である。
続いて、ステップS6の重みαの演算について説明する。ステップS6の演算は、ステップS5のアナログデジタル変換処理の結果に基づき行う、ステップS5では、フォーメーション1の形態にて、既知の電圧値を有するコモン電圧Vcomを入力信号Vinとするアナログデジタル変換処理を行う。また、ステップS5では、オフセット電圧Vos’の影響を排除するためにチョッピング技術を用いる。これにより、(10)式を変形することで(28)式を得ることができる。(28)式では、オフセット電圧Vos’を含む項がチョッピング技術により相殺されていることがわかる。
この(28)式では不確定補正項は、重みα0effのみであり、(28)式を解くことで、重み演算部23が重みα0effを簡単に算出できることがわかる。また、重みα1effは、α1eff=γ*α0effであるため、(26)式により算出された重み比γを適用することで簡単に算出できることがわかる。
また、ここまでの計算により、増幅率Peff、重み比γ、重みα0effが求まっているため、チョッピング技術を用いずにコモン電圧Vcomを入力信号Vinとして入力したアナログデジタル変換処理の結果に対して演算を行うことでオフセット電圧Vos’を算出することができる。そこで、チョッピング技術を用いずにコモン電圧Vcomを入力信号Vinとして入力したアナログデジタル変換処理の結果を表す式を(29)式に示す。
実施の形態1にかかるアナログデジタル変換回路1では、第1のキャリブレーション処理と、第2のキャリブレーション処理を行う。第1のキャリブレーション処理では、MSBのみ“01”、“10”に固定して得られた2つのアナログデジタル変換処理の結果が同じになることを利用した補正係数の演算を行う((23)、(26)式)。また、第2のキャリブレーション処理では、既知の電圧値となるコモン電圧Vcomを入力してアナログデジタル変換処理を行い、変換結果がコモン電圧Vcomとなることを利用した補正係数の演算を行う((28)、(29)式)。第1のキャリブレーション処理では、高精度なキャリブレーションが容易であり、第2のキャリブレーション処理では高精度なキャリブレーションが難しい。増幅率Peffと重み比γの補正係数は、アナログデジタル変換処理のリニアリティに影響するため第1のキャリブレーション処理により算出する。また、重みα及びオフセット電圧Vos’はある程度精度を緩和できることから第2のキャリブレーション処理により算出する。
上記説明より、実施の形態1にかかるアナログデジタル変換回路1では、デジタル中間値のビット毎にビットの重みに対応した個数の基準電圧を出力し、かつ、各ビットの値に応じて基準電圧の電圧を第1の基準電圧と第2の基準電圧とに切り替える対応ビット切替部32と、基準電圧の数に対応して設けられ、それぞれが、同一の容量に設定された複数の単位素子(例えば、サンプリング容量Cs1〜Cs3)と、を有する。そして、実施の形態1にかかるアナログデジタル変換回路1では、単位素子と、単位素子に与える基準電圧と、の組み合わせを切り替えるローテーション動作を行う。これにより、実施の形態1にかかるアナログデジタル変換回路1では、例えば(23)、(26)式に示すように、算出すべき補正係数を1つにして、補正係数の計算を容易にすることができる。
また、実施の形態1にかかるアナログデジタル変換回路1では補正係数の算出が簡単化されるため、補正係数の算出を高速化することができる。さらに、実施の形態1にかかるアナログデジタル変換回路1では、簡単な回路で単位素子のローテーション動作を実現することができるため、回路規模の増加を抑制することができる。
また、実施の形態1にかかるアナログデジタル変換回路1では、デジタル中間値をマルチビットで出力する。これにより、アナログデジタル変換回路1は、シングルビットのデジタル中間値に基づき動作するアナログデジタル変換回路に比べて、高解像度の出力データを短時間で得ることができる。このようなマルチビットのデジタル中間値に基づき動作するアナログデジタル変換回路では、キャリブレーションを行うために大規模な回路の追加或いはキャリブレーション時間の増大等の問題が生じるが、実施の形態1にかかるアナログデジタル変換回路1ではこれらの問題を解消することができる。
実施の形態2
実施の形態2では、アナログ部10の変形例となるアナログ部50について説明する。アナログ部50は、サブADC14が出力するデジタル中間値を3ビットに拡張したものである。そこで、図9に実施の形態2にかかるアナログ部50のブロック図を示す。
図9に示すように、実施の形態2にかかるアナログ部50では、サブADC14が3ビットのデジタル中間値b[2:0]を出力する。また、アナログ部50では、単位素子となるサンプリング容量が7個となっている。対応ビット切替部52では、デジタル中間値のビット数の増加に対応して出力される基準電圧が3種類に増加している。また、アナログ部50では、ローテーション動作を制御するキャリブレーション制御部51が設けられている。
続いて、実施の形態2にかかるアナログ部50におけるローテーション動作について説明する。実施の形態2にかかるアナログ部50においても、複数のサンプリング容量Cs1〜Cs7が対応ビット切替部52が出力する基準電圧Vrefb0〜Vrefb2の全てと組み合わせるようにローテーション動作を行う。また、実施の形態2にかかるアナログ部50におけるローテーション動作では、入力信号Vinをアナログデジタル変換する通常動作時において、デジタル中間値の全ビットに対応するサンプリング容量Cs1〜Cs7をローテーションする動作と、デジタル中間値の上位2ビットに対応するサンプリング容量Cs1〜Cs3のみでローテーション動作と、の2種類のローテーション動作が含まれる。
そこで、図10に実施の形態2にかかるアナログデジタル変換回路における単位素子のローテーションを説明する表を示す。図9に示した実施の形態1にかかるアナログ部50では、デジタル中間値が3ビットである。そのため、アナログ部50では、1ビット目のデジタル中間値b[0]と、2ビット目のデジタル中間値b[1]、3ビット目のデジタル中間値b[2]の重み比は1:2:4となる。そのため、対応ビット切替部52は、1ビット目のデジタル中間値の値に基づき電圧が切り替えられる基準電圧Vrefb0を1つ出力し、2ビット目のデジタル中間値の値に基づき電圧が切り替えられる基準電圧Vrefb1を2つ出力し、3ビット目のデジタル中間値の値に基づき電圧が切り替えられる基準電圧Vrefb2を4つ出力する。
そして、実施の形態2にかかるアナログ部50では、1つの基準電圧Vrefb0、2つの基準電圧Vrefb1、及び、4つの基準電圧Vrefb2の7つの基準電圧がサンプリング容量Cs1〜Cs7のそれぞれに与えられるようにローテーション動作を行う。具体的には、アナログ部50は、ローテーション動作により図10に示したフォーメーション1〜9の接続形態の切り替えを行う。
フォーメーション1では、サンプリング容量Cs1に基準電圧Vrefb0が与えられ、サンプリング容量Cs2、Cs3に基準電圧Vrefb1が与えられ、サンプリング容量Cs4〜Cs7に基準電圧Vrefb2が与えられる。フォーメーション2では、サンプリング容量Cs2に基準電圧Vrefb0が与えられ、サンプリング容量Cs3、Cs4に基準電圧Vrefb1が与えられ、サンプリング容量Cs1、Cs5〜Cs7に基準電圧Vrefb2が与えられる。フォーメーション3では、サンプリング容量Cs3に基準電圧Vrefb0が与えられ、サンプリング容量Cs4、Cs5に基準電圧Vrefb1が与えられ、サンプリング容量Cs1、Cs2、Cs6、Cs7に基準電圧Vrefb2が与えられる。フォーメーション4では、サンプリング容量Cs4に基準電圧Vrefb0が与えられ、サンプリング容量Cs5、Cs6に基準電圧Vrefb1が与えられ、サンプリング容量Cs1〜Cs3、Cs7に基準電圧Vrefb2が与えられる。フォーメーション5では、サンプリング容量Cs5に基準電圧Vrefb0が与えられ、サンプリング容量Cs6、Cs7に基準電圧Vrefb1が与えられ、サンプリング容量Cs1〜Cs4に基準電圧Vrefb2が与えられる。フォーメーション6では、サンプリング容量Cs6に基準電圧Vrefb0が与えられ、サンプリング容量Cs7、Cs1に基準電圧Vrefb1が与えられ、サンプリング容量Cs2〜Cs5に基準電圧Vrefb2が与えられる。フォーメーション7では、サンプリング容量Cs7に基準電圧Vrefb0が与えられ、サンプリング容量Cs1、Cs2に基準電圧Vrefb1が与えられ、サンプリング容量Cs3〜Cs6に基準電圧Vrefb2が与えられる。フォーメーション8では、サンプリング容量Cs2に基準電圧Vrefb0が与えられ、サンプリング容量Cs1、Cs3に基準電圧Vrefb1が与えられ、サンプリング容量Cs4〜Cs7に基準電圧Vrefb2が与えられる。フォーメーション9では、サンプリング容量Cs3に基準電圧Vrefb0が与えられ、サンプリング容量Cs1、Cs2に基準電圧Vrefb1が与えられ、サンプリング容量Cs4〜Cs7に基準電圧Vrefb2が与えられる。
上記ローテーション動作を行うための方式として、実施の形態2にかかるアナログ部50においてもアナログ方式と、デジタル方式とを採用できる。そこで、ローテーション動作を行うための回路構成を以下で説明する。
図11に実施の形態2にかかるアナログデジタル変換回路において単位素子のローテーションを実現する回路の一例としてアナログ方式を採用した場合のアナログ部50aのブロック図を示す。
図11に示すように、アナログ方式のローテーション回路を採用したアナログ部50aでは、対応ビット切替部52aが、1ビット目のデジタル中間値b[0]に対応したセレクタMUXb0と、2ビット目のデジタル中間値b[1]に対応したセレクタMUXb1と、3ビット目のデジタル中間値b[2]に対応したセレクタMUXb2と、を有する。また、対応ビット切替部52aには、サンプリング容量Cs1〜Cs7に与える電圧を切り替えるスイッチSW31〜SW37が設けられる。そして、キャリブレーション制御部51aは、スイッチSW31〜SW37の接続先を切り替えるスイッチ制御信号切り替え信号を出力する。そして、スイッチSW31は、入力信号Vcompと基準電圧Vrefb0、Vrefb1、Vrefb2とのいずれか1つをサンプリング容量Cs1に与える。スイッチSW32は、入力信号Vcompと基準電圧Vrefb0、Vrefb1、Vrefb2とのいずれか1つをサンプリング容量Cs2に与える。スイッチSW33は、入力信号Vcompと基準電圧Vrefb0、Vrefb1、Vrefb2とのいずれか1つをサンプリング容量Cs3に与える。スイッチSW34は、入力信号Vcompと基準電圧Vrefb0、Vrefb1、Vrefb2とのいずれか1つをサンプリング容量Cs4に与える。スイッチSW35は、入力信号Vcompと基準電圧Vrefb0、Vrefb1、Vrefb2とのいずれか1つをサンプリング容量Cs5に与える。スイッチSW36は、入力信号Vcompと基準電圧Vrefb0、Vrefb1、Vrefb2とのいずれか1つをサンプリング容量Cs6に与える。スイッチSW37は、入力信号Vcompと基準電圧Vrefb0、Vrefb1、Vrefb2とのいずれか1つをサンプリング容量Cs7に与える。
つまり、ローテーション動作をアナログ方式の回路を用いて行う場合、対応ビット切替部32aは、複数の選択回路(例えば、セレクタMUXb0〜MUXb2)と、複数のスイッチ回路(例えば、スイッチ回路SW31〜SW37)とを有する。ここで、複数の選択回路は、デジタル中間値のビット数と同数設けられ、それぞれが、第1の基準電圧(例えば、高電位側基準電圧VrefH)と第2の基準電圧(例えば、低電位側基準電圧VrefL)をデジタル中間値のビットの1つに基づき選択して基準電圧として出力する。また、複数のスイッチ回路は、複数の単位素子と同じ数が設けられ、それぞれ、セレクタMUXb0〜MUXb2が出力する基準電圧の1つを選択する。そして、ローテーション動作をアナログ方式の回路を用いて行う場合、キャリブレーション制御部51aは、スイッチ回路SW31〜SW37が、それぞれ、セレクタMUXb0〜MUXb2が出力する基準電圧の全てを少なくとも一度選択するスイッチ制御信号を出力する。
続いて、図12に実施の形態2にかかるアナログデジタル変換回路において単位素子のローテーションを実現する回路の一例としてデジタル方式を採用した場合のアナログ部50bのブロック図を示す。
デジタル方式のローテーション回路を採用したアナログ部50bでは、対応ビット切替部52bが、サンプリング容量Cs1〜Cs7のそれぞれに対応したセレクタMUX41〜MUX47を有する。また、サンプリング容量Cs1〜Cs7とセレクタMUX41〜MUX47との間にはそれぞれスイッチSW41〜SW47が設けられる。ここで、セレクタMUX41〜MUX47には、選択信号切替信号SEL1〜SEL7が与えられる。そして、セレクタMUX41〜MUX47は、入力される選択信号切替信号に基づき基準電圧の電圧を選択するためのデジタル中間値のビットを切り替える。例えば、セレクタMUX41は、選択信号切替信号SEL1に基づき、1ビット目のデジタル中間値b[0]に基づき出力する基準電圧Vrefb0の電圧を選択するか、2ビット目のデジタル中間値b[1]に基づき出力する基準電圧Vrefb1の電圧を選択するか、3ビット目のデジタル中間値b[2]に基づき出力する基準電圧Vrefb2の電圧を選択するかを切り替える。また、スイッチSW41〜SW47は、図示しないアナログデジタル変換制御回路により入力信号Vcompと基準電圧とのいずれか一方をサンプリング容量Cs1〜Cs7に伝える。
つまり、ローテーション動作をデジタル方式の回路を用いて行う場合、対応ビット切替部52bは、第1の基準電圧(例えば、高電位側基準電圧VrefH)と第2の基準電圧(例えば、低電位側基準電圧VrefL)をデジタル中間値のビットの1つに基づき選択して基準電圧として出力するセレクタMUX41〜MUX47を単位素子と同数有する。また、キャリブレーション制御部52bは、セレクタMUX41〜MUX47が、それぞれ、デジタル中間値の1ビット目から最終ビットまでの全てのビット値に基づき基準電圧を選択するように指示を与える選択信号切替信号SEL1〜SEL7をセレクタMUX41〜MUX47に与える。
続いて、実施の形態2にかかるアナログデジタル変換回路の動作について説明する。まず、実施の形態2にかかるアナログデジタル変換回路のアナログ部50では、サブDAC15内の単位素子(例えば、サンプリング容量Cs1〜Cs7)をそれぞれ同じ容量値に設定する。しかし、サンプリング容量Cs1〜Cs7にはバラツキがあり、理想値(同じ容量)からのずれが生じる。一方、アナログ部50では、残差増幅器16の増幅率Pを4<P<8するために、帰還容量Cfをサンプリング容量Cs1〜Cs7よりも大きな容量値に設定する。残差増幅器16の増幅率Pは、アンプ33の増幅率Aを∞とした場合、P=(Cf+Cs1+Cs2+Cs3+Cs4+Cs5+Cs6+Cs7)/Cfで表される。このような増幅率の設定とする理由は、実施の形態1にかかるアナログデジタル変換回路1と同じである。
図13に、実施の形態2にかかるアナログデジタル変換回路の伝達特性を示す。図13に示すように、実施の形態2にかかるアナログデジタル変換回路では、入力信号Vinに対する残差信号Vresの傾きは増幅率P(例えば、4<P<8)となる。また、キャリブレーション時に入力するコモン電圧Vcomは、出力データDoutのMSBに対応する最上位デジタル中間値のb[2:0]が“011”または“100”となる電圧値を有する。
続いて、実施の形態2にかかるアナログデジタル変換回路におけるキャリブレーション動作の手順について説明する。そこで、図14に実施の形態2にかかるアナログデジタル変換回路のキャリブレーション方法のフローチャートを示す。
図14に示すように、実施の形態2にかかるアナログデジタル変換回路1では、ステップS11として、図12に示したフォーメーション1〜9の接続形態において、入力信号Vinとしてコモン電圧Vcomを入力し、かつ、サブADC14が出力する最上位デジタル中間値b[2:0]のみ“011”に固定したアナログデジタル変換処理を実施する。また、ステップS11では、図12に示したフォーメーション1〜9の接続形態において、入力信号Vinとしてコモン電圧Vcomを入力し、かつ、サブADC14が出力する最上位デジタル中間値b[2:0]のみ“100”に固定したアナログデジタル変換処理も実施する。
なお、ステップS11のアナログデジタル変換処理では、3ビット目のデジタル中間値b[2]と2ビット目のデジタル中間値b[1]と1ビット目のデジタル中間値b[0]との比を4:2:1とすることで実施する
続いて、実施の形態2にかかるアナログデジタル変換回路では、ステップS12として、図12に示したフォーメーション1〜7の接続形態において得たアナログデジタル変換結果に基づき増幅率Pを算出する。
ることが可能である。
増幅率Pは、MSBを“011”としたフォーメーション1〜7のアナログデジタル変換処理の結果の加算値と、MSBを“100”としたフォーメーション1〜7のアナログデジタル変換処理の結果の加算値と、が等しくなる増幅率Pを求めることで導出することが可能である。ここで、増幅率Pの導出過程では、サブDAC15の重み比γと重みαの理想値との誤差については無視して構わない。
そして、実施の形態2にかかるアナログデジタル変換回路では、ステップS13として、ステップS11のフォーメーション1、8、9で実施したアナログデジタル変換処理において得た結果に基づきサブDAC15のサンプリング容量Cs1、Cs2の合成容量とサンプリング容量Cs3との重み比γ1を算出する。
重み比γ1は、増幅率Pを導出後、ステップS11のフォーメーション1、8、9で得たアナログデジタル変換処理の結果に補正済み増幅率P(上記で算出した増幅率P)を代入して、解を探索することで導出することができる。
続いて、実施の形態2にかかるアナログデジタル変換回路では、ステップS14として、ステップS11のフォーメーション1〜9の接続形態において得たアナログデジタル変換処理の結果に基づきサブDAC15のサンプリング容量Cs1、Cs2の重み比γ0を算出する。
重み比γ0は、増幅率Pと重み比γ1を導出後、ステップS11のフォーメーション1〜9で得たアナログデジタル変換処理の結果に補正済み増幅率P(上記で算出した増幅率P)及び重み比γ1を代入して、解を探索することで導出することができる。
続いて、実施の形態2にかかるアナログデジタル変換回路では、ステップS15として、フォーメーション1の接続形態において、入力信号Vinとしてコモン電圧Vcomを入力してアナログデジタル変換処理を実施する。
そして、実施の形態2にかかるアナログデジタル変換回路では、ステップS15の結果に基づき重みαを算出する(ステップS16)。より具体的には、ステップS16では、ステップS15で得られた結果が既知の電圧値であるコモン電圧Vcomの変換結果にできるだけ近くなる重みαを導出する。なお、ステップS15のアナログデジタル変換処理では、重みαの探索結果にアンプ33のオフセット電圧Vos’が影響を及ぼすため、ステップS5の変換処理ではチョッピング技術を適宜適用してオフセット電圧Vos’の影響をできるだけ除去することが好ましい。
上記キャリブレーション処理による効果を数式を用いて説明する。そこで、(30)式に実施の形態2にかかるアナログデジタル変換回路の伝達特性を示す。
ここで、(30)式は、(1)式を3ビットのMDACに対応させるように変形したものである。(30)式のα2effはアンプ33の有限ゲインAを考慮したサブDAC15の3ビット目に対する重みである。また、(30)式のPeff、α0eff、α1eff、α2effは、それぞれ(31)〜(34)式で表される。
上記(31)式の増幅率P、重みα0、α1、α2、係数ηは、それぞれ(35)〜(39)式により表される。
そして、サイクリック型ADCを想定して(30)式をLビット展開すると(40)式を得ることができる。
実施の形態2にかかるアナログデジタル変換回路では、MSBのみデジタル中間値b[1:0]を“011”と“100”に固定した2種類のアナログデジタル変換処理を実施する。この2つのアナログデジタル変換処理の結果は、非2進のMDACが有する冗長性により同じ変換結果となる。このことから(40)式を(41)式で表すことができる。なお、(40)式から(41)式への変換においては、以下の近似を用いた。(40)式の残差信号Vres(L)の項は量子化誤差を表す項であるが、キャリブレーション時の量子化誤差は通常動作時の量子化誤差よりも十分小さくなるため、キャリブレーション時の残差信号Vres(L)の項は無視する。また、オフセット電圧Vos’は、MSBのみデジタル中間値b[2:0]を“011”とした変換処理と“100”とした変換処理とで同じ値であると仮定して無視する。
そして、ステップS11のアナログデジタル変換処理の結果は(42)〜(50)式により求められる。なお、デジタル中間値b[2:0]
[1〜9]はフォーメーション1〜9で得られるビット列を示す。また、デジタル中間値b[2:0]
[x] 011はMSBを“011”に固定した変換処理により得られたビット列を示す。デジタル中間値b[2:0]
[x] 100はMSBを“100”に固定した変換処理により得られたビット列を示す。ここでxは、図10のフォーメーションの番号を示す。
また、(42)〜(50)式におけるα0xeffは(51)式で表されるものであり、α1xeffは(52)式で表されるものであり、α2xeffは(53)式で表されるものである。なお、(51)〜(53)式のηは(39)式と同じものである。
そして、(42)〜(48)式を加算した結果を(54)式を得ることができる。なお、当該加算においては、b[2:0]
[1] 011〜b[2:0]
[9] 011が実質的に同じ値であることに基づく仮定と、b[2:0]
[1] 10〜b[2:0]
[9] 100が実質的に同じ値であることに基づく仮定を適用した式の単純化を行った。
(54)式では、MSBのb[2:0]を“011”に固定して得た結果(左辺)と、MSBのb[2:0]を“100”に固定して得た結果(右辺)と、を見ると、不確定補正項は増幅率Peffのみである。そこで、(54)式の右辺と左辺とが一致する増幅率Peffを探索することで、増幅率演算部21が算出すべき増幅率Pを導出することができる。この探索には、バイナリサーチ探索等を用いることができる。
なお、ステップS11においては、デジタル中間値b[0]の重みが1であり、デジタル中間値b[1]の重みが2であり、デジタル中間値b[2]の重みが4であるため、(55)〜(58)式の関係を導き出すことができる。
続いて、実施の形態2にかかるアナログデジタル変換回路では、重み比γ1を算出する。この重み比γ1の導出は、重みα0eff、α1eff、α2effを直接導出する場合、算出すべき補正係数が3つとなり導出が困難になるために、この重みの項の導出を簡単にするために行うものである。重み比γ1の導出を行う場合、(42)、(49)、(50)式を加算することで得られる(58)式を用いる。また、(58)式における重み比γ1は(59)式で表される。
(58)式を参照すると、(54)式で導出した増幅率Peffを用いることで、不確定補正項は重み比γ1のみであることがわかる。そこで、(58)式の左辺と右辺が一致する重み比γ1を探索することで、重み比演算部22が算出すべき重み比γ1を導出することができる。この探索には、バイナリサーチ探索等を用いることができる。
続いて、実施の形態2にかかるアナログデジタル変換回路では、フォーメーション1のアナログデジタル変換処理の結果から重み比γ0を算出する。この重み比γ0の導出は、重みα0eff、α1eff、α2effを直接導出する場合、算出すべき補正係数が3つとなり導出が困難になるために、この重みの項の導出を簡単にするために行うものである。重み比γ0の導出を行う場合、フォーメーション1のアナログデジタル変換処理により得られる(42)式を用いる。なお、重み比γ0を算出する場合、(42)式を変形した(60)式を用いる。(60)式における重み比γ0、γ1は(61)、(62)式で表される。
なお、(61)式及び(62)式からは重みα0eff、α1eff、α2effに関して(63)式及び(64)式の関係も導き出すことができる。
(60)式を参照すると、(54)、(58)式で導出した増幅率Peff及び重み比γ1を用いることで、不確定補正項は重み比γ0のみとなることがわかる。そこで、(60)式の左辺と右辺が一致する重み比γ0を探索することで、重み比演算部22が算出すべき重み比γ0を導出することができる。この探索には、バイナリサーチ探索等を用いることができる。
続いて、ステップS16の重みαの演算について説明する。ステップS16の演算は、ステップS15のアナログデジタル変換処理の結果に基づき行う、ステップS15では、フォーメーション1の形態にて、既知の電圧値を有するコモン電圧Vcomを入力信号Vinとするアナログデジタル変換処理を行う。そして、ステップS15により得られた結果を用いて(40)式を解くと重みα0effをえることができる。また、α0effが求まれば、(63)式により重みα1effが求まり、(64)式により重みα2effが求まる。
上記説明より、3ビットのMDACを用いた場合であっても、単位素子のローテーション動作を行うことで、実施の形態1にかかるアナログデジタル変換回路1と同様に簡単な計算により複数の補正係数が算出ができることがわかる。
実施の形態3
実施の形態3では、実施の形態1、2で説明したサイクリック型ADCをカスケード接続したパイプライン型ADCに対してキャリブレーションを行う例について説明する。そこで、実施の形態3にかかるアナログデジタル変換回路3のブロック図を図15に示す。
図15に示すように、実施の形態3にかかるアナログデジタル変換回路3は、第1のステージ61、第2のステージ62、セレクタ63、64を有する。第1のステージ61及び第2のステージ62は、図9に示した実施の形態2にかかるアナログ部50を含むアナログデジタル変換回路をステージ回路とするものである。実施の形態3にかかるアナログデジタル変換回路3では、2つのアナログデジタル変換回路が縦続接続されたパイプライン型アナログデジタル変換回路である。また、図15に示すように、セレクタ63は、第1のステージ61に入力信号Vinを与えるかコモン電圧Vcomを与えるかを切り替える。セレクタ64は、第2のステージ62に第1のステージ61内の残差増幅器16の残差信号Vresを与えるかコモン電圧Vcomを与えるかを切り替える。
実施の形態3にかかるアナログデジタル変換回路3では、各ステージ回路に図9で示したアナログ部50を含むアナログデジタル変換回路を用いているため、ステージ回路毎には実施の形態2と同様のキャリブレーションを実施することができるが、ステージ間のキャリブレーションは別途実施する必要がある。そこで、実施の形態3にかかるアナログデジタル変換回路3におキャリブレーション方法の手順を示すフローチャートを図16に示す。なお、以下の説明では、第1のステージ61、第2のステージ62は、いずれもサイクリック動作を行わない条件でキャリブレーションを実施するもととするが、サイクリック動作を行った場合であっても同じようにキャリブレーションを実施することができる。
図16に示すように、実施の形態3にかかるアナログデジタル変換回路3では、ステップS21、S22において図14で説明した実施の形態2にかかるアナログデジタル変換回路のキャリブレーション方法と同じ手順でセレクタ63のキャリブレーションを実施する。
続いて、実施の形態3にかかるアナログデジタル変換回路3では、第1のステージ61のみを用いて、第1のステージ61に含まれるアナログ部50の増幅率P、重み比γ0、γ1を算出する(ステップS23)。その後、実施の形態3にかかるアナログデジタル変換回路3では、第1のステージ61の残差信号Vresを第2のステージ62に入力した状態でキャリブレーションを実施して、第1のステージ61の重みα0〜α2を算出する(ステップS24)。ステップS24のキャリブレーションを実施することで、第1のステージ61と第2のステージ62との間のステージ間誤差を補正することができる。このステップS24について以下で更に詳細に説明する。
まず、ステップS24におけるステージ間のキャリブレーションを行う場合の入力信号とMSBの設定値を説明する図を図17に示す。図17に示すように、ステップS24では、第1のステージ61のデジタル中間値b[2:0]のMSBを“011”に固定したキャリブレーションと、第1のステージ61のデジタル中間値b[2:0]のMSBを“100”に固定したキャリブレーションと、を実施する。このとき、第1のステージ61にはコモン電圧Vcomが入力され、第2のステージ62には第1のステージ61の残差信号Vres1が入力される。
図17に示したキャリブレーションにより得られる結果を(65)式に示す。
(65)式では、Peff、α0eff、γ0、γ1が第1のステージ61のパラメータであり、Peff2nd、α0eff2nd、α1eff2nd、α2eff2ndが第2のステージ62のパラメータである。また、b[2:0]は第2のステージ62のアナログデジタル変換処理の結果である。そして、(65)式内のパラメータのうちPeff、γ0、γ1、Peff2nd、α0eff2nd、α1eff2nd、α2eff2ndはステップS21〜S23のキャリブレーション処理にて既に判明しているため、(65)式において不確定補正項は、α0effのみとなる。つまり、(65)式をα0effについて解けば、第1のステージ61の重みα0effを算出することができる。パイプライン構成とした場合、第1のステージ61と第2のステージ62のステージ間誤差(α0eff/α0eff2nd)が変換結果のリニアリティ誤差となることから、このステージ間誤差を含む第1のステージ61の重みα0effは高精度に求める必要がある。
続いて、図18に実施の形態3にかかるアナログデジタル変換回路においてキャリブレーションを実施した際の効果を説明するグラフを示す。図18に示したグラフは、数値解析ソフトウェアを用いて図17のキャリブレーションを実施した場合の結果である。図18のグラフでは、縦軸にサンプリング容量のバラツキの偏差を示し、横軸に積分非直線性誤差(INL:Integral Non-Linearity)を示した。図18に示すように、キャリブレーションを実施するとこで、サンプリング容量のバラツキが大きくなってもINLの増加が抑制されていることがわかる。
上記説明より、実施の形態3にかかるアナログデジタル変換回路3では、後段に接続される第2のステージ62を含めて第1のステージ61の重みαを算出することで、パイプライン型アナログデジタル変換回路のステージ間誤差も含めたキャリブレーションを実施することができる。
実施の形態4
実施の形態4では、実施の形態1〜3で説明したアナログデジタル変換回路を含むプロセッサシステムについて説明する。そこで、実施の形態4にかかる半導体装置4のブロック図を図19に示す。
図19に示すように、半導体装置4は、アナログ部70、デジタル部71、PLL回路72、周辺回路73、74を有する。アナログ部70には、アナロググランドVSSAとアナログ電源VCCAとが供給される。また、アナログ部70には、高電位側基準電圧VrefHと低電位側基準電圧VrefLが供給される。デジタル部71には、デジタルグランドVSSとデジタル電源VDDとが供給される。PLL回路72は、デジタル部71及びPLL回路72に含まれる回路が動作するためのクロック信号を生成する。周辺回路73、74は、入出力インタフェース、通信インタフェース等の機能回路が配置される。
アナログ部70は、セレクタ70a、アナログデジタル変換回路70b、サンプルホールド制御回路70c、ADCデータレジスタ70dを有する。また、アナログデジタル変換回路70bはサンプルホールド回路70e、ADCコア70fを有する。ここで、アナログデジタル変換回路70bは、実施の形態1〜3で説明したアナログデジタル変換回路である。また、サンプルホールド制御回路70cは、図1等で図示を省略したアナログデジタル変換制御回路であり、アナログデジタル変換回路70bのサンプリングタイミングを制御する。セレクタ70aは、アナログ入力端子AN0〜AN7から入力される入力信号の1つを選択してアナログデジタル変換回路70bに伝える。アナログデジタル変換回路70bは、例えば、nビットの出力データを出力する。ADCデータレジスタ70dは、アナログデジタル変換回路70bが出力した出力データを保持する。
デジタル部71は、CPU(Central Computing Unit)71a、バス制御回路71b、ROM(Read Only Memory)71c、RAM(Random Access Memory)71d、論理回路71e、不揮発性メモリ71f、CPUバス71g、周辺バス71h、制御配線71iを有する。
CPU71aは、演算部であり、ROM71c或いは不揮発性メモリ71f等に格納されたプログラムを実行して、各種情報処理を行う。この情報処理の1つとして、CPU71aは、アナログデジタル変換回路70bが撮像素子等から入力された画像情報に対する変換処理を行う場合、アナログデジタル変換回路70bにより取得された画像情報に対する画像処理を行う。
バス制御回路71bは、CPUバス71gと周辺バス71hとの間の調停処理を行う。ROM71c、RAM71d、論理回路71e、不揮発性メモリ71f、周辺回路73、74は、CPU71aの動作におて用いられる回路である。RAM71dは、CPU71aの演算の中間データを格納する。論理回路71eは、例えば、タイマー等の回路である。また、アナログ部70では、CPU71aは、CPUバス71g及び周辺バス71hを用いて他の回路ブロックとデータの送受信を行う。また、CPU71aは、制御配線71iを用いて各ブロックを制御する制御信号を各ブロックに出力する。
上記したように、実施の形態4にかかる半導体装置4では、アナログ部70以外に多くの回路が含まれる。しかしながら、実施の形態1〜3にかかるアナログデジタル変換回路は、高精度な変換処理を実現するキャリブレーションを実施することが可能でありながら回路規模を抑制することができる。そのため、実施の形態4にかかる半導体装置4のような大規模な回路の一部に実施の形態1〜3にかかるアナログデジタル変換回路を組み込んでも、半導体装置全体の回路規模を抑制できるため、実施の形態1〜3にかかるアナログデジタル変換回路は、このような組み込み型のアナログデジタル変換回路に好適である。
実施の形態5
実施の形態5では、サブDAC15の別の形態となるサブDAC15aを含むアナログ部80について説明する。そこで、図20に実施の形態5にかかるアナログデジタル変換回路のアナログ部80のブロック図を示す。
図20に示すように、サブDAC15aは、抵抗ラダー型のDACである。この抵抗ラダー型DACは、抵抗Ra、Rb、R1〜R3、対応ビット切替部82を有する。抵抗Raは、DAC出力Vdacを出力するDAC出力配線と高電位側基準電圧VrefHが供給される高電位側基準電圧配線との間に接続される。抵抗Rbは、DAC出力配線と低電位側基準電圧VrefLが供給される低電位側基準電圧配線との間に接続される。抵抗R1〜R3は、一端がDAC出力配線に接続され、他端に対応ビット切替部82が出力するビット値に基づき高電位側基準電圧VrefHと低電位側基準電圧VrefLとのいずれか一方が与えられる。ここで、サブDAC15aでは、抵抗R1〜R3が同一抵抗値の単位素子となる。
対応ビット切替部82は、デジタル中間値のビット毎にビットの重みに対応した個数の基準電圧を出力し、かつ、各ビットの値に応じて基準電圧の電圧を第1の基準電圧(例えば、高電位側基準電圧VrefH)と第2の基準電圧(例えば、低電位側基準電圧VrefL)とに切り替える。具体的には、対応ビット切替部82は、セレクタMUX51〜MUX53、スイッチSW51〜SW53を有する。また、実施の形態5にかかるアナログ部80は、キャリブレーション制御部81を有する。キャリブレーション制御部81は、セレクタMUX51〜MUX53が1ビット目のデジタル中間値b[0]を選択するか、2ビット目のデジタル中間値b[1]を選択するかを切り替える選択信号切替信号を出力する。
セレクタMUX51は、選択信号切替信号SEL1に基づきデジタル中間値b[0]とデジタル中間値b[1]とのいずれか一方を選択してスイッチSW51に出力する。スイッチSW51は、セレクタMUX51が出力するデジタル中間値に応じて高電位側基準電圧VrefHと低電位側基準電圧VrefLのいずれか一方を抵抗R1に与える。セレクタMUX52は、選択信号切替信号SEL2に基づきデジタル中間値b[0]とデジタル中間値b[1]とのいずれか一方を選択してスイッチSW52に出力する。スイッチSW52は、セレクタMUX52が出力するデジタル中間値に応じて高電位側基準電圧VrefHと低電位側基準電圧VrefLのいずれか一方を抵抗R2に与える。セレクタMUX53は、選択信号切替信号SEL3に基づきデジタル中間値b[0]とデジタル中間値b[1]とのいずれか一方を選択してスイッチSW53に出力する。スイッチSW53は、セレクタMUX53が出力するデジタル中間値に応じて高電位側基準電圧VrefHと低電位側基準電圧VrefLのいずれか一方を抵抗R1に与える。
そして、実施の形態5にかかるアナログ部80では、各単位素子がそれぞれデジタル中間値b[1:0]の全ビットに基づき選択される基準電圧に基づきデジタルアナログ変換処理を行うようにローテーション動作を行う。具体的には、アナログ部80は、ローテーション動作により図21に示したフォーメーション1〜3の接続形態の切り替えを行う。
フォーメーション1では、抵抗R1に1ビット目のデジタル中間値b[0]に基づき選択される基準電圧が与えられ、抵抗R2、R3に2ビット目のデジタル中間値b[1]に基づき選択される基準電圧が与えられる。アナログ部80ではキャリブレーション動作を行わない通常状態ではフォーメーション1に基づき動作する。フォーメーション2では、抵抗R2に1ビット目のデジタル中間値b[0]に基づき選択される基準電圧が与えられ、抵抗R1、R3に2ビット目のデジタル中間値b[1]に基づき選択される基準電圧が与えられる。フォーメーション3では、抵抗R3に1ビット目のデジタル中間値b[0]に基づき選択される基準電圧が与えられ、抵抗R1、R2に2ビット目のデジタル中間値b[1]に基づき選択される基準電圧が与えられる。
実施の形態5にかかるアナログ部80を含むアナログデジタル変換回路においても、キャリブレーション処理において、単位素子と当該単位素子に与える基準電圧を決定するビット値との組み合わせのローテーションを行う。これにより、実施の形態5にかかるアナログデジタル変換回路においても、実施の形態1にかかるアナログデジタル変換回路1と同様に、複数の補正係数の算出を簡単化することができる。なお、図20では、アナログ方式の回路でローテーション動作を行う例を示したが、デジタル方式の回路によりローテーション動作を実現することもできる。
実施の形態6
実施の形態6では、サブDAC15の別の形態となるサブDAC15bを含むアナログ部90について説明する。そこで、図22に実施の形態6にかかるアナログデジタル変換回路のアナログ部90のブロック図を示す。
図22に示すように、サブDAC15bは、電流スイッチ型のDACである。この電流スイッチ型DACは、電流源I1〜I3、対応ビット切替部92、電流電圧変換回路93を有する。電流源I1は、一端が電流電圧変換回路93に接続される電流合成配線に接続される。また、電流源I1とコモン電圧Vcomが供給されるコモン電圧配線との間にはスイッチSW61が接続される。電流源I2は、一端が電流合成配線に接続される。また、電流源I2とコモン電圧配線との間にはスイッチSW62が接続される。電流源I3は、一端が電流合成配線に接続される。また、電流源I3とコモン電圧配線との間にはスイッチSW63が接続される。ここで、サブDAC15bでは、電流源I1〜I3が同一抵抗値の単位素子となる。また、電流電圧変換回路93は入力される電流の大きさに応じた電圧値の電圧Vdacを出力する。
対応ビット切替部92は、電流源I1〜I3がデジタル中間値のいずれのビットに基づきアナログ値を生成するかを切り替える。具体的には、対応ビット切替部92は、セレクタMUX61〜MUX63、スイッチSW61〜SW63を有する。また、実施の形態6にかかるアナログ部90は、キャリブレーション制御部91を有する。キャリブレーション制御部91は、セレクタMUX61〜MUX63が1ビット目のデジタル中間値b[0]を選択するか、2ビット目のデジタル中間値b[1]を選択するかを切り替える選択信号切替信号SEL1〜SEL3を出力する。
セレクタMUX61は、選択信号切替信号SEL1に基づきデジタル中間値b[0]とデジタル中間値b[1]とのいずれか一方を選択してスイッチSW61に出力する。スイッチSW61は、セレクタMUX61が出力するデジタル中間値に応じて電流源I1を電流合成配線に接続するか否かを切り替える。セレクタMUX62は、選択信号切替信号SEL2に基づきデジタル中間値b[0]とデジタル中間値b[1]とのいずれか一方を選択してスイッチSW62に出力する。スイッチSW62は、セレクタMUX62が出力するデジタル中間値に応じて電流源I2を電流合成配線に接続するか否かを切り替える。セレクタMUX63は、選択信号切替信号SEL3に基づきデジタル中間値b[0]とデジタル中間値b[1]とのいずれか一方を選択してスイッチSW63に出力する。スイッチSW63は、セレクタMUX63が出力するデジタル中間値に応じて電流源I3を電流合成配線に接続するか否かを切り替える。
そして、実施の形態6にかかるアナログ部90では、各単位素子がそれぞれデジタル中間値b[1:0]の全ビットに基づき選択される基準電圧に基づきデジタルアナログ変換処理を行うようにローテーション動作を行う。具体的には、アナログ部90は、ローテーション動作により図23に示したフォーメーション1〜3の接続形態の切り替えを行う。
フォーメーション1では、電流源I1が1ビット目のデジタル中間値b[0]に基づき電流合成配線に接続されるか否かを切り替え、電流源I2、I3が2ビット目のデジタル中間値b[1]に基づき電流合成配線に接続されるか否かを切り替える。アナログ部90ではキャリブレーション動作を行わない通常状態ではフォーメーション1に基づき動作する。フォーメーション2では、電流源I2が1ビット目のデジタル中間値b[0]に基づき電流合成配線に接続されるか否かを切り替え、電流源I1、I3が2ビット目のデジタル中間値b[1]に基づき電流合成配線に接続されるか否かを切り替える。フォーメーション3では、電流源I3が1ビット目のデジタル中間値b[0]に基づき電流合成配線に接続されるか否かを切り替え、電流源I1、I2が2ビット目のデジタル中間値b[1]に基づき電流合成配線に接続されるか否かを切り替える。
実施の形態6にかかるアナログ部90を含むアナログデジタル変換回路においても、キャリブレーション処理において、電流源I1〜I3と電流源I1〜I3がアナログ値の生成に用いるビットとの組み合わせを切り替える。これにより、実施の形態6にかかるアナログデジタル変換回路においても、実施の形態1にかかるアナログデジタル変換回路1と同様に、複数の補正係数の算出を簡単化することができる。なお、図22では、アナログ方式の回路でローテーション動作を行う例を示したが、デジタル方式の回路によりローテーション動作を実現することもできる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。