JP5995983B2 - アナログデジタルコンバータにおけるデジタル誤り訂正 - Google Patents

Description

本開示は、概ねアナログデジタルコンバータ回路に関し、詳細には、このような回路における誤り訂正及び補償に関する。

近年、電子回路及びシステムがデジタル化される傾向が継続しているが、最近の電子システムでもアナログ領域の電気信号を処理し生成しなければならないことがしばしばある。例えば、多くの最近通信技術においてアナログ信号が送受信され、計器及び制御システムにおいてアナログ信号が用いられる。したがって、データコンバータ回路には、特にデジタル信号処理が適用されるシステムにおいて、デジタル領域とアナログ領域間のインターフェースを設ける必要がある。当技術分野では基本的なように、アナログデジタルコンバータ（ＡＤＣ）は、アナログ測定値又は信号をデジタルデータに変換し、このデジタルデータにデジタル信号処理が施される。逆に、デジタルアナログコンバータ（ＤＡＣ）は、物理的なデバイスへの送信又はその作動のためにデジタルデータをアナログ信号に変換する。

最近のデータコンバータ回路の進歩は、極めて精密で高速なデータ変換機能をもたらしている。例えば、１２〜２４ビットの分解能で最大数十メガサンプル数／秒のサンプリングレートのＡＤＣがテキサス・インスツルメンツ社から現在市販されている。この性能レベルでは、極めて高速なスイッチング速度だけでなく、超高精度も必要とされる。そのため、最近のデータコンバータ回路の設計には難しいトレードオフが伴う。典型的には、設計者及び製造業者は、回路の複雑さ及びコスト、サンプリングレート、並びに正確さの間の３重のトレードオフに直面する。

アナログデジタルコンバータの１つの周知の種類はいわゆるパイプラインＡＤＣであり、これを図１に関してここで説明する。この例では、パイプラインＡＤＣは１０_０〜１０_２の３段を有し、段の各々は、アナログ入力信号の振幅に対応する１つ又は複数のデジタルビットを生成する。最初に又は最も重要には、パイプライン段１０_０が、ＡＮＡＬＯＧ＿ＩＮ端子で入力アナログ信号を受け取り、１つ又は複数のデジタルビットを出力Ｄ０上に生成し、また、次のパイプライン段１０_１に提示されるアナログ剰余も生成する。パイプライン段１０_１は、同様に、段１０₀からのこの剰余から１つ又は複数のデジタルビットを出力Ｄ１上に生成し、次のパイプライン段１０_２に送られるアナログ剰余を生成する。段１０_２は、段１０_１からの剰余に対応する１つ又は複数のデジタルビットを出力Ｄ２上に生成し、剰余が存在する場合にはそれを次段（図示せず）に送る。デジタル出力Ｄ０〜Ｄ２はデジタル訂正機能１１に接続され、デジタル訂正機能１１はＡＤＣ３からのデジタルビットを合算してライン上の最終的なデジタル出力ＤＩＧＩＴＡＬ＿ＯＵＴにする。

パイプライン段１０_０から１０_２は互いに同様に構成される。この従来の構成では、例として段１０_０を参照すると、この段への入力はサンプルホールド回路２の入力に接続され、サンプルホールド回路２はクロック制御されて、この入力の電圧に対応するアナログ電圧を受け取り格納する。サンプルホールド２の出力は、アナログデジタルコンバータ（ＡＤＣ）３の入力に印加され、また、アナログ加算器４の入力にも印加される。ＡＤＣ３は、１つ又は複数のビットからなるデジタル出力を出力ラインＤ０上に生成する。このデジタル出力は、デジタルアナログコンバータ（ＤＡＣ）５の入力にも印加される。多くのよくあるケースでは、パイプラインＡＤＣは、２ビット出力を生成する各ＡＤＣ３を参照して段１０当たり「１．５」ビットを生成するが、当技術分野では既知なように、これらのビットの一部はデジタル誤り訂正のためデジタル訂正機能１１によってデジタル的に混合される。ＤＡＣ５もこのデジタル値を受け取り、従来の方式でアナログ信号を生成し、このアナログ信号が加算器４によってアナログ入力信号から減算されて、次段１０_１に送られる剰余信号が生成される。この剰余は、入力アナログ信号自体と入力アナログ信号の振幅を近似するデジタル「整数」に対応するアナログ信号との差になる。次段１０_１は、この剰余をデジタル化して最上位ビット以降の１つ又は複数のビットを生成する。利得段７は、加算器４からの剰余を、剰余アナログ信号が次段１０_１の入力ダイナミックレンジ全体にわたって変化するように「増加」させるので、段から段への感度の低下が避けられる。

図１の従来のパイプラインＡＤＣの手法によれば、１段当たり生成されるデジタルビット数及び段数で定義されるように、アナログデジタル変換プロセスにおいて何らかのレベルの誤り訂正が、所与の精度レベル（すなわち、出力ワードのビット数）で行われる。ただし、誤り訂正性能を改善するには、設計者はパイプライン段数を増やすか、又は、各段によって生成されるデジタルビット数を増やさなければならず、いずれの場合も、回路の複雑さひいてはコストが増大し、また、回路のサンプリングレート性能が悪くなることがある。

アナログデジタル変換の正確さを改善する別の従来の手法は、当技術分野で「ディザリング」と称する手法である。ディザリングは、ＡＤＣにおける系統誤差による不正確さに対処する。当技術分野では既知のように、系統誤差は、ＡＤＣ機能を特定の回路で実現する際に固有の誤差である。ＡＤＣにおける系統誤差の１つの現れかたは、微分非直線性（ＤＮＬ）として反映される。微分非直線性は、デジタル出力値間の実際のアナログステップ幅とそのステップ幅の理想値（すなわち１つのＬＳＢ）との間の差の測定値である。系統誤差は、積分非直線性（ＩＮＬ）としても反映される。積分非直線性は、実際の伝達関数の理想的な直線伝達関数からのフルスケールレンジにわたる偏差である。この技術によれば、アナログデジタル変換前に疑似ランダムノイズがアナログ信号に付加され、デジタル領域ではノイズの影響がデジタル出力から取り除かれて、ランダムノイズの影響及びＡＤＣの系統誤差の一部の影響がともに除去される。しかし、ディザリング技術は、付加的なオーバーヘッド回路要素、特に、ランダムノイズを入力信号経路に注入するために必要とされる回路要素をアナログインターフェースに導入する必要がある。

さらなる背景技術として、ＡＤＣプロセスにおける動的誤差、特に、典型的なＡＤＣ段内のトラックホールド機能における動的誤差、の変換後デジタル補償も既知の技術である。この手法によれば、ＡＤＣの較正中に、デジタル信号プロセッサが、トラックホールド機能用のモデルパラメータを抽出する。次いで、これらのモデルパラメータが、デジタル信号プロセッサによってデジタル補償伝達関数を介して適用される。しかし、この非線形補償関数は必然的に、この補償を導き出し適用するためにデジタル信号プロセッサが必要とされることから明らかなように、デジタル回路要素に大きな演算負荷をかける。

さらなる背景技術として、当技術分野では時間インターリーブＡＤＣ回路が知られている。このアーキテクチャによれば、複数のＡＤＣ回路が、いずれも同じ入力アナログ信号を受け取るが、時間インターリーブ方式で動作して高データレートデジタル出力を生成する。そのため、各ＡＤＣは、最終的な出力データストリームよりもはるかに低速で動作し得る。

例示実施形態によれば、適度な回路の複雑さでより正確な変換が得られるアナログデジタル変換（ＡＤＣ）アーキテクチャが提供される。

実施形態によれば、アナログ精度、変換速度、及び消費電力の間の系統だったトレードオフが可能なアーキテクチャが提供される。

実施形態によれば、適度なデジタル演算負荷で、アナログ精度に影響を及ぼすことなく、優れた正確さ性能が得られるアーキテクチャが提供される。

実施形態によれば、パイプラインＡＤＣの各段が改善された正確さで動作し得るアーキテクチャが提供される。

以降の明細書をその図面と併せて参照すれば、当業者には実施形態の他の目的及び利点が明らかとなろう。

実施形態は、アナログ入力信号を受け取り、このアナログ信号をそれぞれのデジタルワードに変換するように同期クロック制御される２つのＡＤＣ段を提供することによって、アナログデジタル変換（ＡＤＣ）アーキテクチャに実装され得る。これら２つのデジタルワードは合わせて、ｋビット情報ワードを表すｎビット符号ワード（ｋ＜ｎ）と見なされ、一方のＡＤＣ段の出力は情報ワードと見なされ、他方のＡＤＣ段の出力はパリティビットと見なされる。情報ワード及びパリティビットは両方ともデジタル復号回路要素に提供され、デジタル復号回路要素は誤り訂正符号に従ってｎビット符号ワードを復号する。情報ワードにおける誤ったビットを訂正するため、復号された出力から、データ経路内の訂正論理に印加される誤りワード出力が得られる。或いは、デジタル復号回路要素は、復号された情報ビットをデジタル出力として直接的に提示し得る。この場合、系統又は非系統誤差訂正符号のいずれかが実装され得る。

従来のパイプラインアナログデジタルコンバータのブロック形式の電気図である。

一実施形態に従ったアナログデジタルコンバータのブロック形式の電気図である。

別の実施形態に従ったアナログデジタルコンバータのブロック形式の電気図である。

一実施形態に従ったアナログデジタルコンバータにおけるＡＤＣ段に関連して実装される信号調整回路要素のブロック形式の電気図である。

図４ａの信号調整回路要素の動作を示す電圧のグラフである。

ＡＤＣ段について差の非線形性を示すグラフである。

一実施形態のアナログデジタルコンバータの様々な実装の正確さ性能を示すグラフである。

一実施形態に従ったパイプラインアナログデジタルコンバータのブロック形式の電気図である。

本発明の原理の実装を、非限定例としてアナログデジタルコンバータの例示実施形態によって示す。

ここで図２を参照して、アナログデジタルコンバータ（ＡＤＣ）１５の構造及び動作を説明する。この実施形態によれば、ＡＤＣ１５は、例えば、個別の集積回路として実現される独立したＡＤＣ回路として、又は、現在一般的に利用可能なシングルチップ通信又は処理回路などのより大規模な集積回路内の単段ＡＤＣ回路として、或いは、後にさらに詳細に説明するものの一例であるパイプラインＡＤＣ回路における段として機能し得る。当業者であれば本明細書を参照すれば容易にこの実施形態のＡＤＣ１５及び本明細書で説明する他の実施形態に従ったＡＤＣを、過度の実験をせずに、任意の数の最終用途集積回路及びアプリケーションに組み込むことができると考えられる。

図２に示すように、ＡＤＣ１５は、アナログ入力信号Ａ＿ＩＮを受け取り、それをｋビットデジタル出力ワードＤ＿ＯＵＴに変換する機能を実施する。この実施形態によれば、ＡＤＣ１５は、２つの並列アナログデジタルコンバータ（ＡＤＣ）機能２０、２２を含む。この例では、これらのＡＤＣ機能はいずれも、アナログ入力信号Ａ＿ＩＮを受け取るアナログ入力を有し、同じクロック信号ＣＬＫによって同期クロック制御される。このように、ＡＤＣ機能２０、２２はいずれも、名目上は同時刻で（例えば、従来の構成に従って、クロック信号ＣＬＫによって制御されるように、ＡＤＣ機能２０、２２内のサンプルホールド回路要素によって）サンプリングされるアナログ入力信号Ａ＿ＩＮのアナログデジタル変換を実施する。ＡＤＣ機能２０、２２のデジタル出力のビット数は、実施形態に従って異なり得る。図２のＡＤＣ１５の例では、ＡＤＣ機能２０、２２によって出力されるデジタルビットの総数はｎであり、ｋビットがＡＤＣ機能２０によってラインＩＮＦ上に提示され、ｎ−ｋビットがＡＤＣ機能によってラインＰＴＹ上に提示される。

この実施形態によれば、ラインＩＮＦ上のｋビットとラインＰＴＹ上のｎ−ｋビットの組合せは、誤り訂正符号に従ってｋビットの情報を表すｎビット符号ワードを構成する。図２のＡＤＣ１５において実装される系統符号の場合、ＡＤＣ機能２０によって提示されるラインＩＮＦ上のｋビットは、符号ワードの「情報」又は「ペイロード」ビットに相当し、ＡＤＣ機能２２によって提示されるラインＰＴＹ上のｎ−ｋビットは、その符号ワードの「パリティ」又は「冗長」ビットに相当する。この系統符号の例では、ラインＩＮＦ上のｋビットは、サンプリングされた入力アナログ信号Ａ＿ＩＮの大きさに直接相関するバイナリワードを表し得る（すなわち、ラインＩＮＦ上の００００は最小入力レベルに対応し、ラインＩＮＦ上の１１１１は最大入力レベルに対応する等）ことが意図されている。一方、ラインＰＴＹ上のｎ−ｋビットは、実装される特定の誤り訂正符号に従って指定される適切なパリティビットに対応するようにＡＤＣ機能２２内の回路要素によって符号化される。従来のＡＤＣ機能は、通常、例えば、２の補数、１の補数などのストレートバイナリフォーマット（符号付き又は符号無し）のデジタル出力を選択可能に提示するように出力符号化を組み込むことが当業者には理解されよう。したがって、この実施形態では、この出力符号化は所望の誤り訂正符号によって示される出力符号化に対応するようになされ得る。

この実施形態では、ＡＤＣ機能２０からのラインＩＮＦ上のｋビット及びＡＤＣ機能２２からのラインＰＴＹ上のｎ−ｋビットは、決定論理２４に提示される。決定論理２４は、実装される誤り訂正符号に従って、ラインＩＮＦ、ＰＴＹ上に提示されるｎビット符号ワードを復号するための論理回路要素又はプログラマブル回路要素を含み、ラインＥＲＲ上に一群の論理信号を生成する。これらの論理信号はそれぞれ、ラインＩＮＦ上に提示されるｋビットのうち、関連するビットが誤っているどうかを示す。ラインＥＲＲは訂正論理２６に提示され、訂正論理２６は、復号結果に従ってラインＩＮＦにおける論理状態を訂正する。

当技術分野では既知のように、線形系統誤差訂正符号は、下記のように、ｋ行ｋ列を有する単位行列Ｉ_ｋと、ｋ個の情報ビット及びそれらのｎ−ｋ個の関連するパリティビットのすべての可能な符号ワードの行列Ｐ_{ｋ，ｎ−ｋ}との積である生成行列Ｇで表現され得る。
Ｇ＝［Ｉ_ｋ Ｐ_{ｋ，ｎ−ｋ}］
この生成行列Ｇは、下記のように、ｋビット情報ワードｂ_ｋを符号化してｎビット符号ワードｃ_ｎを提供するように働く。
ｃ_ｎ＝ｂ_ｋＧ
系統符号を適用するこの例では、ｋビット情報ワードｂ_ｋは、ｎビット符号ワードｃ_ｎの明示的部分であり、そのため、生成行列Ｇはｎ−ｋ個のパリティビットを生成し付加する（前又は後に付加する）ように働く。非系統符号では、情報ワードは符号ワードの一部として現れず、符号ワード全体が新たに符号化される。符号化により破損された１つ又は複数のビットを含み得る、受け取ったｎビット符号ワードｃ_ｎを復号して、正しい元の符号化されたｋビット情報ワードｂ_ｋを回復するために、誤り訂正符号用のバイナリパリティチェック行列Ｈが下記のように定義され、
受け取ったｎビット符号ワードｃ_ｎに下記のように適用されて、
ｓ_ｎ−ｋ＝ｃ_ｎＨ^Ｔ
シンドロームｓ_ｎ−ｋが導出される。シンドロームｓ_ｎ−ｋは、受け取った符号ワードｃ_ｎのｎビットのいずれかが誤っているどうかを示すｎ−ｋビットワードであり、誤っている場合、どの１つ又は複数のビットが誤ったビットであるかを示す。シンドロームｓ_ｎ−ｋがゼロ値である場合、受け取った符号ワードｃ_ｎには、少なくとも誤り訂正アルゴリズムによって検出される誤差がないことになる。

再び図２を参照して、決定論理２４は、ラインＩＮＦ上のｋビット及びラインＰＴＹ上のｎ−ｋビットからなる符号ワードを、例えば、特定の誤り訂正符号用の適切なパリティチェック行列Ｈをこの符号ワードに適用することによって復号する。任意の線形誤り訂正符号（例えば、ハミング符号、畳み込み符号、トレリス符号）が本発明に関連して用いるために適していることが本発明に関連して意図されている。復号動作により得られるシンドロームｓ_ｎ−ｋに応じて、決定論理２４は、ｋ個のラインＥＲＲ上に論理信号を生成する。これらの論理信号はそれぞれ、ＡＤＣ機能２０からのラインＩＮＦ上のｋビットの１つに関連し、決定論理２４によって実施された復号によりその関連する情報ビットが誤差であると判断されたかどうかを示す。この例では、訂正論理２６は、それぞれラインＩＮＦからｋビットの１つを受け取る入力と、決定論理２４からのラインＥＲＲの対応する１つから論理信号を受け取る入力とを有する一群の排他的論理和ゲートによって実現され、その出力におけるデジタル出力ワードＤ＿ＯＵＴのｋビットのうち対応する１ビットを提示する。この例では、ラインＥＲＲはそれぞれ、レベル「１」が誤ったビットを示し、レベル「０」が正しいビットを示す。したがって、動作において、訂正論理２６は、ラインＩＮＦ上のｋビットの状態を、決定論理２４からのラインＥＲＲ上の対応する論理信号がレベル「１」である場合に反転し、ラインＩＮＦ上のｋビットのうち、ラインＥＲＲ上の対応する信号が「０」であるビットの状態を通過させて、デジタル出力ワードＤ＿ＯＵＴを生成する。そのため、ライン上の訂正論理２６の出力Ｄ＿ＯＵＴは、アナログ入力信号Ａ＿ＩＮのｋビットデジタル変換を示す。

図３は、別の実施形態に従ったアナログデジタルコンバータ１５’を示す。ＡＤＣ機能２０、２２は、上記同様、ｋビット及びｎ−ｋビットアナログデジタルコンバータとして構成される。また、上記同様、ＡＤＣ機能２０、２２は、それらのアナログ入力において並列にアナログ入力信号Ａ＿ＩＮを受け取り、クロック信号ＣＬＫに同期して取得されたアナログ入力信号Ａ＿ＩＮのサンプルから、それぞれ、ラインＩＮＦ、ＰＴＹ上にｋビット及びｎ−ｋビットデジタル出力を生成する。ＡＤＣ機能２２の出力は、上記同様、利用される特定の誤り訂正符号に従って符号化される。ラインＩＮＦ、ＰＴＹ上の信号は、図２に示す実施形態と同様に、決定論理２４’に印加される。この実施形態では、決定論理２４’は、利用される誤り訂正符号用の特定の復号アルゴリズムを実施するように構成又は（この場合がそうであり得るように）プログラムされるカスタム論理又はプログラマブル論理によって実現される誤り訂正復号器回路要素として構成される。この実施形態では、ＡＤＣ機能２０の出力が検出時に訂正され得るラインＥＲＲ上に誤りワードを生成するのではなく、誤り訂正復号器２４’は、ラインＩＮＦ、ＰＴＹ上の論理信号を連結することによって構成される符号ワードから、復号されたデータワードをラインＤ＿ＯＵＴ上に直接生成する。

したがって、この実施形態のＡＤＣ１５’は、ラインＩＮＦ、ＰＴＹ上の入力符号ワードから出力ワードＤ＿ＯＵＴを直接生成するので、系統又は非系統誤差訂正符号に適している。非系統符号の場合、ＡＤＣ機能２０によって生成されるラインＩＮＦ上の信号も、特定の非系統誤差訂正符号に従って符号化され、そのため、これらの信号は、誤り訂正復号器２４’に提示される符号ワードの「情報」部分を必ずしも表さない。逆に、系統符号の場合、ＡＤＣ機能２０は、上記同様、入力Ａ＿ＩＮにおけるアナログレベルのｋビットデジタル変換を行い、上述したように、ラインＩＮＦ上の対応するデジタル出力はその符号ワードの「情報」部分に対応し、ラインＰＴＹ上のデジタルワードは特定の誤り訂正符号に従ってＡＤＣ機能２２によって符号化されている。当業者であれば本明細書を参照すれば、過度な実験をせずに、この実施形態に従ったＡＤＣ１５’に対して系統又は非系統誤差訂正符号を容易に実装し得ると考えられる。

図２及び図３に関連して上述した各実施形態では、上述したように、ＡＤＣ機能２２によって出力されるｎ−ｋビットは、ＡＤＣ機能２０によって出力されるｋビットよりも数が少ないことがある。したがって、ＡＤＣ機能２２の分解能は、ＡＤＣ機能２０の分解能よりも本質的に粗くなる（すなわち、アナログ入力信号の範囲にわたるデジタルステップが少ない）。例えば、ＡＤＣ１５、１５’によって適用される誤り訂正符号が（７、４）ハミング符号である場合、ＡＤＣ機能２０からのラインＩＮＦの数は４であり、ＡＤＣ機能２２からのラインＰＴＹの数は３である。そのため、ＡＤＣ機能２０は１６ステップにわたってアナログ入力信号をデジタル化し、ＡＤＣ機能２２は、８ステップにわたってアナログ入力信号を名目上デジタル化する。したがって、ラインＩＮＦ及びＰＴＹ上のデジタル値の組合せでは、整合のとれた符号ワードが容易に生成されない。

この難点は、適切なパリティビットがラインＰＴＹ上で決定論理２４、２４’に提示されるようにＡＤＣ機能２２に信号調整回路要素を組み込むことによって克服される。この信号調整回路要素の一例を組み込む実施形態の構成及び動作が図４ａ及び図４ｂに示されており、それをここで説明する。

図４ａは、例えばｎ−ｋがｋよりも１だけ小さい例における、ｎ−ｋビットＡＤＣ機能２２との信号調整回路要素の実装を示す。（７、４）符号の例を用いて上述したように、その場合、ＡＤＣ機能２２の分解能はＡＤＣ機能の分解能の半分である。図４ａに示すように、アナログ入力信号Ａ＿ＩＮが閾値コンパレータ３０に印加され、閾値コンパレータ３０は入力アナログレベルを閾値電圧（例えば接地）と比較する。コンパレータ３０の出力は、加算器３２の１つの入力に印加され、加算器３２の別の入力は、この例では利得２を与えるアンプ３１による増幅後のアナログ入力信号Ａ＿ＩＮを受け取る。加算器３２のノードＶ_{ｉｎ＿ＡＤＣ}における出力は、ＡＤＣ機能２２の入力に印加される。また、コンパレータ３０のノードＶ_ｏｕｔにおける出力は、インバータ３３を介して、一群の排他的論理和ゲートとして構成される反転論理３４に印加される。排他的論理和ゲートはそれぞれ、ＡＤＣ機能２２からのｎ−ｋ個の出力ライン（この例ではラインＰ＿ＰＴＹ）のうち、関連するラインに接続される入力を備え、反転論理３４内の各排他的論理和ゲートの他の入力はコンパレータ３０の出力を受け取る。反転論理３４内の排他的論理和ゲートの出力は、ラインＰＴＹを駆動し、図２及び図３に関して上述したように決定論理２４、２４’に印加される。

動作において、閾値コンパレータ３０は、ｎ−ｋがｋよりも１だけ小さいこの例では、アナログ入力信号Ａ＿ＩＮがその時点でその範囲全体の上側又は下側の「半分」のいずれにあるかを判断する。このようにコンパレータ３０がアナログ入力信号Ａ＿ＩＮのその時点の電圧を比較する対象である閾値電圧は、名目上、アナログ入力信号Ａ＿ＩＮの範囲の中間点である。図４ｂは、負の基準電圧−Ｖ_ＲＥＦから正の基準電圧＋Ｖ_ＲＥＦまで延びるアナログ入力信号Ａ＿ＩＮの名目範囲をグラフ５０で示す。この電圧は、信号調整回路要素がない場合には、当然のことながら、ＡＤＣ機能２２の入力に直接印加される。図４ａ及び図４ｂの例では、閾値コンパレータ３０がアナログ入力レベルＡ＿ＩＮを比較する対象である中間点電圧は接地電圧すなわち０ボルトである。この例によれば、閾値コンパレータ３０は、ノードＶ_ｏｕｔにおいて下記の応答電圧を提供するように構成される。
Ａ＿ＩＮ＜０ボルトでは、Ｖ_ｏｕｔ＝＋Ｖ_ＲＥＦ
Ａ＿ＩＮ＞０ボルトでは、Ｖ_ｏｕｔ＝−Ｖ_ＲＥＦ
加算器３２で、ノードＶ_ｏｕｔにおけるこの電圧は、アナログ入力信号Ａ＿ＩＮの２倍に増幅された電圧に加算され、次いで、得られた合算値はデジタル化のためＡＤＣ機能２２のアナログ入力に印加される。その結果、ＡＤＣ機能２２のアナログ入力に印加されるノードＶ_{ｉｎ＿ＡＤＣ}における電圧の挙動は、アナログ入力信号Ａ＿ＩＮが、接地電圧である閾値電圧未満の場合、下記のように図４ｂのグラフ５２Ｎに従い、
Ａ＿ＩＮ＜０ボルトでは、Ｖ_{ｉｎ＿ＡＤＣ}＝＋Ｖ_ＲＥＦ＋２Ｖ_ｏｕｔ
アナログ入力信号Ａ＿ＩＮが、接地電圧である閾値電圧よりも大きい場合、下記のようにグラフ５２Ｐに従う。
Ａ＿ＩＮ＞０ボルトでは、Ｖ_{ｉｎ＿ＡＤＣ}＝−Ｖ_ＲＥＦ＋２Ｖ_ｏｕｔ
図４ｂのグラフ５２Ｎ、５２Ｐから明らかなように、ＡＤＣ機能２２に印加されるアナログ電圧は、入力範囲全体の２倍にわたって、すなわち、−Ｖ_ＲＥＦ〜＋Ｖ_ＲＥＦのアナログ入力信号Ａ＿ＩＮの名目範囲にわたって延びるように調整される。このように、この入力信号調整により、ｎ−ｋがｋよりも１だけ小さい場合において、ｎ−ｋビットＡＤＣ機能２２が、ｋビットＡＤＣ機能２０と同じステップ分解能で動作し得る。

この実施形態の信号調整機能を完全にするために、特に、決定論理２４、２４’による適切な誤り訂正を保証するために、ＡＤＣ機能２２の出力は、コンパレータ３０の閾値判断に応じて反転論理３４によって改変される。（７、４）ハミング符号の例では、近隣の情報状態に対応する（すなわち、ＡＤＣ機能２０の出力における１つのＬＳＢの変化に対応する）符号ワードは、３つのビット位置において互いに異なる。したがって、この実施形態に従ったラインＩＮＦ及びＰＴＹ上の符号ワードの符号化は下記の表に対応する。
この例では、アナログ入力信号Ａ＿ＩＮに対応するデジタル化レベルは、アナログ入力レベル−Ｖ_ＲＥＦに対する状態０から、アナログ入力レベル＋Ｖ_ＲＥＦに対する状態１５まで進む。デジタル化レベルのこの進行に対応するｋ個の情報ビットは、従来のグレイ符号化バイナリ進行で進む（すなわち、ｋ個の情報ビットの近隣のデジタル値は１つのビット位置のみで異なる）。そしてこの例では、−Ｖ_ＲＥＦ〜０ボルトにわたるアナログ入力信号Ａ＿ＩＮに対応する状態０〜状態７（図４ｂのグラフ５２Ｎ）では、ＡＤＣ機能２２からのラインＰ＿ＰＴＹにおけるｎ−ｋ個のパリティビットは、その範囲にわたるこれら８つのレベルに対して（７、４）ハミング符号に従って符号化される。そのため、ノードＶ_{ｉｎ＿ＡＤＣ}における全電圧範囲にわたってｎ−ｋ＝３ビットで表わされるＡＤＣ機能２２からの８個の利用可能なデジタル出力レベルは、アナログ入力信号Ａ＿ＩＮを直接受け取り変換するＡＤＣ機能２０の出力におけるｋ＝４ビットで表わされる（利用可能な１６個のうち）８個のレベルと同じ分解能である。そして上記の表から明らかなように、近隣の状態のｎビット符号ワード（情報及びパリティビット）は、（７、４）ハミング符号に対して定義されるように、３つのビット位置のみで異なる。

アナログ入力信号Ａ＿ＩＮの範囲の上半分（０ボルト〜＋Ｖ_ＲＥＦ）では、ＡＤＣ機能２０によって出力されるｋ個の情報ビットは、状態８〜状態１５で４ビットグレイ符号化バイナリ進行を継続する。これらの状態８〜状態１５（図４ｂのグラフ５２Ｐ）では、ＡＤＣ機能２２からのラインＰ＿ＰＴＹにおけるｎ−ｋ個のパリティビットは、（７、４）ハミング符号に従って段０〜段７からのパリティビットと同じであり、ＡＤＣ機能２０の出力におけるｋ＝４で表わされる（１６個の利用可能なレベルのうち）８個のレベルと同じ分解能を有する。ただしこの場合は、反転論理３４が、ラインＰ＿ＰＴＹ上のビットの状態を反転するようにコンパレータ３０の出力によって制御されて、決定論理２４、２４’に適用されるラインＰＴＹ上の状態が生成される。この反転は、上記表の状態８〜状態１５のｎ−ｋ個のパリティビットで表わされ、これは、それぞれの状態０〜状態７の対応するパリティビットのビット論理反転である（例えば、状態８のパリティビットは、状態０のパリティビットのビット反転である、など）。その結果、状態０〜状態１５のすべてにわたり近隣の状態に対するｎビット符号ワード（情報及びパリティビット）は、（７、４）ハミング符号に対して定義されるように、３つのビット位置のみで異なる。

信号調整回路要素化の特定の実装及び動作、並びにＡＤＣ機能２２からの対応する符号は、図４ａ及び図４ｂに関して上述したものから、特定の入力信号範囲及び特定の誤り訂正符号に対して、適切に変わり得ることが当然のことながら考えられる。当業者であれば本明細書を参照すれば、過度の実験をせずに、広範な実装に関連してこのような信号調整回路要素を容易に実装し得ると考えられる。

当技術分野では既知のように、アナログデジタルコンバータ機能（例えばＡＤＣ機能２０、２２）の正確さの一般的な尺度は、ＡＤＣ機能の微分非線形性（ＤＮＬ）である。上述したように、ＡＤＣ機能のＤＮＬは、デジタル出力値間の実際のアナログステップ幅とそのステップ幅の理想値（すなわち１つのＬＳＢ）との差の測定値である。図５は、伝達関数のグラフによるＤＮＬ測定を示す。この図５では、参考として、伝達関数のグラフ５４は、ＡＤＣ機能２０についてのアナログ入力電圧（Ａ＿ＩＮ）とｋビットデジタル出力符号との間の理想的な伝達関数を示す。ＤＮＬ誤差は、ＡＤＣ機能がそのデジタル出力状態を変化させるアナログ電圧閾値の理想グラフ５４からの変動によって現れる。変動グラフ５６は、閾値の１つにおけるグラフ５４からのこのＤＮＬ誤差を示す。多くの実際のＡＤＣ機能において、この誤差は動作範囲にわたって閾値毎に異なり得る。動作範囲にわたる所与のＡＤＣ機能に対し、この動作範囲にわたる理想グラフ５４からの最大偏差としてＤＮＬが定義される。

上記実施形態のいずれにおいても、ＡＤＣ機能２０、２２の誤り特性が、特にＤＮＬ誤差に関して、互いに相関しないことが特に有利である。言い換えると、ＡＤＣ機能２０、２２両方が同じ符号遷移において互いに同じ大きなＤＮＬ誤差をもたないことを保証することが特に有用である。こうすると、誤り訂正符号化により、ＡＤＣ機能２０、２２両方が同じアナログ入力レベルにおいて符号化誤差を提示する可能性を小さくすることによって、変換における不正確さを最適に訂正することができる。当技術分野では既知のように、最近の集積回路におけるＡＤＣ機能の誤差性能は、典型的には、製造中に測定され、トリミングによって（例えば、トリミング抵抗の制御値を設定することによって）調節される。したがって、ＡＤＣ機能２０、２２は、実施形態に従って、ＡＤＣ１５、１５’の最良の誤り訂正性能が得られるように、このように測定されトリミングされると考えられる。

種々の実施形態によれば、アナログデジタル変換における正確さが、コンバータ回路要素の複雑さ及びコストを実質的に増加させることなく改善される。この正確さの改善は、並列ＡＤＣ機能２０、２２によって生成される誤り訂正符号化、及び決定論理２４、２４’によって提供される復号の威力によるものである。図６は、シミュレーションに基づく変換の正確さの予想される改善の例を示し、それをここで説明する。

図６は、信号対ノイズと歪みの和の比であり、アナログデジタル変換技術における一般的な測定値である、測定値ＳＩＮＡＤの１セットの曲線を示す。図６では、これらの曲線は、図２〜図４ｂに関して上述したような（７、４）ハミング符号の例において（ｋ＝４の）ＡＤＣ機能２０として用いられ得るものなど、４ビットＡＤＣ機能の最大ＤＮＬに対するＳＩＮＡＤの応答を示す。図６の水平軸に沿った最大ＤＮＬ測定値は、この４ビット変換における最下位ビット（ＬＳＢ）で表わされ、１．５ＬＳＢの最大ＤＮＬは、この４ビットＡＤＣ機能の最大ＤＮＬ誤差が全ステップ幅であることを示す。この点で、基準枠を提供するために、図６の曲線６０は、（例えば、図１に関連して上述したものに類似の）１段当たり１．５ビットを用いる４ビット３段パイプラインＡＤＣのＳＩＮＡＤ挙動を表す。

上述したように、実施形態に従って構成され、誤り訂正符号として（７、４）ハミング符号を適用するＡＤＣ１５、１５’では、ＡＤＣ機能２０は４ビットＡＤＣであり、ＡＤＣ機能２２は３ビットＡＤＣである。この実装形態では、ＡＤＣ機能２２が「理想的な」３ビットＡＤＣである場合（すなわち、最大ＤＮＬ＝０）、ＡＤＣ１５の構成から、図６の曲線６２のシミュレーション結果によって示されるように、ＡＤＣ機能２０の最大ＤＮＬが１．０ＬＳＢと大きい場合でも、本質的に理想的なＳＩＮＡＤ性能が得られる。当然のことながら、ＡＤＣ機能２２の実際の実装は何らかのレベルのＤＮＬを有する。実施形態に従って、曲線６４、６６、６８は、３ビットＡＤＣ機能２２の最大ＤＮＬが、４ビットＡＤＣ機能２０の最大ＤＮＬの、それぞれ、０．１２５倍、０．２５倍、及び０．５倍である状況でのＡＤＣ１５、１５’のＳＩＮＡＤ性能を示す。ＡＤＣ機能２２がＡＤＣ機能２０よりも粗い名目分解能（３ビット対４ビット）を有することを考慮すると、ＡＤＣ機能２０に対するＤＮＬ性能のこれらのレベルが最近の実装において容易に実現可能であると考えられる。図６から明らかなように、これらの曲線６４、６６、６８はそれぞれ、曲線６０によって示される３段パイプラインＡＤＣと比較して、デジタル変換における正確さが改善することを示している。

比較のため、曲線７０は、ＡＤＣ１５、１５’の実装のシミュレーションされたＳＩＮＡＤ性能を示す。それによれば、ＡＤＣ機能２２の最大ＤＮＬはＡＤＣ機能２０の最大ＤＮＬに匹敵し、そのため、曲線６０の３段パイプラインの場合よりも性能が悪い。

したがって、実施形態によれば、従来のパイプラインＡＤＣアーキテクチャよりも正確さの改善がなされながらも、はるかに効率的に実装され、主要データ経路には単一ＡＤＣ段を含む、アナログデジタルコンバータが提供される。したがって、この構成により、アナログデジタルコンバータ並びにこのようなコンバータを用いる大規模な回路及びシステムの設計者が直面する、性能対精度対回路の複雑さのトレードオフの難度が緩和される。

上述したように、ＡＤＣ１５、１５’は、従来のパイプラインＡＤＣよりもはるかに効率的に実装され得るが、正確さが改善される。ただし、別の実施形態によれば、パイプラインアナログデジタルコンバータの各段内に誤り訂正アーキテクチャを組み込むことによってさらなる精度及び正確さが提供され得る。そうすることによって、パイプラインの各段の正確さが改善され、その結果、パイプラインＡＤＣアーキテクチャの訂正能力と組み合わされたときに正確さがさらに改善される。

図７は、この実施形態に従ったパイプラインアナログデジタルコンバータ８０の簡略化された例を示す。この例では、ＡＤＣ８０は、図１に関連して上述したようにパイプライン方式で接続される３つの段４０_０、４０_１、４０_ｆを含む。第１のパイプライン段４０_０は、実質的に上述のＡＤＣ１５として構成され、それぞれ、ラインＩＮＦ、ＰＴＹ上にｋビット及びｎ−ｋビット出力を生成するため（図７には示さないクロック信号ＣＬＫにより）同期クロック制御されるＡＤＣ機能２０、２２を含む。図４ａ及び図４ｂに関連して上述した信号調整回路要素が、誤り訂正符号に適切なように、ＡＤＣ機能２２に関連して実装され得る。デジタル出力ラインＩＮＦ、ＰＴＹが内部訂正論理２４に印加され、内部訂正論理２４はＡＤＣ機能２０、２２によって提示される符号ワードを復号して誤りワードＥＲＲを生成し、誤りワードＥＲＲは、訂正論理２６を介して、ラインＩＮＦ上のＡＤＣ機能２０からのデータワードに適用される。訂正論理２６からの出力ワードの全部又は一部が、図に示すように、ラインＤ＿ＯＵＴ_０上で外部訂正論理４５に提示される。或いは、第１のパイプライン段４０_０（及びこの実施形態に従ったＡＤＣ８０内の段４０のすべて）は、誤り訂正符号に従ってラインＩＮＦ、ＰＴＹ上の符号ワードを復号することによって決定論理２４’がｋビットの訂正されたデジタル値を直接生成する、図３のＡＤＣ１５’に関連して上述した方式で構成され得る。

また、第１のパイプライン段４０_０は、デジタルアナログコンバータ（ＤＡＣ）２８も含む。ＤＡＣ２８は、訂正論理２６からｋ個のラインＤ＿ＯＵＴ_０を受け取り、これらのラインＤ＿ＯＵＴ_０上のデジタルワードをアナログレベルに変換する従来のＤＡＣ回路であり、このアナログレベルは、第１のパイプライン段４０_０の外の加算器４２_０の負入力に提示される。パイプラインＡＤＣでは典型的なように、加算器４２_０の正入力はアナログ入力信号Ａ＿ＩＮを受け取り、加算器４２_０の出力はその出力においてこれらの入力間の差をアナログ剰余信号ＲＥＳ_０として提示する。第１のパイプライン段４０_０と同様に構成される次のパイプライン段４０_１は、この剰余信号をデジタルワードに変換し、その少なくとも一部がラインＤ＿ＯＵＴ_１上で外部訂正論理４５に送られる。このデジタルワードは、パイプライン段４０_１内で再度アナログに変換され、加算器４２_１に印加されて剰余信号ＲＥＳ_０から減算されて、次の剰余信号ＲＥＳ_１が生成される。剰余信号ＲＳＥ_１は、パイプラインを下流に向かって送られて、次段でデジタルに変換される。

最終段４０_ｆは、パイプライン段４０_０、４０_１と同様に構成され、前述したように、ＡＤＣ機能２０、２２、内部訂正論理２４、及び訂正論理２６を含む。ＡＤＣ機能２０、２２は、同期クロック制御されて、名目上同時に剰余信号をデジタル変換する。ただし、最終段４０_ｆは、最終段４０_ｆの先のパイプラインにはさらなるＡＤＣ段がないので、ＤＡＣ２８の実例を含まない。この例では、訂正論理２６は、デジタル出力ワードＤ＿ＯＵＴ_ｆを生成し、デジタル出力ワードＤ＿ＯＵＴ_ｆは、ＡＤＣ８０内の他の段４０の場合と同様に、外部訂正論理４５に印加される。

外部訂正論理４５は、所望のアーキテクチャに従って、この３段の例におけるラインＤ＿ＯＵＴ_０、Ｄ＿ＯＵＴ_１、Ｄ＿ＯＵＴ_ｆ上で受け取ったデジタル値のセットを復号するように構成される。例えば、外部訂正論理４５は、図１に関連して説明したように従来のパイプライン合算を実行する。或いは、外部訂正論理４５は、異なる誤り訂正符号に従って段４０からのデジタル出力を復号し得る。このように、ＡＤＣ８０は「入れ子になった」誤り訂正符号に従って動作し、アナログデジタル変換機能の全体的な正確さをさらに改善する。例えば、（ｎ、ｋ）ハミング符号が内部符号として用いられ（すなわち、各段４０において内部訂正論理２４によって復号され）得、外部訂正論理４５によって復号される外部符号として（Ｎ、Ｋ）リードソロモン符号が用いられ得る。この入れ子になった又は連結された符号の手法では、全体的な誤り訂正能力が、内部及び外部符号の能力の積に近づき得、個々の符号と比べて誤り訂正手法が劇的に改善される。当業者であれば本明細書を参照すれば、過度な実験をすることなく、外部訂正論理４５内で適切な合算又は訂正機能を容易に実装し得ると考えられる。

種々の実施形態によれば、アナログデジタル変換（ＡＤＣ）アーキテクチャ及び動作手法が、比較的簡素な回路複雑性で実装され得、多くのより複雑なＡＤＣ回路及び機能よりも正確な変換が得られる。これらの実施形態によれば、従来のＡＤＣ設計で典型的に示されるアナログ精度、変換速度、及び回路の複雑さの間のトレードオフの難度が、このような改善された正確さを提供することによって緩和される。例えば、本発明によって提供されるアナログデジタル変換における効果的な誤り訂正により、サンプリングレート及び回路複雑性の設計上の制約のいずれか又は両方が緩和され得、その結果、適度なコストで所望の性能を有するＡＤＣが得られる。図７に関連して説明したようなパイプラインＡＤＣの例は、アナログデジタル変換における全体的な性能及び正確さを維持しながら、パイプライン信号チェーン内（すなわち、パイプライン段内）のアナログ精度のトレードオフにおいて設計者に付加的な柔軟性を提供する。

本発明の特許請求の範囲内で、説明した例示実装形態に改変をなし得ること、及び多くの他の実装形態が可能であることが当業者には理解されよう。

Claims (19)

1. アナログデジタルコンバータであって、
   アナログ入力信号を受け取る入力を有し、且つ、デジタル出力を有する第１のアナログデジタルコンバータ（ＡＤＣ）段であって、前記アナログ入力信号のサンプルに対応するデータワードを前記デジタル出力に生成する、前記第１のＡＤＣ段と、
   前記アナログ入力信号を受け取る入力を有し、且つ、デジタル出力を有する第２のＡＤＣ段であって、前記アナログ入力信号のサンプルに対応し、且つ、誤り訂正符号に従うデータワードを前記デジタル出力に生成する、前記第２のＡＤＣ段と、
   前記第１及び第２のＡＤＣ段の前記デジタル出力に結合されるデジタル入力を有する決定論理であって、前記第１及び第２のＡＤＣ段の前記デジタル出力に応答して前記第１及び第２のＡＤＣ段からの前記データワードを復号されたデジタルワードに復号し、前記第１のＡＤＣ段によって提示される前記デジタルデータワード内の誤ったビットを示す誤りワードを誤り出力に提示するために誤り訂正符号に従って前記第１及び第２のＡＤＣ段からの前記データワードを復号する、前記決定論理と、
   前記第１のＡＤＣ段の前記出力に結合される入力を有し、且つ、前記決定論理の前記誤り出力に結合される入力を有する訂正論理であって、前記誤りワードに応答して前記第１のＡＤＣ段によって提示される前記データワードを訂正し、前記アナログ入力信号の前記サンプルのデジタル変換に対応する訂正されたデジタルワードを出力に提示する、前記訂正論理と、
   を含む、アナログデジタルコンバータ。
2. 請求項１に記載のアナログデジタルコンバータであって、
   前記第１のＡＤＣ段の前記出力がｋビットデジタル出力であり、
   前記第２のＡＤＣ段の前記出力がｎ−ｋビットデジタル出力であり、
   前記決定論理が（ｎ、ｋ）系統符号に従って前記第１及び第２のＡＤＣ段からの前記データワードを復号する、アナログデジタルコンバータ。
3. 請求項２に記載のアナログデジタルコンバータであって、
   前記系統符号が線形誤り訂正符号である、アナログデジタルコンバータ。
4. 請求項２に記載のアナログデジタルコンバータであって、
   ｎ−ｋがｋ未満であり、
   前記アナログデジタルコンバータが、
   前記アナログ入力信号を受け取るように結合され、前記第２のＡＤＣ段の前記入力に結合される出力を有する信号調整回路要素であって、前記第２のＡＤＣ段の分解能が前記第１のＡＤＣ段の分解能と整合するように前記第２のＡＤＣ段に印加する前の前記アナログ信号と前記第２のＡＤＣ段の前記出力における前記データワードとを改変する、前記信号調整回路要素を更に含む、アナログデジタルコンバータ。
5. 請求項１に記載のアナログデジタルコンバータであって、
   前記決定論理が、前記アナログ入力信号に対応するデジタルデータワードを提示するためのデジタルデータ出力を有する、アナログデジタルコンバータ。
6. 請求項５に記載のアナログデジタルコンバータであって、
   前記決定論理が系統符号に従って前記第１及び第２のＡＤＣ段からの前記データワードを復号する、アナログデジタルコンバータ。
7. 請求項５に記載のアナログデジタルコンバータであって、
   前記決定論理が非系統符号に従って前記第１及び第２のＡＤＣ段からの前記データワードを復号し、
   前記前記第１及び第２のＡＤＣ段の各々が、それらのデジタル出力に、前記アナログ入力信号サンプルに対応し、且つ、前記非系統符号に従ってデータワードを生成する、アナログデジタルコンバータ。
8. 請求項１に記載のアナログデジタルコンバータであって、
   前記第１及び第２のＡＤＣ段の各々が、前記アナログ入力信号のサンプリングを制御するために、クロック入力を有し、
   前記第１及び第２のＡＤＣ段が、それらのクロック入力において並列に同じクロック信号を受け取る、アナログデジタルコンバータ。
9. 少なくとも１つのパイプライン段と、
   最終段と、
   少なくとも１つの加算器と、
   外部決定論理と、
   を含むパイプラインアナログデジタルコンバータであって、
   各パイプライン段が、
   アナログ入力信号を受け取る入力を有し、且つ、デジタル出力を有する第１のアナログデジタルコンバータ（ＡＤＣ）段であって、前記アナログ入力信号のサンプルに対応するデータワードを前記デジタル出力に生成する、前記第１のＡＤＣ段と、
   前記アナログ入力信号を受け取る入力を有し、且つ、デジタル出力を有する第２のＡＤＣ段であって、前記アナログ入力信号のサンプルに対応するデータワードを前記デジタル出力に生成する、前記第２のＡＤＣ段と、
   前記第１及び第２のＡＤＣ段の前記デジタル出力に結合されるデジタル入力を有する内部決定論理であって、前記第１及び第２のＡＤＣ段によって提示される前記データワードに応答して復号されたワードを提示するために、誤り訂正符号に従って前記第１及び第２のＡＤＣ段からの前記データワードを復号する、前記内部決定論理と、
   前記内部決定論理の出力に結合され、前記復号された出力ワードに対応するアナログレベルを生成するデジタルアナログコンバータ（ＤＡＣ）段と、
   を含み、
   前記最終段が、
   前のパイプライン段の前記ＤＡＣ段からアナログレベルを受け取る入力を有し、且つ、デジタル出力を有する第１のＡＤＣ段であって、前記アナログレベルのサンプルに対応するデータワードを前記デジタル出力に生成する、前記第１のＡＤＣ段と、
   前記前のパイプライン段の前記ＤＡＣ段から前記アナログレベルを受け取る入力を有し、且つ、デジタル出力を有する第２のＡＤＣ段であって、前記アナログレベルのサンプルに対応するデータワードを前記デジタル出力に生成する、前記第２のＡＤＣ段と、
   前記第１及び第２のＡＤＣ段の前記デジタル出力に結合されるデジタル入力を有する内部決定論理であって、前記第１及び第２のＡＤＣ段によって提示される前記データワードに応答して復号されたワードを提示するために、誤り訂正符号に従って前記第１及び第２のＡＤＣ段からの前記データワードを復号する、前記内部決定論理と、
   を含み、
   前記少なくとも１つの加算器の各加算器が、関連するパイプライン段の前記ＤＡＣ段の出力に結合される入力を有し、前記加算器の関連するパイプライン段への前記アナログ入力に結合される入力を有し、且つ、前記パイプラインＡＤＣの次の段における前記第１及び第２のＡＤＣ段の前記入力に結合される出力を有し、前記少なくとも１つの加算器が、前記加算器の入力における前記アナログレベルの差に対応するアナログ剰余レベルを生成し、
   前記外部決定論理が、各パイプライン段からの前記復号されたワードと前記最終段からの前記最終段出力ワードとを受け取るように結合される入力を有し、前記外部決定論理が、前記第１のパイプライン段に印加される前記アナログ入力信号に対応するデジタル出力ワードを生成する、パイプラインアナログデジタルコンバータ。
10. 請求項９に記載のパイプラインアナログデジタルコンバータであって、
    前記パイプライン段と最終段とのそれぞれにおける前記第１のＡＤＣ段の前記出力がｋビットデジタル出力であり、
    前記パイプライン段と最終段とのそれぞれにおける前記第２のＡＤＣ段の前記出力がｎ−ｋビットデジタル出力であり、
    前記内部訂正論理が、（ｎ、ｋ）系統符号に従って前記第１及び第２のＡＤＣ段からの前記データワードを復号する、パイプラインアナログデジタルコンバータ。
11. 請求項１０に記載のパイプラインアナログデジタルコンバータであって、
    前記系統符号が線形誤り訂正符号である、パイプラインアナログデジタルコンバータ。
12. 請求項１０に記載のパイプラインアナログデジタルコンバータであって、
    ｎ−ｋがｋ未満であり、
    前記パイプライン段と最終段との各々が、
    前記アナログ入力信号を受け取るように結合され、前記第２のＡＤＣ段の前記入力に結合される出力を有する信号調整回路要素であって、前記第２のＡＤＣ段の分解能が前記第１のＡＤＣ段の分解能と整合するように前記第２のＡＤＣ段に印加する前の前記アナログ信号と前記第２のＡＤＣ段の前記出力における前記データワードとを改変する、前記信号調整回路要素を更に含む、パイプラインアナログデジタルコンバータ。
13. 請求項９に記載のパイプラインアナログデジタルコンバータであって、
    前記パイプライン段と最終段との各々における前記決定論理が、前記第１のＡＤＣ段によって提示される前記デジタルデータワード内の誤ったビットを示す誤りワードを誤り出力に提示するために、誤り訂正符号に従って前記第１及び第２のＡＤＣ段からの前記データワードを復号し、
    前記パイプライン段と最終段との各々が、
    前記第１のＡＤＣ段の前記出力に結合される入力と前記内部決定論理の前記誤り出力に結合される入力とを有し、前記誤りワードに従って訂正されるように前記アナログ入力信号の前記サンプルのデジタル変換に対応する前記段の出力ワードを提示する出力を有する訂正論理を更に含み、
    前記パイプライン段の各々における前記ＤＡＣ段が、前記段の出力ワードを受け取るように前記訂正論理の前記出力に結合される、パイプラインアナログデジタルコンバータ。
14. 請求項９に記載のパイプラインアナログデジタルコンバータであって、
    前記パイプライン段と最終段との各々における前記第１及び第２のＡＤＣ段の各々が、前記アナログ入力信号のサンプリングを制御するために、クロック入力を有し、
    前記パイプライン段と最終段との各々における前記第１及び第２のＡＤＣ段が、それらのクロック入力において並列にクロック信号を受け取る、パイプラインアナログデジタルコンバータ。
15. アナログ入力レベルをそのアナログ信号を表すデジタルデータワードに変換する方法であって、
    前記アナログ入力レベルを第１及び第２のアナログデジタルコンバータ（ＡＤＣ）段に並列に印加する工程であって、前記第１のＡＤＣ段が前記アナログ入力レベルのサンプルに対応するデータワードを提示し、前記第２のＡＤＣ段が、前記アナログ入力レベルのサンプルに対応し、且つ、誤り訂正符号に従ってデータワードを提示する、前記印加する工程と、
    前記アナログ入力レベルを表す復号されたデジタルワードを生成するために、前記誤り訂正符号に従って前記第１及び第２のＡＤＣ段によって提示される前記データワードを復号する工程と、
    を含み、
    前記復号する工程が、
    前記第１のＡＤＣ段によって提示される前記デジタルデータワード内の誤ったビットを示す誤りワードを生成するために、前記誤り訂正符号に従って前記第１及び第２のＡＤＣ段によって提示される前記データワードを復号することと、
    前記復号されたデジタルワードを生成するために、前記誤りワードに応答して前記第１のＡＤＣ段によって提示される前記データワード内の１つ又は複数のビットを訂正することと、
    を含む、方法。
16. 請求項１５に記載の方法であって、
    前記誤り訂正符号が非系統符号であり、
    前記第１のＡＤＣ段が、前記アナログ入力レベルのサンプルに対応し、且つ、前記誤り訂正符号に従って、データワードを提示する、方法。
17. 請求項１５に記載の方法であって、
    前記誤り訂正符号が系統線形誤り訂正符号である、方法。
18. 請求項１５に記載の方法であって、
    前記第１のＡＤＣ段の出力がｋビットデジタル出力であり、
    前記第２のＡＤＣ段の出力がｎ−ｋビットデジタル出力であり、ｎ−ｋがｋ未満であり、
    決定論理が、（ｎ、ｋ）系統符号に従って前記第１及び第２のＡＤＣ段からの前記データワードを復号し、
    前記方法が、
    前記第２のＡＤＣ段に印加する前に前記アナログ入力信号を改変することと、前記第２のＡＤＣ段の分解能が前記第１のＡＤＣ段の分解能と整合するように前記第２のＡＤＣ段の前記出力において前記データワードを改変することを更に含む、方法。
19. 請求項１５に記載の方法であって、
    前記第１及び第２のＡＤＣ段が第１のパイプライン段にあり、
    前記方法が、
    前記復号されたデジタルワードを出力アナログレベルに変換することと、
    前記第１及び第２のＡＤＣ段に印加される前記アナログ入力信号から前記出力アナログレベルを減算することによって剰余信号を生成することと、
    第１及び第２のＡＤＣ段を含む次のパイプライン段に前記剰余信号を印加することと、
    前記印加する工程と復号する工程と変換する工程と剰余信号を生成する工程とを１つ又は複数の付加的なパイプライン段で繰り返し、第１及び第２のＡＤＣ段を含む最終段で前記印加する工程と復号する工程とを繰り返すことと、
    前記アナログ入力レベルを表す出力デジタルワードを生成するために、前記パイプライン段と最終段との各々からの前記復号されたデジタルワードを外部訂正論理に印加することと、
    を更に含む、方法。