JPH03289821A - 並列比較型ａ／ｄ変換器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、例えば映像信号の高速変換に好適な、並列
比較型Ａ−Ｄ変換器に関する。

［発明の概要］ この発明は、並列比較（フラッシュ）型Ａ−Ｄ変換器に
おいて、エンコーダが、複数の情報ビット信号と、これ
に対応する複数の補数ビット信号とを生成することによ
り、簡単な構成で、強力なエラー検出・訂正能力を得る
ようにしたものである。

［従来の技術］ 従来、高速変換に有用な、フラッ／ユ型Ａ−Ｄ変換器が
知られている。

まず、第８図及び第９図を参照しながら、従来のフラッ
シュ型Ａ−Ｄ変換器について説明する。

第８図において、（１）は基準分圧器であって、所定の
電位差を有する電圧がそれぞれ供給される端子Ｖｒａ及
び端子Ｖｒｂの間に、等しい抵抗値を有する複数の抵抗
器を直列接続して構成される。この分圧器（１）の２″
　個の基準電位点ＶＲＩ　乃至ＶＲＸは比較器群（２）
の２″個の各比較器に接続され、入力端子に供給される
アナログ人力信号Ｖｉｎと基準電位点ＶＲ１〜ＶＲＸ　
の各電圧が比較される。

比較器群（２）の各比較器の出力は、例えば、・　ＨＨ
ＨＬＬＬ　　・ のように、入力電圧値に応じて上から順にＨとなり、あ
る点からしに変化する、いわゆる「温度計コード」とな
る。アンド回路群（３）において、この「温度計コード
」出力が微分され、変化点が検出される。この変化点に
対応する出力だけがＨである、アンド回路群（３）の出
力がエンコーダ（４）に供給されて、アナログ信号のレ
ベルに応じたデジタル信号に変換され、ラッチ（５）を
経て導出される。

第９図に示すように、例えば６ビツトの場合、エンコー
ダ（４）は、アンド回路群（３）の出力データＡ１〜Ａ
６４がそれぞれ供給される、複数のワイヤードオア回路
（ＷＯＲ）を６本のビット線Ｄ５〜ＤＯ上に配設して構
成される。各ＷＯＲは、例えばスイッチングトランジス
タで構成される。

［発明が解決しようとする課題］ ところで、前述のような従来のフラッシュ型Ａ−Ｄ変換
器においては、入力信号Ｖｉｎのスルーレートが高い場
合に比較器のスイッチングが入力に追従できない等によ
り、比較器のパターンのＨｌＬの変化点の境界付近で、
例えば、 ・・ＨＨＨＬＨ本　ＬＬＬ　・・ のように、Ｈ，Ｌがまだらに分布してしまうことがある
。このようなまだらパターンの２進コードがアンド回路
ブロック（３）に供給されると、エンコーダ（４）には
、本来の入力と異なり、例えば、・・　ＬＬＬＨＬＨ本
　ＬＬＬ　・・ のように、２個のＨが１つおきに入力されるので、この
ようなパターンが発生した場所によっては、本来の２進
コードとは大きくかけ離れた２進コード（スパークル）
が発生して、非常に大きなデジタルエラーとなるという
問題があった。

上述のように、複数のＨがエンコーダに入力される「マ
ルチインエラー」の場合でも、グレイコードないし変形
グレイコードを用いて、エンコーダ出力のスパークルを
抑止することが知られている（特開昭６２−３２７２４
号公報、特開平１−１８１３２７号公報など参照）。

ところが、グレイコードないし変形グレイコードは、相
互に隣接する、或は１つおきの「２インエラー」を想定
しており、想定を超えた「マルチインエラー」や、ビッ
トランダムな（非同期）エラーが発生した場合には、対
応することができないという問題があった。

また、従来のフラッシュ型Ａ−Ｄ変換器では、エンコー
ダ自体に動作不良が発生した場合、これによるエラーを
容易に検出する手段も訂正する手段もないという問題が
あった。

かかる点に鑑み、この発明の目的は、エンコーダに入力
される所定のエラーパターンないしビットランダムなエ
ラーを容易に検出することができると共に、エラー訂正
をも行うことができる並列比較型Ａ−Ｄ変換器を提供す
るところにある。

［課題を解決するための手段］ この発明は、アナログ入力電圧Ｖｉｎを所定の基準電圧
Ｖｒ　と比較する複数の比較器（１２）と、この複数の
比較器の出力に基づいて複数の情報ビット信号ｘ５〜Ｘ
Ｏを生成するエンコーダ（１４）とを有する並列比較型
Ａ−Ｄ変換器において、エンコーダが複数の情報ビット
信号にそれぞれ対応する複数の補数ビット信号Ｙ５〜Ｙ
Ｏを生成するようにした並列比較型Ａ−Ｄ変換器である
。

［作用］ この発明によれば、簡単な構成で、強力なエラー検出・
訂正能力が得られる。

［実施例］ 以下、第１図〜第４図を参照しながら、この発明による
並列比較型Ａ−Ｄ変換器の一実施例について説明する。

この発明の一実施例の構成を第１図に示し、その要部の
構成を第２図〜第４図に示す。この第１図において、前
出第８図に対応する部分には同一の符号を付して重複説
明を省略する。

第１図において、（１２）は比較器群、（１３）はアン
ド回路群であって、例えば３ピツ）Ａ−Ｄ変換器の場合
、それぞれ８個の比較器０１〜Ｃ８とアンド回路Ａ１〜
Ａ８を備える。比較器０１〜Ｃ８の出力が、正相・逆相
の２出力を得る並相バッファＰ１〜Ｐ８に供給されて、
各アンド回路Ａｉには、バッファＰｉの正相出力とバッ
ファＰ　ｉ＋１の逆相出力が供給される。アンド回路Ａ
１〜Ａ８の出力は、分配増幅器８１〜Ｂ８を介して、エ
ンコーダ（１４）の各３本の情報ビット線Ｘ２〜ＸＯ及
び補数ビット線Ｙ２〜ＹＯ上の所定のワイヤードオア回
路（ＷＯＲ）にそれぞれ供給される。

（２０）はエラー検出回路、（３０）はエラー訂正回路
であって、情報ビット線Ｘ２〜ＸＯ及び補数ビット線Ｙ
２〜ＹＯの各出力がそれぞれ供給される。

第２図に示すように、エラー検出回路（２０）は３個の
アンド回路（２１）〜（２３）とオア回路（２４）から
構成される。アンド回路（２１）〜（２３）には、情報
ビットＸ２〜ｘＯがそれぞれ供給されると共に、対応の
補数ピッ）Ｙ２〜ＹＯがそれぞれ供給され、各アンド回
路（２１）〜（２３）の８力がオア回路（２４）を経て
導出される。

また、第３図に示すように、上述のようなエラー検出回
路（２０）のアンド回路＜２１）〜（２３）をそれぞれ
エクスクル−シブノア回路（ＸＮＯＲ）（２５）〜（２
７）に置き換えて、エラー検出回路（２ＯＡ）　　を構
成することができる。

第４図に示すように、エラー訂正回路（３０）では、上
位情報ピッ）Ｘ２がアンド回路（３１）、　（３２）　
　にそれぞれ供給され、対応の補数ピッ）Ｙ２がアンド
回路（３工）に供給されると共に、アンド回路（３２）
には反転されて供給される。

中位情報ビットＸ１がアンド回路（３３）、　（３４）
　　にそれぞれ供給され、対応の補数ピッ）Ｙｌがアン
ド回路（３３）に供給されると共に、アンド回路（３４
）には反転されてオア回路（３５）を経て供給される。

このオア回路（３５）にはアンド回路（３１）の出力が
供給される。

また、下位情報ピッ）ＸＯがアンド回路（３６）に供給
され、対応の補数ピッ）ＹＯが反転されてオア回路（３
７）を経てアンド回路（３６）に供給される。

オア回路（３７）にはアンド回路（３１）、　（３３）
　　の出力が供給される。

アンド回路（３２）、　（３４）、　（３６）からは、
訂正された情報ピッ）　Ｄ２．　ＤＩ、　ＤＯがそれぞ
れ導出される。

第１図の実施例の動作は次のとおりである。

比較器群（１２）の出力が正しい温度計コードである限
り、アンド回路群（微分回路”）　（１３）の出力は１
つだけであり、次の（１）式が成立する。

ここで、「〜」は否定を表す。

１つとびエラーが発生して、比較器群（１２）の出力が
温度計コードから離れ、例えば、比較器０１〜Ｃ４と比
較器Ｃ６の出力が「１」で、比較器ｃ５゜Ｃ７，Ｃ８の
出力が「０」となった場合は、アンド回路Ａ４．　Ａ６
の出力が「１」となる。

この出力が情報ビット線Ｘ２〜ＸＯと補数ビット線Ｙ２
〜ＹＯとにそれぞれ供給されて、この場合、エンコーダ
（１４）からは、Ｘ系列の２進出力コードｒ０１１Ｊ及
びｒｌ　０１Ｊと、これが反転したＹ系列の出力コード
「１００」及びｒｏｌｏ」が得られることになる。

一方のアンド回路Ａ４　の出力が正しいときは、エンコ
ーダ（１４）の出力コードは「０１１」となるべきであ
り、他方のアンド回路Ａ６　の出力が正しいときはｒｌ
　ＯＩＪとなるべきである。

この実施例では、エラー検出回路（２０）のアンド回路
（２１）、　（２２）　　において、Ｘ２＝Ｙ２＝　１
．　　Ｘ１＝Ｙ１＝　１となること、即ち、情報ピッ）
　Ｘ２．　ＸＩ　　と、対応の補数ピッ）　Ｙ２．　Ｙ
ｌ　がそれぞれ一致して、前出（１）式が成立しないこ
とが検出されて、１つとびエラーの発生が検出される。

一般に、マルチインエラーでは、エンコータノ出力コー
ドが必ず「１」になる方向に誤るため、情報ビットＸ系
列と補数ビットＹ系列の対応ビットが共に「１」である
ことを検出すればよい。

また、ビットランダムなエラーに対しては、Ｘ。

Ｙの両系列を合わせて、いずれか１つだけ誤っていると
考えられる。このような誤りパターンも検出するたｔに
、この実施例では、第３図に示すようなエラー検出回路
（２ＯＡ）　　によって、Ｘｉ　＝Ｙｉ　　＝Ｏ（ｉ＝
ｏ〜７） も合わせて検出している。つまり、ＸとＹの対応ビット
の一致を検出している。

更に、この実施例では、誤りの検出されたビットが１つ
しかないときは、どのビットが誤っているのか指摘する
ことができる。この場合には、元のコードがどの組合せ
であるのか指摘できるので、訂正が可能である。

マルチインエラーが発生したときは、もともと比較器群
自体が誤っていて、しかも、どれが正しいかを判断でき
る情報はどこにもない。ただ、比較器群が誤るとしても
、その誤りが発生した場所はエンコーダ入力が「１」と
なっている近傍に限られるであろうから、その付近のコ
ードを８カしておけば問題ないと考えられる。

そこで、この実施例では、第４図に示すようなエラー訂
正回路（３０）を設けて、エラーを検出した最初のビッ
トが必ず「０」となるようにしている。

即ち、第４図のエラー訂正回路（３０）では、アンド回
路（３１）、　（３２）　　において、次の（２ａ）式
に示すような論理演算が行われて、マルチインエラーの
発生等により、上位情報ビットＸ２　と対応の補数ピッ
）Ｙ２が一致するときは、訂正された上位情報ビットＤ
２が「０」となる。

Ｄ２　＝　Ｘ２・（〜Ｙ２）　＝−（２ａ）また、アン
ド回路（３３）、　（３４）、オア回路（３５）におい
ては、次の（２ｂ）式に示すような論理演算が行われて
、マルチインエラーの発生等により、中位情報ビットＸ
１　と対応の補数ピッ）Ｙｌが一致するときは、訂正さ
れた中位情報ビットＤ１が「０」となる。

Ｄｌ；ｘｌ・〜［〜（Ｘ２・Ｙ２）・Ｙ１］＝Ｘ１・［
（Ｘ２・Ｙ２）＋（〜Ｙ１）］・・・・（２ｂ）そして
、アンド回路（３６）、オア回路（３７）においては、
次のく２Ｃ）式に示すような論理演算が行われて、マル
チインエラーの発生等により、下位情報ピッ）ＸＯと対
応の補数ピッ）ＹＯが一致するときは、訂正された下位
情報ビットＤＯが「０」となる。

ＤΩ−ＸＯ・〜［〜（Ｘ２・Ｙ２）・〜（ＸＩ・Ｙｌ）
・ｙｏ〕ＸＯ−［（Ｘ２・Ｙ２）＋（Ｘｉ・Ｙｌ）＋（
〜ＹＯ）］・・・・（２Ｃ） 上述の実施例では、エンコーダ（１４）のビット線の数
が２倍に増加する代わりに、回路が簡単になる。

また、回路の組み方に依っては、エラー検出回路（２０
）、　（２ＯＡ）とエラー訂正回路（３０）とで、アン
ド回路等を共有することも可能である。

前述の実施例では、簡単のため、３ピツ）Ａ−Ｄ変換器
の場合について説明したが、この発胡は任意のビット数
のＡ−Ｄ変換器に適用することができる。

例えば６ビツ）Ａ−Ｄ変換器の場合、エンコーダの情報
ピッ）Ｘ系列は、第５図及び前出第９図に示すように構
成される。また、補数ビットＹ系列は、第５図に示す構
成を反転したように、即ち、同図の「０」を「１」に置
換すると共に、「１」をｒＯ」に置換したように構成さ
れる。

このような６ビツトエンコーダに、１つとびまたは２つ
とびのエラーパターンの人力データが供給された場合、
前述のようにしてエラーが訂正され、エラー訂正回路か
らは、訂正されたコードが出力される。この場合、後出
第７図に示すように、訂正後のコードと正しいコードと
の差はない。

３つとびのエラーパターンのデータが上述のような６ビ
ツトエンコーダに人力された場合は、第６図に示すよう
に、訂正されたコード２５〜ＺＯは正しいコードｘ５〜
ｘＯと異なり、同図にΔで示すような差が残留する。

１〜１６とびのマルチインエラーの場合、訂正後のコー
ドと正しいコードとの差Δは第７図に示すようになり、
周期８で繰り返される。

前述のように、マルチインエラーが発生したときは、ど
れが正しいかを判断できない。ただ、複数のエンコーダ
入力の間隔よりも差の方が小さければ、訂正後のコード
は、複数のエンコーダ入力の最大と最小との間になる。

エンコードのビット数が増えた場合、エラー訂正回路の
ゲートの段数とファンイン（人力数）とがトレードオフ
となる。　この場合、小さなスパークルが検出されなく
なるという前提で、ＬＳＢから適宜にビット数を減らす
ことができる。

［発明の効果］ 以上詳述のように、この発明によれば、エンコーダが、
複数の情報ビット信号と、これに対応する複数の補数ビ
ット信号とを生成するようにしたので、簡単な構成で、
強力なエラー検出・訂正能力を有する並列比較型Ａ−Ｄ
変換器が得られる。

を説明するための表図、第８図は従来の並列比較型Ａ−
Ｄ変換器の構成例を示すブロック図、第９図は従来例の
要部の構成を示す結線図である。

（１）は基準分圧器、（１２）は比較器群、（１３）は
アンド回路群、（１４）はエンコーダ、（２０）、　（
２ＯＡ）はエラー検出回路、（３０）はエラー訂正回路
、Ｘ５〜ＸＯは情報ビット信号、Ｙ５〜ＹＯは補数ビッ
ト信号である。

【図面の簡単な説明】

第１図はこの発明による並列比較型Ａ−Ｄ変換器の一実
施例の構成を示すブロック図、第２図及び第３図はこの
発明の一実施例の要部の構成を示すブロック図、第４図
はこの発明の一実施例の他の要部の構成を示すブロック
図、第５図はこの発明の他の実施例の要部の構成を示す
表図、第６図及び第７図はこの発明の他の実施例の要部
の動作代　　理　　人 松　　隈　　秀　　盛 ３０ エラ 訂正回路 ｊ 左於夜Ｊの要研 第２図 ｔｋ例ｎ信ｎ要が ７ 第４ 図 莞＃！初の夢が 第３図 ａ？ｎ！’：’Ｍ！ａｎ臀ｔｆｎＮｔＲＪｔＪｆ＆第５
図Ａ 纜／＋ｆ途例−７部。動作状勉 第Ｂ図Ａ 譬のに地ｑの７がぐ麿Ｍ伏感 第５図　Ｂ ＃ｎπめ勿ｎ芋仮−動作祖起 第８図Ｂ 従来タグ 第８図 従来？Ｊ。 要舘 第 図

Claims (1)

【特許請求の範囲】
1. アナログ入力電圧を所定の基準電圧と比較する複数の比
   較器と、この複数の比較器の出力に基づいて複数の情報
   ビット信号を生成するエンコーダとを有する並列比較型
   Ａ−Ｄ変換器において、上記エンコーダが上記複数の情
   報ビット信号にそれぞれ対応する複数の補数ビット信号
   を生成するようにしたことを特徴とする並列比較型Ａ−
   Ｄ変換器。