JPH0232813B2 - - Google Patents

Description

【発明の詳細な説明】

産業上の利用分野 本発明は、一般にアナログ信号をデジタル信号
に変換するためのコンバータに係り、特に、変換
プロセス中に生じるエラーを最少にするためのエ
ンコード手段を備えたアナログ−デジタルコンバ
ータに係るものである。 従来の技術 アナログ信号をデジタル形態に変換する最も基
本的な装置の１つは、並列型のアナログ−デジタ
ルコンバータであり、このようなコンバータにお
いては、アナログ入力信号が、コンバータの作動
範囲の各ステツプを表わす多数の基準信号と同時
に比較される。ｎビツトのデジタル出力を有する
コンバータの場合には、基準レベルが2^n-1個あ
り、そしてこれ同数の比較回路がある。例えば、
８ビツトコンバータの場合には、ゼロとフルスケ
ール入力値との間の増分ステツプに対応する255
個の基準レベルと、255個の比較器がある。 アナログ入力信号が並列関係に配列されたこれ
ら多数の比較器、すなわち比較器の配列体に並列
に供給されると、この入力信号より小さい基準レ
ベルを入力として有している比較器が、同じ２進
状態の出力信号、例えば論理“１”の出力信号を
発生し、一方、他の比較器は、逆の２進状態の出
力、例えば論理“０”の出力を発生する。このた
め、出力コードをしばしば温度計コードと称す
る。所望のデジタル出力は、個々の比較器の出力
の和として得ることができる。例えば、半スケー
ルの入力信号が変換回路に送られて、128個の比
較器から論理“１”出力が与えられる場合には、
所望のデジタル出力信号は128であり、即ち分数
形態では128／256に比例したデジタル量となる。
然して、比較器の“１”出力の個数をカウントす
るために加算器を組み込むことは簡単ではなく、
今日製造されている実質上全ての高分解能並列型
アナログ−デジタルコンバータは、上記したよう
な比較器配列体を形成する多数個の比較器によつ
て並列的にそれぞれ発生される一連の出力、すな
わち比較器出力の配列体における単一の１−０遷
移、すなわち論理“１”の出力信号と論理“０”
の出力信号と２進状態の移り変り部の位置を検出
することに基いて作動を行なうものであつて、遷
移の位置が検知されると、これが所望のデジタル
コードに変換されてリードオンリメモリ回路に記
憶される。 然し乍ら、比較器出力の配列体には１−０遷移
が２つ以上生じることがあるので、上記の変換法
にはエラー発生のおそれがある。このような多数
の遷移は、種々様々な原因で生じ、例えば、入力
信号に急激なスキユーがあつたり或いは比較器の
特性が整合していなかつたりすることによつて生
じる。従来の解決策を用いて、ワン・イン・ｎ遷
移コードからこれに対応する２進コードへ変換を
行なう場合には、２つの遷移コードが与えられる
ことにより、出力コードが２つのコードの論理和
−片方しか正しくない−となる。この複合出力
と、入力信号に等価な正しい２進コードとの差
は、特定のコード及び入力信号にもよるが、ゼロ
からフルスケールの50％以上まで変化する。 この問題に対する一般の解決策は、遷移の検出
時に得られるワン・イン・ｎコードからの変換を
行なう時に、標準的な２進コードではなくて、グ
レイコードとして知られている公知の２進コード
を使用することである。標準２進コードに本来あ
る問題及びグレイコードの利点は、簡単な例から
理解できよう。１−０遷移が２つ検出され、これ
らが１ビツト位置離れていると仮定しよう。標準
２進コードでは、２つの遷移が例えば00000010及
び00000011というコードに変換される。これらは
０各々10進値で２及び３である。これら２つのコ
ードの論理和をとると、0000011となり、これは
正しい結果に完全に等しいか、或いは１ビツトの
エラーであるかのいずれかである。然して、２つ
の遷移が01111111及び10000000（10進値で127及び
128に相当する）という２進コードに等価であつ
たとする。これらコードの論理和をとると、
11111111即ち10進値で255となる。それ故、どち
らの遷移が正しいかによるが、エラーは01111111
又は10000000となる。このエラーを10進値で表わ
すと、127又は128であり、これは正しい値のほゞ
100％そしてフルスケールの値の50％となる。 グレイコードの場合には、コードの各ステツプ
即ち増分によつて１つのビツト位置で状態が変化
するだけである。１ビツト離れて２つの隣接した
１−０遷移が検出された場合には、グレイコード
を用いると、エラーが2ⁿの１部に限定される。例
えば、10進数127及び28をグレイコードで表わす
と、各々、01000000及び11000000である。これら
コードの論理和をとると、11000000となる。従つ
て、一般に、２つの隣接したグレイコードの論理
和は、常に２つのコードの一方に等しい。それ
故、論理和演算の結果が正しいコードの場合はエ
ラーがゼロとなり、或いは又、コードにおけるビ
ツト位置の数をｎとすれば、エラーが2ⁿの１部と
なる。又、グレイコードを使用した場合には、保
護作用も与えられるが、これは、検出された遷移
がビツト位置で２つ以上離れている時にはわずか
な程度のものとなる。 遷移の検出として最も一般的に使用されている
考え方においては、比較器出力の配列体における
各出力信号が、並列的に配列された多数個のアン
ドゲート、すなわちアンドゲート配列体における
各アンドゲートにそれぞれ入力信号として供給さ
れて、比較器出力配列体の１−０遷移点において
だけアンドゲートが論理“１”出力を発生するよ
うにしている。このようなアンドゲート配列体で
は、２つの遷移が１ビツト位置だけ離れている場
合にこれを指示することができない。換言すれ
ば、この最も一般的に使用されている遷移検出構
成では、グレイコードの使用によつて最も良好に
防護されたエラーは生じない。それ故、ビツト位
置で２つ以上離れた多数の遷移に対してグレイコ
ードがどのような作用を及ぼすかを検討すること
が重要である。 ビツト位置で２つ以上離れた遷移によつて生じ
るエラーは、グレイコードを使用しても除去もし
くは減少されず、それ故、このようなエラーを著
しく減少するような並列型アナログ−デジタルコ
ンバータが強く要望される。本発明は、この要望
を満たすものである。 発明の構成 本発明は、ワン・イン・（2ⁿ−１）入力を、最
下位ビツト位置を除く各ビツト位置がグレイコー
ドと同じであるようなｎビツト出力に変換し、最
下位ビツトの値は、１からｎまでの10進値に対応
する範囲に亘つて歩進されるコードとして、標準
２進カウンタのように、交互に１および０となる
ように作動して、多数個の同時入力から生じるエ
ラーを著しく減少させる２進エンコーダ手段を用
いた並列型アナログ−デジタルコンバータに関す
るものである。一般的に云えば、本発明のアナロ
グ−デジタルコンバータは、ｎビツト出力を与え
るように構成された時には、2ⁿ−１個の比較器
と、アナログ入力信号を各比較器の１つの端子に
接続する入力回路と、各比較器へ入力する2ⁿ−１
個の別々の基準信号を発生する基準信号源と、比
較器の出力配列体に生じる１−０遷移を指示する
遷移検出手段と、この遷移検出手段からのワン・
イン・（2ⁿ−１）コードを、最下位ビツトが交互
に１及び０になるようなｎビツト変型グレイコー
ドに変換するエンコード手段とを備えている。 上記の変型グレイコードは、最下位の次のビツ
ト位置及びこれより上位のビツト位置において、
コードが或る増分レベルから次の増分レベルへ進
む時に１つ以下のビツト位置が値を変えることを
特徴とするものである。然し乍ら、最下位ビツト
位置では、コードが或るレベルから次のレベルに
進む時にも、常にその値は交互に０及び１とな
る。正しい遷移と正しくない遷移とが或る程度離
れている場合、この変型コードでは、グレイコー
ドに勝る顕著な改善が得られる。又、本発明のコ
ンバータは、ここから出力を与える前に、変型グ
レイコードから標準２進コードへ変換を行なう手
段も備えている。 以上の説明から明らかなように、本発明は、エ
ンコード化の特定の用途、例えば並列型のアナロ
グ−デジタル変換に対し、グレイコード及び２進
コードを使用した場合に勝る著しい改善をもたら
す。本発明のエンコード手段は、２つ以上のビツ
ト位置離れた不明確な入力を処理するのに特に有
用である。本発明の他の特徴及び効果は、添付図
面を参照した以下の詳細な説明より明らかとなろ
う。 実施例 解説のための添付図面に示すように、本発明
は、主として、並列型アナログ−デジタルコンバ
ータの改良に係る。並列型のアナログ−デジタル
変換は、第１図に参照番号１０で示されたアナロ
グ入力信号を、共通の基準電圧信号源１２から送
られる複数の基準レベルの各々と比較することに
よつて行なわれる。基準信号源１２は電圧分割器
１４に接続され、ゼロからフルスケールまでの範
囲内の各増分に対して１つづつの複数の基準レベ
ルが形成される。ｎビツトコンバータの場合に
は、電圧分割器１４から2ⁿ−１個の基準レベルが
得られ、これらの各基準レベルは、並列的に配列
された2ⁿ−１個の比較器１６の配列体における各
比較器１６にそれぞれ基準信号入力として送られ
る。 比較器１６に送られる基準レベルの各々は、装
置の全範囲の各増分ステツプに相当する。基準レ
ベルは、変換することのできるフルスケール入力
電圧の１／ｎの増分だけ互いに離れている。１つ
の典型的な構成は、最低の基準レベルがその範囲
の最低ステツプの中間点にあるような構成であ
る。例えば、８ビツトコンバータの場合には、測
定可能な入力電圧範囲に256個のステツプがある。
最低の基準レベルは、全基準電圧の1/2ｎ即ち
１／512にセツトすることができ、この値より低
い入力信号はゼロとして処理される。同様に、最
高の基準レベルは全基準電圧の511／512であり、
これより高い入力信号はフルスケールレベルであ
ると考えられる。 変換プロセス中には、2ⁿ−１個の比較が比較器
１６で同時に行なわれ、或る２進状態例えば
“１”の比較器出力がｍ個と、逆の２進状態の比
較器出力が（2ⁿ−１−ｍ）個形成される。ライン
１８に現われる比較器出力はコンバータ２０に送
られ、それに対応するｎビツト２進出力がライン
２２に形成される。以下で詳細に述べるように、
エンコーダ２０は２つの別々の段階を実行する。
第１の段階は、比較器出力配列体に生じる１から
０への遷移を検出して、ワン・イン・（2ⁿ−１）
コードを形成することであり、そして第２の段階
はこのコードを或る種の２進コードに変換するこ
とである。 並列作動のアナログ−デジタル変換では、急激
なスキユーのある入力信号や比較器の大きな特性
ずれによつて比較器出力配列体に１−０遷移が２
つ以上生じることがあるために、エラーが発生す
るおそれが著しく大きい。以下の説明から明らか
なように、これら多数の遷移が生じると、エンコ
ーダ２０からの出力にエラーが生じ、エラーの大
きさは、エンコーダ２０に用いられた２進エンコ
ード化の形式にもよるが、潜在的にかなり大きな
ものとなる。 比較器出力配列体に生じる１−０遷移の検出
は、典型的に、第２ａ図又は第２ｂ図に示すよう
な並列的に配列された2ⁿ−１個のアンドゲート２
４の配列体によつて行なわれる。第２ａ図におい
ては、各アンドゲート２４が２つの入力を有して
いるが、このアンドゲート配列体の最も上のアン
ドゲート２４だけは入力が１つである。アンドゲ
ート２４の出力はライン２６に現われる。比較器
１６からの各ライン１８は、それに対応するアン
ドゲートの一方の入力に接続される。各アンドゲ
ートの他方の入力は、次に高いレベルの比較器出
力から送られ、反転されてからアンドゲートに与
えられる。最も下（最低電圧）の位置から最も上
に位置に向つてアンドゲート２４に番号を付けた
とすると、番号ｉのアンドゲートの出力は次のよ
うになる。 C_i・_i+1 但し、C_iは比較器ｉからの出力であり、そして
記号“・”は論理積演算を表わしている。アンド
ゲートの１つに２個の１もしくは２個の０が送ら
れた場合には、その出力が０となることが明らか
である。ｉ番目の比較器の出力が１であり且つ
（ｉ＋１）番目の比較器の出力が０である場合、
即ち、比較器出力配列体に１−０遷移が生じた場
合にのみ、位置ｉに“１”出力が得られる。最も
レベルの高いアンドゲートは入力が１つしかない
から、当然ながら、そのレベルの比較器出力が
“１”であつた場合には、最高レベルに“遷移”
が生じたとされ、フルスケールの入力信号が指示
される。 アンドゲート論理回路の作動は、参照番号２８
で示された“変換”信号によつて制御され、この
信号はライン３０を経て各々の比較器へ送られ
る。又、この変換信号は、反転された形態で、ラ
イン３２を経て送られて、アンドゲート２４を作
動可能にする。 第２ｂ図の構成も、第２ａ図と同様であるが、
各アンドゲート２４′は３つの入力を有し、そし
て最も上と最も下のアンドゲートは各々２つの入
力を有している。第２ａ図の構成と同様に、第ｉ
番目のアンドゲートの一方の入力は第ｉ番目の比
較器の出力から送られ、そしてその他方の入力は
第（ｉ＋１）番目の比較器の出力を反転したもの
である。各アンドゲート２４′への第３の入力は
第（ｉ＋１）番目の比較器の出力から送られる。
一般に、第ｉ番目のアンドゲートの出力は、次式
で表わされる。 C_i-1・Cⁱ・_i+1 但し、C_iは、前記と同様、第ｉ番目の比較器の
出力を表わしている。 実際には、第２ｂ図の３入力アンドゲート構成
では、遷移検出を指示するのに１−１−０の比較
器出力シーケンスが必要であり、一方、第２ａ図
の２入力アンドゲート構成では、Ｘ−１−０のシ
ーケンスが必要とされるだけである。但し、Ｘの
値は不定である。コンバータを集積回路の形態で
製造する際に常に重要視されるコストという点か
ら考えれば、特に、本発明に関連して用いる時に
は、第２ａ図に示した２入力アンドゲートの遷移
検出構成が好ましい。 アンドゲートの出力２６は、論理的には、比較
器１６からの出力配列体に生じる正しい１−０遷
移を表わしている単一のワン・イン・（2ⁿ−１）
信号を含んでいるはずである。第３図は、ライン
２６に現われる遷移信号を、出力ライン４０の８
ビツト標準２進信号に変換するための一般のエン
コード技術を示している。第３図のエンコード論
理回路は、４個の７ビツトラツチ４１−４４を含
んでおり、その各々は、７本の入力ラインと７本
の出力ラインを有している。アンドゲート出力２
６のうちの最初の63本は、ラツチ４１の７つの入
力に選択的に接続される。アンドゲート出力２６
は、２６・１，２６・２，……というように番号
で指示されている。ラツチ入力とアンドゲート出
力ラインとの交点に印された黒い点は、論理和接
続を示すもので、これはラツチ出力と８本の２進
出力ライン４０との交点に印された黒い点につい
ても同じである。 ライン２６とラツチ４１の入力との交点は、ラ
イン２６が延びて来るところのアンドゲートの位
置に等価な２進コードをラツチ４１のロードする
ようにプログラムされることが明らかであろう。
従つて、ライン２６・１が“１”であると、２進
コード0000001がラツチ４１にロードされ、ライ
ン２６・２が“１”であると、２進コード
0000010がラツチ４１にロードされ、……という
ようになる。ラツチ４１の出力は、対応する出力
ライン４０に直結される。従つて、ライン２６・
１から２６・６３までのいずれかに“１”出力が
現われると、それに対応する２進コード0000001
ないし0111111がラツチ４１にラツチされ、２進
出力ライン４０に出力される。 アンドゲートの出力２６・６４ないし２６・１
２７も同様にラツチ４２の入力に選択的に接続さ
れる。ライン２６・６４から生じるラツチコード
は1000000であるが、ライン２６・６５ないし２
６・１２７から生じるラツチコードは、ライン２
６・１ないし２６・６３に現われる入力によつて
ラツチされるコードと各々同じである。即ち、ラ
イン２６・６５は、ラツチコード0000001を形成
し……等々である。ラツチ４２の出力側では、ラ
ツチの６個の下位ビツトがそれに対応する６ビツ
トの出力ライン４０に接続される。更に、ラツチ
４２からの７本の出力ラインのいずれかに出力が
現われると、出力ライン４０の第７ビツト位置に
出力が生じる。それ故、ライン２６・６４ないし
２６・１２７に出力が現われると、２進出力
01000000ないし01111111がライン４０に現われ
る。 同様に、ライン２６・１２８ないし２６・１９
１はラツチ４３の入力ラインに接続され、そして
ライン２６・１９２ないし２６・２５５はラツチ
４４の入力ラインに接続される。ラツチ４３及び
４４の入力の接続は、ラツチ４２の場合と実際上
同じである。然し乍ら、ラツチ４３の出力側で
は、７つの出力位置のいずれかに“１”出力が現
われると、出力ライン４０の第８ビツト位置に出
力が生じる。同様に、ラツチ４４の場合には、７
つの出力位置のいずれかに“１”出力が現われる
と、出力ライン４０の第７及び第８ビツト位置に
出力が生じる。従つて、ライン４０の出力コード
は、ライン２６・１ないし２６・２５５に現われ
る入力に各々対応する00000001ないし11111111の
範囲の標準２進コードである。 以上に詳細に述べた公知技術の説明から明らか
なように、並列型のアナログ−デジタルコンバー
タの標準２進コード化法には大きな欠点がある。
第３図より明らかなように、ライン２６に２つ以
上の“１”入力が発生された場合には、これによ
つてライン４０に生じる出力コードは、同じ入力
信号を別々に与えたことにより生じる２つのコー
ドの論理和となる。例えば、ライン２６・１及び
２６・２の両方が“１”状態である場合には、コ
ード00000001及び00000010の論理和であるコード
00000011がライン４０に出力される。10進数で表
わすと、“１”及び“２”の同時入力（片方のみ
が正しい）から“３”という結果が得られる。こ
の例の場合は、このような結果が生じても大きく
影響しないが、ライン２６・１２７及び２６・１
２８に同時に“１”入力が与えられた場合につい
て考慮されたい。即ち、正しいコードが10000000
又は01111111のいずれかである時に、出力４０に
現われる合成出力は11111111となつてしまう。従
つて、エラーは、正しい値の約100％、そしてフ
ルスケール値の約50％となる。 標準２進コードの代りにグレイコードを使用す
ると、ビツトの分離が１である場合、最大エラー
は、2ⁿというフルスケールのほんの１部まで減少
される。ビツトの分離とは、正しい１−０遷移点
との間の距離をビツト位置数で表わしたものであ
る。正のビツト分離は、正しい遷移点が正しくな
い遷移点よりも比較器出力配列体のゼロ端に接近
していることを意味し、一方の負のビツト分離
は、正しい遷移点が正しくない遷移点よりも比較
器出力配列体のフルスケール端に接近しているこ
とを意味する。 重要なことに、一例として上記したものと同じ
形式のエラー、即ち、ビツト分離が１であるよう
な遷移によるエラーは、第２ａ図及び第２ｂ図に
示したアンドゲート論理回路では、該回路の性質
上、発生しない。例えば、第２ａ図において、
001100というアンドゲート出力シーケンスを形成
するに要する比較器出力について考える。001000
という遷移が生じるためには、001111という入力
が必要であり、そして000100という遷移が生じる
ためには、000111という入力が必要である。この
構成では第３比較器の出力が同時に０と１になる
ことはないので、１ビツト位置離れて２つの遷移
が発生することは、アンドゲートでは排除され
る。 グレイコードも、よりわずかではあるが、１ビ
ツト位置以上離れた遷移によるエラーの位置を減
少するように作用するが、並列型のアナログ−デ
ジタルコンバータにグレイコードを使用する場合
には尚も改善の余地がある。本発明によれば、ワ
ン・イン・（2ⁿ−１）遷移コードから２進コード
への変換は、最下位ビツト位置以外の全ての位置
ではグレイコードの特性を有していてこの最下位
ビツトが標準２進コードと同様に変化するような
変型グレイコードによつて行なわれる。０から15
まで10進数に対し、標準２進コードと、グレイコ
ードと、この新規なコードとの比較を表１に示
す。

【表】

【表】 第４図は、新規な出力コードをライン４０に発
生するために第３図の２進変換回路をいかに変型
するかを示している。明瞭化のためアンドゲート
２４からの入力ライン２６が構成し直されている
が、この場合も７ビツト入力ライン及び出力ライ
ンを有するラツチ４１ないし４４と、８ビツトの
出力ライン４０を備えている。入力ライン２６と
ラツチ入力との間の相互接続、及びラツチ出力と
出力ライン４０との間の相互接続については、標
準２進コードではなく新規な変型グレイコードで
エンコードを行なうように選択的に接続がなされ
る。 通常は、標準２進コードの出力が要求されるの
で、コンバータは、このライン４０の変型グレイ
コードを標準２進コードに変換する手段も備えて
いる。この変換手段が参照番号５０で示されてお
り（第４図）、これは、デコーダ及び標準２進エ
ンコーダのような一般の部品を含んでいる。 検出された２つの１−０遷移に相当する２つの
２進コードの論理和をとることによつて生じるエ
ラーは、２つの遷移によつて生じる出力を、正し
い遷移のみを用いて得られる出力と比較すること
によつて、計算できる。このようにして、色々な
２進コード、デジタル出力に含まれる色々なビツ
ト数、正しい遷移点と正しくない遷移点との間の
色々なビツト分離に対し、エラーを容易に計算す
ることができる。表２ないし９は、ビツト長さが
４から10までの２進出力コードに対し、ビツト分
離が２ないし５及び−２ないし−５の場合に生じ
るエラーを、標準２進コード、グレイコード、及
び新規な変型グレイコードについて示している。

【表】

【表】

【表】

【表】

【表】

【表】

【表】

【表】

【表】

【表】

【表】 ビツト分離が２である場合−正であるか負であ
るかに拘りなく−の最も一般的なエラーに対し、
本発明のエンコーダの使用によつて性能が著しく
改善される。ピークエラー、平均エラー及び
RMS（実効）エラーは、全て、一般のグレイコー
ドを使用した場合よりも著しく少ない。グレイコ
ードに比べると、ビツト分離が負の場合にはその
全てに対し、そしてビツト分離が正の場合には偶
数の分離＋２及び＋４に対して、同等もしくは改
善された性能が得られる。正の分離＋３及び＋５
の場合には若干の性能低下がみられ、又、その他
の更に大きい負の奇数ビツト分離の場合にも若干
の性能低下が生じる。ビツト分離が＋２及び−２
の場合の表２及び６は、特に、２入力アンドゲー
トを用いた好ましい実施例に適用される。３入力
アンドゲートの構成自体は、ビツト分離が２の時
に或る程度の保護作用を与える。 以上の説明より明らかなように、本発明は、公
知の並列型アナログ−デジタルコンバータに著し
い進歩をもたらす。特に、本発明は、ワン・イン
（2ⁿ−１）コードから２進コードへ変換する際に
グレイコードに勝る改善された性能を発揮する。
特定の実施例を一例として詳細に説明したが、本
発明の精神及び範囲から逸脱せずに種々の変更が
なされ得ることは明らかであろう。従つて、本発
明は、特許請求の範囲のみによつて規定されるも
のとする。

【図面の簡単な説明】

第１図は、従来の並列型アナログ−デジタルコ
ンバータの簡単なブロツク図、第２ａ図は、比較
器の出力配列体に生じる１−０遷移を検出するよ
うにコンバータの比較器をこれに対応する数の２
入力アンドゲートに接続したところを示す簡単な
論理図、第２ｂは、第２ａ図と同様であるが、遷
移を検出するための３入力アンドゲートを示す論
理図、第３図は、第２ａ図又は第２ｂ図の遷移検
出アンドゲートからのワン・イン・（2ⁿ−１）信
号を標準２進コードに変換する２進エンコード回
路を示す論理図、そして第４図は、第３図と同様
であるが、本発明による変型グレイコードへの変
換を示す論理図である。 １０……アナログ入力信号、１２……共通の基
準電圧信号源、１４……変圧分割器、１６……比
較器、２０……エンコーダ、２４……アンドゲー
ト、４１〜４４……ラツチ、５０……変換手段。

Claims (1)

1. 【特許請求の範囲】 １ アナログ入力信号に対応するｎビツトデジタ
   ル出力信号を供給する並列型アナログ−デジタル
   コンバータであつて、 それぞれ２個のアナログ入力端子とこれら両入
   力端子に供給された信号のどちらの信号が大きい
   かを示す２進出力端子とを有する2ⁿ−１個の比較
   器の配列体と； アナログ入力信号を上記比較器配列体の各比較
   器の一方の入力信号にそれぞれ供給するための入
   力回路と； 上記比較器配列体の各比較器の他方の入力端子
   にそれぞれ入力するための2ⁿ−１個の別々の基準
   信号を供給する基準信号源と； 上記比較器配列体の各比較器によりそれぞれ発
   生される比較器出力の配列体における１−０遷移
   の位置を指示するための遷移検出手段と； 上記遷移検出手段からのワン・イン・（2ⁿ−１）
   コードを、最下位ビツトが交互に１および０にな
   るｎビツト変型グレイコードに変換するエンコー
   ド手段と； を備えている、ことを特徴とする並列型アナログ
   −デジタルコンバータ。 ２ 上記エンコード手段から得られた２進信号を
   標準２進コードに変換する手段を更に備えてい
   る、特許請求の範囲第１項記載の並列型アナログ
   −デジタルコンバータ。 ３ 上記遷移検出手段は、それぞれ少くとも２個
   の入力端子を有するアンドゲートの配列体を含
   み、 上記アンドゲート配列体の一端部のアンドゲー
   トを除く各アンドゲートは、それぞれ上記比較器
   配列体における対応配列位置に配置された比較器
   の出力を一方の入力として受け取ると共に、それ
   に隣接する位置に配置された比較器の反転出力を
   他方の入力として受け取り、 それによつて、上記アンドゲート配列体におけ
   る各アンドゲートは、上記対応配列位置の比較器
   の出力が特定２進状態と同じ２進状態であり対応
   配列位置に隣接する位置の比較器の出力が特定２
   進状態と反対の２進状態である時にだけ、特定２
   進状態の出力を発生することができる、特許請求
   の範囲第１項記載の並列型アナログ−デジタルコ
   ンバータ。 ４ 上記エンコード手段は、 ｎビツト２進出力を発生するためのｎ個の２進
   出力ラインと、 上記遷移検出手段からの出力が供給される2ⁿ−
   １個の入力ラインと、 上記各入力ラインをそれぞれ上記２進出力ライ
   ンの選択された組合せに接続して、上記各２進出
   力ライン上に、その第２ビツトないし第ｎビツト
   の位置においてはグレイコードの特性を有しその
   第１ビツトすなわち最下位ビツトの位置において
   は標準２進コードの交番特性を有する所望の２進
   コードを形成させるように構成された相互接続手
   段と、 を含んでいる、特許請求の範囲第３項記載の並列
   型アナログ−デジタルコンバータ。 ５ 上記相互接続手段は、 複数個の入力ラインと同じ複数個の出力ライン
   とを有するラツチ手段と、 上記ラツチ手段に中間コードを記憶させるため
   上記遷移検出手段からの上記入力ラインを上記ラ
   ツチ手段の入力ラインに選択的に接続するための
   手段と、 上記中間コードを所望の２進コードに変換する
   ため上記ラツチ手段の出力ラインを上記２進出力
   ラインに選択的に接続するための手段と、を含ん
   でいる、特許請求の範囲第４項記載の並列型アナ
   ログ−デジタルコンバータ。 ６ 上記エンコード手段から得られた２進出力信
   号を標準２進コードに変換する手段を更に含んで
   いる、特許請求の範囲第５項記載の並列型アナロ
   グ−デジタルコンバータ。 ７ 上記基準信号源は、 少くともアナログ−デジタルコンバータの所期
   のフルスケール電圧範囲と同じ大きさの電圧を有
   する高精度電圧源と、 上記電圧源に接続され、上記コンバータのフル
   スケール電圧範囲における各増分ステツプに対し
   基準信号を与えるためそれぞれ上記比較器配列体
   の各比較器の他方の入力端子にそれぞれ供給され
   る少くとも2ⁿ−１個の出力を有する電圧分割器
   と、 を含んでいる、特許請求の範囲第１項記載の並列
   型アナログ−デジタルコンバータ。 ８ アナログ入力信号に対応するｎビツトデジタ
   ル出力信号を供給する並列型アナログ−デジタル
   コンバータであつて、 それぞれ２個のアナログ入力端子とこれら両入
   力端子に供給された信号のどちらの信号が大きい
   かを示す２進出力端子とを有する2n−１個の比
   較器の配列体と； アナログ入力信号を上記比較器配列体の各比較
   器の一方の入力端子にそれぞれ供給するための入
   力回路と； 少くともアナログ−デジタルコンバータの所期
   のフルスケール電圧範囲と同じ大きさの電圧を有
   する高精度電圧源と、上記電圧源に接続され上記
   コンバータのフルスケール電圧範囲における各増
   分ステツプに対し基準信号を与えるためそれぞれ
   上記比較器配列体の各比較器の他方の入力端子に
   それぞれ供給される少くとも2ⁿ−１個の出力を有
   する電圧分割器とを含んでいて、上記比較器配列
   体の各比較器の他方の入力端子にそれぞれ入力す
   るための2ⁿ−１個の別々の基準電圧を供給する基
   準信号源と； それぞれ少くとも２個の入力端子を有するアン
   ドゲートの配列体を含み、上記アンドゲート配列
   体の一端部のアンドゲートを除く各アンドゲート
   はそれぞれ上記比較器配列体における対応配列位
   置に配置された比較器の出力を一方の入力として
   受け取ると共にそれに隣接する比較器の反転出力
   を他方の入力として受け取り、それによつて、上
   記アンドゲート配列体の各アンドゲートは上記対
   応配列位置の比較器の出力が特定２進状態と同じ
   ２進状態と同じ２進状態であり対応配列位置に隣
   接する位置の比較器の出力が特定２進状態と反対
   の２進状態である時にだけ特定２進状態の出力を
   発生することができる、上記比較器配列体の各比
   較器によりそれぞれ発生される比較器出力の配列
   体における１−０遷移の位置を指示するための遷
   移検出手段と； ｎビツト２進出力を発生するためのｎ個の２進
   出力ラインと、上記遷移検出手段からの出力に対
   応する2ⁿ−１個の入力ラインと、上記各入力ライ
   ンをそれぞれ上記２進出力ラインの選択された組
   合せに接続して、上記各２進出力ライン上にその
   第２ビツトないし第ｎビツトの位置においてはグ
   レイコードの特性を有しその第１ビツトすなわち
   最下位ビツトの位置において標準２進コードの交
   番特性を有する所望の２進コードを形成させるよ
   うに構成された相互接続手段とを含んでいて、上
   記遷移検出手段からのワン・イン・（2ⁿ−１）コ
   ードを最下位ビツトが交互に１および０になるｎ
   ビツト変型グレイコードに変換するためのエンコ
   ード手段と；を備えていることを特徴とする並列
   型アナログ−デジタルコンバータ。 ９ 上記エンコード手段から得られた２進出力信
   号を標準２進コードに変換する手段を更に備えて
   いる、特許請求の範囲第８項記載の並列型アナロ
   グ−デジタルコンバータ。 １０ 上記相互接続手段は、 複数個の入力ラインと同じ複数個の出力ライン
   とを有するラツチ手段と、 上記ラツチ手段に中間コードを記憶させるため
   上記遷移検出手段からの上記入力ラインを上記ラ
   ツチ手段の入力ラインに選択的に接続するための
   手段と、 上記中間コードを所望の２進コードに変換する
   ため上記ラツチ手段の出力ラインを上記２進出力
   ラインに選択的に接続するための手段と、を含ん
   でいる、特許請求の範囲第８項記載の並列型アナ
   ログ−デジタルコンバータ。