JPH0232815B2

JPH0232815B2 -

Info

Publication number: JPH0232815B2
Application number: JP63308699A
Authority: JP
Inventors: Kureigu Batsukuren Uiraado
Original assignee: TRW Inc
Current assignee: Northrop Grumman Space and Mission Systems Corp
Priority date: 1983-08-22
Filing date: 1988-12-06
Publication date: 1990-07-24
Also published as: DE3483503D1; US4591825A; EP0135290A2; JPS60100833A; EP0135290A3; EP0135290B1; JPH01188029A; JPH0232813B2

Description

【発明の詳細な説明】

本発明は、一般的には、アナログ−デジタルコ
ンバータにおいて使用するためのエンコーダ装置
に係り、特に、アナログ−デジタルコンバータに
おいて変換プロセス中に発生するエラーを最少に
するために使用される特殊なエンコーダ装置に係
るものである。従来の技術アナログ信号をデジタル形態に変換する最も基
本的な装置の１つは、並列型のアナログ−デジタ
ルコンバータであり、このようなコンバータにお
いては、アナログ入力信号が、コンバータの作動
範囲の各ステツプを表わす多数の基準信号と同時
に比較される。ｎビツトのデジタル出力を有する
コンバータの場合には、基準レベルが2^n-1個あ
り、そしてこれと同数の比較回路がある。例え
ば、８ビツトコンバータの場合には、ゼロとフル
スケール入力値との間の増分ステツプに対応する
255個の基準レベルと、255個の比較器がある。アナログ入力信号が並列関係に配列されたこれ
ら多数の比較器、すなわち比較器の配列体に並列
に供給されると、この入力信号より小さい基準レ
ベルを入力として有している比較器が、同じ２進
状態の出力信号、例えば論理“１”の出力信号を
発生し、一方、他の比較器は、逆の２進状態の出
力、例えば論理“０”の出力を発生する。このた
め、出力コードをしばしば温度計コードと称す
る。所望のデジタル出力は、個々の比較器の出力
の和として得ることができる。例えば、半スケー
ルの入力信号が変換回路に送られて、128個の比
較器から論理“１”出力が与えられる場合には、
所望のデジタル出力信号は128であり、即ち分数
形態では128／256に比例したデジタル量となる。
然して、比較器の“１”出力の個数をカウントす
るために加算器を組み込むことは簡単ではなく、
今日製造されている実質上全ての高分解能並列型
アナログ−デジタルコンバータは、上記したよう
な比較器配列体を形成する多数個の比較器によつ
て並列的にそれぞれ発生される一連の出力、すな
わち比較器出力の配列体における単一の１−０遷
移、すなわち論理“１”の出力信号と論理“０”
の出力信号との２進状態の移り変り部の位置を検
出することに基いて作動を行なうものであつて、
遷移の位置が検知されると、これが所望のデジタ
ルコードに変換されてリードオンリメモリ回路に
記憶される。然し乍ら、比較器出力の配列体には１−０遷移
が２つ以上生じることがあるので、上記の変換法
にはエラー発生のおそれがある。このような多数
の遷移は、種々様々な原因で生じ、例えば、入力
信号に急激なスキユーがあつたり或いは比較器の
特性が整合していなかつたりすることによつて生
じる。従来の解決策を用いて、ワン・イン・ｎ遷
移コードからこれに対応する２進コードへ変換を
行なう場合には、２つの遷移コードが与えられる
ことにより、出力コードが２つのコードの論理和
−片方しか正しくない−となる。この複合出力
と、入力信号に等価な正しい２進コードとの差
は、特定のコード及び入力信号にもよるが、ゼロ
からフルスケールの50％以上まで変化する。この問題に対する一般の解決策は、遷移の検出
時に得られるワン・イン・ｎコードからの変換を
行なう時に、標準的な２進コードではなくて、グ
レイコードとして知られている公知の２進コード
を使用することである。標準２進コードに本来あ
る問題及びグレイコードの利点は、簡単な例から
理解できよう。１−０遷移が２つ検出され、これ
らが１ビツト位置離れていると仮定しよう。標準
２進コードでは、２つの遷移が例えば00000010及
び00000011というコードに変換される。これらは
各々10進値で２及び３である。これら２つのコー
ドの論理和をとると、00000011となり、これは正
しい結果に完全に等しいか、或いは１ビツトのエ
ラーであるかのいずれかである。然して、２つの
遷移が01111111及び10000000（10進値で127及び
128に相当する）という２進コードに等価であつ
たとする。これらコードの論理和をとると、
11111111即ち10進値で255となる。それ故、どち
らの遷移が正しいかによるが、エラーは01111111
又は10000000となる。このエラーを10進数で表わ
すと、127又は128であり、これは正しい値のほぼ
100％そしてフルスケールの値の50％となる。グレイコードの場合には、コードの各ステツプ
即ち増分によつて１つのビツト位置で状態が変化
するだけである。１ビツト離れて２つの隣接した
１−０遷移が検出された場合には、グレイコード
を用いると、エラーが2ⁿの１部に限定される。例
えば、10進数127及び128をグレイコードで表わす
と、各々、01000000及び11000000である。これら
コードの論理和をとると、11000000となる。従つ
て、一般に、２つの隣接したグレイコードの論理
和は、常に２つのコードの一方に等しい。それ
故、論理和演算の結果が正しいコードの場合はエ
ラーがゼロとなり、或いは又、コードにおけるビ
ツト位置の数をｎとすれば、エラーが2ⁿの１部と
なる。又、グレイコードを使用した場合には、保
護作用も与えられるが、これは、検出された遷移
がビツト位置で２つ以上離れている時にはわずか
な程度のものとなる。遷移の検出として最も一般的に使用されている
考え方においては、比較器出力の配列体における
各２進出力信号が並列的に配列された多数個のア
ンドゲート、すなわちアンドゲート配列体におけ
る各アンドゲートにそれぞれ２進入力信号として
供給されて、比較器出力配列体、換言すればアン
ドゲート配列体に対する２進入力信号の配列体の
１−０遷移点においてだけアンドゲートが論理
“１”出力を発生するようにしている。このよう
なアンドゲート配列体では、２つの遷移が１ビツ
ト位置だけ離れている場合にこれを指示すること
ができない。換言すれば、この最も一般的に使用
されている遷移検出機構では、グレイコードの使
用によつて最も良好に防護されたエラーは生じな
い。それ故、ビツト位置で２つ以上離れた多数の
遷移に対してグレイコードがどのような作用を及
ぼすかを検討することが重要である。ビツト位置で２つ以上離れた遷移によつて生じ
るエラーは、グレイコードを使用しても除去もし
くは減少されず、それ故、このようなエラーを著
しく減少するような並列型アナログ−デジタルコ
ンバータが強く要望される。本発明は、この要望
を満たすものである発明の構成本発明は、多数の同時入力から生じるエラーを
著しく減少する２進エンコード手段に関する。基
本的に、このエンコード手段は、ワン・イン・
（2ⁿ−１）入力を、最下位ビツト位置以外はグレ
イコードと同じであるようなｎビツト出力に変換
するように作動する。最下位ビツトの値は、１か
らｎまでの10進値に対応する範囲にわたつて歩進
されるコードとして、標準２進カウンタのよう
に、交互に１及び０になる。更に詳述すると、本発明は並列型アナログ−デ
ジタルコンバータにおいて使用するためのエンコ
ーダ装置に関するもので、本発明のエンコーダ装
置は、一般的に云うと、２進入力信号の配列体に
おける論理“１”の２進状態と論理“０”の２進
状態との間の遷移を検出し、単に１個の２進出力
信号だけが上記２進入力信号配列体において検出
された遷移の位置を表わす選択された２進状態を
有している２進出力信号の配列体を形成させる遷
移検出手段と；上記遷移検出手段からの２進出力
信号配列体を受け入れるように接続されていて、
最下位ビツトを除く全てのビツトがグレイコード
の特性を有し最下位ビツトが標準２進コードの様
式で交互にその２進状態を変化する所望の２進出
力コードを形成する２進エンコード手段と；を備
えていて、上記２進入力信号配列体における多数
の遷移の表示に起因して発生するエラーを著しく
減少させることをその構成および機能上の特徴と
するものである。上記の所望の２進出力コードは、最下位の次の
ビツト位置及びこれより上位のビツト位置におい
て、コードが或る増分レベルから次の増分レベル
へ進む時に１つ以下のビツト位置が値を変えるこ
とを特徴とするものである。然し乍ら、最下位ビ
ツト位置では、コードが或るレベルから次のレベ
ルに進む時にも、常にその値は交互に０及び１と
なる。正しい遷移と正しくない遷移とが或る程度
離れている場合、この変型コードでは、グレイコ
ードに勝る顕著な改善が得られる。又、本発明の
コンバータは、ここから出力を与える前に、変型
グレイコードから標準２進コードへ変換を行なう
手段も備えている。以上の説明から明らかなように、本発明は、エ
ンコード化の特定の用途、例えば並列型のアナロ
グ−デジタル変換に対し、グレイコード及び２進
コードを使用した場合に勝る著しい改善をもたら
す。本発明のエンコード手段は、２つ以上のビツ
ト位置離れた不明確な入力を処理するのに特に有
用である。本発明の他の特徴及び効果は、添付図
面を参照した以下の詳細な説明より明らかとなろ
う。実施例解説のための添付図面に示すように、本発明
は、主として、並列型アナログ−デジタルコンバ
ータの改良に係る。並列型のアナログ−デジタル
変換は、第１図に参照番号１０で示されたアナロ
グ入力信号を、共通の基準電圧信号源１２から送
られる複数の基準レベルの各々と比較することに
よつて行なわれる。基準信号源１２は電圧分割器
１４に接続され、ゼロからフルスケールまでの範
囲内の各増分に対して１つづつの複数の基準レベ
ルが形成される。ｎビツトコンバータの場合に
は、電圧分割器１４から2ⁿ−１個の基準レベルが
得られ、これらの基準レベルは、並列的に配列さ
れた2ⁿ−１個の比較器１６の配列体における各比
較器１６にそれぞれ基準信号入力として送られ
る。比較器１６に送られる基準レベルの各々は、装
置の全範囲の各増分ステツプに相当する。基準レ
ベルは、変換することのできるフルスケール入力
電圧の１／ｎの増分だけ互いに離れている。１つ
の典型的な構成は、最低の基準レベルがその範囲
の最低ステツプの中間点にあるような構成であ
る。例えば、８ビツトコンバータの場合には、測
定可能な入力電圧範囲に256個のステツプがある。
最低の基準レベルは、全基準電圧の1/2ｎ即ち
１／５／２にセツトすることができ、この値より
低い入力信号はゼロとして処理される。同様に、
最高の基準レベルは全基準電圧の511／512であ
り、これより高い入力信号はフルスケールレベル
であると考えられる。変換プロセス中には、2ⁿ−１個の比較が比較器
１６で同時に行なわれ、或る２進状態例えば
“１”の比較器出力がｍ個と、逆の２進状態の比
較器出力が（2ⁿ−１−ｍ）個形成される。ライン
１８に現われる比較器出力はエンコーダ２０に送
られ、それに対応するｎビツト２進出力がライン
２２に形成される。以下で詳細に述べるように、
エンコード２０は２つの別々の段階を実行する。
第１の段階は、比較器出力配列体に生じる１から
０への遷移を検出して、ワン・イン・（2ⁿ−１）
コードを形成することであり、そして第２の段階
はこのコードを或る種の２進コードに変換するこ
とである。並列作動のアナログ−デジタル変換では、急激
なスキユーのある入力信号や比較器の大きな特性
ずれによつて比較器出力配列体に１−０遷移が２
の以上生じることがあるために、エラーが発生す
るおそれが著しく大きい。以下の説明から明らか
なように、これら多数の遷移が生じると、エンコ
ーダ２０からの出力にエラーが生じ、エラーの大
きさは、エンコーダ２０に用いられた２進エンコ
ード化の形式にもよるが、潜在的にかなり大きな
ものとなる。比較器出力配列体に生じる１−０遷移の検出
は、典型的に、第２ａ図又は第２ｂ図に示すよう
な並列的に配置された2ⁿ−１個のアンドゲートの
配列体によつて行なわれる。第２ａ図において
は、各アンドゲート２４が２つの入力を有してい
るが、このアンドゲート配列体の最も上のアンド
ゲート２４だけは入力が１つである。アンドゲー
ト２４の出力はライン２６に現われる。比較器１
６からの各ライン１８は、それに対応するアンド
ゲートの一方の入力に接続される。各アンドゲー
トの他方の入力は、次に高いレベルの比較器出力
から送られ、反転されてからアンドゲートに与え
られる。最も下（最低電圧）の位置から最も上の
位置に向つてアンドゲート２４に番号を付けたと
すると、番号ｉのアンドゲートの出力は次のよう
になる。 C_i・_i+1 但し、C_iは比較器ｉからの出力であり、そして
記号“・”は論理積演算を表わしている。アンド
ゲートの１つに２個の１もしくは２個の０が送ら
れた場合には、その出力が０となることが明らか
である。ｉ番目の比較器の出力が１であり且つ
（ｉ＋１）番目の比較器の出力が０である場合、
即ち、比較器出力配列体に１−０遷移が生じた場
合にのみ、位置ｉに“１”出力が得られる。最も
レベルの高いアンドゲートは入力が１つしかない
から、当然ながら、そのレベルの比較器出力が
“１”であつた場合には、最高レベルに“遷移”
が生じたとされ、フルスケールの入力信号が指示
される。アンドゲート論理回路の作動は、参照番号２８
で示された“変換”信号によつて制御され、この
信号はライン３０を経て各々の比較器へ送られ
る。又、この変換信号は、反転された形態で、ラ
イン３２を経て送られて、アンドゲート２４を作
動可能にする。第２ｂ図の構成も、第２ａ図と同様であるが、
各アンドゲート２４′は３つの入力を有し、そし
て最も上と最も下のアンドゲートは各々２つの入
力を有している。第２ａ図の構成と同様に、第ｉ
番目のアンドゲートの一方の入力は第ｉ番目の比
較器の出力から送られ、そしてその他方の入力は
第（ｉ＋１）番目の比較器の出力を反転したもの
である。各アンドゲート２４′への第３の入力は
第（ｉ＋１）番目の比較器の出力から送られる。
一般に、第ｉ番目のアンドゲートの出力は、次式
で表わされる。 C_i-1・C_i・_i+1 但し、C_iは、前記と同様、第ｉ番目の比較器の
出力を表わしている。実際には、第２ｂ図の３入力アンドゲート構成
では、遷移検出を指示するのに１−１−０の比較
器出力シーケンスが必要であり、一方、第２ａ図
の２入力アンドゲート構成では、Ｘ−１−０のシ
ーケンスが必要とされるだけである。但し、Ｘの
値は不定である。コンバータを集積回路の形態で
製造する際に常に重要視されるコストという点か
ら考えれば、特に、本発明に関連して用いる時に
は、第２ａ図に示した２入力アンドゲートの遷移
検出構成が好ましい。アンドゲートの出力２６は、論理的には、比較
器１６からの出力配列体に生じる正しい１−０遷
移を表わしている単一のワン・イン・（2ⁿ−１）
信号を含んでいるはずである。第３図は、ライン
２６に現われる遷移信号を、出力ライン４０の８
ビツト標準２進信号に変換するための一般のエン
コード技術を示している。第３図のエンコード論
理回路は、４個の７ビツトラツチ４１−４４を含
んでおり、その各々は、７本の入力ラインと７本
の出力ラインを有している。アンドゲート出力２
６のうちの最初の63本は、ラツチ４１の７つの入
力に選択的に接続される。アンドゲート出力２６
は、２６．１，２６．２，……というように番号
で指示されている。ラツチ入力とアンドゲート出
力ラインとの交点に印された黒い点は、論理和接
続を示すもので、これはラツチ出力と８本の２進
出力ライン４０との交点に印された黒い点につい
ても同じである。ライン２６とラツチ４１の入力との交点は、ラ
イン２６が延びて来るところのアンドゲートの位
置に等価な２進コードをラツチ４１にロードする
ようにプログラムされることが明らかであろう。
従つて、ライン２６．１が“１”であると、２進
コード0000001がラツチ４１にロードされ、ライ
ン２６．２が“１”であると、２進コード
0000010がラツチ４１にロードされ、……という
ようになる。ラツチ４１の出力は、対応する出力
ライン４０に直結される。従つて、ライン２６．
１から２６．６３までのいずれかに“１”出力が
現われると、それに対応する２進コード0000001
ないし0111111がラツチ４１にラツチされ、２進
出力ライン４０に出力される。アンドゲートの出力２６．６４ないし２６．１
２７も同様にラツチ４２の入力に選択的に接続さ
れる。ライン２６．６４から生じるラツチコード
は1000000であるが、ライン２６．６５ないし２
６．１２７から生じるラツチコードは、ライン２
６．１ないし２６．６３に現われる入力によつて
ラツチされるコードと各々同じである。即ち、ラ
イン２６．６５は、ラツチコード0000001を形成
し……等々である。ラツチ４２の出力側では、ラ
ツチの６個の下位ビツトがそれに対応する６ビツ
トの出力ライン４０に接続される。更に、ラツチ
４２からの７本の出力ラインのいずれかに出力が
現われると、出力ライン４０の第７ビツト位置に
出力が生じる。それ故、ライン２６．６４ないし
２６．１２７に出力が現われると、２進出力
01000000ないし01111111がライン４０に現われ
る。同様に、ライン２６．１２８ないし２６．１９
１はラツチ４３の入力ラインに接続され、そして
ライン２６．１９２ないし２６．２５５はラツチ
４４の入力ラインに接続される。ラツチ４３及び
４４の入力の接続は、ラツチ４２の場合と実際上
同じである。然し乍ら、ラツチ４３の出力側で
は、７つの出力位置のいずれかに“１”出力が現
われると、出力ライン４０の第８ビツト位置に出
力が生じる。同様に、ラツチ４４の場合には、７
つの出力位置のいずれかに“１”出力が現われる
と、出力ライン４０の第７及び第８ビツト位置に
出力が生じる。従つて、ライン４０の出力コード
は、ライン２６．１ないし２６．２５５に現われ
る入力に各々対応する00000001ないし11111111の
範囲の標準２進コードである。以上に詳細に述べた公知技術の説明から明らか
なように、並列型のアナログ−デジタルコンバー
タの標準２進コード化法には大きな欠点がある。
第３図より明らかなように、ライン２６に２つ以
上の“１”入力が発生された場合には、これによ
つてライン４０に生じる出力コードは、同じ入力
信号を別々に与えたことにより生じる２つのコー
ドの論理和となる。例えば、ライン２６．１及び
２６．２の両方が“１”状態である場合には、コ
ード00000001及び00000010の論理和であるコード
00000011がライン４０に出力される。10進数で表
わすと、“１”及び“２”の同時入力（片方のみ
が正しい）から“３”という結果が得られる。こ
の例の場合は、このような結果が生じても大きく
影響しないが、ライン２６．１２７及び２６．１
２８に同時に“１”入力が与えられた場合につい
て考慮されたい。即ち、正しいコードが10000000
又は01111111のいずれかである時に、出力４０に
現われる合成出力は11111111となつてしまう。従
つて、エラーは、正しい値の約100％、そしてフ
ルスケール値の約50％となる。標準２進コードの代りにグレイコードを使用す
ると、ビツトの分離が１である場合、最大エラー
は、2ⁿというフルスケールのほんの１部まで減少
される。ビツトの分離とは、正しい１−０遷移点
との間の距離をビツト位置数で表わしたものであ
る。正のビツト分離は、正しい遷移点が正しくな
い遷移点よりも比較器出力配列体のゼロ端に接近
していることを意味し、一方、負のビツト分離
は、正しい遷移点が正しくない遷移点よりも比較
器出力配列体のフルスケール端に接近しているこ
とを意味する。重要なことに、一例として上記したものと同じ
形式のエラー、即ち、ビツト分離が１であるよう
な遷移によるエラーは、第２ａ図及び第２ｂ図に
示したアンドゲート論理回路では、該回路の性質
上、発生しない。例えば、第２ａ図において、
001100というアンドゲート出力シーケンスを形成
するに要する比較器出力について考える。001000
という遷移が生じるためには、001111という入力
が必要であり、そして000100という遷移が生じる
ためには、000111という入力が必要である。この
構成では第３比較器の出力が同時に０と１になる
ことはないので、１ビツト位置離れて２つの遷移
が発生することは、アンドゲートでは排除され
る。グレイコードも、よりわずかではあるが、１ビ
ツト位置以上離れた遷移によるエラーの発生を減
少するように作用するが、並列型のアナログ−デ
ジタルコンバータにグレイコードを使用する場合
には尚も改善の余地がある。本発明によれば、ワ
ン・イン・（2ⁿ−１）遷移コードから２進コード
への変換は、最下位ビツト位置以外の全ての位置
ではグレイコードの特性を有していてこの最下位
ビツトが標準２進コードと同様に変化するような
変型グレイコードによつて行なわれる。０から15
まで10進値に対し、標準２進コードと、グレイコ
ードと、この新規なコードとの比較を表１に示
す。

【表】第４図は、新規な出力コードをライン４０に発
生するために第３図の２進変換回路をいかに変型
するかを示している。明瞭化のためアンドゲート
２４からの入力ライン２６が構成し直されている
が、この場合も７ビツト入力ライン及び出力ライ
ンを有するラツチ４１ないし４４と、８ビツトの
出力ライン４０を備えている。入力ライン２６と
ラツチ入力との間の相互接続、及びラツチ出力と
出力ライン４０との間の相互接続については、標
準２進コードではなく新規な変型グレイコードで
エンコードを行なうように選択的に接続がなされ
る。通常は、標準２進コードの出力が要求されるの
で、コンバータは、このライン４０の変型グレイ
コードを標準２進コードに変換する手段も備えて
いる。この変換手段が参照番号５０で示されてお
り（第４図）、これは、デコーダ及び標準２進エ
ンコーダのような一般の部品を含んでいる。検出された２つの１−０遷移に相当する２つの
２進コードの論理和をとることによつて生じるエ
ラーは、２つの遷移によつて生じる出力を、正し
い遷移のみを用いて得られる出力と比較すること
によつて、計算できる。このようにして、色々な
２進コード、デジタル出力に含まれる色々なビツ
ト数、正しい遷移点と正しくない遷移点との間の
色々なビツト分離に対し、エラーを容易に計算す
ることができる。表２ないし９は、ビツト長さが
４から10までの２進出力コードに対し、ビツト分
離が２ないし５及び−２ないし−５の場合に生じ
るエラーを、標準２進コード、グレイコード、及
び新規な変型グレイコードについて示している。

【表】

【表】ビツト分離が２である場合−正であるか負であ
るかに拘りなく−の最も一般的なエラーに対し、
本発明のエンコーダの使用によつて性能が著しく
改善される。ピークエラー、平均エラー及び
RMS（実効）エラーは、全て、一般のグレイコー
ドを使用した場合よりも著しく少ない。グレイコ
ードに比べると、ビツト分離が負の場合にはその
全てに対し、そしてビツト分離が正の場合には偶
数の分離＋２及び＋４に対して、同等もしくは改
善された性能が得られる。正の分離＋３及び＋５
の場合には若干の性能低下がみられ、又、その他
の更に大きい負の奇数ビツト分離の場合にも若干
の性能低下が生じる。ビツト分離が＋２及び−２
の場合の表２及び６は、特に、２入力アンドゲー
トを用いた好ましい実施例に適用される。３出力
アンドゲートの構成自体は、ビツト分離が２の時
に或る程度の保護作用を与える。以上の説明より明らかなように、本発明は、公
知の並列型アナログ−デジタルコンバータに著し
い進歩をもたらす。特に、本発明は、ワン・イ
ン・（2ⁿ−１）コードから２進コードへ変換する
際にグレイコードに勝る改善された性能を発揮す
る。特定の実施例を一例として詳細に説明した
が、本発明の精神及び範囲から逸脱せずに種々の
変更がなされ得ることは明らかであろう。従つ
て、本発明は、特許請求の範囲のみによつて規定
されるものとする。

【図面の簡単な説明】

第１図は、従来の並列型アナログ−デジタルコ
ンバータの簡単なブロツク図、第２ａ図は、比較
器の出力配列体に生じる１−０遷移を検出するよ
うにコンバータの比較器をこれに対応する数の２
入力アンドゲートに接続したところを示す簡単な
論理図、第２ｂ図は、第２ａ図と同様であるが、
遷移を検出するための３入力アンドゲートを示す
論理図、第３図は、第２ａ図又は第２ｂ図の遷移
検出アンドゲートからのワン・イン・（2ⁿ−１）
信号を標準２進コードに変換する２進エンコード
回路を示す論理図、そして第４図は、第３図と同
様であるが、本発明による変型グレイコードへの
変換を示す論理図である。１０……アナログ入力信号、１２……共通の基
準電圧信号源、１４……変圧分割器、１６……比
較器、２０……エンコーダ、２４……アンドゲー
ト、４１〜４４……ラツチ、５０……変換手段。

Claims

【特許請求の範囲】１アナログ−デジタルコンバータにおいて使用
するためのエンコード装置であつて、２進入力信号の配列体における論理“１”の２
進状態と論理“０”の２進状態との間の遷移を検
出し、単に１個の２進出力信号だけが上記２進入
力信号配列体において検出された遷移の位置を表
わす選択された２進状態を有している２進出力信
号の配列体を形成させるための遷移検出手段と；上記遷移検出手段からの２進出力信号配列体を
受け入れるように接続されていて、最下ビツトを
除く全てのビツトがグレイコードの特性を有し最
下位ビツトが標準２進コードの様式で交互にその
２進状態を変化する所望の２進出力コードを形成
する２進エンコード手段と；を備えていて、上記２進入力信号配列体における
多数の遷移の表示に起因して発生するエラーを著
しく減少させる、ことを特徴とするエンコード装
置。２上記遷移検出手段は、それぞれ少くとも２個
の入力を有するアンドゲートの配列体を含んでお
り、上記アンドゲート配列体における一端部のアン
ドゲートを除く各アンドゲートは、それぞれ上記
２進入力信号配列体の１個の配列位置にある２進
入力信号を１個の入力として受け入れると共に上
記配列位置に隣接する位置にある２進入力信号の
反転信号を別の入力として受け入れ、それによつて、各アンドゲートは、対応配列位
置にある２進入力信号が特定２進状態と同じ２進
状態を有しそれに隣接する位置にある２進入力信
号が特定２進状態と反対の２進状態を有する時に
だけそれぞれ特定２進状態の２進出力信号を発生
することができる、特許請求の範囲第１項記載の
エンコード装置。３上記２進エンコード手段は、ｎビツトの２進出力を発生するためのｎ個の２
進出力ラインと、上記遷移検出手段からの２進出力信号に対応す
る2ⁿ−１個の入力ラインと、上記各入力ラインをそれぞれ上記２進出力ライ
ンの選択された組合せに接続して、上記２進出力
ライン上に、その第２ビツトないし第ｎビツトの
位置においてはグレイコードの特性を有しその第
１ビツトすなわち最下位ビツトの位置においては
標準２進コードの交番特性を有する所望の２進コ
ードを形成させるように構成された相互接続手段
と、を含んでいる、特許請求の範囲第１項に記載のエ
ンコード装置。