JPS5871726A - アナログ−デジタル変換器 - Google Patents
アナログ−デジタル変換器Info
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- JPS5871726A JPS5871726A JP56171146A JP17114681A JPS5871726A JP S5871726 A JPS5871726 A JP S5871726A JP 56171146 A JP56171146 A JP 56171146A JP 17114681 A JP17114681 A JP 17114681A JP S5871726 A JPS5871726 A JP S5871726A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はアナログ−デジタル（以下Ａ／Ｄと記す）変換
器、特に電圧分圧器を用いた並列比較型Ａ／Ｄ変換器に
関するものである◎ 並列比較型Ａ／Ｄ変換器は基準電圧Ｖｉを２Ｎ分割する
電圧分圧器のそれぞれ異なった出力電圧を比較基準とし
た２ 個の比軟器に同時にアナログ入力電圧Ｖ８ を印
加し、各々の比較器で基準値との大小を６判定し、その
結果を符号化してデジタル出力とするものでＡｎｄｏｒ
ｅｗ Ｇ、Ｆ、Ｄｉｎｇｗａ １１氏の論文″’ Ｍｏ
ｎｏｌｉｆｈｉｃ Ｅｘｐａｎｄａｂｌｅ ５ｂ ０Ｍ
０８／８（３８Ａ／Ｄ Ｃｏｎｖｅｖｆｅｖ”１Ｓ８Ｃ
ＣＤＩＧＥ８Ｔ ＯＩ＋’ＴＥＣＨＮＩＣＡＬ ＰＡＰ
ＥＲｐ、１２６〜１２７．１９７９等が知られている。
器、特に電圧分圧器を用いた並列比較型Ａ／Ｄ変換器に
関するものである◎ 並列比較型Ａ／Ｄ変換器は基準電圧Ｖｉを２Ｎ分割する
電圧分圧器のそれぞれ異なった出力電圧を比較基準とし
た２ 個の比軟器に同時にアナログ入力電圧Ｖ８ を印
加し、各々の比較器で基準値との大小を６判定し、その
結果を符号化してデジタル出力とするものでＡｎｄｏｒ
ｅｗ Ｇ、Ｆ、Ｄｉｎｇｗａ １１氏の論文″’ Ｍｏ
ｎｏｌｉｆｈｉｃ Ｅｘｐａｎｄａｂｌｅ ５ｂ ０Ｍ
０８／８（３８Ａ／Ｄ Ｃｏｎｖｅｖｆｅｖ”１Ｓ８Ｃ
ＣＤＩＧＥ８Ｔ ＯＩ＋’ＴＥＣＨＮＩＣＡＬ ＰＡＰ
ＥＲｐ、１２６〜１２７．１９７９等が知られている。
第１図は並列比較型Ａ／Ｄ変換器の概略構成の一例でさ
＝３の場合である。ここでＮはＡ／Ｄ変換器の有するビ
ット数である。同図中１０は電圧分圧器で複数の抵抗１
２〜１９で構成され、それらの抵抗間の接続点はそれぞ
れ出力２０〜２７を形成する。また、電圧分圧器゛１０
は基準電圧Ｖａ と接地電位ＧＮＤ間に接続されている
。さらに電圧分圧器１０の複数の出力２０〜２７は複数
の比較器３０〜３７の比較基準入力端子にそれぞれ接続
されている。５０は位置検出論理回路で複数のロジック
ゲート４０〜４７で構成され、位置検出回路５０の出力
はデジタル出力１５２〜１５４を持つ符号変換回路５１
に接続されている。
＝３の場合である。ここでＮはＡ／Ｄ変換器の有するビ
ット数である。同図中１０は電圧分圧器で複数の抵抗１
２〜１９で構成され、それらの抵抗間の接続点はそれぞ
れ出力２０〜２７を形成する。また、電圧分圧器゛１０
は基準電圧Ｖａ と接地電位ＧＮＤ間に接続されている
。さらに電圧分圧器１０の複数の出力２０〜２７は複数
の比較器３０〜３７の比較基準入力端子にそれぞれ接続
されている。５０は位置検出論理回路で複数のロジック
ゲート４０〜４７で構成され、位置検出回路５０の出力
はデジタル出力１５２〜１５４を持つ符号変換回路５１
に接続されている。
以下第１図に従って動作を説明する。まずアナログ入力
電圧Ｖｓが異なった比較基準を持つ複数の比較器３０〜
３７に同時に印加される。するとアナログ入力電圧ＶＳ
が比較基準よシ大きい比較器の出力は低レベル、すなわ
ち１０Ｉとなシ、逆にアナログ入力電圧Ｖｓが比較基準
よシ小さい比較器の出力は高レベル、すなわち１１１と
なる。従って、複数の比較器３０〜３７はアナログ入力
電圧Ｖｓの値によってその出力が１０１になる比較器と
１１１になる比較器に分けられる。そこで、位置検出論
理回路５０は出力が１０＃になっている比較器と１１１
となっている比較器の境界を検出し、ロジックゲート４
０〜４７のうち境界の位置に対応したゲートの出力を＠
１＠とする。この位置検出回路５０の出力を符号変換回
路５１によって符号化し、３ビツトのデジタル出力を得
ている。この符号変換回路５１には多くの場合第２図（
ａ）に示す読取シ専用メモＩＪＯＬ（ＪＭ）型符号器が
使用されておシ、その符号は第２図（ｂ）に示す２進（
Ｂｉｎａｒｙ）コードである。
電圧Ｖｓが異なった比較基準を持つ複数の比較器３０〜
３７に同時に印加される。するとアナログ入力電圧ＶＳ
が比較基準よシ大きい比較器の出力は低レベル、すなわ
ち１０Ｉとなシ、逆にアナログ入力電圧Ｖｓが比較基準
よシ小さい比較器の出力は高レベル、すなわち１１１と
なる。従って、複数の比較器３０〜３７はアナログ入力
電圧Ｖｓの値によってその出力が１０１になる比較器と
１１１になる比較器に分けられる。そこで、位置検出論
理回路５０は出力が１０＃になっている比較器と１１１
となっている比較器の境界を検出し、ロジックゲート４
０〜４７のうち境界の位置に対応したゲートの出力を＠
１＠とする。この位置検出回路５０の出力を符号変換回
路５１によって符号化し、３ビツトのデジタル出力を得
ている。この符号変換回路５１には多くの場合第２図（
ａ）に示す読取シ専用メモＩＪＯＬ（ＪＭ）型符号器が
使用されておシ、その符号は第２図（ｂ）に示す２進（
Ｂｉｎａｒｙ）コードである。
第２図（ａ）で１４０〜１４７は選択入力端子、１５２
〜１５４はデジタル出力端子である。ところでこのＢｉ
ｎａｒｙコードを用いた符号変換回路５１は２重に選択
されると全く異なったコードが出力される欠点がある。
〜１５４はデジタル出力端子である。ところでこのＢｉ
ｎａｒｙコードを用いた符号変換回路５１は２重に選択
されると全く異なったコードが出力される欠点がある。
たとえば第１図において比較器３３が基準値とアナログ
入力電圧Ｖｓとを比較した結果、その差が小さくて比較
器の出力が完全に反転できずに、出力が１０１と１１１
の中間レベル１Ｘ１になると、位置検出回路５０のゲー
） ４査、４３゜４４の入力が中間レベルとなる。この
とき比較器３２の出力は完全に１０１となっているため
ゲート４２の出力は１０１である。
入力電圧Ｖｓとを比較した結果、その差が小さくて比較
器の出力が完全に反転できずに、出力が１０１と１１１
の中間レベル１Ｘ１になると、位置検出回路５０のゲー
） ４査、４３゜４４の入力が中間レベルとなる。この
とき比較器３２の出力は完全に１０１となっているため
ゲート４２の出力は１０１である。
また、比較器３４から比較器３７の出力はすべて１１１
であるため、ゲート４２およびゲート４３の出力は先の
比較器３３の出力レベル＝ Ｘ ＩＫよって決定される
ことになる。このときゲート４３の正転入力端子の入力
閾値ＶＴが低目に、ゲート４４の反転入力端子の入力閾
値ＶＴが高目になっていると同じ入力レベル１Ｘ１に対
してゲート４３の正転入力に対しては１１１のレベルと
なシ、ゲート４４の反転入力に対しては１０１０レベル
となるため、ゲート４３およびゲート４４の出力は共に
１となって符号変換回路５１の選択入力端子１４３およ
び１４４とが同時に選択され、選択入力端子１４３が変
換するＢｉｎａｒｙ ：ｌ−ド０１１と選択入力端子１
４４が変換するＢｉｎａｒｙ ：２−ド１００とが事な
シ合って符号変換回路５１の出力端子には０００という
全く異なったＢｉｎａｒｙコードが現われる。この現象
はＡ／Ｄ変換器にとって致命的な欠陥である。すなわち
、正常ならば０１１→１００と変化すべきコード変化が
０１１→０００→１００と変化することによｆｉ Ａ／
Ｄ変換器の単調性が損表われるためである。従って、こ
のような事態を防止するためには、比較器の出力がいか
なる場合にも中間レベルにならないようにする必要が６
４）、そのためには比較器の精度および利得を上げる必
要がある。
であるため、ゲート４２およびゲート４３の出力は先の
比較器３３の出力レベル＝ Ｘ ＩＫよって決定される
ことになる。このときゲート４３の正転入力端子の入力
閾値ＶＴが低目に、ゲート４４の反転入力端子の入力閾
値ＶＴが高目になっていると同じ入力レベル１Ｘ１に対
してゲート４３の正転入力に対しては１１１のレベルと
なシ、ゲート４４の反転入力に対しては１０１０レベル
となるため、ゲート４３およびゲート４４の出力は共に
１となって符号変換回路５１の選択入力端子１４３およ
び１４４とが同時に選択され、選択入力端子１４３が変
換するＢｉｎａｒｙ ：ｌ−ド０１１と選択入力端子１
４４が変換するＢｉｎａｒｙ ：２−ド１００とが事な
シ合って符号変換回路５１の出力端子には０００という
全く異なったＢｉｎａｒｙコードが現われる。この現象
はＡ／Ｄ変換器にとって致命的な欠陥である。すなわち
、正常ならば０１１→１００と変化すべきコード変化が
０１１→０００→１００と変化することによｆｉ Ａ／
Ｄ変換器の単調性が損表われるためである。従って、こ
のような事態を防止するためには、比較器の出力がいか
なる場合にも中間レベルにならないようにする必要が６
４）、そのためには比較器の精度および利得を上げる必
要がある。
ところが、この並列比較型Ａ／Ｄ変換器は先に述べたよ
うにＡ／Ｄ変換器の有するビット数をへとすると２Ｎ個
の比較器を必要とし、ビット数へを増して変換精度を上
げるに従って数多くの比較器を必要とする。これらの数
多くの比較器が高い比較精度および高い利得を必要とす
ることは、必然的に回路が複雑しかも大規模とな〕、こ
のような並列比較型Ａ／Ｄ変換器をモノリシック集積回
路化する場合に設計は容易ではなく、しかもチップ面積
が増大するという欠点があり九〇本発明の目的は、符号
変換回路の２重選択による異常コードの出力が変換コー
ドの構成方法に起因することに着目し、数多く使用しな
ければならない比較器に高い比較精度および高い利得を
必要とせず、構成も簡単で、しかもＭＯＢ ）ランジス
タ構造のみで構成されたモノリシック集積回路化に適し
た並列比較型Ａ／Ｄ変換器を提供することにある。
うにＡ／Ｄ変換器の有するビット数をへとすると２Ｎ個
の比較器を必要とし、ビット数へを増して変換精度を上
げるに従って数多くの比較器を必要とする。これらの数
多くの比較器が高い比較精度および高い利得を必要とす
ることは、必然的に回路が複雑しかも大規模とな〕、こ
のような並列比較型Ａ／Ｄ変換器をモノリシック集積回
路化する場合に設計は容易ではなく、しかもチップ面積
が増大するという欠点があり九〇本発明の目的は、符号
変換回路の２重選択による異常コードの出力が変換コー
ドの構成方法に起因することに着目し、数多く使用しな
ければならない比較器に高い比較精度および高い利得を
必要とせず、構成も簡単で、しかもＭＯＢ ）ランジス
タ構造のみで構成されたモノリシック集積回路化に適し
た並列比較型Ａ／Ｄ変換器を提供することにある。
本発明による並列比較型Ａ／Ｄ変換器は基準電圧ｖＲと
接地電位ＧＮＤ間に２Ｎ個直列に接続された電圧分圧器
と該電圧分圧器のそれぞれの接続点からの出力を基準値
とする２Ｎ個の比較器とこれら比較器の出力を受ける位
置検出論理回路と該位置検出論理回路の出力を受ける第
１の符号変換回路と該第１の符号変換回路の出力をさら
に符号変換する第２の符号変換回路とで構成され、前記
第・１の符号変換回路がグレイ（Ｇｒａｙ）コードで構
成されることを特徴とする。前記ｏｒａｙコードは、Ｂ
ｉｎａｒｙのコード変化が第２図（ｂ）のように００１
−０１０あるいは０１１→１００のように複数のビット
で値が変化するのに対し、第４図（ｂ″）のように必ず
１つのビットでしか値が変化しまいように構成されたこ
とを特徴とするコードである。
接地電位ＧＮＤ間に２Ｎ個直列に接続された電圧分圧器
と該電圧分圧器のそれぞれの接続点からの出力を基準値
とする２Ｎ個の比較器とこれら比較器の出力を受ける位
置検出論理回路と該位置検出論理回路の出力を受ける第
１の符号変換回路と該第１の符号変換回路の出力をさら
に符号変換する第２の符号変換回路とで構成され、前記
第・１の符号変換回路がグレイ（Ｇｒａｙ）コードで構
成されることを特徴とする。前記ｏｒａｙコードは、Ｂ
ｉｎａｒｙのコード変化が第２図（ｂ）のように００１
−０１０あるいは０１１→１００のように複数のビット
で値が変化するのに対し、第４図（ｂ″）のように必ず
１つのビットでしか値が変化しまいように構成されたこ
とを特徴とするコードである。
以下図面に従って本発明の詳細について説明する。
第３図は本発明によるＡ／Ｄ変換器の構成の一例で、へ
＝３の場合である。ここでへはＡ／Ｄ変換器の有するビ
ット数である。同図中１０は電圧分圧器で複数の抵抗１
２〜１９で構成され、それらの抵抗間の接続点はそれぞ
れ出力２０〜２７を形成する。また、電圧分圧器１０は
基準電圧Ｖｎと接地電位ＧＮＤ間に接続されている。さ
らに電圧分圧器１０の複数の出力２０〜２７は複、数の
比較器３０〜３７の比較基準入力端子にそれぞれ接続さ
れている。５０は位置検出論理回路で複数のはシックゲ
ート４０〜４７で構成され、位置検出回路５０の出力は
第１の符号変換回路１５１に接続され第１の符号変換回
路の出力はデジタル出力２５２〜２５４を持つ第２の符
号変換回路２５１に接続されている。以下第３図に従っ
て動作を説明する。まず、アナログ入力電圧Ｖｓが異な
った比較基準を持つ複数の比較器３０〜３７に同時に印
加される。するとアナログ入力電圧Ｖｓが比較基準よシ
大きい比較器の出力は低レベル、すなわち”０５となシ
、逆にアナログ入力電圧ＶＳが比較基準よシ小さい比較
器の出力は高レベル、すなわち１１１となる。従って、
複数の比較器３０〜３７はアナログ入力電圧ＶＳの値に
よってその出力がＩ□Ｉになる比較器と１１１になる比
較器に分けられる。そこで位置検出論理回路５０は、出
力がＩ□ｌになっている比較器と＠１”となっている比
較器の境界を検出し、ロジックゲート４０〜４７のうち
境界の位置に対応したゲートの出力を１１１とする。こ
の位置検出論理回路５０の出力を第１の符号変換回路１
５１で符号化し３ビツトのデジタル信号を得ている。と
ころで、この第１の符号変換回路１５１には第４図（ａ
）に示す読取シ専用メモ！ｊ （Ｒ（ＪｆｌＪ）型符号
器が使用でき、その符号が第４図（ｂ）に示すＧｒａｙ
コードで構成されている。従って第１の符号変換器１５
１の出力がＧｒａｙコードであるため第２の符号変換回
路２５１で通常のＢｉｎａｒｙコードに再変換すること
によシアナログ入力電圧Ｖｓのアナ四グーデジタル変換
出力を得ている。このように、本発明の特徴は位置検出
回路５０の出力をＢｉｎａｒｙコードを用いた符号変換
回路で直接Ｂｉｎａｒｙコードのデジタル変換出力に変
換するのではなく、位置゛検出回路５０の出力をＧｒａ
ｙコードを用いた第１の符号変換回路で動産Ｇｒａｙコ
ードのデジタル信号に変換し、このデジタル信号を第２
の符号変換回路で再び変換しＢｉｎａｒｙコードのデジ
タル変換出力を得ていることにあシ、この特徴は符号変
換回路１５１の選択入力端子が２重に選択され２つのコ
ードが同時に選択されたときに大きな効果をもたらす。
＝３の場合である。ここでへはＡ／Ｄ変換器の有するビ
ット数である。同図中１０は電圧分圧器で複数の抵抗１
２〜１９で構成され、それらの抵抗間の接続点はそれぞ
れ出力２０〜２７を形成する。また、電圧分圧器１０は
基準電圧Ｖｎと接地電位ＧＮＤ間に接続されている。さ
らに電圧分圧器１０の複数の出力２０〜２７は複、数の
比較器３０〜３７の比較基準入力端子にそれぞれ接続さ
れている。５０は位置検出論理回路で複数のはシックゲ
ート４０〜４７で構成され、位置検出回路５０の出力は
第１の符号変換回路１５１に接続され第１の符号変換回
路の出力はデジタル出力２５２〜２５４を持つ第２の符
号変換回路２５１に接続されている。以下第３図に従っ
て動作を説明する。まず、アナログ入力電圧Ｖｓが異な
った比較基準を持つ複数の比較器３０〜３７に同時に印
加される。するとアナログ入力電圧Ｖｓが比較基準よシ
大きい比較器の出力は低レベル、すなわち”０５となシ
、逆にアナログ入力電圧ＶＳが比較基準よシ小さい比較
器の出力は高レベル、すなわち１１１となる。従って、
複数の比較器３０〜３７はアナログ入力電圧ＶＳの値に
よってその出力がＩ□Ｉになる比較器と１１１になる比
較器に分けられる。そこで位置検出論理回路５０は、出
力がＩ□ｌになっている比較器と＠１”となっている比
較器の境界を検出し、ロジックゲート４０〜４７のうち
境界の位置に対応したゲートの出力を１１１とする。こ
の位置検出論理回路５０の出力を第１の符号変換回路１
５１で符号化し３ビツトのデジタル信号を得ている。と
ころで、この第１の符号変換回路１５１には第４図（ａ
）に示す読取シ専用メモ！ｊ （Ｒ（ＪｆｌＪ）型符号
器が使用でき、その符号が第４図（ｂ）に示すＧｒａｙ
コードで構成されている。従って第１の符号変換器１５
１の出力がＧｒａｙコードであるため第２の符号変換回
路２５１で通常のＢｉｎａｒｙコードに再変換すること
によシアナログ入力電圧Ｖｓのアナ四グーデジタル変換
出力を得ている。このように、本発明の特徴は位置検出
回路５０の出力をＢｉｎａｒｙコードを用いた符号変換
回路で直接Ｂｉｎａｒｙコードのデジタル変換出力に変
換するのではなく、位置゛検出回路５０の出力をＧｒａ
ｙコードを用いた第１の符号変換回路で動産Ｇｒａｙコ
ードのデジタル信号に変換し、このデジタル信号を第２
の符号変換回路で再び変換しＢｉｎａｒｙコードのデジ
タル変換出力を得ていることにあシ、この特徴は符号変
換回路１５１の選択入力端子が２重に選択され２つのコ
ードが同時に選択されたときに大きな効果をもたらす。
たとえば第３図において比較器３３が基準値とアナログ
入力電圧Ｖｓとを比較した結果、その差が小さくて比較
器の出力が完全に反転できずに、出力が１０１と１１１
の中間レベル１Ｘ１ になると、位置検出回路５０のゲ
ート４２．４３．４４の入力の１つがそれぞれ中間レベ
ルとなる。このとき比較器３２の出力は完全に１０１と
なっているため、ゲート４１の出力は１０１である。ま
た、比較器３４から比較器３７の出力はすべて１１”で
あるため、ゲート４３およびゲート４４の出力は先の比
較器３２の出力レベル１Ｘ１によって決定されることに
なる。このときゲート４３の正転入力端子の入力閾値Ｖ
ＴＰが低めに、ゲート４４の反転入力端子の入力閾値Ｖ
ＴＮが高めになっていると、同じ入力レベル＠Ｘ″ に
対してゲート４３の正転入力に対しては１１１のレベル
となシ、ゲート４４０反転入力に対しては逆に１０１の
レベルとなるため、ゲート４３およびゲート４４の出力
は共に１１１となって第１の符号変換回路１５１の選択
入力端子１４３および１４４が同時に選択され、選択入
力端子１４３が変換するＧｒａｙコード０１０と選択入
力端子１４４が変換するＧｒａｙコード１１０とが重な
シ合ってしまうことになる。ところが、Ｇｒａｙコード
はコード食化に際して常に１つのビットしか変化しない
構成となっているために、隣り合った２つのコードが重
なると常に下位のコードが出力され、他のコードに鉱な
らない。従って、前記の場合のようにＧｒａｙコード０
１０とＧｒａｙコード１１０とが重なってもＧｒａｙ
コード０１０となｊ） Ｂｉｎａｒｙコードの時のよう
に異常なコードが出力されることはない。
入力電圧Ｖｓとを比較した結果、その差が小さくて比較
器の出力が完全に反転できずに、出力が１０１と１１１
の中間レベル１Ｘ１ になると、位置検出回路５０のゲ
ート４２．４３．４４の入力の１つがそれぞれ中間レベ
ルとなる。このとき比較器３２の出力は完全に１０１と
なっているため、ゲート４１の出力は１０１である。ま
た、比較器３４から比較器３７の出力はすべて１１”で
あるため、ゲート４３およびゲート４４の出力は先の比
較器３２の出力レベル１Ｘ１によって決定されることに
なる。このときゲート４３の正転入力端子の入力閾値Ｖ
ＴＰが低めに、ゲート４４の反転入力端子の入力閾値Ｖ
ＴＮが高めになっていると、同じ入力レベル＠Ｘ″ に
対してゲート４３の正転入力に対しては１１１のレベル
となシ、ゲート４４０反転入力に対しては逆に１０１の
レベルとなるため、ゲート４３およびゲート４４の出力
は共に１１１となって第１の符号変換回路１５１の選択
入力端子１４３および１４４が同時に選択され、選択入
力端子１４３が変換するＧｒａｙコード０１０と選択入
力端子１４４が変換するＧｒａｙコード１１０とが重な
シ合ってしまうことになる。ところが、Ｇｒａｙコード
はコード食化に際して常に１つのビットしか変化しない
構成となっているために、隣り合った２つのコードが重
なると常に下位のコードが出力され、他のコードに鉱な
らない。従って、前記の場合のようにＧｒａｙコード０
１０とＧｒａｙコード１１０とが重なってもＧｒａｙ
コード０１０となｊ） Ｂｉｎａｒｙコードの時のよう
に異常なコードが出力されることはない。
またＧｒａｙコードをＨｉｎａｙコードに変換する第２
の符号変換器には第５図に示すＥＸＯＲゲートだけで構
成された符号変換回路を用いることができる０ 以上説明してきたように、本発明は従来のＨｉ−ａｒｙ
コード出力型の並列比較型上ノリシックアナログーデジ
タル変換器のようなＨｉｎａｒｙコード直接変換方式の
ように比較器の不確定出力による異常コードを発生して
Ａ／Ｄ変換器の単調性を損なうこともなく、また比較器
の不確定出力を防止するために比較器をよシ高精度にし
、しかも高い利得を持たせるために回路を複雑で大規模
なものにする必要もなく、しかも他に特殊な回路を必要
としないため、比較的構成の簡単な、モノリシック集積
回路として構成することが容易な並列比較型Ａ／Ｄ変換
器を提供でき、本発明のもたらす効果は非常に大きい。
の符号変換器には第５図に示すＥＸＯＲゲートだけで構
成された符号変換回路を用いることができる０ 以上説明してきたように、本発明は従来のＨｉ−ａｒｙ
コード出力型の並列比較型上ノリシックアナログーデジ
タル変換器のようなＨｉｎａｒｙコード直接変換方式の
ように比較器の不確定出力による異常コードを発生して
Ａ／Ｄ変換器の単調性を損なうこともなく、また比較器
の不確定出力を防止するために比較器をよシ高精度にし
、しかも高い利得を持たせるために回路を複雑で大規模
なものにする必要もなく、しかも他に特殊な回路を必要
としないため、比較的構成の簡単な、モノリシック集積
回路として構成することが容易な並列比較型Ａ／Ｄ変換
器を提供でき、本発明のもたらす効果は非常に大きい。
第１図は従来の並列比較方式の構成を示すブロック線図
、第２図はＨｉｎａｙｙコードによる読取シ専用メモリ
型符号変換回路の一例、第３図は本発明によシ並列比較
方式の構成を示すブロック線図、第４図はＧｒａｙコー
ドによる読取シ専用メモリ型符号変換回路の一例、第４
図はＧｒａｙコードをＨ１ｎａｌｙコードに変換する符
号変換回路の一例である。第５図は符号変換回路の例を
示す図であるＯなお、同図中において、１０・・・・・
・電圧分圧器、１２〜１９・・・・・・抵抗、３０〜３
７・・・・・・比較器、５０・・・・・・位置検出論理
回路、５１・・・・・・符号変換回路、１５１・・・・
・・第１の符号変換回路、２５２・・・・・・第２の符
号変換回路。 竿 １ 図 第 ２ 図 （０） １５４ １５３ １５２ 第 ′３ 凶 裕４図 −け。 ／り４− 廖 １５Ｚ ＃１５区 り２
、第２図はＨｉｎａｙｙコードによる読取シ専用メモリ
型符号変換回路の一例、第３図は本発明によシ並列比較
方式の構成を示すブロック線図、第４図はＧｒａｙコー
ドによる読取シ専用メモリ型符号変換回路の一例、第４
図はＧｒａｙコードをＨ１ｎａｌｙコードに変換する符
号変換回路の一例である。第５図は符号変換回路の例を
示す図であるＯなお、同図中において、１０・・・・・
・電圧分圧器、１２〜１９・・・・・・抵抗、３０〜３
７・・・・・・比較器、５０・・・・・・位置検出論理
回路、５１・・・・・・符号変換回路、１５１・・・・
・・第１の符号変換回路、２５２・・・・・・第２の符
号変換回路。 竿 １ 図 第 ２ 図 （０） １５４ １５３ １５２ 第 ′３ 凶 裕４図 −け。 ／り４− 廖 １５Ｚ ＃１５区 り２
Claims (1)
- 【特許請求の範囲】 （１） アナ四グ入力信号の入力手段と、基準電圧と
接地電位間に複数の直列に接続された電圧分圧器のそれ
ぞれの接続点からの出力を基準値とする複数の比較器と
該比較器の出力を受ける亀１の符号変換回路と該第１の
符号変換回路の出力を受けてさらに符号変換を行なう第
２の符号変換ｉ路とで構成され、前記第２の符号変換回
路の出力をデジタル出力とすることを特徴とする並列比
軟型モノリシックアナログ−デジタル変換器。 （２）第１の符号変換回路が２Ｎ個の入力信号をＮビッ
トのグレイコードに変換するように構成され、しかも第
２の符号変換回路がＮビットのグレイコードをＮビット
の２進コードに変換するように構成されていることを特
徴とする特許請求の範囲第（１）項記載のアナ四グーデ
ジタル変換器。 （８）第１の符号変換回路が読取シ専用メモリ型符号鮨
で構成され、しかも第２の符号変換回路が複数のエクス
クル−シブオアゲートで構成されていることを特徴とす
る特許請求範囲第（１）項もしくは第２項に記載のアナ
四グーデジタル変換器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56171146A JPS5871726A (ja) | 1981-10-26 | 1981-10-26 | アナログ−デジタル変換器 |
| US06/435,965 US4644322A (en) | 1981-10-26 | 1982-10-22 | Analog-to-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56171146A JPS5871726A (ja) | 1981-10-26 | 1981-10-26 | アナログ−デジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5871726A true JPS5871726A (ja) | 1983-04-28 |
| JPH0222570B2 JPH0222570B2 (ja) | 1990-05-21 |
Family
ID=15917832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56171146A Granted JPS5871726A (ja) | 1981-10-26 | 1981-10-26 | アナログ−デジタル変換器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4644322A (ja) |
| JP (1) | JPS5871726A (ja) |
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