JP2009278634A - 並列型アナログ−ディジタル変換器 - Google Patents

Abstract

【課題】全ビット・グレイコード変換方式と同等のスパークル抑止能力を持ち、配線の錯綜およびパイプラインディレイの増大を防止したＡＤＣを実現する。
【解決手段】所定電圧ステップずつ異なる基準電圧Ｖrefを生成し、基準電圧Ｖrefとアナログの入力信号Ｖinとの電圧比較を並列に行ってアナログの入力信号の電圧レベルを検出し、所定ビットＮの上位のｎビット分の電圧レベルを符号化しグレイコードを出力する第１エンコーダ３_−８と、残りの下位ビット分の電圧レベルを符号化し出力する第２エンコーダ３_−１〜３_−７と、第１エンコーダから出力されるグレイコードをバイナリーコードに変換し、上位ｎビットＡＤＢ[5]〜ＡＤＢ[3]を生成する第１出力回路４と、第１出力回路４から生成されるディジタル信号ＡＤＢ[3]と、第２エンコーダの出力とを用いて、下位ビットＡＤＢ[2]〜ＡＤＢ[0]を生成する第２出力回路５とを有する。
【選択図】図１

Description

本発明は、所定電圧ステップずつ異なる複数の基準電圧を生成し、当該複数の基準電圧とアナログの入力信号との電圧比較を並列に行って、アナログの入力信号を所定ビットのディジタル信号に変換する並列型アナログ−ディジタル変換器に関する。

超高速のアナログ−ディジタル変換器（以下、ＡＤＣという）としては、従来より、並列型と呼ばれる構成が知られている。その原型は、米国特許４，２７６，５４３号（１９７９年３月１９日出願）に遡る。
並列型ＡＤＣでは、Ｎビットの出力に対し、原理的には（２^Ｎ−１）個の比較器を並べる。各比較器は２つずつの入力を持ち、その片側は全比較器共通で、アナログ信号の入力に接続する。各比較器のもう一方の入力には、１ＬＳＢ分ずつ異なる基準電位を入力する。入力したアナログ信号は比較器列により、まず“温度計コード”と呼ばれる符号に変換される。この名称は、入力信号が基準電圧より高いことを示す“１”の比較器出力がアナログ入力電圧に応じてアルコール温度計のように増減することから命名された。

温度計コードは、いわゆる微分回路により、その反転箇所のみで“１”となるコードに変換された後、最終的な２進数（バイナリーコード）に変換される。最終段のエンコーダ（英語圏では普通“decoder”と呼ばれる）は、ワイヤードＯＲ（ＷＯＲ）を用いたＲＯＭ形式をとる構成が主流である。

以下、４ビットＡＤＣを、論理式を用いて説明する。
比較器の出力をＣ[i]（i=1,2,…,15）で表し、このＣ[i]列が温度計コードとなる。温度計コードにおいて、アナログ入力レベルと出力コードの換算が簡単なように、入力レベルが半開区間[i,i+1)内にあるとき、Ｃ[1]からＣ[i]までの比較器出力を１、残りの比較器出力、すなわちＣ[i+1]からＣ[15]を０とする。

微分回路は、次式（１）で表現される。

［数１］
Ｄ[i]＝Ｃ[i]＆！Ｃ[i+1] …（１）
（i=1,2,…,14）
ここで、“＆”は論理積、“！”はビット反転を示す。

バイナリーコード形式のエンコーダ出力は、次式（２）で表現される。

［数２］
ＡＤＢ[3:0]＝ (Ｄ[1]＆'0001')｜
(Ｄ[2]＆'0010')｜
(Ｄ[3]＆'0011')｜
(Ｄ[4]＆'0100')｜
(Ｄ[5]＆'0101')｜
(Ｄ[6]＆'0110')｜
(Ｄ[7]＆'0111')｜
(Ｄ[8]＆'1000')｜
(Ｄ[9]＆'1001')｜
(Ｄ[10]＆'1010')｜
(Ｄ[11]＆'1011')｜
(Ｄ[12]＆'1100')｜
(Ｄ[13]＆'1101')｜
(Ｄ[14]＆'1110')｜
(Ｄ[15]＆'1111') …（２）

ここで、'0001'等は４ビットの定数であり、“ＡＤＢ”はバイナリーコード形式で４ビットのＡＤＣ出力である。また、“＆”は論理積（ＡＮＤ）、“｜”は論理和（ＯＲ）を示す。前記（１）式の各Ｄ[i]は、４ビットに拡張して上記式（２）に適用する。

図１０に、従来の並列型アナログ−ディジタル変換回路の一構成例を示す。
基準電圧ＶＲＴとＶＲＢとの間に、たとえば１６個の抵抗素子Ｒ１６，Ｒ１５，…，Ｒ１の直列接続により等価的に表されるレジスタストリングが設けられている。レジスタストリングにおける各抵抗素子の接続点は、それぞれ１５個のコンパレータＣ１５，Ｃ１４，…，Ｃ１の反転入力（−）に接続され、コンパレータＣ１５，Ｃ１４，…，Ｃ１の非反転入力（＋）に、アナログ信号Ｖinが入力されている。

微分回路は、ＡＮＤゲートＡ１５，Ａ１４，…，Ａ１により構成される。このうち１４個のＡＮＤゲートＡ１４，Ａ１３…，Ａ１では、前記（１）式にしたがって、対応するコンパレータ出力Ｃ[i]が一方の入力端子に入力され、１つ上位のコンパレータ出力Ｃ[i+1]の反転信号が他方の入力端子に入力されている。最上位のコンパレータＣ１５の出力Ｃ[15]は、ＡＮＤゲートＡ１５の両方の入力端子に入力され、これによりコンパレータＣ１５はバッファとして機能する。

エンコーダＥＣＤ１は、たとえばＷＯＲ構成のＲＯＭ回路よりなる。図１０のＥＣＤ部分は、そのＯＲ接続点のマッピングを示すものであり、図中の二重丸の符号は微分回路の出力Ｄ[i]の論理和を求める素子を表している。
微分回路（ＡＮＤゲートＡ１５，Ａ１４，…，Ａ１）の出力Ｄ[i]は、エンコーダＥＣＤ１に入力され、前記（２）式にしたがって、４ビットのバイナリーコード形式のディジタル信号ＡＤＢ[3:0]に変換される。
ＡＤＢ[3:0]の最上位ビット（ＭＳＢ）であるＡＤＢ[3]は、微分回路の出力Ｄ[15]，Ｄ[14]，…，Ｄ[8]の論理和により求められる。同様に、ＡＤＢ[2]は微分回路の出力Ｄ[15]，Ｄ[14]，Ｄ[13]，Ｄ[12]，Ｄ[7]，Ｄ[6]，Ｄ[5]，Ｄ[4]の論理和により求められ、ＡＤＢ[1]は微分回路の出力Ｄ[15]，Ｄ[14]，Ｄ[11]，Ｄ[10]，Ｄ[7]，Ｄ[6]，Ｄ[3]，Ｄ[2]の論理和により求められる。また、ＡＤＢ[3:0]の最下位ビット（ＬＳＢ）であるＡＤＢ[0]は、微分回路の出力Ｄ[15]，Ｄ[13]，Ｄ[11]，Ｄ[9]，Ｄ[7]，Ｄ[5]，Ｄ[3]，Ｄ[1]の論理和により求められる。

このような構成のＡＤＣにおいて、いま、入力されたアナログ信号Ｖinのレベルが１６個の抵抗素子で等分割された１５の電圧範囲（以下、単にレベルという）のうち、たとえば第７レベルにある、すなわち入力レベルが半開区間[7,8)にあるとする。このとき、７つの比較器出力Ｃ[1]，Ｃ[2]，…，Ｃ[7]が１で、残りの８つの比較器出力Ｃ[8]，Ｃ[9]，…，Ｃ[15]が０を示す。また、微分回路におけるＡＮＤゲート出力Ｄ[7]のみが１で残り全てのＡＮＤゲート出力が０を示す。このときエンコーダＥＣＤ１の論理和は最上位ビットのみ０となることから、ＡＤＢ[3:0]＝'0111'が当該ＡＤＣから出力される。

つぎの瞬間、入力レベルが若干上がって第８レベルになった、すなわち半開区間[8,9)に移行したとする。このとき、７つの比較器出力Ｃ[1]，Ｃ[2]，…，Ｃ[7]に加えて第８番目の比較器出力Ｃ[8]も１となり、その結果、微分回路において１が立っているＡＮＤゲート出力がＤ[7]からＤ[8]に変化する。したがって、エンコーダＥＣＤ１の論理和は最上位ビットのみ１となり、当該ＡＤＣの出力ＡＤＢ[3:0]が'0111'から'1000'に変化する。
並列型ＡＤＣでは、このようにしてアナログ入力信号の電圧レベルが４ビットのディジタル信号に高速にパラレル変換され、出力される。

このエンコード形式の問題点は、ノイズ等の影響で温度計コードがランダムに反転するバブルエラーがあったとき、もしくはメタステーブル発生時に、“スパークル”と呼ばれる大きなエラーを発生することにある。たとえば、温度計コードが乱れて、入力レベルが第７レベルのとき、Ｃ[1]からＣ[7]のみでなく、Ｃ[9]も１になってバブルが発生したとする。この場合、微分回路の出力がＤ[7]のみでなくＤ[9]も１となるため、ＡＤＢ[3:0]＝'0111'｜'1001'＝'1111'と、出力コードが大きく間違えてしまう。このような出力コードの大きなホッピングをスパークルという。温度計コードのバブル、および、それによるスパークルは、アナログ入力の周波数が高いときに発生しやすい。

この問題に対処するため、種々の考案がなされてきた。それらの方式の多くのものの基礎となるのがグレイコードである。
グレイコードを用いたエンコーダ出力は、次式（３）により記述される。

［数３］
ＡＤＧ[3:0]＝ (Ｄ[1]＆'0001')｜
(Ｄ[2]＆'0011')｜
(Ｄ[3]＆'0010')｜
(Ｄ[4]＆'0110')｜
(Ｄ[5]＆'0111')｜
(Ｄ[6]＆'0101')｜
(Ｄ[7]＆'0100')｜
(Ｄ[8]＆'1100')｜
(Ｄ[9]＆'1101')｜
(Ｄ[10]＆'1111')｜
(Ｄ[11]＆'1110')｜
(Ｄ[12]＆'1010')｜
(Ｄ[13]＆'1011')｜
(Ｄ[14]＆'1001')｜
(Ｄ[15]＆'1000') …（３）

図１１に、この（３）式が示すバイナリー−グレイ変換をＷＯＲ構成のＲＯＭ回路（エンコーダ）で実現したＡＤＣの構成を示す。
微分回路（ＡＮＤゲートＡ１５，Ａ１４，…，Ａ１）の出力Ｄ[i]は、エンコーダＥＣＤ２に入力され、前記（３）式にしたがって、４ビットのグレイコード形式のディジタル信号ＡＤＧ[3:0]に変換される。
ＡＤＧ[3:0]のＭＳＢであるＡＤＧ[3]は、微分回路の出力Ｄ[15]，Ｄ[14]，…，Ｄ[8]の論理和により求められる。同様に、ＡＤＧ[2]は微分回路の出力Ｄ[11]，Ｄ[10]，Ｄ[9]，Ｄ[8]，Ｄ[7]，Ｄ[6]，Ｄ[5]，Ｄ[4]の論理和により求められ、ＡＤＧ[1]は微分回路の出力Ｄ[13]，Ｄ[12]，Ｄ[11]，Ｄ[10]，Ｄ[5]，Ｄ[4]，Ｄ[3]，Ｄ[2]の論理和により求められる。また、ＡＤＧ[3:0]のＬＳＢであるＡＤＧ[0]は、微分回路の出力Ｄ[14]，Ｄ[13]，Ｄ[10]，Ｄ[9]，Ｄ[6]，Ｄ[5]，Ｄ[2]，Ｄ[1]の論理和により求められる。

グレイコードは隣接するコードが１ビットしか異ならないという特徴があり、バブルがスパークルになり難い。たとえば、前述の例Ｄ[7]＝Ｄ[9]＝１では、ＡＤＧ[3:0]＝'0100'｜'1101'＝'1101'とＤ[9]に対応するコードが出力され、スパークルになっていない。

しかしながら、微分回路をグレイコードと組み合わせるだけでは、メタステーブルという温度計コードの境界が不安定となる現象は除去できない。メタステーブルとは、たとえばアナログ入力と基準電圧との差が小さい、あるいは動作スピードが速いときにコンパレータの出力がラッチ状態でも出力レベルが完全にローレベルまたはハイレベルにならず、中間レベル“Ｍ”（以下、Ｍレベルという）になることをいう。メタステーブルが発生すると、Ｄ[i]が全て０になってしまったり、ビット毎にＤ[i]の判定が異なってしまうような場合に、スパークルとなってしまう。

これを防ぐには、比較器から直接グレイコードを生成する方式が有効である。この方式を論理式で表すと、次式(4-1)〜(4-4)となる。

［数４］
ＡＤＧ[3]＝ Ｃ[8] …(4-1)
ＡＤＧ[2]＝ Ｃ[4]＆！Ｃ[12] …(4-2)
ＡＤＧ[1]＝（Ｃ[2]＆！Ｃ[6]） ｜
（Ｃ[10]＆！Ｃ[14]） …(4-3)
ＡＤＧ[0]＝（Ｃ[1]＆！Ｃ[3]） ｜
（Ｃ[5]＆！Ｃ[7]） ｜
（Ｃ[9]＆！Ｃ[11]）｜
（Ｃ[13]＆！Ｃ[15]） …(4-4)

このエンコード方式では、比較器出力Ｃ[1]〜Ｃ[15]の各々は、上記(4-1式)
〜(4-4)式に示すグレイコード変換後の出力に１回ずつしか登場しない。メタステーブルは、一般に、温度計コードのビットが反転する境目にある１つの比較器でしか発生しない。したがって、比較器を上記(4-1)式〜(4-4)式にしたがって構成すると、出力コードのせいぜい１ビットが不定になるだけである。前記したグレイコードの性質から、不定の１ビットは入力レベル換算では１ＬＳＢ分の差にしか過ぎない。このため、比較器から直接グレイコードを生成する上記方式によって、スパークルの発生を完全に抑えることが可能となる。

一方で、比較器から直接グレイコードを生成する上記方式は、比較器出力を複雑に組み合わせなければエンコードできないという欠点を有する。もし比較器を基準電圧の大小関係の順に並べると、比較器出力の配線長が長くなり、変換速度上不利である。そこで、基準電圧の比較器への取り込み側で配線を錯綜させ、比較器列は出力コードに合わせた順番で配置する工夫がなされていた。基準電圧は直流値なので、配線が複雑になっても速度上の問題はないからである。ただし、ノイズを拾わないような注意が必要となる。
このようなアイデアはかなり古く、１９８２年４月５日出願の米国特許４，３８６，３３９号にその萌芽が認められる。

レジスタストリングそのものの形を工夫して配線の錯綜を防ぐため、レジスタストリングを長螺旋状にする手法が、１９８６年のＩＳＳＣＣにおいて発表されている（An 8b 250MHz A/D Converter, IEEE International Solid-State Circuits Conference.1986 FEBRUARY 20, DIGEST OF TECHNICAL PAPERS pp136-137）。この手法は、比較器入力側で配線の錯綜が防止でき、ＡＤＣ設計に有用である。

この従来の方式を用いたＡＤＣでは、比較器から直接グレイコードを生成することによりメタステーブル耐性が高いという利点がある反面、グレイコードをバイナリーコードに変換して出力する必要があることに変わりがない。すなわち、ＡＤＣ後のディジタル的データ処理には、グレイコードのままでは取り扱いが困難であり、バイナリーコードへの変換は必須である。また、例外も多いが、グレイ−バイナリー変換にともなうパイプラインディレイが許容できないアプリケーションも多い。
従来方式を用いたＡＤＣは、グレイ−バイナリー変換に余分な時間がかかるので、この点を改善する余地があった。

４ビットのグレイ−バイナリー変換を論理式で表すと、次式(5-1)〜(5-4)になる。

［数５］
ＡＤＢ[3]＝ＡＤＧ[3] …(5-1)
ＡＤＢ[2]＝ＡＤＧ[2]※ＡＤＢ[3] …(5-2)
ＡＤＢ[1]＝ＡＤＧ[1]※ＡＤＢ[2] …(5-3)
ＡＤＢ[0]＝ＡＤＧ[0]※ＡＤＢ[1] …(5-4)

ここで、符号※は排他的論理和“ＸＯＲ”を表す演算記号である。これらの一般式が、最上位ビットを除きＡＤＢ[i]＝ＡＤＧ[i]※ＡＤＢ[i+1]で表せることは明らかである。

この式を回路で実現するときの問題点は、変換式(5-2)〜(5-4)の右辺に１つ上位のＡＤＢが入ってきていることである。そのため、ＡＤＣのビット数が増えるにしたがってゲート段数が増大する。また、ＸＯＲゲートは、ＯＲゲートより実現しにくく、特にＸＯＲゲート数を更に必要とするルックアヘッドの技法が使いづらい。この点が、超高速ＡＤＣにおいてビット数を増やすときの上記問題点を、さらに深刻なものとしている。
なお、ルックアヘッドの技法とは、たとえばＡＤＢ[1]を以下のように直接展開することにより、ゲート数を多くする代わりに高速化を図る手法である。

［数６］
ＡＤＢ[1]＝ＡＤＧ[1]※ＡＤＧ[2]※ＡＤＧ[3]…（６）

本発明の目的は、グレイコードと同等のスパークル抑止能力を持ちながら、配線の錯綜およびパイプラインディレイの増大を防止したＡＤＣを実現することにある。

本発明の第１の観点に係わる並列型アナログ−ディジタル変換器は、アナログの入力信号を所定ビットのディジタル信号に変換する際に、入力信号の電圧レベルを検出するときの基準電圧を生成するレジスタストリングを有する並列型アナログ−ディジタル変換器であって、上記レジスタストリングが、上記所定ビットＮを上位と下位に分けたときの上位のビット数ｎに対応して２^ｎ回もしくはその倍数回折り返されている。

好適に、ｎビット分の電圧レベルを符号化し、グレイコードを出力する第１エンコーダと、上記所定ビットＮのうちｎビットを除いた残りのビット分の電圧レベルを符号化し、出力する第２エンコーダとをさらに有する。
この第１，第２エンコーダは、好適に、所定電圧ステップで異なる上記基準電圧と入力信号とを入力し、入力信号を各基準電圧と比較して大小関係に応じた論理の出力を生成する（２^Ｎ−１）個の比較器を有し、上記（２^Ｎ−１）個の比較器は、上記所定電圧ステップの２^Ｎ−ｎ倍ずつ異なる基準電圧を入力する比較器ごとに２^Ｎ−ｎ個のブロックに分類され、上記レジスタストリングの周囲に配置されている。

上記第１エンコーダは、好適に、そのブロック内の比較器が出力する温度計コードを、直接グレイコードに変換する。

上記第２エンコーダは、好適に、各ブロック内で（２ｍ−１）番目の比較器出力と２ｍ番目の比較器出力（ｍ：２^ｎ−１以下の自然数）との論理の反転を検出する複数の論理回路と、当該複数の論理回路の出力の論理和を演算し、出力するＯＲゲート回路とを有する。

好適に、上記第１エンコーダから出力される上記グレイコードをバイナリーコードに変換し、ｎビットのディジタル信号を生成する第１出力回路と、当該第１出力回路により生成されるディジタル信号と、上記第２エンコーダの出力とを用いて、上記所定ビットＮのうちｎビットを除いた残りのビットのディジタル信号を生成する第２出力回路とをさらに有する。
この場合、上記第１出力回路は、ｎビットの全部もしくは一部を、他のビットより早く出力する構成としてもよい。

本発明の第２の観点に係わる並列型アナログ−ディジタル変換器は、所定電圧ステップずつ異なる複数の基準電圧を生成し、当該複数の基準電圧とアナログの入力信号との電圧比較を並列に行ってアナログの入力信号の電圧レベルを検出し、所定ビットのディジタル信号に変換する並列型アナログ−ディジタル変換器であって、上記所定ビットＮの上位のｎビット分の電圧レベルを符号化し、グレイコードを出力する第１エンコーダと、上記所定ビットＮのうち残りのビット分の電圧レベルを符号化し、出力する第２エンコーダと、上記第１エンコーダから出力される上記グレイコードをバイナリーコードに変換し、ｎビットのディジタル信号を生成する第１出力回路と、当該第１出力回路により生成されるディジタル信号と、上記第２エンコーダの出力とを用いて、所定ビットＮからｎビットを除いた残りのビットのディジタル信号を生成する第２出力回路とを有する。

以上のように構成された本発明の並列型アナログ−ディジタル変換器では、レジスタストリングが上位のビット数ｎに応じて折り返されていることから、ｎビットの比較器が近くに纏めて配置されている。したがって、ｎビットの比較器が分類された比較器ブロックへの基準電圧の入力を短い配線で行い、この比較器ブロックから直接グレイコードが出力される。ｎビットに対応した比較器ブロックから出力されたグレイコードは、第１出力回路内でバイナリーコードに変換され、タイミング調整後にｎビットのディジタル出力信号として当該並列型アナログ−ディジタル変換器から出力される。
一方、残りのビットに対応した比較器ブロックでは、残りのビット分の電圧レベルが符号化され、出力される。この出力に対し、第２出力回路により、上記第１出力回路内でバイナリーコードに変換されたｎビットを用いた論理演算が施され、これにより残りのビットのディジタル出力信号が生成され、タイミング調整後に当該並列型アナログ−ディジタル変換器から出力される。

本発明に係わる並列型アナログ−ディジタル変換器によれば、出力ビットの上位ビット数に対応した回数でレジスタストリングを折り返し配置している。これにより上位ビットの比較器を１纏まりに配置し、その結果として、上位ビットのみ比較器の基準電圧入力の入れ替えによるグレイコード生成を実現している。そのため、第１出力回路内でグレイ−バイナリー変換のための排他的論理和の演算素子（ＸＯＲゲート）の直列段数が少なくて済む。また、第２出力回路内では、下位ビット数が如何に増えようとも、たとえばＸＯＲゲートは１段以上増えない。すなわち、パイプラインディレイの増大を必要最小限に抑えている。
この一部のビットにグレイコードを用いた場合でも、全ビットにグレイコードを用いた従来のエンコード方式とほぼ同等の動作信頼性（スパークル耐性）が得られる。
また、本発明によれば、レジスタストリングをＡＤＣの中央部に集中して配置することができるので良好な積分直線性が得られる。

以上より、本発明によって、全ビットにグレイコードを用いたエンコード方式とほぼ同等の高い動作信頼性を維持しながら、全ビットにバイナリーコードを用いたエンコード方式と同程度に小さいパイプラインディレイの並列型アナログ−ディジタル変換器が実現できた。

本実施形態に係わるアナログ−ディジタル変換器（ＡＤＣ）のブロック図である。 本実施形態に係わるレジスタストリングと比較器との位置および接続関係の第１の例を示す図である。 本実施形態に係わるレジスタストリングと比較器との位置および接続関係の第２の例を示す図である。 本実施形態に係わるレジスタストリングと比較器との位置および接続関係の第３の例を示す図である。 本実施形態に係わる下位ビットの比較器ブロックの構成を示す論理回路図である。 本実施形態に係わる上位ビットの比較器ブロックの構成を示す論理回路図である。 本実施形態に係わる第１出力回路内における、グレイ−バイナリー変換回路を示す論理回路図である。 本実施形態に係わる第２出力回路内における、下位ビット生成回路を示す論理回路図である。 本実施形態に係わるＡＤＣに適用可能な、ラッチ回路の一例を示す回路図である。 従来の並列型ＡＤＣの一構成例を示す図である。 従来の並列型ＡＤＣの他の構成例を示す図である。

図１に、本実施形態に係わるアナログ−ディジタル変換器（ＡＤＣ）のブロック図を示す。

このＡＤＣ１では、基準電圧を作るレジスタストリング２を、ＡＤＣのほぼ中央部で複数回折り返して配置し、その周囲に複数、ここでは８個の比較器ブロック３_−１〜３_−８を配置している。比較器ブロック３_−１〜３_−８は、アナログ入力信号Ｖinをレジスタストリング２からの基準電圧Ｖrefと比較し、信号Ｅ[1]〜Ｅ[7]またはＦ[0]〜Ｆ[2]を出力する。
ＡＤＣ１は、また、比較器ブロック３_−８の出力Ｆ[2],Ｆ[1],Ｆ[0]からバイナリーコード形式のディジタル信号のうち上位３ビットＡＤＢ[5],ＡＤＢ[4],ＡＤＢ[3]を生成する３つの変換回路４_−２，４_−１，４_−０を含む第１出力回路４と、下位３ビットＡＤＢ[2],ＡＤＢ[1],ＡＤＢ[0]を生成する第２出力回路５とを有する。なお、第２出力回路５は、下位３ビットと同期させて上位３ビットを出力するためのラッチ回路などを含む。

レジスタストリング２としては、抵抗率の均一性が高い抵抗体、たとえば配線用のメタルが用いられる。抵抗率にＩＣの面内ばらつきがあると、ＡＤＣの積分非直線性となって表れてくる。均一性を良好に保つためには、ＩＣ内で、できるだけ集中した場所に抵抗体を配置するのが良い。
比較器をバイポーラプロセスで実現するときは、ベース電流により基準電圧がずれてしまう現象がある。このため１ＬＳＢ当たり１Ωから数十Ω程度の値が採用され、その実現には抵抗率の低いメタル抵抗が好適である。もしＭＯＳプロセスで比較器を作るときは、ポリシリコン抵抗体などの大きな抵抗率の材料が使える。抵抗率の大きな材料を使用すると、基準電圧を生成するための消費電力を削減できるという利点がある。ＡＤＣの製造プロセスに限定はないが、ここでは、バイポーラプロセスとメタル抵抗（レジスタストリング）の組合せを用いている。

レジスタストリング２の一方端に最上位基準電圧ＶＲＴに対応した電圧を、他端に最下位基準電圧ＶＲＢに対応した電圧を加える。このレジスタストリング２の両端に加える電圧は、最上位基準電圧ＶＲＴから、あるいは最下位基準電圧ＶＲＢから、必要なオフセット分だけずれた電圧である。

Ｎビットの並列型ＡＤＣを実現するには、（２^Ｎ−１）個の比較器が必要である。したがって、レジスタストリングを２^Ｎ個に等分割すると、その（２^Ｎ−１）個の分割点（タップ）に所定のステップ幅で漸増する基準電圧Ｖref1,Ｖref2,…,Ｖref2^N-1が現出する。基準電圧Ｖref1,Ｖref2,…,Ｖref2^N-1は、下記に説明する所定の規則でグループ化されて、対応する比較器ブロックに入力されている。

レジスタストリングをｍ重に折り曲げると、基準電圧Ｖref1,Ｖref2,…,Ｖref2^N-1のうちｍステップ置きに基準電圧の取り出し点が近接する。本実施形態では、このことを利用して各比較器ブロックに配分する比較器のグループ分けがされている。
このときレジスタストリングの折り曲げ回数ｍは、生成したいディジタル信号のビット数Ｎで決まる。すなわち、Ｎビットのディジタル信号を生成するために基準電圧の取り出し位置を近接させたいときは、ｍ＝２^Ｎまたはその倍数とする。たとえば、２ビットのＡＤＣではレジスタストリングを４重に折り曲げ、４ビットのＡＤＣではレジスタストリングを１６重に折り曲げる。

さらに、本発明では、ＡＤＣのビット数Ｎを、上位ｎビットと、下位（Ｎ−ｎ）ビットに分けて生成する。このようにすると、レジスタストリングの折り曲げ回数は、上位ビット数ｎに依存した２^ｎまたはその倍数（＜２^Ｎ）とする。たとえば、４ビットのＡＤＣで上位ビット数を２とした場合、レジスタストリングは４重に折り曲げればよい。また、６ビットのＡＤＣで上位ビット数を３とした場合、レジスタストリングは８重に折り曲げればよい。
なお、この並列型ＡＤＣでは、詳細は後述するが、後段のＸＯＲゲート段数を削減することなどを目的として、上位ビットをグレイコードで生成し、その結果を利用して下位ビットを生成している。ビット数を上位と下位で分けた理由は、むしろ、この上位ビットをグレイコード生成に用いるという要請による。

本実施形態に係わるＡＤＣは、アナログ入力信号をバイナリーコード形式の６ビットのディジタル出力信号に変換する。したがって、比較器が２^６−１＝６３個必要である。ここで、最下位基準電圧ＶＲＢ側に近い側の基準電圧を用いるものから順次、６３個の比較器にシリアルナンバーを付して、Ｃ０１，Ｃ０２，Ｃ０３，…，Ｃ６３と表記する。また、レジスタストリングから比較器に取り出す線は、レジスタストリングの平行ストライプ部に直交する方向に配線する。さらに、レジスタストリングの平行ストライプ部の左と右で比較器を振り分ける方向を、比較器４個ごとに切り替える。すなわち、最初の４つの比較器Ｃ０１〜Ｃ０４まではレジスタストリングの左側に配置し、つぎの４つの比較器Ｃ０５〜Ｃ０８はレジスタストリングの右側に配置し、以後、同様にして、残りの比較器Ｃ０９〜Ｃ６３を４個ずつ左右交互に配置する。

以上の規則にしたがって比較器Ｃ０１〜Ｃ６３を配置した後、８個（ないし７個）の比較器をグループ化して各比較器ブロックを構成したものが、図２〜図４である。
図２と図３では、各ブロック内での比較器の配列が異なる。図２に示す比較器ブロック内では、最も番号が小さい比較器を最下位基準電圧ＶＲＢ側に配し、他の比較器を番号が大きくなるにしたがって最上位基準電圧ＶＲＴ側にずらして配置している。図３に示す比較器ブロック内では、逆に、最も番号が小さい比較器を最上位基準電圧ＶＲＴ側に配し、他の比較器を番号が大きくなるにしたがって最下位基準電圧ＶＲＢ側にずらして配置している。
ただし、図２と図３では、基準電圧の取り出し配線が一部混み合う箇所が生じる。この配線ピッチが比較器の配置に影響することは通常ないが、基準電圧の取り出し配線のピッチを緩和したい場合、図４のような配置が考えられる。

図４では、基準電圧の取り出し点を２つずつ組にして横並びにし、その２つの取り出し点にそれぞれ接続された配線を左右に直線状に配置している。これによって、レジスタストリングの平行ストライプ部と取り出し配線がきれいに枡目状になる。
ただし、図４では、レジスタストリングの折り返し箇所が横一直線にならず、図の右上側および左下側に飛び出した配置となり、レジスタストリングの配置スペースが大きくなるという難点がある。
なお、図４では、各ブロック内で比較器の配置方向を図２と図３の関係のように逆とすることもできる。その場合のレジスタストリングは、図４とは逆に左上側と右下側が飛び出した配置となる。

下位ビットを生成する比較器ブロック３_−１〜３_−７では、次式（７）で表される信号Ｅ[i]を生成する（ｉ：１〜７までの自然数）。

［数７］
Ｅ[i]＝（Ｃ[i] ＆！Ｃ[i+8]） ｜
（Ｃ[i+16]＆！Ｃ[i+24]）｜
（Ｃ[i+32]＆！Ｃ[i+40]）｜
（Ｃ[i+48]＆！Ｃ[i+56]） …（７）

この式（７）を具体化した比較器ブロック３_−１〜３_−７の構成例を、図５に示す。
比較器ブロック３_−１〜３_−７は、８個のコンパレータＣ[i],Ｃ[i+8],Ｃ[i+16],
Ｃ[i+24],Ｃ[i+32],Ｃ[i+40],Ｃ[i+48],Ｃ[i+56]を有する。比較器ブロック３_−１ではｉ＝１、比較器ブロック３_−２ではｉ＝２、比較器ブロック３_−３ではｉ＝３、比較器ブロック３_−４ではｉ＝４、比較器ブロック３_−５ではｉ＝５、比較器ブロック３_−６ではｉ＝６、比較器ブロック３_−７ではｉ＝７となる。

また、比較器ブロック３_−１〜３_−７は、４つのＡＮＤゲートＡ１，Ａ２，Ａ３，Ａ４と、１つのＯＲゲートＯＲ１とを有する。ＡＮＤゲートＡ１にコンパレータＣ[i]出力とコンパレータＣ[i+8]出力の反転信号が入力され、ＡＮＤゲートＡ２にコンパレータＣ[i+16]出力とコンパレータＣ[i+24]出力の反転信号が入力され、ＡＮＤゲートＡ３にコンパレータＣ[i+32]出力とコンパレータＣ[i+40]出力の反転信号が入力され、ＡＮＤゲートＡ４にコンパレータＣ[i+48]出力とコンパレータＣ[i+56]出力の反転信号が入力される。ＡＮＤゲートＡ１，Ａ２，Ａ３，Ａ４の出力はＯＲゲートＯＲ１に入力され、ＯＲゲートＯＲ１から信号Ｅ[i]が出力される。

上位ビットを生成する比較器ブロック３_−８では、次式(8-1),(8-2),(8-3)で表されるグレイコード形式の信号Ｆ[2],Ｆ[1],Ｆ[0]を生成する。

［数８］
Ｆ[2]＝ Ｃ[32] …(8-1)
Ｆ[1]＝ Ｃ[16]＆！Ｃ[48] …(8-2)
Ｆ[0]＝（Ｃ[8]＆！Ｃ[24]）｜
（Ｃ[40]＆！Ｃ[56]） …(8-3)

この式(8-1),(8-2),(8-3)を具体化した比較器ブロック３_−８の構成例を、図６に示す。
比較器ブロック３_−８は、７個のコンパレータＣ[8],Ｃ[16],Ｃ[24],Ｃ[32],
Ｃ[40],Ｃ[48],Ｃ[56]を有する。

また、比較器ブロック３_−８は、３つのＡＮＤゲートＡ５，Ａ６，Ａ７と、１つのＯＲゲートＯＲ２とを有する。ＡＮＤゲートＡ５にコンパレータＣ[8]出力とコンパレータＣ[24]出力の反転信号が入力され、ＡＮＤゲートＡ６にコンパレータＣ[16]出力とコンパレータＣ[48]出力の反転信号が入力され、ＡＮＤゲートＡ７にコンパレータＣ[40]出力とコンパレータＣ[56]出力の反転信号が入力される。ＡＮＤゲートＡ５とＡ７の出力はＯＲゲートＯＲ２に入力されている。ＯＲゲートＯＲ２から信号Ｆ[0]が出力され、ＡＮＤゲートＡ６から信号Ｆ[1]が出力され、コンパレータＣ[32]から信号Ｆ[2]が出力される。

本実施形態に係わるＡＤＣ１の上位３ビットのバイナリーコード形式の出力信号ＡＤＢ[5],ＡＤＢ[4],ＡＤＢ[3]は、この比較器３_−８から出力される信号Ｆ[2],Ｆ[1],Ｆ[0]を、以下のグレイ−バイナリー変換式(9-1),(9-2),(9-3)を用いて変換することで得られる。このコード変換は、図１の第１出力回路４において実行される。

［数９］
ＡＤＢ[5]＝Ｆ[2] …(9-1)
ＡＤＢ[4]＝Ｆ[1]※Ｆ[2] …(9-2)
ＡＤＢ[3]＝Ｆ[0]※Ｆ[1]※Ｆ[2] …(9-3)

この論理式を実現する具体的回路例を、図７に示す。
この回路は、２つのＸＯＲゲートＸ１，Ｘ２により構成される。Ｆ[2]がＡＤＢ[5]としてそのまま出力され、Ｆ[1]とＦ[2]を入力とするＸＯＲゲートＸ１の出力からＡＤＢ[4]が取り出され、ＸＯＲゲートＸ１の出力とＦ[0]を入力とするＸＯＲゲートＸ２からＡＤＢ[3]が出力される。

また、ＡＤＣ１の下位３ビットのバイナリーコード形式の出力信号ＡＤＢ[2],ＡＤＢ[1],ＡＤＢ[0]は、上記(9-3)式の論理式で生成されたＡＤＢ[3]と、比較器３-1〜３-7から出力される信号Ｅ[1]〜Ｅ[7]を用いて、次式(10-1),(10-2),(10-3)により生成される。この下位ビットの生成は、図１の第２出力回路５において実行される。

［数１０］
ＡＤＢ[2]＝ Ｅ[4]※ＡＤＢ[3] …(10-1)
ＡＤＢ[1]＝（Ｅ[2]※Ｅ[4]）｜
（Ｅ[6]※ＡＤＢ[3]） …(10-2)
ＡＤＢ[0]＝（Ｅ[1]※Ｅ[2]）｜
（Ｅ[3]※Ｅ[4]）｜
（Ｅ[5]※Ｅ[6]）｜
（Ｅ[7]※ＡＤＢ[3]） …(10-3)

この論理式を実現する具体的回路例を、図８に示す。
この回路は、７つのＸＯＲゲートＸ３〜Ｘ９と、２つのＯＲゲートＯＲ３，ＯＲ４とから構成される。Ｅ[4]とＡＤＢ[3]が入力されたＸＯＲゲートＸ３からＡＤＢ[2]が出力される。Ｅ[2]とＥ[4]がＸＯＲゲートＸ４に入力され、Ｅ[6]とＡＤＢ[3]がＸＯＲゲートＸ５に入力され、ＸＯＲゲートＸ４，Ｘ５の出力が入力されたＯＲゲートＯＲ３から、ＡＤＢ[1]が出力される。Ｅ[7]とＡＤＢ[3]がＸＯＲゲートＸ６に入力され、Ｅ[3]とＥ[4]がＸＯＲゲートＸ７に入力され、Ｅ[1]とＥ[2]がＸＯＲゲートＸ８に入力され、Ｅ[5]とＥ[6]がＸＯＲゲートＸ９に入力され、ＸＯＲゲートＸ６〜Ｘ９の出力が入力された４入力ＯＲゲートＯＲ４から、ＡＤＢ[0]が出力される。

この図８の回路はＸＯＲゲートの段数が１段であり、図７の回路と合わせてもＸＯＲゲートの段数が３段で６ビットの出力が得られる。また、ＡＤＣのビット数が増えても、ＯＲゲートの入力数が増えるだけで、ＸＯＲゲートの段数はこれ以上増えない。したがって、パイプラインディレイの増加を抑えた実装が可能である。

なお、実際の回路は、単純な組合せ論理回路ではなく、その内部のエンコーダ途中に適宜ラッチ回路を配置する。すなわち、前記(9-1)式で記述される最上位ビット（ＭＳＢ）は、後述するようにＦ[2]をそのまま出力することもあるが、通常は、パイプラインディレイを合わせるために下位ビットの段数と同じ遅延量だけ出力を遅らすためのラッチ回路が必要となる。同様に、前記(9-2)式，前記(9-3)式、さらには前記(10-1)式および前記(10-2)式で記述される各ビットも、最終的には最下位ビット（ＬＳＢ）の遅延量に合わせる必要があり、このためのラッチ回路または遅延素子が必要となる。ラッチ回路は、図１の回路４、回路５または比較器ブロック３_−１〜３_−８内に配置される。

図９に、ラッチ回路の一構成例を示している。
本例のラッチ回路は、トランスファー段とラッチ段よりなる。前者は、抵抗素子Ｒ１，Ｒ２、電流源Ｉ１，Ｉ２，Ｉ３、ｎｐｎトランジスタＱ１〜Ｑ３，Ｑ７，Ｑ８により構成されている。

ｎｐｎトランジスタＱ１，Ｑ２，Ｑ３により差動増幅器が構成されている。
ｎｐｎトランジスタＱ１のベースはアナログ信号Ｖinの入力端子Ｔinに接続され、コレクタは抵抗素子Ｒ１を介して電源電圧ＶCCの供給線に接続されている。ｎｐｎトランジスタＱ２のベースは基準電圧Ｖ/inの入力端子Ｔ/inに接続され、コレクタは抵抗素子Ｒ２を介して電源電圧ＶCCの供給線に接続されている。これらのｎｐｎトランジスタのコレクタと抵抗素子との接続点は、ノードＮＤ１，ＮＤ２を形成している。ｎｐｎトランジスタＱ１，Ｑ２のエミッタがｎｐｎトランジスタＱ３のコレクタに共通に接続されている。

ｎｐｎトランジスタＱ４，Ｑ５およびＱ６によりラッチ段が構成されている。
ｎｐｎトランジスタＱ４のベースはノードＮＤ２に接続され、コレクタはノードＮＤ１に接続され、ｎｐｎトランジスタＱ５のベースはノードＮＤ１に接続され、コレクタはノードＮＤ２に接続されている。これらのｎｐｎトランジスタのエミッタはｎｐｎトランジスタＱ６のコレクタに共通に接続されている。

さらに、ｎｐｎトランジスタＱ３のベースはクロック信号ＣＬＫＮの入力端子ＴCLKnに接続され、ｎｐｎトランジスタＱ６のベースはクロック信号ＣＬＫの入力端子ＴCLKに接続され、これらのｎｐｎトランジスタのエミッタが電流源Ｉ１に接続されている。ここで、クロック信号ＣＬＫＮはクロック信号ＣＬＫの反転信号である。

ｎｐｎトランジスタＱ７，Ｑ８および電流源Ｉ２，Ｉ３により、トランスファー段の出力回路が構成されている。
ｎｐｎトランジスタＱ７のベースはノードＮＤ１に接続され、コレクタは電源電圧ＶCCの供給線に接続され、エミッタは電流源Ｉ２に接続されている。ｎｐｎトランジスタＱ８のベースはノードＮＤ２に接続され、コレクタは電源電圧ＶCCの供給線に接続され、エミッタは電流源Ｉ３に接続されている。
さらに、ｎｐｎトランジスタＱ８のエミッタはコンパレータの出力端子Ｔoutに接続され、ｎｐｎトランジスタＱ７のエミッタはコンパレータの反転出力端子Ｔ/outに接続されている。

クロック信号ＣＬＫＮがハイレベルにある半周期において、ｎｐｎトランジスタＱ３のコレクタに電流源Ｉ１の電流ｉ1が流れ、ｎｐｎトランジスタＱ１，Ｑ２により構成された差動増幅器が動作し、アナログ信号Ｖinおよび基準電圧Ｖrefのレベルに応じてこれらのトランジスタのコレクタ、即ち、ノードＮＤ１，ＮＤ２の電位が決まる。例えば、アナログ信号Ｖinのレベルは基準電圧Ｖ/inより高い場合、ノードＮＤ１がローレベル、ノードＮＤ２がハイレベルに保持される。また、このとき、クロック信号ＣＬＫがローレベルになっているので、ｎｐｎトランジスタＱ６のコレクタに電流が流れず、ラッチ段は動作しない。

クロック信号ＣＬＫＮがローレベルに切り換わったあと、ｎｐｎトランジスタＱ３のコレクタに電流が流れず、ｎｐｎトランジスタＱ６のコレクタに電流が流れ、ラッチ段が動作し、ノードＮＤ１，ＮＤ２の電位が保持される。
このように、クロック信号ＣＬＫＮがハイレベル、クロック信号ＣＬＫがローレベルの間に、アナログ信号Ｖinと基準電圧Ｖ/inとの差が差動増幅器により増幅され、ノードＮＤ１，ＮＤ２に出力される。クロック信号ＣＬＫＮがローレベル、クロック信号ＣＬＫがハイレベルの間に、ノードＮＤ１，ＮＤ２の電位がラッチ段により保持される。
ノードＮＤ１，ＮＤ２の電位はｎｐｎトランジスタＱ７，Ｑ８および電流源Ｉ２，Ｉ３からなる出力回路によりレベル変換され出力される。

なお、ラッチ機能を図１の第２出力回路５の出力段に設ける場合、図９におけるラッチ回路と出力回路を必要なビットの出力経路に配置する。
この場合、式(9-1)〜式(10-3)によれば上位ビットから確定していくので、必要なら上位ビットを下位ビットより早いクロック（少ないパイプラインディレイ）で出力することができる。この特徴はアプリケーションにより、たとえばＰＲＭＬチャネルで入力信号の仮判定結果を早く検出する場合などに有用である。

本実施形態に係わるＡＤＣ１では、以上述べてきたように、レジスタストリング２を上位ビット数に応じた回数折り返し配置し、上位ビットの比較器を一纏まりにしやすくした。上位ビットの比較器ブロック３_−８でグレイコードを生成し、後段の第１出力回路４でグレイ−バイナリー変換を行う。そして、下位ビットを生成する第２出力回路５では、比較器ブロック３_−１〜３_−７の出力と第１出力回路４の出力とから下位ビットを生成する回路を、ビット数が増えてもパイプラインとならない回路構成で実現した。
このため、本実施形態に係わるＡＤＣ１では、とくにパイプラインディレイに影響の大きなＸＯＲゲート段数が上位ビット数以上増えず、従来型ＡＤＣ内におけるグレイ−バイナリー変換回路のようにビット数に応じてパイプラインディレイも増加するようなことがなくなった。

本実施形態に係わるエンコード方式のバブル耐性は、全ビットをグレイコードで生成した後、バイナリーコードに変換する従来方式（以下、全ビット・グレイコード変換方式という）と同等である。なぜなら、比較器ブロック３_−１〜３_−８のＡＮＤゲートＡ１〜Ａ７には、少なくとも８ＬＳＢずれた２つの基準電圧と入力信号の比較結果が入力されており、バブルが８ＬＳＢも離れた位置まで飛ぶことは確率的に無視できるほど小さいからである。そのため、式（７）（図５）の回路では、発生したバブルがスパークルとなることは回路構成上で実質的に防止されている。また、２ビットに及ぶ大きなバブルが発生し、Ｅ[i]とＥ[i+1]がともに１となっても、式(10-1)〜(10-3)の構成上明らかなように、それがスパークルになることはない。

本実施形態に係わるエンコード方式のメタステーブル耐性は、全ビット・グレイコード変換方式に比べ理論上、若干劣る。上位ビットはグレイコードそのものなので同等であるが、下位ビットでは、たとえばＥ[4]は下位３ビットの生成式(10-1)〜(10-3)に同時に登場し、Ｅ[4]の生成時に起きたメタステーブルが、下位３ビットに影響を与える。
しかしながら、この発生モードのスパークルは、その大きさが下位ビットの範囲内に限られる。また、本実施形態に係わるエンコーダでは、下位ビット生成段（式(9-1)〜(10-3)の入力段）までのラッチ段数を、従来のＷＯＲのＲＯＭ型ＡＤＣより多くとり易いので、これによりスパークル頻度の点で大幅な改善が期待できる。おおよその傾向としては、メタステーブルによるスパークルは、比較器出力から複数ビットに影響するエンコード段のラッチ入力までのラッチ段数の指数関数で減少する。したがって、本実施形態に係わるＡＤＣでは、ラッチ段数を多くすることにより、実質的に従来方式と同様のメタステーブル耐性が保証できる。

なお、図５〜図８は、対応する論理式を素直に具体化したものであるが、同一の論理演算結果が得られるのであれば、図示の回路に限定されない。とくに、図５，図８における４入力のＯＲゲートＯＲ１，ＯＲ４は、たとえばＷＯＲにより実現してもよい。
また、上位ビット数に限定はなく、したがって、レジスタストリングの折り返し回数も図示のものに限らない。
基準電圧の引き出し方法および比較器ブロックの配置は、図示以外でも実現できる。とくに上位ビットを生成する比較器ブロック３_−８を最下位基準電圧ＶＲＢ側に配置することは、他に大きな変更を伴わない変形として容易に実施できる。

１…ＡＤＣ（並列型アナログ−ディジタル変換器）、２…レジスタストリング、３_−１〜３_−７…下位ビットの比較器ブロック、３_−８…上位ビットの比較器ブロック、４…第１出力回路、４_−１〜４_−３…グレイ−バイナリー変換回路、５…第２出力回路、Ｃ０１〜Ｃ５６，Ｃ[i]…コンパレータ（比較器）、Ａ１〜Ａ７…ＡＮＤゲート、ＯＲ１〜ＯＲ４…ＯＲゲート、Ｘ１〜Ｘ９…ＸＯＲゲート、Ｖin…アナログ入力信号、Ｖref，Ｖ/in…基準電圧、ＶＲＴ…最上位基準電圧、ＶＲＢ…最下位基準電圧、ＡＤＢ[0]〜ＡＤＢ[5]…ディジタル出力信号、Ｒ１等…抵抗、Ｑ１等…トランジスタ、Ｉ１等…電流源、ＣＬＫ等…クロック信号、ＶCC…電源電圧、ＧＮＤ…接地電位。

Claims (5)

1. 所定電圧ステップずつ異なる複数の基準電圧を生成し、当該複数の基準電圧とアナログの入力信号との電圧比較を並列に行ってアナログの入力信号の電圧レベルを検出し、所定ビットのディジタル信号に変換する並列型アナログ−ディジタル変換器であって、
   上記所定ビットＮの上位のｎビット分の電圧レベルを符号化し、グレイコードを出力する第１エンコーダと、
   上記所定ビットＮのうち残りのビット分の電圧レベルを符号化し、出力する第２エンコーダと、
   上記第１エンコーダから出力される上記グレイコードをバイナリーコードに変換し、ｎビットのディジタル信号を生成する第１出力回路と、
   当該第１出力回路により生成されるディジタル信号と、上記第２エンコーダの出力とを用いて、上記所定ビットＮからｎビットを除いた残りのビットのディジタル信号を生成する第２出力回路と
   を有する並列型アナログ−ディジタル変換器。
2. 上記第１，第２エンコーダは、所定電圧ステップで異なる上記基準電圧と入力信号とを入力し、入力信号を各基準電圧と比較して大小関係に応じた論理の出力を生成する（２^Ｎ−１）個の比較器を有し、
   上記（２^Ｎ−１）個の比較器は、上記所定電圧ステップの２^Ｎ−ｎ倍ずつ異なる基準電圧を入力する比較器ごとに２^Ｎ−ｎ個のブロックに分類されている
   請求項１記載の並列型アナログ−ディジタル変換器。
3. 上記第１エンコーダは、そのブロック内の比較器が出力する温度計コードを、直接グレイコードに変換する
   請求項２記載の並列型アナログ−ディジタル変換器。
4. 上記第２エンコーダは、各ブロック内で（２ｍ−１）番目の比較器出力と２ｍ番目の比較器出力（ｍ：２^ｎ−１以下の自然数）との論理の反転を検出する複数の論理回路と、
   当該複数の論理回路の出力の論理和を演算し、出力するＯＲゲート回路と
   を有する請求項２記載の並列型アナログ−ディジタル変換器。
5. 上記第１出力回路は、ｎビットの全部もしくは一部を、他のビットより早く出力する
   請求項１記載の並列型アナログ−ディジタル変換器。

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