KR101394640B1

KR101394640B1 - 인코드 회로 및 아날로그-디지털 변환기

Info

Publication number: KR101394640B1
Application number: KR1020070043941A
Authority: KR
Inventors: 코우지 마츠우라; 코이치 오노; 키요시 마키가와
Original assignee: 소니 주식회사
Priority date: 2006-05-11
Filing date: 2007-05-07
Publication date: 2014-05-12
Also published as: KR20070109856A; CN101098144B; JP2007306302A; US20070262887A1; US7696917B2; JP4821425B2; CN101098144A

Abstract

A/D 변환기의 인코드 에러를 삭감한다. 사이클릭형의 온도계 코드 또는 통상의 온도계 코드를 입력하고, 이 입력된 온도계 코드의 버블 에러를 다수결 논리에 의해 저감하는 디지털 에버리지부와, 상기 디지털 에버리지부에서 출력되는 온도계 코드의 논리 경계를 검출하는 논리 경계 검출부와, 상기 논리 경계 검출부에서의 출력 신호에 의거하여 출력 코드를 생성하는 인코더부를 가지고, 디지털 에버리지부에서 다수결 논리에 의해 온도계 코드로 발생하는 버블 에러를 저감함에 의해 인코드 에러를 없앨 수 있다.

인코드 회로, 아날로그-디지털 변환기, 인코드 에러, 온도계 코드, 디지털 에버리지부, 논리 경계 검출, 다수결 논리, 버블 에러

Description

인코드 회로 및 아날로그-디지털 변환기{ENCODE CIRCUIT AND ANALOG-DIGITAL CONVERTER}

도 1은 제1의 실시예의 아날로그-디지털 변환기의 블록 구성을 도시한 도면이다.

도 2는 도 1의 폴딩회로의 회로 구성을 도시한 도면이다.

도 3은 도 2의 폴딩회로의 동작을 설명하기 위한 파형도이다.

도 4는 기타의 폴딩회로의 회로 구성을 도시한 도면이다.

도 5는 도 4에 나타낸 폴딩회로의 동작을 설명하기 위한 파형도이다.

도 6은 도 1에 나타낸 2배 보간회로의 회로 구성을 도시한 도면이다.

도 7은 생성되는 폴딩 파형 전체를 나타낸 파형도이다.

도 8은 도 1의 인코드 회로의 회로 구성을 도시한 도면이다.

도 9는 도 8의 디지털 에버리지 회로의 회로 구성을 도시한 도면이다.

도 10은 도 9의 디지털 에버리지 회로의 동작을 설명하기 위한 논리표이다.

도 11은 도 9의 디지털 에버리지 회로의 동작을 설명하는 위한 다른 논리표이다.

도 12는 도 8에 나타낸 논리 경계 검출부의 동작을 설명하기 위한 논리표이다.

도 13은 제2실시예의 인코드 회로의 회로 구성을 도시한 도면이다.

도 14는 도 13에 나타낸 그레이-바이너리 변환 회로도이다.

도 15는 종래예의 플래쉬 A/D 변환기의 인코드 회로의 회로도이다.

도１６은 도 15의 인코드 회로의 동작을 설명하기 위한 논리표이다.

* 도면의 주요부분에 대한 부호의 설명 *

10…트랙 & 홀드 회로 11…저항 래더

12…상위 비트 변환회로 20…하위 비트 변환기

21∼24, 100, 150, 201, 202…폴딩회로

25…2배 보간회로 26…비교기

27, 300, 500…인코드 회로

51, 52, 151, 152, 210∼213, 701∼708…저항

50, 700…아날로그-디지털 변환기

53∼62, 153∼160, 351∼362, 371∼373, 551∼562, 571∼573,741∼751…NMOS 트랜지스터

65∼69, 165∼169…정전류원

310∼317, 400…디지털 에버리지(평균화)회로

318, 319, 338, 380∼382, 403, 580∼582, 601,603…인버터 회로

330∼337, 602, 604…XOR(배타적 OR)회로

341∼343, 541∼543, 731∼733…PMOS 트랜지스터,

401…NAND 회로 402, 404, 720∼727…NOR 회로

405…OR 회로 583…그레이-바이너리 변환 회로

710∼716…컴퍼레이터

본 발명은, 고속으로 동작하는 A/D(아날로그-디지털) 변환기에서 사용되는 인코드 회로에 관한 것으로서, 특히 고속동작하고, 또한, 플래쉬형보다도 분해능을 높이기 쉬운 A/D 변환 방식인 폴딩형 A/D변환기에 사용되는 사이클릭 온도계 코드에 대하여 유효한 인코드 방식 및 사이클릭 온도계 코드 인코드 회로를 제공한다.

고속으로 동작하는 A/D(Analog to Digital; 아날로그-디지털) 변환기의 종래 예로서, 3비트의 바이너리 코드를 출력하는 플래쉬형 A/D 변환기의 구성을 도 15에 나타낸다. 도 15에 도시된 것과 같이, 일반적인 플래쉬형 A/D 변환기(700)의 구성은, 아날로그 입력 신호 Ain과 저항 래더(701∼708)에서 만드는 참조 전압을 비교해서 입력 신호의 크기에 대응한 온도계 코드를 발생하는 컴퍼레이터부(710∼716)와, 이 온도계 코드에 있어서 "1"과 "0"의 논리 경계점을 검출하는 논리 경계 검출부(720∼727)와, 이 논리 경계 검출부에서의 출력 신호에 의거하여 바이너리 코드B[2:0]을 출력하는 인코더부(731∼733, 741∼751)로 이루어진다.

상기 컴퍼레이터부(710∼716)에 있어서, 고전위측 참조 전압 Vrt와 저전위측 참조 전압 Vrb의 사이를 8개의 저항 래더(701∼708)에 의해 분할해서 7개의 참조 전압 Vr0∼Vr6을 만든다. 여기에서 양단에 위치하는 저항 701, 708의 값은 그 이외의 저항의 값의 절반 정도로 설정된다. 그리고 아날로그 입력 신호 Ain과 이것들의 분할된 7개의 참조 전압을 7개의 컴퍼레이터 CMP0∼CMP6(710∼716)에 의해 비교한다.

여기에서 각 컴퍼레이터 CMP0∼CMP6(710∼716)은, 아날로그 입력 신호 Ain이 참조 전압 Vr0∼Vr6보다 높을 때 출력 신호 CP0∼CP6이 "1"이 되고, 출력 신호 CN0∼CN6이 "0"이 된다. 또한, Ain이 참조 전압 Vr0∼Vr6보다 낮을 때 출력 신호 CN0∼CN6이 "1"이 되고, 출력 신호 CP0∼CP6이 "0"이 된다. 따라서, 예를 들면 Ain이 참조 전압 Vr3보다 크고 Vr4보다도 작일 때에는 CP0∼CP3까지가 "1"이 되고 CP4∼CP6은 "0", 또한, CN0∼CN3까지는 "0"이 되어 CN4∼CN6은 "1"이 되는 온도계 코드가 출력된다.

논리 경계 검출부에 있어서는, 컴퍼레이터부 CMP0∼CMP6(710∼716)로부터의 온도계 코드 출력 CP0∼CP6, CN0∼CN6을 도 15에 도시된 것과 같이 NR 0∼NR7의 3입력 NOR 회로(720∼727)에 공급하는 구성을 취한다. NRi(i는 정수)에는 컴퍼레이터의 출력 신호 CNi-1,CPi, CPi+1이 입력되므로, 결국 (CPi-1, CPi, CPi+1)=(1,0,0)일 때에만 NRi의 출력은 "1"이 되어, 연속된 "1"의 시퀀스로부터 연속된 "0"의 시퀀스로 변화한 점을 논리 경계점으로서 출력한다.

인코더부는, Encode(인코드)신호를 "L"레벨로 하는 것에 의해 비트선 BL0∼BL2을 전원전압 VDD로 프리챠지하기 위한 PMOS 트랜지스터 MP1∼MP3(731∼733)과, 논리 경계 검출부에서의 출력 워드선 WL0∼WL7에 의거하여 프리챠지된 비트선 BL0∼BL2 중에서, 해당하는 비트를 GND(그라운드)로 풀다운하는 것에 의해 원하는 바이너리 출력 B0∼B2을 얻기 위한 NMOS 트랜지스터 MN1∼MN12(741∼751)로 이루어진 다.

따라서, 예를 들면 Encode신호를 "L"레벨로 해서 비트선 BL0∼BL2을 전원전압 VDD로 프리챠지한 후에, 참조 전압 Vr3보다도 크고 Vr4보다도 작은 입력 신호 Ain이 입력되면 상기 논리 경계 검출부에 의해 워드선 WL4만이 "H" 레벨이 되고, NMOS 트랜지스터 MN3(748)과 MN4(749)이 온 상태가 되므로, 여기에서 Encode신호를 "H"레벨로 하면 비트선 BL1, BL0가 GND로 풀다운되어, 인코드후의 바이너리 신호 B[2:0]=100이 출력된다. 여기에서 B[2:0]은 2∼0까지의 3비트 데이터를 표시한다.

이러한 온도계 코드를 사용하는 A/D 변환기에 있어서 주의하지 않으면 안되는 것 중 한가지로 온도계 코드에 있어서의 버블 에러라고 하는 것이 있다. 이것은 예를 들면 도 15에 있어서의 컴퍼레이터 출력 CP0∼CP6은 「1111100」이라고 하는 것 같이 "1"과 "0"의 변화점은 1개가 아니면 안되는 것이 「1011100」이라고 하는 것 같이 "1"과 "0"의 변화점이 2개 이상 나타나 버려, 2개 이상의 워드선을 동시에 온함으로써 출력 코드에 큰 오차를 생기게 하는 것이다.

그러나, 통상의 온도계 코드를 사용하고 있을 경우에는, 도 15의 논리 경계 검출부의 구성과 같이 온도계 코드 중의 3개의 연속된 값이 (1,0,0)이 되는 경우에만 3입력 NOR 회로의 출력이 "1"이 되도록 함으로써 예를 들면 도 15의 CMP0∼CMP6(710∼716)까지의 컴퍼레이터 출력이 버블 에러의 영향으로 「1011100」이 되었다고 하더라도 NR0∼NR7(720∼727) 중에서 "1"이 출력되는 것은 NR5(725)만이 되어, CMP0∼CMP6(710∼716)까지의 컴퍼레이터 출력이 「1111100」의 경우와 같은 바이너리 코드를 출력할 수 있다.

이에 대하여 비특허문헌 1에, 플래쉬형 A/D 변환기와 마찬가지로 고속동작에 적합한 A/D 변환 방식으로서 알려지는 폴딩형 A/D 변환기와 사이클릭 온도계 코드로 불리는 것이 개시되어 있다. 이 사이클릭 온도계 코드는, 도16에 도시된 것과 같이 각 비교기로부터의 사이클릭 온도계 코드의 하위측에서 순서대로 "1"이 채워져가, 코드의 전체가 "1"이 된 후에 이번에은 아래에서 순서대로 "0"이 채워져 가, 전체 출력이 "0"이 된 후에 다시 아래에서 순서대로 "1"이 채워져 간다고 하는 동작을 반복하는 코드로서, 코드의 이웃끼리의 "1"로부터 "0" 또는 "0"으로부터 "1"의 변화가 1개소밖에 없기 때문에, 특히 고속동작하는 A/D 변환기에 적합한 코드이다.

[비특허문헌 1] ROB E.J, VAN DE GRIFT at al., "An 8-bit video ADC incorporating folding and interpolation techniques" IEEE Journal of Solid-State Circuits, Volume 22, Issue 6, Dec. 1987, pp.944 953.

그렇지만, 전술한 사이클릭 온도계 코드에 대하여 도 15에 도시된 것과 같은 종래형의 논리 경계 검출부를 적용했을 경우, 도 15의 CP0∼CP6까지의 컴퍼레이터 출력이 「0111100」이나 「1101110」이라고 하는, 하위 비트측에서 "1"이 채워져 가는 통상의 온도계 코드의 경우의 버블 에러에는 대응할 수 있지만, 예를 들면 「1000011」이나 「0100111」과 같이 하위 비트측에서 "0"이 채워져 가는 사이클릭 온도계 코드에 특유한 버블 에러에 대하여는, 논리 경계 검출부의 출력이 "H"이 되 는 개소가 2개소 나와버려, 올바른 인코드 동작을 할 수 없다고 하는 문제점이 있다.

본 발명에서는 상기 문제를 감안하여, A/D 변환기, 특히 폴딩형 A/D 변환기에 있어서, 사이클릭 온도계 코드를 사용해도 논리 경계에서 올바른 인코드가 생기게 하는 것을 목적으로 한다.

본 발명의 인코드 회로는, 사이클릭형의 온도계 코드 또는 통상의 온도계 코드를 입력하고, 이 입력된 온도계 코드의 버블 에러를 다수결 논리에 의해 저감하는 디지털 에버리지부와, 상기 디지털 에버리지부에서 출력되는 온도계 코드의 논리 경계를 검출하는 논리 경계 검출부와, 상기 논리 경계 검출부에서의 출력 신호에 의거하여 출력 코드를 생성하는 인코더부를 가진다.

본 발명의 아날로그-디지털 변환기는, 복수의 저항이 접속되어서 상기 저항의 접속점에서 참조 전압을 발생하는 저항 래더와, 상기 저항 래더로부터 공급되는 참조 전압과 상기 입력 신호에 대응한 폴딩 파형을 생성하는 폴딩회로와, 인접하는 상기 폴딩회로의 출력을 보간하는 보간회로와, 상기 보간회로의 출력의 대소를 판정하는 비교기와, 상기 비교기로부터의 출력 결과를 다수결 논리에 의해 에러를 보정하는 디지털 에버리지 회로와, 상기 디지털 에버리지 회로에서 력된 데이터의 변화점을 표시하는 경계를 검출하는 논리 경계 검출 회로와, 상기 논리 경계회로의 출력에 따라 바이너리 코드로 변환하는 인코더부를 가지고, 제1 비트군의 디지털 신호를 출력하는 제1 아날로그-디지털 변환부를 가진다.

[실시예]

도 1은 본 발명의 인코드 회로를 사용한 실시예의 한가지인 5Bit 폴딩형 A/D 변환기(50)의 블록 구성이다.

폴딩형 A/D 변환기(50)는 도 1에 도시된 것과 같이 트랙 &(앤드) 홀드 회로(10), 저항 래더(11), 상위 비트 변환기(12), 하위 비트 변환기(20) 등으로 구성되어 있다. 또한, 이 하위 비트 변환기(20)는, Folding(폴딩: 접음) 회로(21∼24), 2배 보간회로(25), 비교기(26), 인코드 회로(27)로 구성되어 있다.

트랙 & 홀드 회로(10)의 출력은, 상위 비트 변환기와 하위 비트 변환기의 양쪽의 입력에 접속된다.

상위 비트 변환기(12)는, 상위 비트의 아날로그-디지털 변환 동작을 행하고, 보통 비트수가 2∼3비트로 적고 플래쉬형 A/D 변환기 등의 회로가 사용된다.

하위 비트 변환기(20)는, 상위 비트와 비교해서 비트수가 많아, 주로 이 하위 비트 변환기 쪽에 폴딩 방식이 많이 사용된다.

폴딩회로(21∼24)는, 서로 다른 복수의 참조 전압에 대하여 입력 아날로그 신호가 변화됨에 따라 "H"레벨과 "L"레벨을 반복 출력하는 폴딩 파형으로 불리는 접음 파형을 생성한다. 상세한 회로 구성과 그 동작에 관해서는 후술한다.

2배 보간회로(25)는, 인접하는 폴딩 파형의 사이를 보간한 폴딩 파형을 발생한다. 이 회로 구성과 동작에 관해서는 후술한다.

비교기(26)는 폴딩회로의 차동간 출력이 0보다 크면 "1"을 출력하고, 작으면 "0"을 출력한다.

인코드 회로(27)는, 비교기(26)에서 출력된 사이클릭 온도계 코드에서 바이너리 데이터를 생성하여, 도 1의 경우에는 하위 Bit의 디지털 데이터를 출력한다.

다음에 도 1에 나타낸 Folding(폴딩)형 A/D 변환기(50)의 동작을 설명한다. 아날로그 입력 신호 Ain이 트랙 & 홀드 회로(10)에 공급되면, 그것의 출력 신호는 상위 비트 변환기와 하위 비트 변환기로 나뉘어 공급된다. 상위 비트 변환기(12)에 입력된 아날로그 신호는 비교기에서 저항 래더 회로(11)에서 공급되는 상위 2비트용의 참조 전압과 비교되어, "H"레벨, 또는 "L"레벨의 비교 결과가 출력된다. 논리 경계 검출부에서 각 비교기로부터 출력된 "H"레벨과 "L"레벨의 변화점을 검출해서 인코드 회로에 공급하고, 바이너리 데이터로 변환되어 상위 2비트의 데이터가 출력된다.

한편, 하위 비트 변환기(20)에 입력되는 트랙 & 홀드 회로의 출력은, 우선 폴딩회로(21∼24)에 입력되어, 저항 래더 회로(11)로부터 출력되는 참조 전압과 비교된다. 도 1의 하위 비트 변환기는 3비트의 예를 나타내고, 폴딩회로(21∼24)는 4개로 구성하여, 그것의 출력을 2배 보간회로(25)로 보간함으로써 0∼7의 합계 8개의 폴딩 파형을 출력하고, 그 값의 대소를 비교기(26)에서 비하여, 비교기(26)의 출력에 디지털 에버리지 회로를 설치해서 천이 에러를 보정한다. 보정된 8개의 데이터에서 논리 경계 검출부에 있어서 논리의 변화점을 검출하고, 그 변화점을 인코드 회로(27)에 출력하여, 그곳에서 바이너리 데이터로 변환된다.

도 2에 도 1에 나타낸 폴딩회로(21∼24)의 회로 구성의 일례를 나타낸다.

도 2의 폴딩회로(100)(21∼24)은, 예를 들면 MOS 트랜지스터로 구성된다. 전원(VDD)과 단자 Von간에 저항 R(51)이 접속되고, 단자 Von은 NMOS 트랜지스터 53의 드레인에 접속되고, NMOS 트랜지스터 53의 게이트는 단자 Vin에 접속되고, 소스는 정전류원 I65의 한쪽의 단자에 접속된다. 정전류원 I65의 다른 방면의 단자는 기준전위, 예를 들면 그라운드에 접속된다. 전원(VDD)과 단자 Vop 사이에 저항 R(52)이 접속되고, 단자 Vop은 NMOS 트랜지스터(54)의 드레인에 접속된다. NMOS 트랜지스터54의 게이트는 참조 전압(레퍼런스 전압이라고도 칭한다) Vref1이 공급되는 단자에 접속되고, 소스는 NMOS 트랜지스터(53)의 소스에 공통 접속된다.

NMOS 트랜지스터 55의 드레인은 단자 Vop에 접속되고, 게이트는 단자 Vin에 접속되고, 소스는 정전류원 I66의 한쪽의 단자에 접속된다. NMOS 트랜지스터 56의 드레인은 단자 Von에 접속되고, 게이트는 참조 전압 Vref2이 공급되는 단자에 접속되고, 소스는 NMOS 트랜지스터(55)의 소스에 공통 접속된다. 정전류원 I66의 다른쪽 단자는 기준전위, 예를 들면 그라운드에 접속된다.

NMOS 트랜지스터 57의 드레인은 단자 Von에 접속되고, 게이트는 단자 Vin에 접속되고, 소스는 정전류원 I67의 한쪽의 단자에 접속된다. NMOS 트랜지스터 58의 드레인은 단자 Vop에 접속되고, 게이트는 참조 전압 Vref3이 공급되는 단자에 접속되고, 소스는 NMOS 트랜지스터 57의 소스에 공통 접속된다. 정전류원 I67의 다른쪽 단자는 기준전위, 예를 들면 그라운드에 접속된다.

NMOS 트랜지스터 59의 드레인은 단자 Vop에 접속되고, 게이트는 단자 Vin에 접속되고, 소스는 정전류원 I68의 한쪽의 단자에 접속된다. NMOS 트랜지스터 60의 드레인은 단자 Von에 접속되고, 게이트는 참조 전압 Vref4이 공급되는 단자에 접속되고, 소스는 NMOS 트랜지스터 59의 소스에 공통 접속된다. 정전류원 I68의 다른쪽 단자는 기준전위, 예를 들면 그라운드에 접속된다.

NMOS 트랜지스터 61의 드레인은 단자 Von에 접속되고, 게이트는 단자 Vin에 접속되고, 소스는 정전류원 I69의 한쪽의 단자에 접속된다. NMOS 트랜지스터 62의 드레인은 단자 Vop에 접속되고, 게이트는 참조 전압 Vref5이 공급되는 단자에 접속되고, 소스는 NMOS 트랜지스터 61의 소스에 공통 접속된다. 정전류원 I69의 다른쪽 단자는 기준전위, 예를 들면 그라운드에 접속된다.

참조 전압 Vref1∼Vref5은 저항 래더에서 최상위측 참조 전압과 최하위측 참조 전압을 소정간격에 분압된 전압으로, 서로 다르게, 예를 들면 Vref1로부터 Vref5까지 순차 증가하도록 설정된다.

다음에 폴딩회로(100)의 동작에 대해서, 도 3의 파형도를 참조하면서 설명한다. 폴딩회로(100)은 도 1에 나타낸 폴딩회로 21에 해당하고, 도 2에 도시된 것과 같이 정전류원 65∼69의 Tail(테일) 전류 I를 가지는 5개의 차동쌍으로부터 구성되고, 각각의 차동쌍에는 입력 단자 Vin으로부터의 전압과 저항 래더로부터의 참조(레퍼런스) 전압 Vref1∼Vref5이 입력된다. 이들 차동쌍을 부하 저항 R(51,52)에 대하여 도 2과 같이 접속함으로써, 이 폴딩회로(100)의 출력 신호인 Vop과 Von의 차분 Vop-Von은 도 3에 나타내게 된다. 차분 Vop-Von은, Vref1∼Vref5에서 5개의 제로 크로스를 가지는 진폭 RI의 폴딩 파형이 되고, 이것이 폴딩회로(100)의 출력 이 된다.

또한, 도 4에 다른 실시예인 폴딩회로(150)의 회로 구성을 나타낸다. 이 폴딩회로(150)는 도 1에 나타낸 폴딩회로 22∼24에 해당한다. 더구나, 이 폴딩회로(150)은 도 2의 폴딩회로 100을 변형한 구성이며, 도 2의 5단째의 차동쌍(회로)을 정전류원으로 치환한 구성으로 되어 있다.

즉, NMOS 트랜지스터 153, 154, NMOS 트랜지스터 155, 156, NMOS 트랜지스터 157,158, NMOS 트랜지스터 159, 160의 쌍으로 차동쌍(회로)이 각각 구성되고, NMOS 트랜지스터 153, 156, 157, 160의 드레인은 단자 Von에 공통 접속되고, 또한, 저항 R(151)을 통해 전원(VDD)에 접속된다. NMOS 트랜지스터 154, 155, 158, 159의 드레인은 단자 Vop에 공통 접속되고, 또한, 저항 R(152)을 통해 전원(VDD)에 접속된다.

또한, NMOS 트랜지스터 154, 156, 158, 160의 각각의 게이트에 대하여 참조 전압 Vref1, Vref2, Vref3, Vref4이 순차 접속되거, 각 차동 회로를 구성하는 NMOS 트랜지스터 쌍의 소스는 공통 접속되어, 정전류원(I165∼I168)에 각각 접속된다.

그리고, 저항 R(151)과 NMOS 트랜지스터 153, 156, 157, 160의 드레인의 공통 접속점 Von에 정전류원 I169의 한쪽의 단자가 접속되고, 다른쪽 단자는 기준전위, 예를들면 그라운드에 접속된다.

이렇게, 폴딩회로(150)는, Tail 전류 I를 가지는 4개의 차동 회로와, 전류값 I를 가지는 1개의 전류원으로 구성되고, 도 1에 나타낸 폴딩회로 22∼24의 출력 신호인 Vop과 Von의 차분 Vop-Von은 도 5에 도시된 것과 같이 참조 전압 Vref1∼Vref4에서 4개의 제로 크로스를 가지는 진폭 RI의 폴딩 파형이 된다.

다음에, 도 6에 보간회로(200)의 회로 구성을 나타낸다. 폴딩회로 i(201)의 출력 V_i와, i+1(202)의 출력 V_i+1을 받는 보간회로(200)에 있어서는, 예를 들면 본 실시예에 있어서의 2배 보간을 예로 들면, 도 6a에 도시하는 바와 같이 인접하는 폴딩회로 201, 202의 출력을 저항 211, 212로 분압함으로써, 도 6b에 도시된 것과 같이 V_i와 V_i+1의 중간의 제로 크로스점을 가지는 보간신호 (V_i+V_i+1)/2을 생성할 수 있다.

이러한 보간을 행함으로써, 최종적으로 도 7과 같이 폴딩회로 21∼24의 출력 신호 a, c, e, g와 보간에 의해 생성된 신호 b, d, F, h의 합계 8개의 폴딩 파형에 의해, 저전위측 참조 전압 Vrb(=Vr1)로부터 고전위측 참조 전압 Vrt(=Vr33)까지의 구간에는, 그 사이를 5비트의 분해능인 32개로 분할한 참조 전위 32+1개에 있어서의 제로 크로스가 생성되게 된다. 그리고 이 8개의 폴딩 파형을 8개의 비교기에 입력하여, 제로 크로스 점에 대한 대소를 판정함으로써, 입력 신호에 대응한 사이클릭 온도계 코드가 생성되고, 이 사이클릭 온도계 코드를 본 발명에 의한 인코드 회로에 입력하는 것에 의해, 원하는 하위 3비트 출력을 얻을 수 있다.

또한, 도 7에 있어서 입력 신호가 참조 전압 Vr1∼Vr9, Vr9∼Vr17, Vr17∼Vr25, Vr25∼Vr33의 4개의 구간 중의 어디에 있는가 아닌가에 관해서는 2비트의 상위 비트 변환기에 의해 판정되고, 이들 상위 2비트와 하위 3비트의 동기를 취하는 것에 의해 최종적으로 5비트 A/D 변환기로서의 출력을 얻을 수 있다.

다음에, 도 8에 본 발명의 실시예인 인코드 회로(300)을 나타낸다. 이 인코 드 회로(300)는, 컴퍼레이터에서 출력된 데이터를 논리연산해서 바이너리 코드로 변환하기 위해서, 디지털 에버리지부(평균화회로), 논리 경계 검출부, 인코더부로 구성된다. 이후 편의상, 인코드 회로(300)는 컴퍼레이터 출력에서 인코더부까지의 구성을 나타내고, 인코더부는 논리 경계 검출부에서의 출력 데이터를 바이너리 코드로 변환하는 회로를 표시하는 것으로 한다.

도 8에서는 인코드 회로(300)를 3비트로 구성한 회로 구성을 나타내지만, 이것은 일례이며, 본 발명에 있어서 비트수는 한정되지 않는다.

디지털 에버리지부는 8개의 디지털 에버리지(평균화; 또는 다수결 논리)회로의 AVE0(310)∼AVE7(317)로 구성되고, 디지털 에버리지 회로 AVE0(310)의 입력은 컴퍼레이터 CP0과 CP1의 출력에 접속되는 동시에, 컴퍼레이터 CP7의 출력이 인버터INV2(318)을 통해서 접속된다. 또한, 이 디지털 에버리지 회로AVE0(310)의 출력은 XOR0(330)의 한쪽의 입력에 접속된다.

디지털 에버리지 회로 AVE1(311)의 입력은 컴퍼퍼레이터 CP0, CP1, CP2의 출력에 접속된다, 이 출력은 XOR(배타적 OR 회로) 1(331)의 한쪽의 입력에 접속된다. 디지털 에버리지 회로 AVE2(312)의 입력은 컴퍼레이터 CP1, CP2, CP3의 출력에 접속된다, 이 출력은 XOR2(332)의 한쪽의 입력에 접속된다. 디지털 에버리지 회로 AVE3(313)의 입력은 컴퍼레이터 CP2, CP3, CP4의 출력에 접속된다, 이 출력은 XOR3(333)의 한쪽의 입력에 접속된다. 디지털 에버리지 회로 AVE4(314)의 입력은 컴퍼레이터 CP3, CP4, CP5의 출력에 접속된다, 이 출력은 XOR4(334)의 한쪽의 입력에 접속된다. 디지털 에버리지 회로 AVE5(315)의 입력은 컴퍼레이터 CP4, CP5, CP6 의 출력에 접속된다, 이 출력은 XOR5(335)의 한쪽의 입력에 접속된다. 디지털 에버리지 회로 AVE6(316)의 입력은 컴퍼레이터 CP5, CP6, CP7의 출력에 접속된다, 이 출력은 XOR6(336)의 한쪽의 입력에 접속된다. 디지털 에버리지 회로 AVE7(317)의 입력은 컴퍼레이터 CP6, CP7의 출력과 INV1(319)을 통해 컴퍼레이터 CP0의 출력에 접속된다. 또한, 디지털 에버리지 회로 AVE7(317)의 출력은 XOR(배타적 OR 회로) 7(337)의 한쪽의 입력에 접속된다.

이와 같이, 최하위 레벨의 디지털 에버리지 회로 AVE0(310)의 입력에는 컴퍼레이터 CP0, CP1의 출력 이외에, 최상위 레벨의 컴퍼레이터 CP7로부터의 출력이 반전되어서 공급되고, 또한 최상위 레벨의 디지털 에버리지 회로 AVE7(317)의 입력에는, 컴퍼레이터 CP6, CP7의 출력 이외에, 최하위 레벨의 컴퍼레이터 CP0로부터의 출력이 반전되어서 공급된다.

논리 경계 검출부는 8개의 XOR 회로(330∼337)로 구성되어 있다.

XOR(Exclusive OR; 배타적 논리합회로) 0(330)의 입력은 디지털 에버리지 회로 AVE0(310)과 AVE1(311)의 출력에 접속되고, 출력은 워드선 WL0에 접속된다. XOR1(331)의 입력은 디지털 에버리지 회로 AVE1(311)과 AVE2(312)의 출력에 접속되고, 출력은 워드선 WL1에 접속된다. XOR2(332)의 입력은 디지털 에버리지 회로 AVE2(312)과 A VE3(313)의 출력에 접속되고, 출력은 워드선 WL2에 접속된다. XOR3(333)의 입력은 디지털 에버리지 회로 AVE3(313)과 AVE4(314)의 출력에 접속되고, 출력은 워드선 WL3에 접속된다. XOR4(334)의 입력은 디지털 에버리지 회로 AVE4(314)과 AVE5(315)의 출력에 접속되고, 출력은 워드선 WL4에 접속된다. XOR5(335)의 입력은 디지털 에버리지 회로 A VE5(315)과 AVE6(316)의 출력에 접속되고, 출력은 워드선 WL5에 접속된다. XOR6(336)의 입력은 디지털 에버리지 회로 AVE6(316)과 AVE7(317)의 출력에 접속되고, 출력은 워드선 WL6에 접속된다. XOR7(337)의 입력은 디지털 에버리지 회로 AVE7(317)과 인버터INV3(338)을 통해 AVE0(310)의 출력에 접속되고, 출력은 워드선 WL7에 접속된다.

다음에, 인코더부의 회로 구성에 대해서 서술한다.

인코더부는 NMOS 트랜지스터 MN1(351)∼MN15(373)과 PMOS 트랜지스터 MP1(341)∼MP3(343)로 구성된다. PMOS 트랜지스터, MP1(341)의 소스는 전원(VDD)에 접속되고, 게이트는 인코드(Encode) 라인에 접속되고, 드레인은 비트선 BL2에 접속된다. 또한, 이 비트선 BL2은 인버터 INV4(380)의 입력에 접속되고, INV4(380)의 출력으로부터 3비트의 최상위 데이터 B[2]가 출력된다. 비트선 BL2'은 NMOS 트랜지스터 MN13(371)의 드레인에 접속되고, 이 MN13(371)의 게이트는 인코드(Encode) 라인에 접속되고, 소스는 그라운드에 접속된다.

이하 마찬가지로, PMOS 트랜지스터 MP2(342)의 소스는 전원(VDD)에 접속되고, 게이트는 인코드 라인에 접속되고, 드레인은 비트선 BL1에 접속된다. 또한, 이 비트선 BL1은 인버터 INV5(381)의 입력에 접속되고, INV5(381)의 출력으로부터 2비트째의 데이터 B[1]이 출력된다. 비트선 BL1'은 NMOS 트랜지스터 MN14(372)의 드레인에 접속되고, 이 MN14(372)의 게이트는 인코드 라인에 접속되고, 소스는 그라운드에 접속된다.

PMOS 트랜지스터 MP3(343)의 소스는 전원(VDD)에 접속되고, 게이트는 인코드 라인에 접속되고, 드레인은 비트선 BL0에 접속된다. 또한, 이 비트선 BL0은 인버터 INV6(382)의 입력에 접속되고, INV6(382)의 출력으로부터 최하위 비트의 데이터 B[0]이 출력된다. 비트선 BL0'은 NMOS 트랜지스터 MN15(373)의 드레인에 접속되고, 이 MN15(373)의 게이트는 인코드 라인에 접속되고, 소스는 그라운드에 접속된다.

워드선 WL0은 ALL "0"을 표시하기 때문에 NMOS 트랜지스터에 접속되지 않는다. 워드선 WL1은 NMOS 트랜지스터 MN12(362)의 게이트에 접속되고, 이 NMOS 트랜지스터 MN12(362)의 드레인은 비트선 BL0에 접속되고, 소스는 비트선 BL0'에 접속된다. 이하 마찬가지로, 워드선 WL2은 NMOS 트랜지스터 MN11(361)의 게이트에 접속되고, 이 MN11(361)의 드레인은 비트선 BL1에 접속되고, 소스는 비트선 BL1'에 접속된다. 워드선 WL3은 NMOS 트랜지스터 MN9(359)과 MN10(360)의 게이트에 접속되고, MN9(359)의 드레인은 비트선 BL1에 접속되고, 소스는 비트선 BL1'에 접속되고, MN10(360)의 드레인은 비트선 BL0에 접속되고, 소스는 비트선 BL0'에 접속된다. 워드선 WL4은 MOS 트랜지스터 MN8(358)의 게이트에 접속되고, 이 MN8(358)의 드레인은 비트선 BL2에 접속되고, 소스는 비트선 BL 2'에 접속된다. 워드선 WL5은 NMOS 트랜지스터 MN6(356)과 MN7(357)의 게이트에 접속되고, NM6(356)의 드레인은 비트선 BL2에 접속되고, 소스는 비트선 BL2'에 접속되고, 또한 NM7(357)의 드레인은 비트선 BL0에 접속되고, 소스는 비트선 BL0'에 접속된다. 워드선 WL6은 NMOS 트랜지스터 MN4(354)과 MN5(355)의 게이트에 접속되고, MN4(354)의 드레인은 비트선 BL2에 접속되고, 소스는 비트선 BL2'에 접속되고, 또한 MN5(355)의 드레인은 비트선 BL1에 접속되고, 소스는 비트선 BL1'에 접속된다. 워드선 WL7은 NMOS 트랜지스터 MN1(351), MN2(352)과 MN3(353)의 게이트에 접속되고, MN1(351)의 드레인은 비트선 BL2에 접속되고, 소스는 비트선 BL2'에 접속되고, MN2(352)의 드레인은 비트선 BL1에 접속되고, 소스는 비트선 BL1'에 접속되고, 더구나 MN3(353)의 드레인은 비트선 BL0에 접속되고, 소스는 비트선 BL0'에 접속된다.

이와 같이, 인코드 회로(300)는, 8개의 컴퍼레이터로부터의 온도계 코드 출력 CP0∼CP7을 받아서 그 코드 중의 버블 에러를 저감하는 디지털 에버리지부와, 온도계 코드 중의 "1", "0"의 변화점을 검출하는 논리 경계 검출부와, 논리 경계 검출부에서의 출력 신호에 의거하여 3 비트 코드를 생성하는 인코더부로 이루어진다. 본 실시예에 있어서의 디지털 에버리지부와 논리 경계 검출부는, 도15의 종래 예에 있어서의 논리 경계 검출부가 가지는 기능을 2개로 나누고 있는 것이다.

전술한 디지털 에버리지부는 8개의 3입력 논리회로의 AVE0(310)∼AVE7(317)로 이루어지고, 각각의 3입력 논리회로에는 온도계 코드 CP0∼CP7의 중 연속하는 3개의 코드가 입력되고, 하단의 AVE0(310)에는 CP0, CP1에 덧붙여 CP7을 인버터 INV2(318)에 의해 반전한 신호가 입력되고, 상단의 AVE7(317)에는 CP6,CP7에 덧붙여 CP0을 인버터 INV1(319)에 의해 반전한 신호가 입력된다.

다음에, 도 9에 디지털 에버리지 회로(400)의 회로 구성의 일례를 나타낸다.

도 9에 나타낸 3입력 논리회로의 구성의 디지털 에버리지 회로(400)는, 도 8의 AVE 0(310)∼AVE7(317)에 대응하고, AVE0(310)∼AVE7(317)은 2개의 NOR(노어)회로의 NOR1(402), NOR2(404)과 인버터 INV1(403), OR(오알) 회로OR1(405), NAND(난드)회로 NAND1(401)로 이루어진다.

NAND1(401)의 입력은 I1과 I2이 공급되는 입력 단자에 접속되고, 출력은 OR1(405)의 입력에 접속된다. NOR1(402)의 입력은 I1과 I2이 공급되는 입력 단자에 접속되고, 출력은 NOR2(404)의 입력에 접속된다. INV1(403)의 입력은 입력 신호 I3가 공급되는 단자에 접속되고, 출력은 NOR2(404)의 입력에 접속된다. NOR2(404)의 입력은 INV1(403)의 출력과 NOR1(402)의 출력에 접속되고, 출력은 OR1(405)의 입력에 접속된다. OR1(405)의 입력은 NAND1(401)과 NOR2(404)의 출력에 접속되고, 출력으로부터 연산 결과 D가 출력된다.

이 3입력 논리회로는 도 10의 진리값표에 표시된 것과 같이, 3개의 입력 I1∼I3 중에서, "H"레벨이 2개 이상이면 출력 D에는 "H"가 출력되고, "L"레벨이 2개 이상이면 출력 D에는 "L"이 출력되는 다수결 논리회로로 되어 있다.

이렇게 온도계 코드 중의 연속하는 3개의 코드의 다수결을 취하고, 더구나 사이클릭 온도계 코드의 하단과 상단에 해당하는 다수결 논리회로의 AVE0(310), AVE7(317)의 입력에 각각 사이클릭 코드의 상단과 하단에 해당하는 CP7과 CP0의 반전 신호를 입력하는 것에 의해, 도 11에 도시된 것과 같은 사이클릭 온도계 코드에 특유한 버블 에러로, 도 15에 나타낸 종래예에서는 2개의 논리 경계를 출력해 버리도록 하는 케이스에 대하여도 "1"과 "0"의 변화점은 한 개로 되어, 그것의 영향을 저감할 수 있다.

전술한 논리 경계 검출부는 도 8에 도시된 것과 같이 8개의 배타적 논리합회로의 XOR0(330)∼XOR7(337)과 1개의 인버터 INV3(338)로 구성되고, 전술한 디지털 에버리지부의 동작에 의해 연속하는 "1"과 연속하는 "0"의 변화점이 한 개만이 된 온도계 코드 출력 신호 A0∼A7이 입력된다. 그 입력 신호 중, 연속하는 2개의 코드의 배타적 논리합 XOR의 논리연산을 행함으로써, 예를 들면 A0∼A7까지의 8개의 코드가 「11110000」인 것과 같이 된 경우, XOR3(332)만이 "1"과 "0"을 입력으로서 가지므로 그것의 출력 워드선 WL3만이 "1"이 되어, 연속하는 "1"과 연속하는 "0"의 논리 경계점이 검출되게 된다.

더구나, 디지털 에버리지부의 출력의 최상위 A7에 대응하는 XOR7(337)의 입력에, AVE7(317)의 출력 A7 뿐만 아니라 AVE0(310)의 출력 A0의 반전 신호를 입력하는 것에 의해, 사이클릭 온도계 코드와 같이 아래에서 "1"이 채워질 경우와 아래에서 "0"이 채워질 경우의 양쪽을 가지는 코드에 대하여도, 예를 들면 A0∼A7이 ALL "1"이 되었을 때는 XOR7(337)에 있어서 "1"과 "0"이 입력됨으로써 논리 경계점의 워드선 WL7을 검출할 수 있고, A0∼A7이 ALL "0"이 된 경우에도 XOR7(337)에 "0"과 "1"이 입력되게 되므로 논리 경계점의 워드선 WL7을 검출할 수 있다.

인코더부는, Encode(인코드)신호를 "L"레벨로 하는 것에 의해 비트선 BL0∼BL2을 전원(VDD)의 전압으로 프리챠지하기 위한 PMOS 트랜지스터 MP1(341)∼MP3(343)과, Encode 신호를 "H" 레벨로 하는 것에 의해 비트선 BL0'∼BL2'을 GND(그라운드)로 풀다운하기 위한 NMOS 트랜지스터 MN13(371)∼MN15(373)과, 워드선 WL0∼WL7에 접속되어, 논리 경계 검출부에서의 "H"레벨 출력에 근거해서 소정의 비트선을 GND로 풀다운하기 위한 NMOS 트랜지스터 MN1(351)∼MN12(362)과, 비트선 BL0∼BL2을 반전하여, 원하는 바이너리 출력을 얻기 위한 인버터 INV4(380)∼INV6(382)로 구성되다.

따라서, 예를 들면 Encode신호를 "L"레벨로 해서 비트선 BL0∼BL2을 VDD로 프리챠지한 후에, XOR3(333)의 출력인 워드선 WL3이 "H"레벨이 되면, NMOS 트랜지스터 MN9(353)과 MN10(354)이 온 상태가 되어서 비트선 BL1,BL0이 GND에 접속되어서 "L"레벨이 되고, 그것들이 인버터 INV4(382)∼INV6(380)에 의해 반전됨으로써 출력 바이너리 신호 B[2:0]=011이 출력된다.

그러나, 상기 디지털 에버리지부에 있어서도 도 12에 도시된 것과 같이 2개의 버블 에러가 속하는 케이스가 생겨 버리면 에러의 보정이 불가능하여, 상기 논리 경계 검출부의 출력이 2개소 이상 "H"가 되어 버려, 그 결과 바이너리 출력이 본래 B[2:0]=100이 될 것이 도 8의 실시예에 있어서의 인코더부의 NMOS 트랜지스터 MN8(358)과 MN11(361)을 동시에 ON(온)하여 버리므로, 바이너리 출력이 B[2:0]=110이 되어 버려, 출력에 큰 오차를 생겨 버린다.

그래서 전술한 인코더부에 있어서 바이너리 코드가 아니라 그레이 코드를 채용했을 경우의 다른 실시예의 인코드 회로(500)를 도 13에 나타낸다. 본 실시예에 있어서는, 인코더부의 뒤에 도 14에 나타낸 Gray to Binary(그레이 코드) 변환 회로(600)를 새롭게 필요로 한다.

도 13의 인코드 회로(500)는 도 8의 인코드 회로(300)에 나타낸 디지털 에버리지부와 논리 경계 검출부의 구성은 동일하지만, 인코더부의 회로 구성이 다르다.

여기에서, 디지털 에버리지부와 논리 경계 검출부의 구성의 설명은 도 8과 같으므로 그 설명은 생략한다. 또한 인코더부의 회로 구성에 있어서, 워드선 WL0∼WL7에 접속되는 인코드용 NMOS 트랜지스터 MN1(551)∼MN12(562)의 접속 관계가 다 를 뿐이다.

워드선 WL0은 ALL "H"의 데이터를 출력하기 위해서 NMOS 트랜지스터와 접속되지 않는다. 워드선 WL1은 NMOS 트랜지스터 MNA12(562)의 게이트에 접속되고, 이 MNA12(562)의 드레인은 비트선 BL0에 접속되고, 소스는 비트선 BL0'에 접속된다. 워드선 WL2은 NMOS 트랜지스 MNA10(560)과 MNA11(561)의 게이트에 접속되어, 이 MNA10(560)의 드레인은 비트선 BL1에 접속되고, 소스는 비트선 BL1'에 접속된다. 또한, MNA11(561)의 드레인은 비트선 BL0에 접속되고, 소스는 비트선 BL0'에 접속된다. 워드선 WL3은 NMOS 트랜지스터 MNA9(559)의 게이트에 접속되고, MNA9(359)의 드레인은 비트선 BL1에 접속되고, 소스는 비트선 BL1'에 접속된다. 워드선 WL4은 MOS 트랜지스터 MNA7(557)과 MNA8(558)의 게이트에 접속되고, MNA7(557)의 드레인은 비트선 BL2에 접속되고, 소스는 비트선 BL2'에 접속되고, MNA8(558)의 드레인은 비트선 BL1에 접속되고, 소스는 비트선 BL1'에 접속된다. 워드선 WL5은 NMOS 트랜지스터 MNA4(554), MNA5(555)과 MNA6(556)의 게이트에 접속되고, MNA4(554)의 드레인은 비트선 BL2에 접속되고, 소스는 비트선 BL2'에 접속되고, MNA5(555)의 드레인은 비트선 BL1에 접속되고, 소스는 비트선 BL1'에 접속되고, MNA6(556)의 드레인은 비트선 BL0에 접속되고, 소스는 비트선 BL0'에 접속된다. 워드선 WL6은 NMOS 트랜지스터 MNA2(552)과 MNA3(553)의 게이트에 접속되고, MNA2(552)의 드레인은 비트선 BL2에 접속되고, 소스는 비트선 BL2'에 접속되고, 또한 MNA3(553)의 드레인은 비트선 BL0에 접속되고, 소스는 비트선 BL0'에 접속된다. 워드선 WL7은 NMOS 트랜지스터 MNA1(551)의 게이트에 접속되고, MNA1(551)의 드레인은 비트선 BL2에 접속되고, 소스는 비트선 BL2'에 접속된다. 이외의 회로 구성은 도 8과 같다.

다음에, 도 13에 나타낸 인코드 회로(500)의 동작에 대해서 서술한다. 예를 들면 Encode 신호를 "L"레벨로 해서 비트선 BL0∼BL2을 VDD로 프리챠지한 후에, XOR3(333)의 출력인 워드선 WL3이 "H"레벨이 되면, NMOS 트랜지스터 MNA9(559)가 온 상태가 되어서 비트선 BL1이 GND에 접속되어 "L "레벨이 된다. 그 결과, 비트선 BL2은 "H"레벨, 비트선 BL1은 "L"레벨, 비트선 BL0은 "H"레벨이 되고, 그것들의 데이터가 인버터 INV4(580)∼INV6(582)에 의해 반전되어 출력 그레이 코드 신호 B[2:0]=010이 출력된다.

도 14에 있어서, B[D2G, D1G, D0G]=010이기 때문에, 논리회로에 의거하여 연산하면, Gray to Binary(그레이 코드) 변환 회로(600)(583)의 출력은 D2B=0, D1B=1, D0B=1이 되어, 바이너리 데이터 B[2:0]=011이 재현된다.

이 그레이 코드 변환 회로(600)에 있어서는 그레이 코드의 상위측에서 D2G∼D0G이 입력되고, 바이너리 코드 출력 D2B∼D0B을 얻어서 그것이 인코드 회로의 출력 B[2:0]이 된다.

또한, 다른 동작예로서, 그레이 코드를 채용한 결과, 도 12와 같이 디지털 에버리지부의 출력에 버블 에러가 잔류하여 버리는 워드선 WL2, WL4이 동시에 "H"이 되어 버리는 경우에도, 인접하는 코드에서 "1"과 "0"의 변화점이 1개밖에 없는 그레이 코드의 특징에 의해, 본 케이스에 있어서는 비트선 BL0∼2 모두가 "L"이 되고, INV4(580)∼INV6(582) 출력은 B[2:0]=111이 되고, 더구나 Gray to Binary(그레이 코드) 변환 회로(583)를 통과하면 바이너리 출력은 B[2:0]=101이 되므로, 원래 나와야 할 바이너리 출력 [2:0]=100에 대하여 최소한의 오차로 그칠 수 있다.

이상에서 설명한 바와 같이, 본 발명의 인코드 회로는, 고속으로 동작하고, 또한, 플래쉬형보다도 분해능을 높이기 쉬운 폴딩형 A/D 변환기에 사용되는 사이클릭 온도계 코드에 적용함으로써, 사이클릭 온도계 코드에 특유한 버블 에러를 삭감할 수 있다.

또한, 이 인코드 회로의 회로 구성은 극히 소규모의 논리회로에 의해 실현가능해서, 통상의 온도계 코드에 대하여도 그대로의 회로를 사용할 수 있으므로, 다양한 종류의 A/D 변환 방식에 대하여 고속동작이면서도, 안정적으로 변환을 행할 수 있다.

본 발명의 인코드 회로는, 고속동작이 가능하고 더구나 회로 구성은 극히 소규모의 논리회로에 의해 실현가능해서, 통상의 온도계 코드에 대하여도 그대로의 회로를 사용할 수 있다.

또한, 본 발명의 인코드 회로는 고속동작하는 A/D 변환기에 적용할 수 있고, 특히 플래쉬형보다도 분해능을 높이기 쉬운 A/D 변환 방식인 폴딩형 A/D 변환기에 있어서의 버블 에러의 저감에 적합하다.

Claims

사이클릭형의 온도계 코드를 입력하고, 이 사이클릭형의 온도계 코드의 비트열에 대하여, 연속하는 3 이상의 비트군을 1개의 다수결 입력으로 하며, 최상위의 다수결 입력에 최하위 비트의 반전 비트를 포함시키고, 또한 최하위의 다수결 입력에 최상위 비트의 반전 비트를 포함시켜 다수결 논리를 실행하는 디지털 에버리지부와,

상기 디지털 에버리지부에서 출력되는 온도계 코드의 논리 경계를 검출하는 논리 경계 검출부와,

상기 논리 경계 검출부에서의 출력 신호에 의거하여 출력 코드를 생성하는 인코더부를 가지는 것을 특징으로 하는 인코드 회로.
제 1항에 있어서,

상기 디지털 에버리지부는, 상기 사이클릭형의 온도계 코드의 각 비트에 대하여, 이 비트를 포함하여 연속하는 3개 이상의 비트로부터, 가장 수가 많은 논리값의 비트를 출력하는 다수결 논리 회로를 복수 가지고, 최상위의 다수결 논리 회로에는, 상기 사이클릭형의 온도계 코드의 최상위 비트와 적어도 최상위로부터 2번째의 비트가 입력되는 것과 동시에, 이 사이클릭형의 온도계 코드의 최하위 비트가 인버터를 개입시켜 입력되며, 최하위의 다수결 논리 회로에는, 상기 사이클릭형의 온도계 코드의 최하위 비트와 적어도 최하위로부터 2번째의 비트가 입력되는 것과 동시에, 이 사이클릭형의 온도계 코드의 최상위 비트가 다른 인버터를 개입시켜 입력되는 것을 특징으로 하는 인코드 회로.
제 1항에 있어서,

상기 논리 경계 검출부는 상기 디지털 에버리지부로부터 출력되는 온도계 코드가 연속하는 2개의 단위 코드가 입력되는 복수의 2 입력 배타적 논리합회로로 이루어지고, 최상위의 배타적 논리합회로는, 상기 디지털 에버리지부의 출력의 최상위 비트와 반전된 최하위 비트가 입력되는 구성을 가지는 것을 특징으로 하는 인코드 회로.
제 1항에 있어서,

상기 인코더부는, 상기 논리 경계 검출부의 신호를 워드선에 출력하고, 인코드후의 출력을 비트선에 출력하는 메모리형 구조를 가지고, 프리챠지시에 비트선을 전원 레벨로 프리챠지하기 위한 트랜지스터와, 인코드시에 해당 워드선에 의해 온되어서 비트선을 그라운드 레벨로 하는 것에 의해 원하는 출력을 얻기 위한 트랜지스터와, 프리챠지시에 비트선을 상기 그라운드에서 접속을 해제하기 위한 트랜지스터를 가지는 것을 특징으로 하는 인코드 회로.
복수의 저항이 접속되어서 상기 저항의 접속점으로부터 참조 전압을 발생하는 저항 래더와, 제1 비트군의 디지털 신호를 출력하는 제1 아날로그-디지털 변환부를 가지며,

상기 제1 아날로그-디지털 변환부는, 상기 저항 래더로부터 공급되는 참조 전압과 입력 신호에 대응한 접음 파형을 생성하는 폴딩 회로와, 인접하는 상기 폴딩 회로의 출력을 보간하는 보간 회로와, 상기 보간 회로의 출력의 대소를 판정하는 비교기와, 상기 비교기로부터의 사이클릭형의 온도계 코드를 입력하고, 해당 사이클릭형의 온도계 코드의 비트열에 대하여, 연속하는 3 이상의 비트군을 1개의 다수결 입력으로 하며, 최상위의 다수결 입력에 최하위 비트의 반전 비트를 포함시키며, 또한 최하위의 다수결 입력에 최상위 비트의 반전 비트를 포함시켜 다수결 논리를 실행하는 디지털 에버리지부와, 상기 디지털 에버리지부의 출력으로부터, 상기 입력 신호의 데이터에 대응한 논리 경계 위치를 검출하는 논리 경계 검출 회로와, 상기 논리 경계 검출 회로의 출력을 바이너리(binary) 코드로 변환하는 인코더부를 포함하는 것을 특징으로 하는 아날로그-디지털 변환기.
제 5항에 있어서,

상기 아날로그-디지털 변환기는, 상기 입력 신호와 상기 참조 전압을 입력받은 후 이들 신호를 비교하고, 비교 결과에 따라 바이너리 비트로 변환해 제2 비트군의 디지털 신호를 출력하는 제2 아날로그-디지털 변환부를 가지는 것을 특징으로 하는 아날로그-디지털 변환기.
제 6항에 있어서,

상기 제1 아날로그-디지털 변환부는 하위 비트군의 아날로그-디지털 변환을 행하고, 상기 제2 아날로그-디지털 변환부는 상위 비트군의 아날로그-디지털 변환을 행하는 것을 특징으로 하는 아날로그-디지털 변환기.
제 5항에 있어서,

상기 디지털 에버리지부의 최상위의 다수결 논리부에, 적어도, 상기 사이클릭형의 온도계 코드의 최상위 비트와, 최상위로부터 2번째의 비트와, 반전된 최하위 비트가 공급되는 것을 특징으로 하는 아날로그-디지털 변환기.
제 8항에 있어서,

상기 디지털 에버리지부의 최하위의 다수결 논리부에, 적어도, 상기 사이클릭형의 온도계 코드의 최하위 비트와, 최하위로부터 2번째의 비트와, 반전된 최상위 비트가 공급되는 것을 특징으로 하는 아날로그-디지털 변환기.
제 9항에 있어서,

상기 논리 경계 검출 회로의 최상위 레벨의 논리 연산부에, 상기 디지털 에버리지부의 상기 최상위의 다수결 논리부의 출력이 공급되는 것과 동시에, 상기 최하위의 다수결 논리부의 출력이 반전되어 공급되는 것을 특징으로 하는 아날로그-디지털 변환기.
제 5항에 있어서,

상기 폴딩회로는, 상기 저항 래더로부터 출력되는 참조 전압과 상기 입력 신호에 대응한 폴딩 파형을 생성하는 것을 특징으로 하는 아날로그-디지털 변환기.
제 9항에 있어서,

상기 폴딩회로는 다수 개 구성되고, 상기 보간회로는, 인접하는 상기 폴딩회로에서 출력된 결과로부터, 상기 인접하는 폴딩회로에서 출력되는 값을 보간하는 N배 보간회로(N은 2 이상의 정수)를 가지는 것을 특징으로 하는 아날로그-디지털 변환기.
제 5항에 있어서,

상기 제1 아날로그-디지털 변환기는, 상기 인코더부의 출력부에 그레이-바이너리 변환 회로를 더 구성하는 것을 특징으로 하는 아날로그-디지털 변환기.