JP6506144B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特にアナログ−デジタル変換回路を構成する半導体装置に関する。
アナログ−デジタル変換回路（以下、ＡＤ変換回路という）の方式は種々存在し、並列比較型、パイプライン型、逐次比較型、デルタシグマ型に分類される場合が多い。上記の各種方式は、要求されるサンプリングレートおよび分解能に応じて選択され得る。
例えば、抵抗分圧回路から出力される複数の基準電圧の各々と、入力アナログ電圧とを比較する複数のコンパレータを含んで構成される並列比較型のＡＤ変換回路は、要求される分解能がｎビットである場合、一般的に（２ｎ−１）個のコンパレータが必要となる。例えば、要求される分解能が１０ビットである場合、１０２３個のコンパレータが必要となり、回路規模が大きくなる。
並列比較型のＡＤ変換回路の回路規模を削減するための技術として、例えば、以下の技術が知られている。例えば、特許文献１には、複数の基準電圧を発生する基準電圧源と、各々、複数の基準電圧のうちの１つの基準電圧が排他的に入力されるように設けられ、該入力された基準電圧とアナログ入力とを比較する複数の比較器と、複数の比較器の出力に基づき、アナログ入力の存在可能な複数の電圧範囲のうちから該アナログ入力の存在する電圧範囲を判定して該電圧範囲に対応するコードをデジタル出力するエンコーダとを備えたＡＤ変換回路が記載されている。このＡＤ変換回路においては、全電圧領域のうち、アナログ入力の存在確率が他の電圧領域よりも低い電圧領域に対応する比較器の動作が停止され、当該他の電圧領域よりも分解能の低い低分解能領域とされる。
また、一般的な並列比較型のＡＤ変換回路は、サーモメータコードを使用する。サーモメータコードは、コンパレータのオフセットばらつき等に起因してバブルエラーが生じ得る。このため、ＡＤ変換回路に、バブルエラーを訂正するための回路を設ける場合がある。バブルエラー訂正に関する技術として、以下の技術が知られている。
例えば、特許文献２には、サーモメータコードの論理境界を検出することにより、グレーコードのデジタル信号を生成するエンコード部と、エンコード部から出力されるグレーコードをバイナリコードのデジタル信号に変換するグレー・バイナリ変換部とを備えたエンコーダを有するＡＤ変換回路が記載されている。エンコード部は、グレーコードの下位ビットと上位ビットとの値が特定の関係にあるか否かを検出することにより、該グレーコードに含まれるエラーコードを検出するエラー検出部と、エラー検出部で検出されたエラーコードを訂正するエラー訂正部とを備える。
また、特許文献３には、比較器からの出力結果を多数決論理によりエラーを補正するディジタルアベレージ部と、ディジタルアベレージ部から出力されたデータの変化位置を検出する論理境界検出回路と、論理境界検出回路の出力に応じてバイナリコードに変換するエンコーダ部とを有するＡＤ変換回路が記載されている。
特開２００３−２２９７６７号公報 特開平１１−８８１７４号公報 特開２００７−３０６３０２号公報
適正なサーモメータコードは、例えば「１１１０００００」のように、“０”および“１”が連続しており、“０”と“１”との論理境界は１つとなる。しかしながら、サーモメータコードにバブルエラーが生じた場合には、例えば「１１１０１０００」のように、“０”と“１”が不連続となり、複数の論理境界が出現することとなる。このように、複数の論理境界を有するサーモメータコードをエンコードすることによって得られるデジタル値は、真値から大きく乖離した値である場合が多い。この場合、ＡＤ変換回路から出力されるデジタル信号に基づいて動作する電子機器において、想定外の信号値が入力されることとなり、誤動作を生じる場合がある。
上記特許文献２および３に記載のＡＤ変換回路は、バブルエラーを訂正するための手段を有するものの、例えば「１１００１００」のように、 “１”と“１”との間に２つ以上の“０”（バブル）が存在するバブルエラー（すなわち、複数のビットに亘る「バブル」を有するバブルエラー）に対しては、訂正することができない。確率的に最も多く発生するバブルエラーは、“１”と“１”との間に１つの“０”が存在するバブルエラーであるが、“１”と“１”との間に２つ以上の“０”が存在するバブルエラーに対しても、高信頼性の要求に応えるために訂正可能であることが望ましい。
本発明は、上記した点に鑑みてなされたものであり、バブルエラーの訂正範囲を容易に拡張することができる半導体装置を提供することを目的とする。
本発明に係る半導体装置は、異なる複数の基準電圧の各々の電圧と入力アナログ電圧とをそれぞれ比較した結果を、前記複数の基準電圧の高さの順に並んだ複数の比較信号として出力する比較部と、前記複数の比較信号の各々を訂正する際に、訂正対象の比較信号に対して前記複数の比較信号の並び順における下位側および上位側のいずれか一方の側において隣接する少なくとも１つの比較信号に基づいて当該訂正対象の比較信号を訂正し、訂正結果を前記複数の比較信号の並び順に応じた順に並んだ複数の第１の訂正信号として出力する第１の訂正部と、前記複数の第１の訂正信号の各々を訂正する際に、訂正対象の第１の訂正信号に対して前記第１の訂正信号の並び順における下位側および上位側のいずれか他方の側において隣接する少なくとも１つの第１の訂正信号に基づいて当該訂正対象の第１の訂正信号を訂正し、訂正結果を、複数の第２の訂正信号として出力する第２の訂正部と、を含む。
本発明に係る他の半導体装置は、異なる複数の基準電圧の各々の電圧と入力アナログ電圧とをそれぞれ比較した結果を、前記複数の基準電圧の高さの順に並んだ複数の比較信号として出力する複数のコンパレータと、前記複数のコンパレータの各々に対応して設けられ、前記複数のコンパレータのうち対応するコンパレータから出力される比較信号に対して前記複数の比較信号の並び順の下位側において隣接する複数の比較信号の各々の論理和を演算し、演算結果を前記複数の比較信号の並び順に応じた順に並んだ複数の第１の信号として出力する複数のＯＲ回路と、前記複数のコンパレータの各々に対応して設けられ、前記複数のコンパレータのうち対応するコンパレータから出力される比較信号と、前記複数のＯＲ回路のうち対応するＯＲ回路から出力される第１の信号との論理積を演算し、演算結果を前記複数の比較信号の並び順に応じた順に並んだ複数の第２の信号として出力する複数のＡＮＤ回路と、前記複数のコンパレータの各々に対応して設けられ、前記複数のＡＮＤ回路のうち対応するＡＮＤ回路から出力される第２の信号と、当該対応するＡＮＤ回路から出力される第２の信号に対して前記複数の第２の信号の並び順の上位側において隣接する複数の第２の信号の各々との論理和を演算し、演算結果を複数の第３の信号として出力する複数のＯＲ回路と、を含む。
本発明に係る他の半導体装置は、異なる複数の基準電圧の各々の電圧と入力アナログ電圧とをそれぞれ比較した結果を、前記複数の基準電圧の高さの順に並んだ複数の比較信号として出力する複数のコンパレータと、前記複数のコンパレータの各々に対応して設けられ、前記複数のコンパレータのうち対応するコンパレータから出力される比較信号に対して前記複数の比較信号の並び順の下位側において隣接する複数の比較信号の各々の論理和を演算し、演算結果を前記複数の比較信号の並び順に応じた順に並んだ複数の第１の信号として出力する複数のＯＲ回路と、前記複数のコンパレータの各々に対応して設けられ、前記複数のコンパレータのうち対応するコンパレータから出力される比較信号と、前記複数のＯＲ回路のうち対応するＯＲ回路から出力される第１の信号との否定論理積を演算し、演算結果を前記複数の比較信号の並び順に応じた順に並んだ複数の第２の信号として出力する複数のＮＡＮＤ回路と、前記複数のコンパレータの各々に対応して設けられ、前記複数のＮＡＮＤ回路のうち対応するＮＡＮＤ回路から出力される第２の信号と、当該対応するＮＡＮＤ回路から出力される第２の信号に対して前記複数の第２の信号の並び順の上位側において隣接する複数の第２の信号の各々との否定論理積を演算し、演算結果を複数の第３の信号として出力する複数のＮＡＮＤ回路と、を含む。
本発明に係る他の半導体装置は、異なる複数の基準電圧の各々の電圧と入力アナログ電圧とをそれぞれ比較した結果を、前記複数の基準電圧の高さの順に並んだ複数の比較信号として出力する複数のコンパレータと、前記複数のコンパレータの各々に対応して設けられ、前記複数のコンパレータのうち対応するコンパレータから出力される比較信号に対して前記複数の比較信号の並び順の上位側において隣接する複数の比較信号の各々の論理積を演算し、演算結果を前記複数の比較信号の並び順に応じた順に並んだ複数の第１の信号として出力する複数のＡＮＤ回路と、前記複数のコンパレータの各々に対応して設けられ、前記複数のコンパレータのうち対応するコンパレータから出力される比較信号と、前記複数のＡＮＤ回路のうち対応するＡＮＤ回路から出力される第１の信号との論理和を演算し、演算結果を前記複数の比較信号の並び順に応じた順に並んだ複数の第２の信号として出力する複数のＯＲ回路と、前記複数のコンパレータの各々に対応して設けられ、前記複数のＯＲ回路のうち対応するＯＲ回路から出力される第２の信号と、当該対応するＯＲ回路から出力される第２の信号に対して前記複数の第２の信号の並び順の下位側において隣接する複数の第２の信号の各々との論理積を演算し、演算結果を複数の第３の信号として出力する複数のＡＮＤ回路と、を含む。
本発明によれば、バブルエラーの訂正範囲を容易に拡張することができる半導体装置が提供される。
本発明の実施形態に係る半導体装置の回路構成を示す図である。 本発明の実施形態に係るバブルエラー訂正部の等価回路図である。 本発明の実施形態に係るバブルエラー訂正部の等価回路図である。 本発明の実施形態に係るバブルエラー訂正部の等価回路図である。 本発明の実施形態に係るバブルエラー訂正部の等価回路図である。 （ａ）は、本発明の実施形態に係るバブルエラー訂正部によるエラー訂正の態様を示す図である。（ｂ）は、本発明の実施形態に係るバブルエラー訂正部によって訂正されたサーモメータコードをエンコードした結果を示す図である。 （ａ）は、本発明の実施形態に係るバブルエラー訂正部によるエラー訂正の態様を示す図である。（ｂ）は、本発明の実施形態に係るバブルエラー訂正部によってバブルエラーが訂正されたサーモメータコードをエンコードした結果を示す図である。（ｃ）は、バブルエラーを訂正しないサーモメータコードをエンコードした結果を示す図である。 （ａ）は、本発明の実施形態に係るバブルエラー訂正部によるエラー訂正の態様を示す図である。（ｂ）は、本発明の実施形態に係るバブルエラー訂正部によってバブルエラーが訂正されたサーモメータコードをエンコードした結果を示す図である。（ｃ）は、バブルエラーを訂正しないサーモメータコードをエンコードした結果を示す図である。 本発明の実施形態に係る基準電圧生成部から出力される複数の基準電圧と入力アナログ電圧の関係の一例を示す図である。 入力アナログ電圧のアイパターンの一例を示す図である。 （ａ）は、本発明の実施形態に係るバブルエラー訂正部によるエラー訂正の態様を示す図である。（ｂ）は、本発明の実施形態に係るバブルエラー訂正部によってバブルエラーが訂正されたサーモメータコードをエンコードした結果を示す図である。（ｃ）は、バブルエラーを訂正しないサーモメータコードをエンコードした結果を示す図である。 （ａ）は、本発明の実施形態に係るバブルエラー訂正部によるエラー訂正の態様を示す図である。（ｂ）は、本発明の実施形態に係るバブルエラー訂正部によってバブルエラーが訂正されたサーモメータコードをエンコードした結果を示す図である。（ｃ）は、バブルエラーを訂正しないサーモメータコードをエンコードした結果を示す図である。 本発明の実施形態に係るバブルエラー訂正部の等価回路図である。 本発明の実施形態に係るバブルエラー訂正部の等価回路図である。 本発明の実施形態に係るバブルエラー訂正部の等価回路図である。 本発明の実施形態に係るバブルエラー訂正部の等価回路図である。 本発明の実施形態に係るバブルエラー訂正部の等価回路図である。 本発明の実施形態に係るバブルエラー訂正部の等価回路図である。 本発明の実施形態に係るバブルエラー訂正部の等価回路図である。 （ａ）は、本発明の実施形態に係るバブルエラー訂正部によるエラー訂正の態様を示す図である。（ｂ）は、本発明の実施形態に係るバブルエラー訂正部によって訂正されたサーモメータコードをエンコードした結果を示す図である。 （ａ）は、本発明の実施形態に係るバブルエラー訂正部によるエラー訂正の態様を示す図である。（ｂ）は、本発明の実施形態に係るバブルエラー訂正部によって訂正されたサーモメータコードをエンコードした結果を示す図である。 （ａ）は、本発明の実施形態に係るバブルエラー訂正部によるエラー訂正の態様を示す図である。（ｂ）は、本発明の実施形態に係るバブルエラー訂正部によって訂正されたサーモメータコードをエンコードした結果を示す図である。 本発明の実施形態に係るバブルエラー訂正部の等価回路図である。 本発明の実施形態に係るバブルエラー訂正部の等価回路図である。
以下、本発明の実施形態の一例を、図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は適宜省略する。
[第１の実施形態]
図１は、本発明の実施形態に係る半導体装置１の回路構成を示す図である。半導体装置１は、一例として５ビットの分解能を有する並列比較型のＡＤ変換回路を構成する。すなわち半導体装置１は、入力アナログ電圧ＶＡＩＮの大きさに応じた５ビットのバイナリ―コード（Ｄ０、Ｄ１、Ｄ２、Ｄ３、Ｄ４）を出力する。半導体装置１は、基準電圧生成部１０、比較部２０、バブルエラー訂正部３０、論理境界検出部４０およびエンコード部５０を含んで構成されている。
基準電圧生成部１０は、直列接続された３２個の抵抗素子Ｒ１〜Ｒ３２を含んで構成されている。本実施形態において、抵抗素子Ｒ１およびＲ３２の抵抗値がｒ／２とされ、抵抗素子Ｒ１６およびＲ１７の抵抗値はｒ／３とされ、これら以外の抵抗素子Ｒ２〜Ｒ１５、Ｒ１８〜Ｒ３１の抵抗値がｒとされている。基準電圧生成部１０は、抵抗素子Ｒ１の一端に印加される低電位側の電圧ＶＲＬと抵抗素子Ｒ３２の一端に印加される高電位側の電圧ＶＲＨの差分を各抵抗素子の抵抗値に応じた分圧比で分圧し、互いに隣接する抵抗素子の各接続点から基準電圧Ｖ１〜Ｖ３１を出力する。
本実施形態においては、一例として、抵抗素子Ｒ１と抵抗素子Ｒ２との接続点から出力される電圧が、最も電圧レベルの低い基準電圧Ｖ１となり、抵抗素子Ｒ３１と抵抗素子Ｒ３２との接続点から出力される電圧が、最も電圧レベルの高い基準電圧Ｖ３１となるように、電圧ＶＲＬおよび電圧ＶＲＨに、それぞれ、電源電圧Ｖｃｃの３０％、電源電圧Ｖｃｃの７０％の基準電圧が供給されている。また、抵抗素子Ｒ１６と抵抗素子Ｒ１７との接続点から出力される基準電圧Ｖ１６は、電源電圧Ｖｃｃの５０％となる。また、上記したように、抵抗素子Ｒ１６およびＲ１７の抵抗値（ｒ／３）は、他の抵抗素子Ｒ２〜Ｒ１５およびＲ１８〜Ｒ３１の抵抗値（ｒ）よりも小さいことから、基準電圧Ｖ１５とＶ１６との差分および基準電圧Ｖ１６とＶ１７との差分は、互いに隣接する他の基準電圧間の差分よりも小さくなっている。すなわち、基準電圧生成部１０は、互いに隣接する基準電圧間の差分が相対的に大きい領域および相対的に小さい領域を含むように複数の基準電圧を生成する。なお、抵抗素子Ｒ１〜Ｒ３２における抵抗比は、上記したものに限定されず適宜変更することが可能である。また、電圧ＶＲＬおよび電圧ＶＲＨにそれぞれ供給する基準電圧値も適宜変更することが可能である。
比較部２０は、基準電圧生成部１０から出力される基準電圧Ｖ１〜Ｖ３１に対応する３１個のコンパレータＣ１〜Ｃ３１を含んで構成されている。コンパレータＣ１〜Ｃ３１は、それぞれ、基準電圧生成部１０から出力される基準電圧Ｖ１〜Ｖ３１のうち、対応する基準電圧が一方の入力端に入力され、入力アナログ電圧ＶＡＩＮが他方の入力端に入力される。コンパレータＣ１〜Ｃ３１は、それぞれ、基準電圧Ｖ１〜Ｖ３１のち、自身に対応する基準電圧の大きさと入力アナログ電圧ＶＡＩＮの大きさとを比較し、比較結果を比較信号Ｅ１〜Ｅ３１として出力する。例えば、コンパレータＣ３は、入力アナログ電圧ＶＡＩＮと基準電圧Ｖ３とを比較し、入力アナログ電圧ＶＡＩＮが基準電圧Ｖ３よりも大きい場合には、論理値“１”の比較信号Ｅ３を出力し、入力アナログ電圧ＶＡＩＮが基準電圧Ｖ３よりも小さい場合には、論理値“０”の比較信号Ｅ３を出力する。コンパレータＣ１〜Ｃ３１からそれぞれ出力される比較信号Ｅ１〜Ｅ３１によってサーモメータコードが構成される。
また、本実施形態において、入力アナログ電圧ＶＡＩＮと基準電圧Ｖ１６とを比較するコンパレータＣ１６は、他のコンパレータＣ１〜Ｃ１５およびＣ１７〜Ｃ３１よりも高い感度を有する高感度コンパレータとされている。ここで、コンパレータが高感度であるとは、基準電圧と入力アナログ電圧ＶＡＩＮとの差分がより小さい場合でも、両者の大小関係の比較結果を出力可能であることを意味する。例えば、コンパレータＣ１６以外の通常感度のコンパレータは、基準電圧と入力アナログ電圧ＶＡＩＮとの差分が数十ｍＶである場合に、比較結果を出力可能であるのに対して、高感度のコンパレータＣ１６は、基準電圧と入力アナログ電圧ＶＡＩＮとの差分が数ｍＶであっても、比較結果を出力可能である。高感度コンパレータは、通常感度のコンパレータと比較してトランジスタ数が多く、複数段の差動増幅回を含んで構成されている。
バブルエラー訂正部３０は、比較部２０から供給される比較信号Ｅ１〜Ｅ３１によって構成されるサーモメータコードに生ずるバブルエラーを訂正し、訂正後の信号Ｇ１〜Ｇ３１を論理境界検出部４０に供給する。バブルエラー訂正部３０の詳細な構成については後述する。
論理境界検出部４０は、バブルエラー訂正部３０から供給される信号Ｇ１〜Ｇ３１によって構成される訂正済みのサーモメータコードの論理境界（“１”と“０”の境界）を検出する。論理境界検出部４０は、サーモメータコードの互いに隣接する２ビット間の値を比較し、サーモメータコードの論理境界に対応するビットを例えば“１”として出力し、それ以外のビットは“０”として出力する。論理境界検出部４０は、例えば、サーモメータコード「・・１１１１０００・・」に対して「・・０００１０００・・」を出力する。
エンコード部５０は、論理境界検出部４０の出力信号に基づいて、サーモメータコードをバイナリコードに変換した５ビットの出力信号（Ｄ０、Ｄ１、Ｄ２、Ｄ３）を出力する。なお、バブルエラー訂正部３０、論理境界検出部４０およびエンコード部５０は、それぞれ、接地電圧Ｖｓｓが供給される接地ラインおよび電源電圧Ｖｃｃが供給される電源ラインに接続されており、電源電圧Ｖｃｃを駆動電圧として動作する。
図２〜図５は、第１の実施形態に係るバブルエラー訂正部３０の等価回路図である。バブルエラー訂正部３０は、比較部２０を構成する各コンパレータＣ１〜Ｃ３１に対応してそれぞれ設けられた、２入力のＯＲ（論理和演算）回路Ｈ１〜Ｈ３１、２入力のＡＮＤ（論理積演算）回路Ｊ１〜Ｊ３１、および４入力のＯＲ回路Ｋ１〜Ｋ３１を含んで構成されている。
ＡＮＤ回路Ｊ１〜Ｊ３１の一方の入力端には、自身に対応するコンパレータＣ１〜Ｃ３１の出力端がそれぞれ接続されており、対応する比較信号Ｅ１〜Ｅ３１がそれぞれ入力される。ＡＮＤ回路Ｊ１〜Ｊ３１の他方の入力端には、自身に対応するＯＲ回路Ｈ１〜Ｈ３１の出力端がそれぞれ接続されており、対応するＯＲ回路の出力信号がそれぞれ入力される。例えば、ＡＮＤ回路Ｊ３の一方の入力端には、自身に対応するコンパレータＣ３から出力される比較信号Ｅ３が入力され、ＡＮＤ回路Ｊ３の他方の入力端には、自身に対応するＯＲ回路Ｈ３の出力信号が入力される。
ＯＲ回路Ｈ３〜Ｈ３１の一方の入力端には、自身に対応するコンパレータＣ３〜Ｃ３１に対して１ステップ下位に配置されたコンパレータの出力端がそれぞれ接続され、当該１ステップ下位に配置されたコンパレータから出力される比較信号がそれぞれ入力される。ＯＲ回路Ｈ３〜Ｈ３１の他方の入力端には、自身に対応するコンパレータＣ３〜Ｃ３１に対して２ステップ下位に配置されたコンパレータの出力端がそれぞれ接続され、当該２ステップ下位に配置されたコンパレータから出力される比較信号がそれぞれ入力される。例えば、ＯＲ回路Ｈ３の一方の入力端には、自身に対応するコンパレータＣ３に対して１ステップ下位に配置されたコンパレータＣ２から出力される比較信号Ｅ２が入力され、ＯＲ回路Ｈ３の他方の入力端には、自身に対応するコンパレータＣ３に対して２ステップ下位に配置されたコンパレータＣ１から出力される比較信号Ｅ１が入力される。なお、「下位に配置されたコンパレータ」とは、より電圧レベルの低い基準電圧が入力されるコンパレータを意味する。
ＯＲ回路Ｈ２においては、一方の入力端に自身に対応するコンパレータＣ２に対して１ステップ下位に配置されたコンパレータＣ１から出力される比較信号Ｅ１が入力され、他方の入力端に電源電圧Ｖｃｃ（論理レベル“１”）が入力される。ＯＲ回路Ｈ１においては、両方の入力端に電源電圧Ｖｃｃ（論理レベル“１”）が入力される。
本実施形態に係るバブルエラー訂正部３０においては、図４に示すように、ＯＲ回路Ｈ１７の２つ入力端の双方が、１ステップ下位に配置されたコンパレータＣ１６の出力端に接続されており、例外的な接続となっている。なお、ＯＲ回路Ｈ１７を削除して、ＡＮＤ回路Ｊ１７の一方の入力端に比較信号Ｅ１７を入力し、ＡＮＤ回路Ｊ１７の他方の入力端に比較信号Ｅ１６を直接入力する構成としてもよい。
ＯＲ回路Ｋ１〜Ｋ２８の１つの入力端には、自身に対応するＡＮＤ回路Ｊ１〜Ｊ２８の出力端がそれぞれ接続されており、自身に対応するＡＮＤ回路から出力される出力信号Ｆ１〜Ｆ２８がそれぞれ入力される。ＯＲ回路Ｋ１〜Ｋ２８の他の３つの入力端には、自身に対応するＡＮＤ回路Ｊ１〜Ｊ２８に対して１ステップ〜３ステップ上位にそれぞれ配置された各ＡＮＤ回路の出力端がそれぞれ接続され、当該上位に配置された３つのＡＮＤ回路の各々から出力される出力信号がそれぞれ入力される。例えば、ＯＲ回路Ｋ３の１つの入力端には、自身に対応するＡＮＤ回路Ｊ３から出力される出力信号Ｆ３が入力され、他の３つの入力端には、自身に対応するＡＮＤ回路Ｊ３に対して１ステップ〜３ステップ上位にそれぞれ配置されたＡＮＤ回路Ｊ４、Ｊ５およびＪ６からそれぞれ出力される出力信号Ｆ４、Ｆ５およびＦ６がそれぞれ入力される。
ＯＲ回路Ｋ２９の１つの入力端には、自身に対応するＡＮＤ回路Ｊ２９から出力される出力信号Ｆ２９が入力され、他の２つの入力端には、自身に対応するＡＮＤ回路Ｊ２９に対して上位側に配置されたＡＮＤ回路Ｊ３０およびＪ３１からそれぞれ出力される出力信号Ｆ３０およびＦ３１がそれぞれ入力され、残りの１つの入力端には、接地電圧Ｖｓｓ（論理レベル“０”）が入力される。
ＯＲ回路Ｋ３０の１つの入力端には、自身に対応するＡＮＤ回路Ｊ３０から出力される出力信号Ｆ３０が入力され、他の１つの入力端には自身に対応するＡＮＤ回路Ｊ３０に対して上位側に配置されたＡＮＤ回路Ｊ３１から出力される出力信号Ｆ３１が入力され、残りの２つの入力端には、接地電圧Ｖｓｓ（論理レベル“０”）がそれぞれ入力される。
ＯＲ回路Ｋ３１の１つの入力端には、自身に対応するＡＮＤ回路Ｊ３１から出力される出力信号Ｆ３１が入力され、他の３つの入力端には接地電圧Ｖｓｓ（論理レベル“０”）がそれぞれ入力される。
なお、「上位に配置されたＡＮＤ回路」とは、より電圧レベルの高い基準電圧が入力されるコンパレータからの比較信号が入力されるＡＮＤ回路を意味する。
以下に、バブルエラー訂正部３０の機能および動作について説明する。コンパレータＣ１〜Ｃ３１からそれぞれ出力される比較信号Ｅ１〜Ｅ３１に生じたエラーは、それぞれ、対応するＯＲ回路Ｈ１〜Ｈ３１および対応するＡＮＤ回路Ｊ１〜Ｊ３１を含んで構成される第１の訂正部３１で訂正され、訂正の結果が、ＡＮＤ回路Ｊ１〜Ｊ３１の出力信号Ｆ１〜Ｆ３１として出力される。以降、ＡＮＤ回路Ｊ１〜Ｊ３１の出力信号Ｆ１〜Ｆ３１を第１の訂正信号Ｆ１〜Ｆ３１と称する。
第１の訂正信号Ｆ１〜Ｆ３１は、それぞれ、対応する後段のＯＲ回路Ｋ１〜Ｋ３１を含んで構成される第２の訂正部３２で更に訂正され、訂正の結果が、ＯＲ回路Ｋ１〜Ｋ３１の出力信号Ｇ１〜Ｇ３１として出力される。以降、ＯＲ回路Ｋ１〜Ｋ３１の出力信号Ｇ１〜Ｇ３１を第２の訂正信号Ｇ１〜Ｇ３１と称する。第２の訂正信号Ｇ１〜Ｇ３１は、訂正済みのサーモメータコードとして論理境界検出部４０に供給される。例えば、コンパレータＣ３から出力される比較信号Ｅ３に生じたエラーは、ＯＲ回路Ｈ３およびＡＮＤ回路Ｊ３を含んで構成される第１の訂正部３１で訂正され、第１の訂正信号Ｆ３が生成される。第１の訂正信号Ｆ３は、ＯＲ回路Ｋ３を含んで構成される第２の訂正部３２で更に訂正され、第２の訂正信号Ｇ３が生成される。
本実施形態に係る第１の訂正部３１は、比較信号Ｅ１〜Ｅ３１に生じたエラーを、当該比較信号に対して１ステップ下位の比較信号および２ステップ下位の比較信号を用いて訂正する。より具体的には、第１の訂正部３１は、訂正対象の比較信号の値が“１”である場合、当該訂正対象の比較信号に対して１ステップ下位の比較信号および２ステップ下位の比較信号の双方の値が“０”である場合には、当該訂正対象の比較信号の値を“０”に訂正する。第１の訂正部３１は、上記以外の場合には、訂正対象の比較信号の値を訂正しない。例えば、比較信号Ｅ３についてエラー訂正を行う第１の訂正部３１は、訂正対象の比較信号Ｅ３の値が“１”である場合、当該訂正対象の比較信号Ｅ３に対して１ステップ下位の比較信号Ｅ２および２ステップ下位の比較信号Ｅ１の双方の値が“０”である場合には、当該訂正対象の比較信号Ｅ３の値を“１”から“０”に訂正する。なお、「下位の比較信号」とは、より電圧レベルの低い基準電圧が入力されるコンパレータから出力される比較信号を意味する。
本実施形態において、比較信号Ｅ１７の訂正に関しては、例外的となる。図４に示すように、比較信号Ｅ１７についてエラー訂正を行う第１の訂正部３１を構成するＯＲ回路Ｈ１７の２つの入力端はいずれもコンパレータＣ１６の出力端に接続されている。かかる構成によれば、比較信号Ｅ１７の値が“１”であっても比較信号Ｅ１６の値が“０”である場合には、比較信号Ｅ１７の値は“０”に訂正される。すなわち、比較信号Ｅ１６が、比較信号Ｅ１７に対して優先される。上記したように、本実施形態において、コンパレータＣ１６は、他のコンパレータよりも高感度な高感度コンパレータであり、エラーが発生する確率は相対的に低く、比較信号Ｅ１６の信憑性は相対的に高いと考えられる。従って、比較信号Ｅ１６を比較信号Ｅ１７に対して優先させることで、エラー訂正において、相対的に信憑性の高い比較信号Ｅ１６の寄与の程度を大きくすることができ、より正しい訂正を行うことが可能となる。
本実施形態に係る第２の訂正部３２は、訂正対象の第１の訂正信号を、当該第１の訂正信号に対して１ステップ〜３ステップ上位の第１の訂正信号の各々を用いて訂正する。より具体的には、第２の訂正部３２は、訂正対象の第１の訂正信号の値が“０”である場合、当該訂正対象の第１の訂正信号に対して１ステップ〜３ステップ上位の第１の訂正信号の少なくとも１つの値が“１”である場合には、当該訂正対象の第１の訂正信号の値を“０”から“１”に訂正する。例えば、第１の訂正信号Ｆ３についてエラー訂正を行う第２の訂正部３２は、訂正対象の第１の訂正信号Ｆ３の値が“０”である場合、訂正対象の第１の訂正信号Ｆ３に対して１ステップ〜３ステップ上位の第１の訂正信号Ｆ４〜Ｆ６の少なくとも１つの値が“１”である場合には、訂正対象の第１の訂正信号Ｆ３の論理値を“１”に訂正する。なお、「上位の第１の訂正信号」とは、より電圧レベルの高い基準電圧が入力されるコンパレータから出力される比較信号についての第１の訂正信号を意味する。
以下に、本実施形態に係るバブルエラー訂正部３０の機能および動作を、図６〜図８に示す具体的なケースを例示して説明する。
図６（ａ）は、コンパレータＣ１〜Ｃ８およびＣ１０から出力される比較信号Ｅ１〜Ｅ８およびＥ１０の値が“１”、コンパレータＣ１１〜Ｃ３１から出力される比較信号Ｅ１１〜Ｅ３１の値が“０”であり、コンパレータＣ９から出力される比較信号Ｅ９の値がエラーによって“０”となった場合における各ノードの信号値を示す図である。図６（ａ）においてＥノードは、コンパレータＣ１〜Ｃ３１の出力端のノードであり、Ｆノードは、ＡＮＤ回路Ｊ１〜Ｊ３１の出力端のノード（第１の訂正部３１の出力ノード）であり、ＧノードはＯＲ回路Ｋ１〜Ｋ３１の出力端のノード（第２の訂正部３２の出力ノード）である（図７（ａ）および図８（ａ）において同じ）。
比較信号Ｅ９の値は“０”であるので、ＯＲ回路Ｈ９およびＡＮＤ回路Ｊ９を含んで構成される第１の訂正部３１は、比較信号Ｅ９よりも下位の比較信号によって比較信号Ｅ９の値を訂正しない。従って、Ｆノードに出力される第１の訂正信号Ｆ９の値は“０”となる。一方、比較信号Ｅ１０に対して２ステップ下位の比較信号Ｅ８の値は“１”であるので、ＯＲ回路Ｈ１０およびＡＮＤ回路Ｊ１０を含んで構成される第１の訂正部３１は、比較信号Ｅ１０の値を訂正しない。従って、Ｆノードに出力される第１の訂正信号Ｆ１０の値は“１”となる。
第１の訂正信号Ｆ９に対して１ステップ上位の第１の訂正信号Ｆ１０の値が“１”であるため、ＯＲ回路Ｋ９を含んで構成される第２の訂正部３２は、第１の訂正信号Ｆ９の値を“０”から“１”に訂正し、これを第２の訂正信号Ｇ９としてＧノードに出力する。第１の訂正信号Ｆ１０の値が“１”であるため、ＯＲ回路Ｋ１０を含んで構成される第２の訂正部３２は、第１の訂正信号Ｆ１０よりも上位の第１の訂正信号によって第１の訂正信号Ｆ１０を訂正せずに、これを第２の訂正信号Ｇ１０としてＧノードに出力する。以上の訂正処理によってエラーが生じた比較信号Ｅ９の値が“０”から“１”に訂正され、Ｇノードにおいて、論理境界が１つのみのサーモメータコードが出力される。
なお、図６（ａ）のケースは、コンパレータＣ９から出力される比較信号Ｅ９にエラーが生じているケースとして説明したが、比較信号Ｅ９にはエラーが生じておらず、コンパレータＣ１０から出力される比較信号Ｅ１０にエラーが生じているケースであるとも考えられる。本実施形態に係るバブルエラー訂正部３０においては、両ケースについて、全く同じ結果を出力することとなる。すなわち、本実施形態に係るバブルエラー訂正部３０は、サーモメータコードに生じるバブルエラーによってエンコード後の値が、真値から大きく乖離してしまうことを防止するものであり、真値を出力することを保証するものではない。
図６（ｂ）は、上記のようにしてエラー訂正されたサーモメータコードをエンコード部５０でエンコードした結果である。図６（ｂ）に示すように、エンコードによって得られるバイナリコードは、２進数表現で“０１０１０”となり、１０進数表現で“１０”となる。図６（ａ）に示すケースにおいては、真値は、１０進数表現で“８”“９”“１０”のいずれかであると考えられる。このように、本実施形態に係るバブルエラー訂正部３０によれば、真値からの乖離を抑制するようにバブルエラーが訂正される。
図７（ａ）は、コンパレータＣ１〜Ｃ７から出力される比較信号Ｅ１〜Ｅ７の値が“１”、コンパレータＣ８、Ｃ９、Ｃ１１〜Ｃ３１から出力される比較信号Ｅ８、Ｅ９、Ｅ１１〜Ｅ３１の値が“０”であり、コンパレータＣ１０から出力される比較信号Ｅ１０の値がエラーによって“１”となった場合における各ノードの信号値を示す図である。すなわち、図７（ａ）は、サーモメータコードの“１”と“１”との間に２つ以上の“０”が存在するバブルエラー（すなわち、複数のビットに亘る「バブル」を有するバブルエラー）が生じたケースである。
比較信号Ｅ８の値は“０”であるので、ＯＲ回路Ｈ８およびＡＮＤ回路Ｊ８を含んで構成される第１の訂正部３１は、比較信号Ｅ８よりも下位の比較信号によって比較信号Ｅ８の値を訂正しない。従って、Ｆノードに出力される第１の訂正信号Ｆ８の値は“０”となる。同様に、比較信号Ｅ９の値は“０”であるので、ＯＲ回路Ｈ９およびＡＮＤ回路Ｊ９を含んで構成される第１の訂正部３１は、比較信号Ｅ９よりも下位の比較信号によって比較信号Ｅ９の値を訂正しない。従って、Ｆノードに出力される第１の訂正信号Ｆ９の値は“０”となる。比較信号Ｅ１０に対して１ステップ下位の比較信号Ｅ９および２ステップ下位の比較信号Ｅ８の値は、それぞれ“０”であるので、ＯＲ回路Ｈ１０およびＡＮＤ回路Ｊ１０を含んで構成される第１の訂正部３１は、比較信号Ｅ１０の値を“１”から“０”に訂正する。
第１の訂正信号Ｆ８に対して１ステップ〜３ステップ上位の第１の訂正信号Ｆ９、Ｆ１０およびＦ１１の値は、それぞれ“０”であるため、ＯＲ回路Ｋ８を含んで構成される第２の訂正部３２は、第１の訂正信号Ｆ８の値“０”を訂正せず、これを第２の訂正信号Ｇ８としてＧノードに出力する。同様に、第１の訂正信号Ｆ９に対して１ステップ〜３ステップ上位の第１の訂正信号Ｆ１０、Ｆ１１およびＦ１２の値はそれぞれ“０”であるため、ＯＲ回路Ｋ９を含んで構成される第２の訂正部３２は、第１の訂正信号Ｆ９の値“０”を訂正せず、これを第２の訂正信号Ｇ９としてＧノードに出力する。同様に、第１の訂正信号Ｆ１０に対して１ステップ〜３ステップ上位の第１の訂正信号Ｆ１１、Ｆ１２およびＦ１３の値はそれぞれ“０”であるため、ＯＲ回路Ｋ１０を含んで構成される第２の訂正部３２は、第１の訂正信号Ｆ１０の値“０”を訂正せず、これを第２の訂正信号Ｇ１０としてＧノードに出力する。以上の訂正処理によってエラーが生じた比較信号Ｅ１０の値が“１”から“０”に訂正され、Ｇノードにおいて、論理境界が１つのみのサーモメータコードが出力される。
なお、図７（ａ）のケースは、コンパレータＣ１０から出力される比較信号Ｅ１０にエラーが生じているケースとして説明したが、比較信号Ｅ１０にはエラーが生じておらず、コンパレータＣ８およびＣ９からそれぞれ出力される比較信号Ｅ８およびＥ９にエラーが生じているケースであるとも考えられる。本実施形態に係るバブルエラー訂正部３０においては、両ケースについて、全く同じ結果を出力することとなる。上記したように、本実施形態に係るバブルエラー訂正部３０は、サーモメータコードに生じるバブルエラーによってエンコード後の値が、真値から大きく乖離してしまうことを防止するものであり、真値を出力することを保証するものではない。
図７（ｂ）は、上記のようにしてエラー訂正されたサーモメータコードをエンコード部５０でエンコードした結果であり、図７（ｃ）は、エラー訂正を行わないサーモメータコードをエンコード部５０でエンコードした結果である。図７（ｂ）に示すように、エラー訂正されたサーモメータコードをエンコードすることによって得られるバイナリコードは、２進数表現で“００１１１”となり、１０進数表現で“７”となる。一方、図７（ｃ）に示すように、エラー訂正しないサーモメータコードをエンコードすることによって得られるバイナリコードは、２進数表現で“０１１１１”となり、１０進数表現で“１５”となる。図７（ａ）に示すケースにおいては、真値は、１０進数表現で“７”“８”“９”“１０”のいずれかであると考えられる。バブルエラーを訂正しない場合には、サーモメータコードは、複数の論理境界を含むことになり、真値からの乖離が大きくなる。本実施形態に係るバブルエラー訂正部３０によれば、真値からの乖離を抑制するようにバブルエラーが訂正される。
図８（ａ）は、コンパレータＣ１〜Ｃ６、Ｃ９、Ｃ１０から出力される比較信号Ｅ１〜Ｅ６、Ｅ９、Ｅ１０の値が“１”、コンパレータＣ１１〜Ｃ３１から出力される比較信号Ｅ１１〜Ｅ３１の値が“０”であり、コンパレータＣ７およびＣ８からそれぞれ出力される比較信号Ｅ７およびＥ８の値がエラーによって“０”となった場合における各ノードの信号値を示す図である。すなわち、図８（ａ）は、サーモメータコードの“１”と“１”との間に２つ以上の“０”が存在するバブルエラー（すなわち、複数のビットに亘る「バブル」を有するバブルエラー）が生じたケースである。
比較信号Ｅ７の値は“０”であるので、ＯＲ回路Ｈ７およびＡＮＤ回路Ｊ７を含んで構成される第１の訂正部３１は、比較信号Ｅ７よりも下位の比較信号によって比較信号Ｅ７の値を訂正しない。従って、Ｆノードに出力される第１の訂正信号Ｆ７の値は“０”となる。同様に、比較信号Ｅ８の値は“０”であるので、ＯＲ回路Ｈ８およびＡＮＤ回路Ｊ８を含んで構成される第１の訂正部３１は、比較信号Ｅ８よりも下位の比較信号によって比較信号Ｅ８の値を訂正しない。従って、Ｆノードに出力される第１の訂正信号Ｆ８は“０”となる。比較信号Ｅ９に対して１ステップ下位の比較信号Ｅ８および２ステップ下位の比較信号Ｅ７の値は、それぞれ“０”であるので、ＯＲ回路Ｈ９およびＡＮＤ回路Ｊ９を含んで構成される第１の訂正部３１は、比較信号Ｅ９の値を“１”から“０”に訂正する。従って、Ｆノードに出力される第１の訂正信号Ｆ９の値は“０”となる。比較信号Ｅ１０に対して１ステップ下位の比較信号Ｅ９の値は“１”であるので、ＯＲ回路Ｈ１０およびＡＮＤ回路Ｊ１０を含んで構成される第１の訂正部３１は、比較信号Ｅ１０の値を訂正しない。従って、Ｆノードに出力される第１の訂正信号Ｆ１０の値は“１”となる。
第１の訂正信号Ｆ７に対して３ステップ上位の第１の訂正信号Ｆ１０の値が“１”であるため、ＯＲ回路Ｋ７を含んで構成される第２の訂正部３２は、第１の訂正信号Ｆ７の値を“０”から“１”に訂正し、これを第２の訂正信号Ｇ７としてＧノードに出力する。第１の訂正信号Ｆ８対して２ステップ上位の第１の訂正信号Ｆ１０の値が“１”であるため、ＯＲ回路Ｋ８を含んで構成される第２の訂正部３２は、第１の訂正信号Ｆ８の値を“０”から“１”に訂正し、これを第２の訂正信号Ｇ８としてＧノードに出力する。第１の訂正信号Ｆ９に対して１ステップ上位の第１の訂正信号Ｆ１０の値が“１”であるため、ＯＲ回路Ｋ９を含んで構成される第２の訂正部３２は、第１の訂正信号Ｆ９の値を“０”から“１”に訂正し、これを第２の訂正信号Ｇ９としてＧノードに出力する。第１の訂正信号Ｆ１０の値が“１”であるため、ＯＲ回路Ｋ１０を含んで構成される第２の訂正部３２は、第１の訂正信号Ｆ１０よりも上位の第１の訂正信号によって第１の訂正信号Ｆ１０を訂正せずにこれを第２の訂正信号Ｇ１０としてＧノードに出力する。以上の訂正処理により、エラーが生じた比較信号Ｅ７およびＥ８の値がそれぞれ“０”から“１”に訂正され、Ｇノードにおいて、論理境界が１つのみのサーモメータコードが出力される。
なお、図８（ａ）のケースは、コンパレータＣ７およびＣ８からそれぞれ出力される比較信号Ｅ７およびＥ８にエラーが生じているケースとして説明したが、比較信号Ｅ７およびＥ８にはエラーが生じておらず、コンパレータＣ９およびＣ１０からそれぞれ出力される比較信号Ｅ９およびＥ１０にエラーが生じているケースであるとも考えられる。本実施形態に係るバブルエラー訂正部３０においては、両ケースについて、全く同じ結果を出力することとなる。上記したように、本実施形態に係るバブルエラー訂正部３０は、サーモメータコードに生じるバブルエラーによってエンコード後の値が、真値から大きく乖離してしまうことを防止するものであり、真値を出力することを保証するものではない。
図８（ｂ）は、上記のようにしてエラー訂正されたサーモメータコードをエンコード部５０でエンコードした結果であり、図８（ｃ）は、エラー訂正を行わないサーモメータコードをエンコード部５０でエンコードした結果である。図８（ｂ）に示すように、エラー訂正されたサーモメータコードをエンコードすることによって得られるバイナリコードは、２進数表現で“０１０１０”となり、１０進数表現で“１０”となる。一方、図８（c）に示すように、エラー訂正しないサーモメータコードをエンコードすることによって得られるバイナリコードは、２進数表現で“０１１１０”となり、１０進数表現で“１４”となる。図８（ａ）に示すケースにおいては、真値は、１０進数表現で“６”“７”“８”“９”“１０”のいずれかであると考えられる。バブルエラーを訂正しない場合には、サーモメータコードは、複数の論理境界を含むことになり、真値からの乖離が大きくなる。本実施形態に係るバブルエラー訂正部３０によれば、真値からの乖離を抑制するようにバブルエラーが訂正される。
図９は、基準電圧生成部１０から出力される複数の基準電圧と入力アナログ電圧ＶＡＩＮの関係の一例を示す図である。上記したように、基準電圧生成部１０を構成する抵抗素子Ｒ１６およびＲ１７の抵抗値（ｒ／３）は、他の抵抗素子Ｒ２〜Ｒ１５、Ｒ１８〜Ｒ３１の抵抗値（ｒ）よりも小さいことから、基準電圧Ｖ１５とＶ１６との間の電圧差および基準電圧Ｖ１６とＶ１７との間の電圧差は、互いに隣接する他の基準電圧間の電圧差よりも小さくなっている。これにより、基準電圧Ｖ１５からＶ１７までの電圧範囲において、入力アナログ電圧ＶＡＩＮのＡＤ変換分解能を、他の電圧範囲よりも高めている。このように、入力アナログ電圧ＶＡＩＮの一部の電圧範囲を高分解能でＡＤ変換すれば、当該ＡＤ変換回路を含む電子機器において所望の機能を発揮できる場合がある。そのような用途のＡＤ変換回路においては、一部の電圧範囲を高分解能でＡＤ変換することにより、全電圧範囲を高分解能でＡＤ変換する場合と比較して、コンパレータの数を削減することが可能である。
また、図１０に示すアイパターンによって示されるように、特定の複数の電圧範囲に信号が集中するアナログ信号に対しては、信号が集中する電圧範囲に対応する各範囲において隣接する基準電圧間の電圧差が相対的に小さくなるように、基準電圧生成部１０を構成する抵抗素子の抵抗値を設定してもよい。これにより、信号が集中する各電圧範囲において局所的にＡＤ変換分解能を高めることができる。
また、本実施形態において、高分解能でＡＤ変換を行うべき電圧範囲に属する基準電圧Ｖ１６が入力されるコンパレータＣ１６は、他のコンパレータよりも高い感度を有する。これにより、高分解能でＡＤ変換を行うべき電圧範囲においてＡＤ変換精度を高めることができる。なお、高分解能でＡＤ変換を行うべき電圧範囲が複数存在する場合には、当該複数の電圧範囲の各々に対して少なくとも１つの高感度コンパレータを配置することが好ましい。
また、本実施形態に係るバブルエラー訂正部３０においては、高感度のコンパレータＣ１６から出力される比較信号Ｅ１６の値は、相対的に信憑性が高いと考えられることから、バブルエラーの訂正処理において、比較信号Ｅ１６の優先度を高めている。以下に、バブルエラーの訂正処理において、比較信号Ｅ１６の優先度が高められている態様を、具体例を用いて説明する。
図１１（ａ）は、コンパレータＣ１〜Ｃ１５から出力される比較信号Ｅ１〜Ｅ１５の値が“１”、コンパレータＣ１８〜Ｃ３１から出力される比較信号Ｅ１８〜Ｅ３１の値が“０”であり、コンパレータＣ１７から出力される比較信号Ｅ１７の値がエラーによって“１”となった場合における各ノードの信号値を示す図である。
図４に示すように、ＯＲ回路Ｈ１７の２つの入力端には、それぞれ比較信号Ｅ１６が入力される。比較信号Ｅ１６の値は“０”であるので、ＯＲ回路Ｈ１７の出力信号の値は“０”となる。従って、ＯＲ回路Ｈ１７およびＡＮＤ回路Ｊ１７を含んで構成される第１の訂正部３１は、比較信号Ｅ１７の値を“１”から“０”に訂正した第１の訂正信号Ｆ１７を出力する。第１の訂正信号Ｆ１７に対して１ステップ〜３ステップ上位の第１の訂正信号Ｆ１８、Ｆ１９およびＦ１９の値は、それぞれ“０”であるため、ＯＲ回路Ｋ１７を含んで構成される第２の訂正部３２は、第１の訂正信号Ｆ１７の値“０”を訂正することなくこれを第２の訂正信号Ｇ１７としてＧノードに出力する。このように、エラーが生じた比較信号Ｅ１７の値が、比較信号Ｅ１６の値によって“１”から“０”に訂正され、Ｇノードにおいて、論理境界が１つのみのサーモメータコードが出力される。このように、本実施形態に係るバブルエラー訂正部３０においては、比較信号Ｅ１７に生じたエラーが、比較信号Ｅ１７よりも下位の比較信号Ｅ１６によって訂正される。なお、特定の比較信号において優先度を操作しない場合には、図６（ａ）に示すケースのように、下位の比較信号の値“０”は、上位の比較信号の値“１”によって“１”に訂正されることとなり、図１１（ａ）に示すケースとは逆になる。
図１１（ｂ）は、上記のようにしてエラー訂正されたサーモメータコードをエンコード部５０でエンコードした結果であり、図１１（ｃ）は、エラー訂正を行わないサーモメータコードをエンコード部５０でエンコードした結果である。図１１（ｂ）に示すように、エラー訂正されたサーモメータコードをエンコードすることによって得られるバイナリコードは、２進数表現で“０１１１１”となり、１０進数表現で“１５”となる。一方、図１１（ｃ）に示すように、エラー訂正しないサーモメータコードをエンコードすることによって得られるバイナリコードは、２進数表現で“１１１１１”となり、１０進数表現で“３１”となる。図１１（ａ）に示すケースにおいては、真値は、１０進数表現で“１５”“１６”“１７”のいずれかであると考えられる。バブルエラーを訂正しない場合には、サーモメータコードは、複数の論理境界を含むことになり、真値からの乖離が大きくなる。本実施形態に係るバブルエラー訂正部３０によれば、真値からの乖離を抑制するようにバブルエラーが訂正される。
図１２（ａ）は、コンパレータＣ１〜Ｃ１４およびＣ１６から出力される比較信号Ｅ１〜Ｅ１４およびＥ１６の値が“１”、コンパレータＣ１７〜Ｃ３１から出力される比較信号Ｅ１７〜Ｅ３１の値が“０”であり、コンパレータＣ１５から出力される比較信号Ｅ１５の値がエラーによって“０”となった場合における各ノードの信号値を示す図である。
コンパレータＣ１５から出力される比較信号Ｅ１５の値は“０”であるので、ＯＲ回路Ｈ１５およびＡＮＤ回路Ｊ１５を含んで構成される第１の訂正部３１は、比較信号Ｅ１５よりも下位の比較信号によって比較信号Ｅ１５の値を訂正しない。従って、Ｆノードに出力される第１の訂正信号Ｆ１５の値は、“０”となる。一方、コンパレータＣ１６から出力される比較信号Ｅ１６の値も訂正されず、Ｆノードに出力される第１の訂正信号Ｆ１６の値は“１”となる。第１の訂正信号Ｆ１５に対して１ステップ上位の第１の訂正信号Ｆ１６の値が“１”であるため、ＯＲ回路Ｋ１５を含んで構成される第２の訂正部３２は、第１の訂正信号Ｆ１５の値を“０”から“１”に訂正し、これを第２の訂正信号Ｇ１５としてＧノードに出力する。このように、エラーが生じた比較信号Ｅ１５の値が“０”から“１”に訂正され、Ｇノードにおいて、論理境界が１つのみのサーモメータコードが出力される。
図１２（ａ）に示すケースにおいては、図６（ａ）に示すケースと同様、下位の比較信号Ｅ１５の値“０”は、上位の比較信号Ｅ１６の値“１”によって“１”に訂正される。すなわち、本実施形態に係るバブルエラー訂正部３０は、基本的には、上位の比較信号が優先される構成となっている。しかしながら、高感度のコンパレータＣ１６から出力される比較信号Ｅ１６については、例外的にこれよりも上位の比較信号Ｅ１７に対して優先されるようになっている。これにより、エラー訂正において、相対的に信憑性の高い比較信号Ｅ１６の寄与の程度を大きくすることができ、より正しい訂正を行うことが可能となる。
図１２（ｂ）は、上記のようにしてエラー訂正されたサーモメータコードをエンコード部５０でエンコードした結果であり、図１２（ｃ）は、エラー訂正を行わないサーモメータコードをエンコード部５０でエンコードした結果である。図１２（ｂ）に示すように、エラー訂正されたサーモメータコードをエンコードすることによって得られるバイナリコードは、２進数表現で“１００００”となり、１０進数表現で“１６”となる。一方、図１２（ｃ）に示すように、エラー訂正しないサーモメータコードをエンコードすることによって得られるバイナリコードは、２進数表現で“１１１１０”となり、１０進数表現で“３０”となる。図１２（ａ）に示すケースにおいては、真値は、１０進数表現で“１４”“１５”“１６”のいずれかであると考えられる。バブルエラーを訂正しない場合には、サーモメータコードは、複数の論理境界を含むことになり、真値からの乖離が大きくなる。本実施形態に係るバブルエラー訂正部３０によれば、真値からの乖離を抑制するようにバブルエラーが訂正される。
図１３は、バブルエラー訂正部３０におけるエラー訂正において、高感度のコンパレータＣ１６から出力される相対的に信憑性の高い比較信号Ｅ１６の寄与の程度を更に大きくする場合の構成の一例を示す図である。図１３に示す例では、ＯＲ回路Ｈ１６の２つの入力端はいずれも高感度のコンパレータＣ１６の出力端に接続されており、これら２つの入力端には、比較信号Ｅ１６が入力される。これにより、比較信号Ｅ１６は、下位側において隣接する他の比較信号によって訂正されなくなる。また、ＯＲ回路Ｈ１８の２つの入力端も高感度のコンパレータＣ１６の出力端に接続されており、これら２つの入力端には、比較信号Ｅ１６が入力される。これにより、比較信号Ｅ１６に対して２ステップ上位の比較信号Ｅ１８に対して比較信号Ｅ１６が優先される。なお、更に上位側の比較信号に対して比較信号Ｅ１６を優先させる場合には、当該上位の比較信号の訂正を担う第１の訂正部３１を構成するＯＲ回路の２つの入力端に比較信号Ｅ１６を入力すればよい。
本実施形態に係るバブルエラー訂正部３０においては、第１の訂正部３１において、訂正対象の比較信号に対して１ステップ下位の比較信号および２ステップ下位の比較信号を用いて当該訂正対象の比較信号を訂正し、第２の訂正部３２において、訂正対象の第１の訂正信号に対して１ステップ〜３ステップ上位の第１の訂正信号の各々を用いて当該訂正対象の第１の訂正信号を訂正する場合を例示したが、この態様に限定されるものではない。すなわち、第１の訂正部３１において、訂正対象の比較信号に対して下位側において隣接する３つ以上の比較信号を用いて当該訂正対象の比較信号を訂正してもよい。この場合、第１の訂正部３１を構成するＯＲ回路Ｈ１〜Ｈ３１の入力端の数を３つ以上とし、各入力端に訂正対象の比較信号に対して下位側において隣接する３つ以上の比較信号の各々をそれぞれ入力すればよい。また、第２の訂正部３２において、訂正対象の第１の訂正信号に対して上位側において隣接する２つまたは４つ以上の第１の訂正信号の各々を用いて当該訂正対象の第１の訂正信号を訂正してもよい。この場合、第２の訂正部３２を構成するＯＲ回路Ｋ１〜Ｋ３１の入力端の数を２つまたは４つ以上とし、各入力端子に訂正対象の第１の訂正信号に対して上位側において隣接する２つまたは４つ以上の第１の訂正信号の各々をそれぞれ入力すればよい。本実施形態に係るバブルエラー訂正部３０において、訂正に使用する、訂正対象の信号に隣接する上位側および下位側の信号の数を増やすことで、サーモメータコードの“１”と“１”との間に３つ以上の“０”（バブル）が存在するバブルエラーに対しても訂正を行うことが可能となる。このように、本発明の実施形態に係るＡＤ変換回路を構成する半導体装置１によれば、バブルエラーの訂正範囲を容易に拡張することができる。
図１４は、変形例に係るバブルエラー訂正部３０Ａの構成を示す図である。なお、図１４において、バブルエラー訂正部３０Ａの、比較信号Ｅ２６〜Ｅ３１が入力される部分のみを示し、それ以外の部分は図示した部分と同様の構成を有するため、当該部分の図示は省略する。
バブルエラー訂正部３０Ａは、第１の訂正部３１がＯＲ回路を含んでおらず、また、第２の訂正部３２を構成するＯＲ回路の入力端の数が２つである点において、上記のバブルエラー訂正部３０と異なる。
ＡＮＤ回路Ｊ２６〜Ｊ３１の一方の入力端には、自身に対応するコンパレータＣ２６〜Ｃ３１の出力端がそれぞれ接続されており、対応する比較信号Ｅ２６〜Ｅ３１がそれぞれ入力される。ＡＮＤ回路Ｊ２６〜Ｊ３１の他方の入力端には、自身に対応するコンパレータＣ２６〜Ｃ３１に対して１ステップ下位に配置されたコンパレータの出力端がそれぞれ接続されており、当該下位のコンパレータから出力される比較信号がそれぞれ入力される。例えば、ＡＮＤ回路Ｊ２８の一方の入力端には、自身に対応するコンパレータＣ２８から出力される比較信号Ｅ２８が入力され、ＡＮＤ回路Ｊ２８の他方の入力端には、自身に対応するコンパレータＣ２８に対して１ステップ下位に配置されたコンパレータＣ２７から出力される比較信号Ｅ２７が入力される。
ＯＲ回路Ｋ２６〜Ｋ３１の一方の入力端には、自身に対応するＡＮＤ回路Ｊ２６〜Ｊ３１の出力端が接続されており、自身に対応するＡＮＤ回路から出力される第１の訂正信号Ｆ２６〜Ｆ３１がそれぞれ入力される。ＯＲ回路Ｋ２６〜Ｋ３０の他方の入力端には、自身に対応するＡＮＤ回路Ｊ２６〜Ｊ３０に対して１ステップ上位に配置されたＡＮＤ回路の出力端がそれぞれ接続され、当該上位のＡＮＤ回路から出力される第１の訂正信号がそれぞれ入力される。例えば、ＯＲ回路Ｋ２８の一方の入力端には、自身に対応するＡＮＤ回路Ｊ２８から出力される第１の訂正信号Ｆ２８が入力され、ＯＲ回路Ｋ２８の他方の入力端には、自身に対応するＡＮＤ回路Ｊ２８に対して１ステップ上位に配置されたＡＮＤ回路Ｊ２９から出力される第１の訂正信号Ｆ２９が入力される。ＯＲ回路Ｋ３１の他方の入力端には接地電圧Ｖｓｓ（論理値“０”）が入力される。
バブルエラー訂正部３０Ａは、第１の訂正部３１において、訂正対象の比較信号に対して１ステップ下位の比較信号を用いて当該訂正対象の比較信号を訂正し、第２の訂正部３２において、訂正対象の第１の訂正信号に対して１ステップ上位の第１の訂正信号を用いて当該訂正対象の第１の訂正信号を訂正する。
バブルエラー訂正部３０Ａによれば、確率的に最も多く発生するバブルエラー（“１”と“１”との間に１つの“０”が存在するバブルエラー）の訂正を行うことが可能である。また、バブルエラー訂正部３０よりも回路規模を小さくすることができる。
図１５は、変形例に係るバブルエラー訂正部３０Ｂの構成を示す図である。なお、図１５において、バブルエラー訂正部３０Ｂの、比較信号Ｅ２６〜Ｅ３１が入力される部分のみを示し、それ以外の部分は図示した部分と同様の構成を有するため、当該部分の記載は省略する。
バブルエラー訂正部３０Ｂは、バブルエラー訂正部３０におけるＡＮＤ回路Ｊ２６〜Ｊ３１をＮＡＮＤ回路Ｌ２６〜Ｌ３１に置き換え、バブルエラー訂正部３０におけるＯＲ回路Ｋ２６〜Ｋ３１をＮＡＮＤ（否定論理積演算）回路Ｍ２６〜Ｍ３１に置き換えた構成を有する。バブルエラー訂正部３０Ｂによれば、バブルエラー訂正部３０と同様のエラー訂正結果を得ることができる。なお、第１の訂正部３１を構成するＯＲ回路およびＮＡＮＤ回路からなる組み合わせ回路を、ＯＲ−ＮＡＮＤ型のｏａｉ２１複合ゲートに置換してもよい。
［第２の実施形態］
図１６〜図１９は、本発明の第２の実施形態に係るバブルエラー訂正部３０Ｃの等価回路図である。バブルエラー訂正部３０Ｃは、比較部２０を構成する各コンパレータＣ１〜Ｃ３１に対応して設けられた、２入力のＡＮＤ回路Ｎ１〜Ｎ３１、２入力のＯＲ回路Ｏ１〜Ｏ３１、および４入力のＡＮＤ回路Ｐ１〜Ｐ３１を含んで構成されている。
ＯＲ回路Ｏ１〜Ｏ３１の一方の入力端には、自身に対応するコンパレータＣ１〜Ｃ３１の出力端がそれぞれ接続されており、対応する比較信号Ｅ１〜Ｅ３１がそれぞれ入力される。ＯＲ回路Ｏ１〜Ｏ３１の他方の入力端には、自身に対応するＡＮＤ回路Ｎ１〜Ｎ３１の出力端がそれぞれ接続されており、対応するＡＮＤ回路の出力信号がそれぞれ入力される。例えば、ＯＲ回路Ｏ３の一方の入力端には、自身に対応するコンパレータＣ３から出力される比較信号Ｅ３が入力され、ＯＲ回路Ｏ３の他方の入力端には、自身に対応するＡＮＤ回路Ｎ３の出力信号が入力される。
ＡＮＤ回路Ｎ１〜Ｎ２９の一方の入力端には、自身に対応するコンパレータＣ１〜Ｃ２９に対して１ステップ上位に配置されたコンパレータの出力端がそれぞれ接続され、当該１ステップ上位に配置されたコンパレータから出力される比較信号がそれぞれ入力される。ＡＮＤ回路Ｎ１〜Ｎ２９の他方の入力端には、自身に対応するコンパレータＣ１〜Ｃ２９に対して２ステップ上位に配置されたコンパレータの出力端がそれぞれ接続され、当該２ステップ上位に配置されたコンパレータから出力される比較信号がそれぞれ入力される。例えば、ＡＮＤ回路Ｎ３の一方の入力端には、自身に対応するコンパレータＣ３に対して１ステップ上位に配置されたコンパレータＣ４から出力される比較信号Ｅ４が入力され、ＡＮＤ回路Ｎ３の他方の入力端には、自身に対応するコンパレータＣ３に対して２ステップ上位に配置されたコンパレータＣ５から出力される比較信号Ｅ５が入力される。なお、「上位に配置されたコンパレータ」とは、より電圧レベルの高い基準電圧が入力されるコンパレータを意味する。
ＡＮＤ回路Ｎ３０においては、一方の入力端に自身に対応するコンパレータＣ３０に対して１ステップ上位に配置されたコンパレータＣ３１から出力される比較信号Ｅ３１が入力され、他方の入力端に接地電圧Ｖｓｓ（論理レベル“０”）が入力される。ＡＮＤ回路Ｎ３１においては、両方の入力端に接地電圧Ｖｓｓ（論理レベル“０”）が入力される。
本実施形態に係るバブルエラー訂正部３０においては、図１８に示すように、ＡＮＤ回路Ｎ１５の２つ入力端の双方が、１ステップ上位に配置されたコンパレータＣ１６の出力端に接続されており、例外的な接続となっている。なお、ＡＮＤ回路Ｎ１５を削除して、ＯＲ回路Ｏ１５の一方の入力端に比較信号Ｅ１５を入力し、ＯＲ回路Ｏ１５の他方の入力端に比較信号Ｅ１６を入力する構成としてもよい。
ＡＮＤ回路Ｐ４〜Ｐ３１の１つの入力端には、自身に対応するＯＲ回路Ｏ４〜Ｏ３１の出力端がそれぞれ接続されており、自身に対応するＯＲ回路から出力される出力信号Ｆ４〜Ｆ３１がそれぞれ入力される。ＡＮＤ回路Ｐ４〜Ｐ３１の他の３つの入力端には、自身に対応するＯＲ回路Ｏ４〜Ｏ３１に対して１ステップ〜３ステップ下位にそれぞれ配置された各ＯＲ回路の出力端がそれぞれ接続され、当該下位に配置された３つのＯＲ回路からそれぞれ出力される出力信号がそれぞれ入力される。例えば、ＡＮＤ回路Ｐ４の１つの入力端には、自身に対応するＯＲ回路Ｏ４から出力される出力信号Ｆ４が入力され、他の３つの入力端には、自身に対応するＯＲ回路Ｏ４に対して１ステップ〜３ステップ下位にそれぞれ配置されたＯＲ回路Ｏ３、Ｏ２およびＯ１からそれぞれ出力される出力信号Ｆ３、Ｆ２およびＦ１がそれぞれ入力される。
ＡＮＤ回路Ｐ３の１つの入力端には、自身に対応するＯＲ回路Ｏ３から出力される出力信号Ｆ３が入力され、他の２つの入力端には、自身に対応するＯＲ回路Ｏ３に対して下位側に配置されたＯＲ回路Ｏ２およびＯ１からそれぞれ出力される出力信号Ｆ２およびＦ１がそれぞれ入力され、残りの１つの入力端には、電源電圧Ｖｃｃ（論理レベル“１”）が入力される。
ＡＮＤ回路Ｐ２の１つの入力端には、自身に対応するＯＲ回路Ｏ２から出力される出力信号Ｆ２が入力され、他の１つの入力端には自身に対応するＯＲ回路Ｏ２に対して下位側に配置されたＯＲ回路Ｏ１から出力される出力信号Ｆ１が入力され、残りの２つの入力端には、電源電圧Ｖｃｃ（論理レベル“１”）がそれぞれ入力される。
ＡＮＤ回路Ｐ１の１つの入力端には、自身に対応するＯＲ回路Ｏ１から出力される出力信号Ｆ１が入力され、他の３つの入力端には電源電圧Ｖｃｃ（論理レベル“１”）がそれぞれ入力される。
なお、「下位に配置されたＯＲ回路」とは、より電圧レベルの低い基準電圧が入力されるコンパレータからの比較信号が入力されるＯＲ回路を意味する。
以下に、バブルエラー訂正部３０Ｃの機能および動作について説明する。コンパレータＣ１〜Ｃ３１からそれぞれ出力される比較信号Ｅ１〜Ｅ３１に生じたエラーは、それぞれ、対応するＡＮＤ回路Ｎ１〜Ｎ３１および対応するＯＲ回路Ｏ１〜Ｏ３１によって構成される第１の訂正部３１で訂正され、訂正の結果が、ＯＲ回路Ｏ１〜Ｏ３１の出力信号Ｆ１〜Ｆ３１として出力される。以降、ＯＲ回路Ｏ１〜Ｏ３１の出力信号Ｆ１〜Ｆ３１を第１の訂正信号Ｆ１〜Ｆ３１と称する。
第１の訂正信号Ｆ１〜Ｆ３１は、それぞれ、対応する後段のＡＮＤ回路Ｐ１〜Ｐ３１によって構成される第２の訂正部３２で更に訂正され、訂正の結果が、ＡＮＤ回路Ｐ１〜Ｐ３１の出力信号Ｇ１〜Ｇ３１として出力される。以降、ＡＮＤ回路Ｐ１〜Ｐ３１の出力信号Ｇ１〜Ｇ３１を第２の訂正信号Ｇ１〜Ｇ３１と称する。第２の訂正信号Ｇ１〜Ｇ３１は、訂正済みのサーモメータコードとして論理境界検出部４０に供給される。例えば、コンパレータＣ３から出力される比較信号Ｅ３に生じたエラーは、ＡＮＤ回路Ｎ３およびＯＲ回路Ｏ３によって構成される第１の訂正部３１で訂正され、第１の訂正信号Ｆ３が生成される。第１の訂正信号Ｆ３は、ＡＮＤ回路Ｐ３によって構成される第２の訂正部３２で更に訂正され、第２の訂正信号Ｇ３が生成される。
本実施形態に係る第１の訂正部３１は、比較信号Ｅ１〜Ｅ３１に生じたエラーを、当該比較信号に対して１ステップ上位の比較信号および２ステップ上位の比較信号を用いて訂正する。より具体的には、第１の訂正部３１は、訂正対象の比較信号の値が“０”である場合、当該訂正対象の比較信号に対して１ステップ上位の比較信号および２ステップ上位の比較信号の双方の値が“１”である場合には、当該訂正対象の比較信号の値を“１”に訂正する。第１の訂正部３１は、上記以外の場合には、訂正対象の比較信号の値を訂正しない。例えば、比較信号Ｅ３についてエラー訂正を行う第１の訂正部３１は、訂正対象の比較信号Ｅ３の値が“０”である場合、当該訂正対象の比較信号Ｅ３に対して１ステップ上位の比較信号Ｅ４および２ステップ上位の比較信号Ｅ５の双方の値が“１”である場合には、訂正対象の比較信号Ｅ３の値を“１”に訂正する。なお、「上位の比較信号」とは、より電圧レベルの高い基準電圧が入力されるコンパレータから出力される比較信号を意味する。
本実施形態において、比較信号Ｅ１５の訂正に関しては、例外的となる。図１８に示すように、比較信号Ｅ１５についてエラー訂正を行う第１の訂正部３１を構成するＡＮＤ回路Ｎ１５の２つの入力端はいずれも１ステップ上位のコンパレータＣ１６の出力端に接続されている。かかる構成によれば、比較信号Ｅ１５の値が“０”であっても比較信号Ｅ１６の値が“１”である場合には、比較信号Ｅ１５の値は“１”に訂正される。すなわち、比較信号Ｅ１６の値が、比較信号Ｅ１５に対して優先される。上記したように、本実施形態において、コンパレータＣ１６は、他のコンパレータよりも高感度な高感度コンパレータであり、エラーが発生する確率は相対的に低く、比較信号Ｅ１６の値の信憑性は相対的に高いと考えられる。従って、比較信号Ｅ１６の値を比較信号Ｅ１５に対して優先させることで、エラー訂正において、相対的に信憑性の高い比較信号Ｅ１６の寄与の程度を大きくすることができ、より正しい訂正を行うことが可能となる。
本実施形態に係る第２の訂正部３２は、訂正対象の第１の訂正信号を、当該第１の訂正信号に対して１ステップ〜３ステップ下位の第１の訂正信号の各々を用いて訂正する。より具体的には、第２の訂正部３２は、訂正対象の第１の訂正信号の値が“１”である場合、当該訂正対象の第１の訂正信号に対して１ステップ〜３ステップ下位の第１の訂正信号の少なくとも１つの値が“０”である場合には、当該訂正対象の第１の訂正信号の値を“０”に訂正する。例えば、第１の訂正信号Ｆ４についてエラー訂正を行う第２の訂正部３２は、訂正対象の第１の訂正信号Ｆ４の値が“１”である場合、当該訂正対象の第１の訂正信号Ｆ４に対して１ステップ〜３ステップ下位の第１の訂正信号Ｆ１〜Ｆ３の少なくとも１つの値が“０”である場合には、当該訂正対象の第１の訂正信号Ｆ４の値を“０”に訂正する。なお、「下位の第１の訂正信号」とは、より電圧レベルの低い基準電圧が入力されるコンパレータから出力される比較信号についての第１の訂正信号を意味する。
以下に、本実施形態に係るバブルエラー訂正部３０Ｃの機能および動作を、図２０〜図２２に示す具体的なケースを例示して説明する。
図２０（ａ）は、図６（ａ）に示すケースと同様、コンパレータＣ１〜Ｃ８およびＣ１０から出力される比較信号Ｅ１〜Ｅ８およびＥ１０の値が“１”、コンパレータＣ１１〜Ｃ３１から出力される比較信号Ｅ１１〜Ｅ３１の値が“０”であり、コンパレータＣ９から出力される比較信号Ｅ９の値がエラーによって“０”となった場合における各ノードの信号値を示す図である。図２０（ａ）においてＥノードは、コンパレータＣ１〜Ｃ３１の出力端のノードであり、Ｆノードは、ＯＲ回路Ｏ１〜Ｏ３１の出力端のノード（第１の訂正部３１の出力ノード）であり、ＧノードはＡＮＤ回路Ｐ１〜Ｐ３１の出力端のノード（第２の訂正部３２の出力ノード）である（図２１（ａ）および図２２（ａ）において同じ）。
比較信号Ｅ９に対して２ステップ上位の比較信号Ｅ１１の値は“０”であるので、ＡＮＤ回路Ｎ９およびＯＲ回路Ｏ９を含んで構成される第１の訂正部３１は、比較信号Ｅ９の値を訂正しない。従って、Ｆノードに出力される第１の訂正信号Ｆ９の値は“０”となる。比較信号Ｅ１０の値は“１”であるので、ＡＮＤ回路Ｎ１０およびＯＲ回路Ｏ１０を含んで構成される第１の訂正部３１は、比較信号Ｅ１０よりも上位の比較信号によって比較信号Ｅ１０の値を訂正しない。従って、Ｆノードに出力される第１の訂正信号Ｆ１０の値は“１”となる。
第１の訂正信号Ｆ９の値が“０”であるため、ＡＮＤ回路Ｐ９を含んで構成される第２の訂正部３２は、第１の訂正信号Ｆ９の値“０”を訂正せずに、これを第２の訂正信号Ｇ９としてＧノードに出力する。第１の訂正信号Ｆ１０に対して１ステップ下位の第１の訂正信号Ｆ９の値が“０”であるため、ＡＮＤ回路Ｐ１０を含んで構成される第２の訂正部３２は、第１の訂正信号Ｆ１０の値を“１”から“０”に訂正し、これを第２の訂正信号Ｇ１０としてＧノードに出力する。上記の訂正処理により、Ｇノードにおいて、論理境界が１つのみのサーモメータコードが出力される。
図２０（ｂ）は、上記のようにしてエラー訂正されたサーモメータコードをエンコード部５０でエンコードした結果である。図２０（ｂ）に示すように、エンコードによって得られるバイナリコードは、２進数表現で“０１０００”となり、１０進数表現で“８”となる。図２０（ａ）に示すケースにおいては、真値は、１０進数表現で“８”“９”“１０”のいずれかであると考えられる。このように、本実施形態に係るバブルエラー訂正部３０Ｃによれば、真値からの乖離を抑制するようにバブルエラーが訂正される。
図２１（ａ）は、図７（ａ）に示すケースと同様、コンパレータＣ１〜Ｃ７から出力される比較信号Ｅ１〜Ｅ７の値が“１”、コンパレータＣ８、Ｃ９、Ｃ１１〜Ｃ３１から出力される比較信号Ｅ８、Ｅ９、Ｅ１１〜Ｅ３１の値が“０”であり、コンパレータＣ１０から出力される比較信号Ｅ１０の値がエラーによって“１”となった場合における各ノードの信号値を示す図である。すなわち、図２１（ａ）は、サーモメータコードの“１”と“１”との間に２つ以上の“０”が存在するバブルエラー（すなわち、複数のビットに亘る「バブル」を有するバブルエラー）が生じたケースである。
比較信号Ｅ８に対して１ステップ上位の比較信号Ｅ９の値は“０”であるので、ＡＮＤ回路Ｎ８およびＯＲ回路Ｏ８を含んで構成される第１の訂正部３１は、比較信号Ｅ８の値を訂正しない。従って、Ｆノードに出力される第１の訂正信号Ｆ８の値は“０”となる。比較信号Ｅ９に対して２ステップ上位の比較信号Ｅ１１の値は“０”であるので、ＡＮＤ回路Ｎ９およびＯＲ回路Ｏ９を含んで構成される第１の訂正部３１は、比較信号Ｅ９の値を訂正しない。従って、Ｆノードに出力される第１の訂正信号Ｆ９の値は“０”となる。比較信号Ｅ１０の値は“１”であるので、ＡＮＤ回路Ｎ１０およびＯＲ回路Ｏ１０を含んで構成される第１の訂正部３１は比較信号Ｅ１０の値を訂正しない。従って、Ｆノードに出力される第１の訂正信号Ｆ１０の値は“１”となる。第１の訂正信号Ｆ８の値が“０”であるため、ＡＮＤ回路Ｐ８を含んで構成される第２の訂正部３２は、第１の訂正信号Ｆ８の値“０”を訂正せずに、これを第２の訂正信号Ｇ８としてＧノードに出力する。同様に、第１の訂正信号Ｆ９の値が“０”であるため、ＡＮＤ回路Ｐ９を含んで構成される第２の訂正部３２は、第１の訂正信号Ｆ９の値“０”を訂正せずに、これを第２の訂正信号Ｇ９としてＧノードに出力する。第１の訂正信号Ｆ１０に対して１ステップ下位の第１の訂正信号Ｆ９および２ステップ下位の第１の訂正信号Ｆ８の値は、それぞれ“０”であるため、ＡＮＤ回路Ｐ１０を含んで構成される第２の訂正部３２は、第１の訂正信号Ｆ１０の値を“１”から“０”に訂正し、これを第２の訂正信号Ｇ１０としてＧノードに出力する。上記の訂正処理により、Ｇノードにおいて、論理境界が１つのみのサーモメータコードが出力される。
図２１（ｂ）は、上記のようにしてエラー訂正されたサーモメータコードをエンコード部５０でエンコードした結果である。図２１（ｂ）に示すように、エラー訂正されたサーモメータコードをエンコードすることによって得られるバイナリコードは、２進数表現で“００１１１”となり、１０進数表現で“７”となる。図２１（ａ）に示すケースにおいては、真値は、１０進数表現で“７”“８”“９”“１０”のいずれかであると考えられる。本実施形態に係るバブルエラー訂正部３０Ｃによれば、真値からの乖離を抑制するようにバブルエラーが訂正される。
図２２（ａ）は、図８（ａ）に示すケースと同様、コンパレータＣ１〜Ｃ６、Ｃ９、Ｃ１０から出力される比較信号Ｅ１〜Ｅ６、Ｅ９、Ｅ１０の値が“１”、コンパレータＣ１１〜Ｃ３１から出力される比較信号Ｅ１１〜Ｅ３１の値が“０”であり、コンパレータＣ７およびＣ８からそれぞれ出力される比較信号Ｅ７およびＥ８の値がエラーによって“０”となった場合における各ノードの信号値を示す図である。すなわち、図２２（ａ）は、サーモメータコードの“１”と“１”との間に２つ以上の“０”が存在するバブルエラー（すなわち、複数のビットに亘る「バブル」を有するバブルエラー）が生じたケースである。
比較信号Ｅ７に対して１ステップ上位の比較信号Ｅ８の値は“０”であるので、ＡＮＤ回路Ｎ７およびＯＲ回路Ｏ７を含んで構成される第１の訂正部３１は、比較信号Ｅ７の値を訂正しない。従って、Ｆノードに出力される第１の訂正信号Ｆ７の値は“０”となる。比較信号Ｅ８に対して１ステップ上位および２ステップ上位の比較信号Ｅ９およびＥ１０の値はいずれも“１”であるので、ＡＮＤ回路Ｎ８およびＯＲ回路Ｏ８を含んで構成される第１の訂正部３１は、比較信号Ｅ８の値を“０”から“１”に訂正する。従って、Ｆノードに出力される第１の訂正信号Ｆ８の値は“１”となる。比較信号Ｅ９およびＥ１０の値はそれぞれ“１”であるので、これらの信号は、第１の訂正部３１において訂正されない。従って、Ｆノードに出力される第１の訂正信号Ｆ９およびＦ１０の値はそれぞれ“１”となる。
第１の訂正信号Ｆ７の値が“０”であるため、ＡＮＤ回路Ｐ７を含んで構成される第２の訂正部３２は、第１の訂正信号Ｆ７の値“０”を訂正せずに、これを第２の訂正信号Ｇ７としてＣノードに出力する。第１の訂正信号Ｆ８に対して１ステップ下位の第１の訂正信号Ｆ７の値が“０”であるため、ＡＮＤ回路Ｐ８を含んで構成される第２の訂正部３２は、第１の訂正信号Ｆ８の値を“１”から“０”に訂正し、これを第２の訂正信号Ｇ８としてＧノードに出力する。第１の訂正信号Ｆ９に対して２ステップ下位の第１の訂正信号Ｆ７の値が“０”であるため、ＡＮＤ回路Ｐ９を含んで構成される第２の訂正部３２は、第１の訂正信号Ｆ９の値を“１”から“０”に訂正し、これを第２の訂正信号Ｇ９としてＧノードに出力する。第１の訂正信号Ｆ１０に対して３ステップ下位の第１の訂正信号Ｆ７の値が“０”であるため、ＡＮＤ回路Ｐ１０を含んで構成される第２の訂正部３２は、第１の訂正信号Ｆ１０の値を“１”から“０”に訂正し、これを第２の訂正信号Ｇ１０としてＧノードに出力する。上記のエラー訂正により、Ｇノードにおいて、論理境界が１つのみのサーモメータコードが出力される。
図２２（ｂ）は、上記のようにしてエラー訂正されたサーモメータコードをエンコード部５０でエンコードした結果である。図２２（ｂ）に示すように、エンコードによって得られるバイナリコードは、２進数表現で“００１１０”となり、１０進数表現で“６”となる。図２２（ａ）に示すケースにおいては、真値は、１０進数表現で“６”“７”“８”“９”“１０”のいずれかであると考えられる。このように、本実施形態に係るバブルエラー訂正部３０Ｃによれば、真値からの乖離を抑制するようにバブルエラーが訂正される。
図２３は、バブルエラー訂正部３０Ｃにおけるエラー訂正において、高感度のコンパレータＣ１６から出力される相対的に信憑性の高い比較信号Ｅ１６の寄与の程度を更に大きくする場合の構成の一例を示す図である。図２３に示す例では、ＡＮＤ回路Ｎ１６の２つの入力端はいずれも高感度のコンパレータＣ１６の出力端に接続されており、これら２つの入力端には、比較信号Ｅ１６が入力される。これにより、比較信号Ｅ１６は、上位側において隣接する他の比較信号によって訂正されなくなる。また、ＡＮＤ回路Ｎ１４の２つの入力端も高感度のコンパレータＣ１６の出力端に接続されており、これら２つの入力端には、比較信号Ｅ１６が入力される。これにより、比較信号Ｅ１６に対して２ステップ下位の比較信号Ｅ１４に対して、比較信号Ｅ１６が優先される。なお、更に下位の比較信号に対して、比較信号Ｅ１６を優先させる場合には、当該下位の比較信号の訂正を担う第１の訂正部３１を構成するＡＮＤ回路の２つの入力端に比較信号Ｅ１６を入力すればよい。
本発明の第２の実施形態に係るバブルエラー訂正部３０Ｃにおいては、第１の訂正部３１において、訂正対象の比較信号に対して１ステップ上位の比較信号および２ステップ上位の比較信号を用いて当該訂正対象の比較信号を訂正し、第２の訂正部３２において、訂正対象の第１の訂正信号に対して１ステップ〜３ステップ上位の第１の訂正信号の各々を用いて当該訂正対象の第１の訂正信号を訂正する場合を例示したが、この態様に限定されるものではない。すなわち、第１の訂正部３１において、訂正対象の比較信号に対して上位側において隣接する３つ以上の比較信号を用いて当該訂正対象の比較信号を訂正してもよい。この場合、第１の訂正部３１を構成するＡＮＤ回路Ｎ１〜Ｎ３１の入力端の数を３つ以上とし、各入力端に訂正対象の比較信号に対して上位側において隣接する３つ以上の比較信号の各々をそれぞれ入力すればよい。また、第２の訂正部３２において、訂正対象の第１の訂正信号に対して下位側において隣接する２つまたは４つ以上の第１の訂正信号の各々を用いて当該訂正対象の第１の訂正信号を訂正してもよい。この場合、第２の訂正部３２を構成するＡＮＤ回路Ｐ１〜Ｐ３１の入力端の数を２つまたは４つ以上とし、各入力端に訂正対象の第１の訂正信号に対して下位側において隣接する２つまたは４つ以上の第１の訂正信号の各々をそれぞれ入力すればよい。本実施形態に係るバブルエラー訂正部３０Ｃにおいて、訂正に使用する、訂正対象の信号に隣接する上位側および下位側の信号の数を増やすことで、サーモメータコードの“１”と“１”との間に３つ以上の“０”が存在するバブルエラーに対しても訂正を行うことが可能となる。このように、本発明の第２の実施形態に係るバブルエラー訂正部３０Ｃによれば、バブルエラーの訂正範囲を容易に拡張することができる。
図２４は、変形例に係るバブルエラー訂正部３０Ｄの構成を示す図である。なお、図２４において、バブルエラー訂正部３０Ｄの、比較信号Ｅ２６〜Ｅ３１が入力される部分のみを示し、それ以外の部分は図示した部分と同様の構成を有するため、当該部分の記載は省略する。
バブルエラー訂正部３０Ｄは、第１の訂正部３１がＡＮＤ回路を含んでおらず、また、第２の訂正部３２を構成するＡＮＤ回路の入力端の数が２つである点において、上記のバブルエラー訂正部３０Ｃと異なる。
第１の訂正部３１を構成するＯＲ回路Ｏ２６〜Ｏ３１の一方の入力端には、自身に対応するコンパレータＣ２６〜Ｃ３１の出力端がそれぞれ接続されており、対応する比較信号Ｅ２６〜Ｅ３１がそれぞれ入力される。ＯＲ回路Ｏ２６〜Ｏ３１の他方の入力端には、自身に対応するコンパレータＣ２６〜Ｃ３１に対して１ステップ上位に配置されたコンパレータの出力端がそれぞれ接続されており、当該上位のコンパレータから出力される比較信号がそれぞれ入力される。例えば、ＯＲ回路Ｏ２８の一方の入力端には、自身に対応するコンパレータＣ２８から出力される比較信号Ｅ２８が入力され、ＯＲ回路Ｏ２８の他方の入力端には、自身に対応するコンパレータＣ２８に対して１ステップ上位に配置されたコンパレータＣ２９から出力される比較信号Ｅ２９が入力される。
第２の訂正部３２を構成するＡＮＤ回路Ｐ２６〜Ｐ３１の一方の入力端には、自身に対応するＯＲ回路Ｏ２６〜Ｏ３１の出力端が接続されており、自身に対応するＯＲ回路から出力される第１の訂正信号Ｆ２６〜Ｆ３１がそれぞれ入力される。ＡＮＤ回路Ｐ２６〜Ｐ３０の他方の入力端には、自身に対応するＯＲ回路Ｏ２６〜Ｏ３０に対して１ステップ下位に配置されたＯＲ回路の出力端がそれぞれ接続され、当該下位のＯＲ回路から出力される第１の訂正信号がそれぞれ入力される。例えば、ＡＮＤ回路Ｐ２８の一方の入力端には、自身に対応するＯＲ回路Ｏ２８から出力される第１の訂正信号Ｆ２８が入力され、ＡＮＤ回路Ｐ２８の他方の入力端には、自身に対応するＯＲ回路Ｏ２８に対して１ステップ下位に配置されたＯＲ回路Ｏ２７から出力される第１の訂正信号Ｆ２７が入力される。
バブルエラー訂正部３０Ｄは、第１の訂正部３１において、訂正対象の比較信号に対して１ステップ上位の比較信号を用いて当該訂正対象の比較信号を訂正し、第２の訂正部３２において、訂正対象の第１の訂正信号に対して１ステップ下位の第１の訂正信号を用いて当該訂正対象の第１の訂正信号を訂正する。
バブルエラー訂正部３０Ｄによれば、確率的に最も多く発生するバブルエラー（“１”と“１”との間に１つの“０”が存在するバブルエラー）の訂正を行うことが可能である。また、バブルエラー訂正部３０Ｃよりも回路規模を小さくすることができる。
１ 半導体装置
１０ 基準電圧生成部
２０ 比較部
３０ バブルエラー訂正部
４０ 論理境界検出部
５０ エンコード部
Ｃ１〜Ｃ３１ コンパレータ
Ｒ１〜Ｒ３２ 抵抗素子
Ｈ１〜Ｈ３２ ＯＲ回路
Ｊ１〜Ｊ３１ ＡＮＤ回路
Ｋ１〜Ｋ３１ ＯＲ回路
Ｌ２６〜Ｌ３１ ＮＡＮＤ回路
Ｍ２６〜Ｍ３１ ＮＡＮＤ回路
Ｎ１〜Ｎ３１ ＡＮＤ回路
Ｏ１〜Ｏ３１ ＯＲ回路
Ｐ１〜Ｐ３１ ＡＮＤ回路

Claims (10)

  1. 異なる複数の基準電圧の各々の電圧と入力アナログ電圧とをそれぞれ比較した結果を、前記複数の基準電圧の高さの順に並んだ複数の比較信号として出力する比較部と、
    前記複数の比較信号の各々を訂正する際に、訂正対象の比較信号に対して前記複数の比較信号の並び順における下位側および上位側のいずれか一方の側において隣接する少なくとも１つの比較信号に基づいて当該訂正対象の比較信号を訂正し、訂正結果を前記複数の比較信号の並び順に応じた順に並んだ複数の第１の訂正信号として出力する第１の訂正部と、
    前記複数の第１の訂正信号の各々を訂正する際に、訂正対象の第１の訂正信号に対して前記第１の訂正信号の並び順における下位側および上位側のいずれか他方の側において隣接する少なくとも１つの第１の訂正信号に基づいて当該訂正対象の第１の訂正信号を訂正し、訂正結果を、複数の第２の訂正信号として出力する第２の訂正部と、
    を含む半導体装置。
  2. 前記第１の訂正部は、前記複数の比較信号の各々を、当該訂正対象の比較信号に対して前記複数の比較信号の並び順における下位側および上位側のいずれか一方において隣接する複数の比較信号に基づいて訂正する
    請求項１に記載の半導体装置。
  3. 前記第２の訂正部は、前記複数の第１の訂正信号の各々を、当該訂正対象の第１の訂正信号に対して前記第１の訂正信号の並び順における下位側および上位側のいずれか他方において隣接する複数の第１の訂正信号に基づいて訂正する
    請求項１または請求項２に記載の半導体装置。
  4. 互いに隣接する基準電圧間の差分が相対的に大きい領域および相対的に小さい領域を含むように前記複数の基準電圧を生成する基準電圧生成部を更に含む
    請求項１から請求項３のいずれか１項に記載の半導体装置。
  5. 前記比較部は、前記複数の基準電圧のうち対応する基準電圧が一方の入力端に入力され、前記入力アナログ電圧が他方の入力端に入力される複数のコンパレータを含み、互いに隣接する基準電圧間の差分が相対的に小さい領域において生成される基準電圧が入力されるコンパレータの少なくとも１つが、他のコンパレータよりも高い感度を有する高感度コンパレータである
    請求項４に記載の半導体装置。
  6. 前記第１の訂正部は、前記複数の比較信号の各々を訂正する際に、前記高感度コンパレータから出力される比較信号を優先させる
    請求項５に記載の半導体装置。
  7. 前記第１の訂正部および前記第２の訂正部によって訂正された前記複数の比較信号によって示されるサーモメータコードを、バイナリコードに変換するエンコード部を更に含む
    請求項１から請求項６のいずれか１項に記載の半導体装置。
  8. 異なる複数の基準電圧の各々の電圧と入力アナログ電圧とをそれぞれ比較した結果を、前記複数の基準電圧の高さの順に並んだ複数の比較信号として出力する複数のコンパレータと、
    前記複数のコンパレータの各々に対応して設けられ、前記複数のコンパレータのうち対応するコンパレータから出力される比較信号に対して前記複数の比較信号の並び順の下位側において隣接する複数の比較信号の各々の論理和を演算し、演算結果を前記複数の比較信号の並び順に応じた順に並んだ複数の第１の信号として出力する複数のＯＲ回路と、
    前記複数のコンパレータの各々に対応して設けられ、前記複数のコンパレータのうち対応するコンパレータから出力される比較信号と、前記複数のＯＲ回路のうち対応するＯＲ回路から出力される第１の信号との論理積を演算し、演算結果を前記複数の比較信号の並び順に応じた順に並んだ複数の第２の信号として出力する複数のＡＮＤ回路と、
    前記複数のコンパレータの各々に対応して設けられ、前記複数のＡＮＤ回路のうち対応するＡＮＤ回路から出力される第２の信号と、当該対応するＡＮＤ回路から出力される第２の信号に対して前記複数の第２の信号の並び順の上位側において隣接する複数の第２の信号の各々との論理和を演算し、演算結果を複数の第３の信号として出力する複数のＯＲ回路と、
    を含む半導体装置。
  9. 異なる複数の基準電圧の各々の電圧と入力アナログ電圧とをそれぞれ比較した結果を、前記複数の基準電圧の高さの順に並んだ複数の比較信号として出力する複数のコンパレータと、
    前記複数のコンパレータの各々に対応して設けられ、前記複数のコンパレータのうち対応するコンパレータから出力される比較信号に対して前記複数の比較信号の並び順の下位側において隣接する複数の比較信号の各々の論理和を演算し、演算結果を前記複数の比較信号の並び順に応じた順に並んだ複数の第１の信号として出力する複数のＯＲ回路と、
    前記複数のコンパレータの各々に対応して設けられ、前記複数のコンパレータのうち対応するコンパレータから出力される比較信号と、前記複数のＯＲ回路のうち対応するＯＲ回路から出力される第１の信号との否定論理積を演算し、演算結果を前記複数の比較信号の並び順に応じた順に並んだ複数の第２の信号として出力する複数のＮＡＮＤ回路と、
    前記複数のコンパレータの各々に対応して設けられ、前記複数のＮＡＮＤ回路のうち対応するＮＡＮＤ回路から出力される第２の信号と、当該対応するＮＡＮＤ回路から出力される第２の信号に対して前記複数の第２の信号の並び順の上位側において隣接する複数の第２の信号の各々との否定論理積を演算し、演算結果を複数の第３の信号として出力する複数のＮＡＮＤ回路と、
    を含む半導体装置。
  10. 異なる複数の基準電圧の各々の電圧と入力アナログ電圧とをそれぞれ比較した結果を、前記複数の基準電圧の高さの順に並んだ複数の比較信号として出力する複数のコンパレータと、
    前記複数のコンパレータの各々に対応して設けられ、前記複数のコンパレータのうち対応するコンパレータから出力される比較信号に対して前記複数の比較信号の並び順の上位側において隣接する複数の比較信号の各々の論理積を演算し、演算結果を前記複数の比較信号の並び順に応じた順に並んだ複数の第１の信号として出力する複数のＡＮＤ回路と、
    前記複数のコンパレータの各々に対応して設けられ、前記複数のコンパレータのうち対応するコンパレータから出力される比較信号と、前記複数のＡＮＤ回路のうち対応するＡＮＤ回路から出力される第１の信号との論理和を演算し、演算結果を前記複数の比較信号の並び順に応じた順に並んだ複数の第２の信号として出力する複数のＯＲ回路と、
    前記複数のコンパレータの各々に対応して設けられ、前記複数のＯＲ回路のうち対応するＯＲ回路から出力される第２の信号と、当該対応するＯＲ回路から出力される第２の信号に対して前記複数の第２の信号の並び順の下位側において隣接する複数の第２の信号の各々との論理積を演算し、演算結果を複数の第３の信号として出力する複数のＡＮＤ回路と、
    を含む半導体装置。
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