JP2006079222A - エラー検出装置並びにそれを用いたエラー訂正装置及びその方法 - Google Patents

Abstract

【課題】 データビットのエラーの発生を、自身のビットのみで容易に簡単に検出すること。
【解決手段】 データビットを差動インタフェース形式で伝送した場合、受信側において、差動アンプを介して受信してこの差動アンプ出力３０を、２つの比較器３１，３２により、互いに異なる閾値Ｖ１，Ｖ２によりそれぞれ比較し、これら比較結果をＥＸＯＲ回路３３にてＥＸＯＲ演算して一致判定し、一致している場合は、エラー無し、不一致の場合には、エラー有りとして、エラー検出有無信号４２１を出力するよう構成する。これにより、１ビットのエラーの有無が、自身のビットのみにより判定可能となる。
【選択図】 図２

Description

本発明はエラー検出装置並びにそれを用いたエラー訂正装置及びその方法に関し、特にパラレルデータを差動インタフェース形式により転送する際のビットエラー検出訂正方式に関するものである。

データを伝送するバス上のデータ転送エラーの検出及び訂正のために、エラーコントロールコード（ＥＣＣと略記する）が用いられている。すなわち、１ビットエラー検出に対しては、１ビットのパリティが付加され、また１ビットエラー訂正及び２ビットエラー検出に対しては、例えば、６４ビットのデータに対しては、８ビットのＥＣＣが付加されることにより、エラー検出及び訂正が行われている。

しかしながら、１ビットのパリティでは、１ビットのデータエラーの検出のみが可能であってデータのなかのどのビットにエラーが生じたかを特定することはできず、正しいデータ転送を行うためには、再度同じデータを送り直す必要があり、データ転送性能が劣化することになる。１ビットエラーを訂正するには、上述した如く、複数ビットのＥＣＣを付加することが必要であり、特に、パラレルデータのデータ転送の場合には、バスを構成する配線の本数がそれだけ増大することになる。

ここで、バス転送速度の高速化に伴って、パラレルデータを構成する各データビットを、１本の信号線で伝送する代りに、２本の信号線の差分を用いる差動インタフェース方式のデータ転送技術が用いられている（例えば、特許文献１参照）。この差動インタフェース方式では、１ビットの信号に対して２本の信号線を用いてこの２本の信号線間の差分を用いる方式であるので、データビットにノイズが重畳されたとしても、２本の信号線に対して当該ノイズが同時に重畳されるために、その差分をとることにより、ノイズキャンセルがなされ、ノイズに強いという特徴を有している。
特開平８−４３４７２号公報

上述した如く、パリティビットを付加するだけでは、１ビットエラー検出のみは可能であるがエラー訂正は不可能であり、よってエラー検出時には、データの再送処理が必要になって、データ転送性能が悪化するという問題がある。この問題の発生原因は、パリティビットだけでは、エラー発生したビット位置が特定できないことによる。

そこで、エラー訂正を可能にするために、複数ビットのＥＣＣを付加する方式を採用すると、バスの配線本数が増大するという問題がある。特に、この複数ビットのＥＣＣを用いる方式を、上述した差動インタフェース方式のパラレルデータ転送に採用する場合、複数ビットのＥＣＣの各ビットに対して２本の信号線が必要になり、バスの配線本数の増大は著しいものとなる。

本発明の目的は、エラー発生したビットの特定を容易に可能としたエラー検出装置並びにそれを用いたエラー訂正装置及びその方法を提供することである。

本発明の他の目的は、パラレルデータに対して複数ビットのエラー検出を可能としたエラー検出装置並びにそれを用いたエラー訂正装置及びその方法を提供することである。

本発明の更に他の目的は、パラレルデータに対して１ビットのパリティビットを追加するのみで１ビットエラーの訂正を可能としたエラー検出訂正装置並びにそれを用いたエラー訂正装置及びその方法を提供することである。

本発明によるエラー検出装置は、データビットを一対の差動信号として伝送するようにしたデータのエラー検出装置であって、前記一対の差動信号を差動入力とする差動アンプと、この差動アンプの出力を、前記出力の高レベルと低レベルとの間の互いに異なる第一及び第二の閾値と比較する比較手段とを含み、この比較結果に応じて前記データビットのエラーの有無を検出するようにしたことを特徴とする。

本発明による他のエラー検出装置は、互いに並列の第一及び第二のデータビットのエラー検出装置であって、前記第一のデータビットを、“０”及び“１”に応じて第一レベル及び第二レベルと、前記第一及び第二レベルの中間の第一固定レベルに変換する第一のレベル変換手段と、前記第二のデータビットを、“０”及び“１”に応じた第三レベル及び第四レベルと、前記第三及び第四レベルの中間にあって前記第一固定レベルとは異なるの第二固定レベルに変換する第二のレベル変換手段と、前記第一のレベル変換手段の前記“０”及び“１”に応じたレベル出力を、前記第一及び第二の固定レベルと比較する第一の比較手段と、前記第二のレベル変換手段の前記“０”及び“１”に応じたレベル出力を、前記第一及び第二の固定レベルと比較する第一及び第二の比較手段とを含み、前記第一及び第二の比較手段の各比較結果に応じて、前記第一及び第二のデータビットのエラー検出をそれぞれなすようにしたことを特徴とする。

本発明によるエラー検出訂正装置は、並列データビット及びそのパリティビットを、それぞれ一対の差動信号として伝送するようにしたデータのエラー検出訂正装置であって、前記並列データビット及び前記パリティビットにそれぞれ対応して設けられた上記のエラー検出装置と、前記エラー検出装置による検出結果が１ビットエラーのとき、エラー発生したビットを除く他のビットと前記パリティビットとを用いてエラー訂正をなすエラー訂正手段とを含むことを特徴とする。

本発明によるエラー検出方法は、データビットを一対の差動信号として伝送するようにしたデータのエラー検出方法であって、前記一対の差動信号を差動増幅するステップと、この差動アンプの出力を、前記出力の高レベルと低レベルとの間の互いに異なる第一及び第二の閾値と比較する比較ステップと、この比較結果に応じて前記データビットのエラーの有無を検出するエラー検出ステップとを含むことを特徴とする。

本発明による他のエラー検出方法は、互いに並列の第一及び第二のデータビットのエラー検出方法であって、前記第一のデータビットを、“０”及び“１”に応じて第一レベル及び第二レベルと、前記第一及び第二レベルの中間の第一固定レベルに変換する第一のレベル変換ステップと、前記第二のデータビットを、“０”及び“１”に応じた第三レベル及び第四レベルと、前記第三及び第四レベルの中間にあって前記第一固定レベルとは異なるの第二固定レベルに変換する第二のレベル変換ステップと、前記第一のレベル変換ステップの前記“０”及び“１”に応じたレベル出力を、前記第一及び第二の固定レベルと比較する第一の比較ステップと、前記第二のレベル変換ステップの前記“０”及び“１”に応じたレベル出力を、前記第一及び第二の固定レベルと比較する第一及び第二の比較ステップと、前記第一及び第二の比較ステップの各比較結果に応じて、前記第一及び第二のデータビットのエラー検出をそれぞれなすエラー検出ステップとを含むことを特徴とする。

本発明によるエラー検出訂正方法は、並列データビット及びそのパリティビットを、それぞれ一対の差動信号として伝送するようにしたデータのエラー検出訂正方法であって、前記並列データビット及び前記パリティビットの各々に対して、上記のエラー検出方法をなすステップと、前記エラー検出方法による検出結果が１ビットエラーのとき、エラー発生したビットを除く他のビットと前記パリティビットとを用いてエラー訂正をなすエラー訂正ステップとを含むことを特徴とする。

本発明によれば、データの１ビットについて、自身のビットのみで容易にかつ簡単な回路構成でエラー検出ができるという顕著な効果がある。したがって、このエラー検出方式を用いれば、並列データビットに関して、１ビットのパリティビットを追加するだけで１ビットエラー検出及び訂正が可能となるという効果が発生し、よって再送制御によるデータ転送効率の向上が可能になる。

以下に、図面を用いて本発明の実施の形態について詳細に説明する。図１は本発明の一実施の形態を示すブロック図である。図１において、１０１〜１０Ｎ（Ｎは２以上の整数）は、Ｎビットパラレル信号のＮビットバスを構成する差動インタフェースの各データビットである。１１０は、このＮビットデータに対するパリティを構成する差動インタフェースのパリティビットである。これら差動インタフェース１０１〜１０Ｎ，１１０は、それぞれ対応する差動アンプ２０１〜２０Ｎ，２１０へ入力され、各差動アンプにより対応する差動インタフェース１０１〜１０Ｎ，１１０のビットの“０”または“１”が識別される。

これら差動アンプ２０１〜２０Ｎ，２１０の各出力は対応するエラー検出部３０１〜３０Ｎ，３１０へ入力されて、対応ビットのエラー検出が行われる。これらエラー検出部の構成は、全て同一であるので、エラー検出部３０１について図２を用いて説明する。図２において、前段の差動アンプ２０１からの出力３０は、そのままデータビットの“０”または“１”の識別結果として出力４０１へ導出されると共に、差動アンプ３１及び３２の正相入力へも印加される。差動アンプ３１及び３２の逆相入力には、基準電圧Ｖ１及びＶ２がそれぞれ入力されている。これら差動アンプ３１及び３２の出力はＥＸＯＲ（排他的論理和）回路３５へ入力され、エラー検出有無信号４２１として出力される。

なお、他のエラー検出部３０２〜３０Ｎ及び３１０についても、“０”または“１”の識別ビット出力４０２〜４０Ｎ，４１０及びエラー検出有無信号４２２〜４２Ｎ，４１１が出力されている。

エラー検出部３０１〜３０Ｎ，３１０の各出力はエラー訂正部４００へ入力される。このエラー訂正部４００においては、エラーが生じていなければ、各差動インタフェース１０１〜１０Ｎのデータビットの差動アンプ２０１〜２０Ｎによる識別結果が、また１ビットエラーが発生した場合には、その訂正結果が５０１〜５０Ｎへ出力される。２以上の複数ビットエラーが発生した場合には、再送制御のために、信号６０１が出力される。また、１ビットエラー発生時には、ログ採取などのために用いられる信号６０２が出力されるようになっている。

図３はこのエラー訂正部４００の具体例を示すブロック図である。前段のエラー検出部からのデータビットの識別結果信号４０１〜４０Ｎ及びパリティビットの識別結果信号４１０は、セレクタ４４１〜４４Ｎ及びエラー訂正値計算回路４５０へ入力される。

エラー訂正値計算回路４５０からは各データビットに対して、他データビットおよびパリティビットから計算された訂正値４３１から４３Ｎが出力され、それぞれセレクタ回路４４１から４４Ｎへ接続される。エラー検出部から出力された各データビットに対するエラー検出有無信号４２１から４２Ｎは、それぞれセレクタ回路４４１から４４Ｎのセレクト信号として接続され、エラー検出なしの場合は、データビットの識別結果信号４０１から４０Ｎが選択され、エラー検出有りの場合は、訂正値４３１から４３Ｎが選択される。

エラー検出有無信号４２１から４２Ｎはまた、エラー検出ビットカウント回路４６０に入力され、エラー検出したデータビットの数がカウントされる。エラー検出数が、２以上の場合、信号６０１に、また、エラー検出数が１の場合、信号６０２に出力される。エラー検出ビットカウント回路４６０は、当業者にとってよく知られており、また本発明とは直接関係しないので、その詳細な構成は省略する。

図４を用いて、エラー訂正値計算回路４５０の詳細について説明する。データビット４０１に対する訂正値４３１は、データビット４０２からデータビット４０Ｎおよびパリティビット４１０のＥＸＯＲである。データビット４０２に対する訂正値４３２は、データビット４０１およびデータビット４０３からデータビット４０Ｎおよびパリティビット４１０のＥＸＯＲである。以下同様であり、データビット４０Ｎに対する訂正値４３Ｎは、データビット４０１からデータビット４０（Ｎ−１）およびパリティビット４１０のＥＸＯＲである。

なお、パリティビットのエラー検出部３１０の出力４１１は、次段のエラー訂正部４００では用いられていないので、このエラー検出部３１０は、差動アンプ２１０の出力をそのまま通過させるようにしても良い。

以下に、図５のタイミングチャート及び図６のフローチャートを用いて、エラー検出訂正処理の動作について説明する。図５（Ａ）はクロック信号のタイミング図であり、図５（Ｂ）はクロック信号に同期して動作する差動インタフェース信号１０１の差分の波形変化の例を示している。図５（Ｃ）に示す如く、差動アンプ２０１の出力３０は差動インタフェース信号１０１を増幅し、その出力をエラー検出部３０１の差動アンプ３１及び３２の正相入力へ供給する。

差動アンプ３１及び３２の逆相入力には、基準電圧Ｖ１及びＶ２がそれぞれ入力されており、信号３０と基準電圧Ｖ１及びＶ２との差分がそれぞれ増幅されて出力されることになる。本例では、基準電圧Ｖ１及びＶ２は、信号３０の高レベルＶと低レベル０との間の電圧であって、Ｖ１＝（３／４）Ｖ，Ｖ２＝（１／４）Ｖにそれぞれ設定されているものとする。

ここで、差動インタフェース信号１０１の送信側（図示せず）では、ビットデータが“１”か“０”かに応じて＋ＶＤから−ＶＤまで変化し、受信側の差動アンプ２０１の出力３０では、Ｖ１より大きいか、Ｖ２より小さくなり、Ｖ１とＶ２との間の電圧レベルになることはなく、Ｖ１とＶ２との間の電圧レベルになった場合には、ビット誤りであるという性質がある。

そこで、本発明では、この性質を利用したものであり、互いに基準レベル（閾値）が異なる差動アンプ３１及び３２により信号３０と基準レベルＶ１及びＶ２とを比較して、図５（Ｄ），（Ｅ）に示す如く、その差分を増幅したもの（比較結果）をＥＸＯＲ回路３５へ入力して、エラー検出の有無を、図５（Ｆ）のように信号４２１として出力するようになっている。本例では、クロックＴ３のタイミングにおいて、差動アンプ３１の出力がディジタル的に“０”となり、差動アンプ３２の出力がディジタル的に“１”となって、ＥＸＯＲ回路３３の出力４２１にエラー検出有を示す信号が“１”として導出されることになる。

この様に、差動インタフェース信号１０１にエラーが発生し、他の差動インタフェース信号１０２〜１０Ｎ，１１０が正常であれば、この差動インタフェース信号１０１にエラーが生じたことを示すエラー検出有り信号４２１と、他の正常なデータビット識別信号４０２〜４０Ｎとパリティビット４１０とを用いて、エラー訂正部４００にて１ビットエラー訂正が行われる。すなわち、図３，４に示すように、エラーのないデータ識別信号４０２〜４０Ｎ及びパリティビット４１０のＥＸＯＲ出力４３１を、セレクタ４４１により選択して、訂正後のビット出力５０１として導出することになる。なお、他のビット出力５０２〜５０Ｎは、正しいデータビット識別信号４０２〜４０Ｎがそのまま導出される。他の１ビットにエラーが発生した場合も同様に訂正されることになる。

図６のフローチャートは、本発明のエラー検出訂正処理装置の動作を、処理フローに分解して説明するものである。図６に示すフローチャートにおいて、ステップＡでは、差動インタフェースの０または１を識別する差動アンプ出力を行い、ステップＢではエラー検出部によりエラー検出処理を行う。ステップＣでは、エラー検出の有無を判断し、エラー検出がなければステップＤでそのままデータを出力する。ステップＣでエラーが有った場合には、ステップＥで１ビットエラーかどうかを判断し、１ビットエラーだった場合は、ステップＦでエラー訂正処理を行い、ステップＧで訂正後のデータを出力し、またログ採取等用に信号６０２を出力する。ステップＥで１ビットエラーではなく、２ビット以上のエラー検出をした場合は、ステップＨで再送制御等用に信号６０１を出力する。

次に、本発明の他の実施の形態について説明する。図７は本実施の形態を示すブロック図であり、図１と同等部分は同一符号により示している。本例においては、差動インタフェース１０１〜１０Ｎ及び１１０を２組ペアで扱い、図１の差動アンプ２０１〜２０Ｎ及び２１０をなくし、その代りに、出力レベル変換部７０１，７０２，…，７０（（Ｎ＋１）／２）を設け、この出力レベル変換部の出力側で、エラー検出部８０１，８０２，…，８０（（Ｎ＋１）／２）を用いてエラー検出を行っており、このエラー検出部でのエラー検出に工夫を行うようにしている点が、先の実施の形態である図１の例と相違する。

出力レベル変換部７０１は２組の差動インタフェース１０１，１０２をペアとして扱うものであり、２組のビット入力１，２についてそれぞれレベル変換処理して差動インタフェース１０１，１０２として出力する。次段のエラー検出部８０１は２組の差動インタフェース１０１，１０２を入力とする。出力レベル変換部７０２は２組のビット入力３，４についてそれぞれレベル変換処理して差動インタフェース１０３，１０４として出力する。次段のエラー検出部８０２は２組の差動インタフェース１０３，１０４を入力とする。以下同様にして、出力レベル変換部７０（（Ｎ＋１）／２）は最後のビット入力Ｎとパリティビット１０についてそれぞれレベル変換処理して差動インタフェース１０Ｎ，１１０として出力する。次段のエラー検出部８０（（Ｎ＋１）／２）は２組の差動インタフェース１０Ｎ，１１０を入力とする。

以下、先の実施の形態と同様に、各エラー検出部からはデータビット識別結果とエラー検出有無信号が出力されて、エラー訂正部４００へ入力されることになる。

図８は図７の出力レベル変換部７０１の例を示す回路図である。他の出力レベル変換部についても同一構成であるので、その説明は省略する。図８において、差動インタフェースドライバ７１１は、基準電圧７２１および７２２に接続され、差動インタフェース７４１および７４２を出力する。ここで差動インタフェース７４２は、抵抗７３１によって基準電圧７２１と７２２の中間電圧に固定されている。図では、基準電圧７２１は＋４Ｖボルト、基準電圧７２２は−２Ｖボルトであり、差動インタフェース７４２は＋Ｖボルトである。差動インタフェース７４１は、＋４Ｖから−２Ｖまで変動する。

一方、差動インタフェースドライバ７１２は、基準電圧７２３および７２４に接続され、差動インタフェース７４３および７４４を出力する。ここで差動インタフェース７４４は、抵抗７３２によって基準電圧７２３と７２４の中間電圧に固定されている。図では、基準電圧７２３は＋２Ｖボルト、基準電圧７２４は−４Ｖボルトであり、差動インタフェース７４４は−Ｖボルトである。差動インタフェース７４３は、＋２Ｖから−４Ｖまで変動する。つまり、差動インタフェース７４１は、差動インタフェース７４２より大きいか、差動インタフェース７４４より小さくなり、受信側で、差動インタフェース７４１が差動インタフェース７４２と７４４の間の電圧レベルになることはない。

差動インタフェース７４３についても、同様に、差動インタフェース７４２より大きいか、差動インタフェース７４４より小さくなり、受信側で差動インタフェース７４３が、差動インタフェース７４２と７４４の間の電圧レベルになることはない。上述した、このような性質を利用して受信側でエラー検出を行うものである。

図９はエラー検出部８０１の例を示す回路図であり、他のエラー検出部についても同一構成であるので、その説明は省略する。図９において、差動インタフェース１０１（７４１，７４２）は差動アンプ８２１へ入力され、データビット識別結果４０１が出力される。差動インタフェース１０２（７４３，７４４）は差動アンプ８２３へ入力され、データビット識別結果４０２が出力される。

差動インタフェース１０１の７４１は差動アンプ８２２の正相入力となり、差動インタフェース１０２の７４３は差動アンプ８２４の正相入力となる。そして、差動インタフェース１０１の７４２は基準電圧（＋Ｖ）として差動アンプ８２４の逆相入力となり、差動インタフェース１０２の７４４は基準電圧（−Ｖ）として差動アンプ８２２の逆相入力となっている。差動アンプ８２１の出力４０１と差動アンプ８２２の出力とがＥＸＯＲ回路８３１へ入力され、その出力４２１が差動インタフェース１０１のエラー検出有無信号となる。差動アンプ８２３の出力４０２と差動アンプ８２４の出力とがＥＸＯＲ回路８３２へ入力され、その出力４２２が差動インタフェース１０２のエラー検出有無信号となる。

本発明の一実施の形態のブロック図である。 図１のエラー検出部の具体例を示す図である。 図１のエラー訂正部の具体例を示す図である。 図３のエラー訂正値計算回路の具体例を示す図である。 本発明の一実施の形態の動作を示すタイミングチャートの例である。 本発明の一実施の形態の動作を示すフローチャートである。 本発明の他の実施の形態のブロック図である。 図７の出力レベル調整部の具体例を示す図である。 図７のエラー検出部の具体例を示す図である。

符号の説明

１〜Ｎ パラレルデジタル信号（ビットデータ）
１０ バリティビット
１０１〜１０Ｎ，１１０ 差動インタフェース
２０１〜２０Ｎ，２１０ 差動アンプ
３０１〜３０Ｎ，３１０，
８０１〜８０（（Ｎ＋１）／２） エラー検出部
４００ エラー訂正部
４５０ エラー訂正値計算回路
４６０ エラー検出ビットカウント回路
７０１〜７０（（Ｎ＋１）／２） 出力レベル変換回路

Claims (14)

1. データビットを一対の差動信号として伝送するようにしたデータのエラー検出装置であって、
   前記一対の差動信号を差動入力とする差動アンプと、
   この差動アンプの出力を、前記出力の高レベルと低レベルとの間の互いに異なる第一及び第二の閾値と比較する比較手段とを含み、
   この比較結果に応じて前記データビットのエラーの有無を検出するようにしたことを特徴とするエラー検出装置。
2. 前記比較手段は、前記差動アンプの出力を前記第一の及び第二の閾値とそれぞれ比較する第一及び第二の差動回路を有し、
   前記第一及び第二の差動回路の出力を入力とする排他的論理和回路を、更に含むことを特徴とする請求項１記載のエラー検出装置。
3. 互いに並列の第一及び第二のデータビットのエラー検出装置であって、
   前記第一のデータビットを、“０”及び“１”に応じて第一レベル及び第二レベルと、前記第一及び第二レベルの中間の第一固定レベルに変換する第一のレベル変換手段と、
   前記第二のデータビットを、“０”及び“１”に応じた第三レベル及び第四レベルと、前記第三及び第四レベルの中間にあって前記第一固定レベルとは異なるの第二固定レベルに変換する第二のレベル変換手段と、
   前記第一のレベル変換手段の前記“０”及び“１”に応じたレベル出力を、前記第一及び第二の固定レベルと比較する第一の比較手段と、
   前記第二のレベル変換手段の前記“０”及び“１”に応じたレベル出力を、前記第一及び第二の固定レベルと比較する第一及び第二の比較手段とを含み、
   前記第一及び第二の比較手段の各比較結果に応じて、前記第一及び第二のデータビットのエラー検出をそれぞれなすようにしたことを特徴とするエラー検出装置。
4. 前記第一の比較手段は、前記第一のレベル変換手段の前記レベル出力を前記第一及び第二の固定レベルとそれぞれ比較する第一及び第二の差動回路を有し、
   前記第二の比較手段は、前記第二のレベル変換手段の前記レベル出力を前記第一及び第二の固定レベルとそれぞれ比較する第三及び第四の差動回路を有し、
   前記第一及び第二の差動回路の出力を入力とする第一の排他的論理和回路と、前記第三及び第四の差動回路の出力を入力とする第二の排他的論理和回路とを、更に含むことを特徴とする請求項３記載のエラー検出装置。
5. 並列データビット及びそのパリティビットを、それぞれ一対の差動信号として伝送するようにしたデータのエラー検出訂正装置であって、
   前記並列データビット及び前記パリティビットにそれぞれ対応して設けられた請求項１〜４いずれか記載のエラー検出装置と、
   前記エラー検出装置による検出結果が１ビットエラーのとき、エラー発生したビットを除く他のビットと前記パリティビットとを用いてエラー訂正をなすエラー訂正手段とを含むことを特徴とするエラー検出訂正装置。
6. 前記エラー検出装置による検出結果を告知するための手段を、更に含むことを特徴とする請求項５記載のエラー検出訂正装置。
7. 前記エラー検出装置による検出結果が２ビット以上のエラーを示すとき、前記並列データビット及びそのパリティビットの再送を指示する信号を出力する手段を、更に含むことを特徴とする請求項５または６記載のエラー検出訂正装置。
8. データビットを一対の差動信号として伝送するようにしたデータのエラー検出方法であって、
   前記一対の差動信号を差動増幅するステップと、
   この差動アンプの出力を、前記出力の高レベルと低レベルとの間の互いに異なる第一及び第二の閾値と比較する比較ステップと、
   この比較結果に応じて前記データビットのエラーの有無を検出するエラー検出ステップとを含むことを特徴とするエラー検出方法。
9. 前記比較ステップは、前記差動増幅するステップの出力を前記第一の及び第二の閾値とそれぞれ比較するステップを有し、
   前記エラー検出ステップは、これら比較するステップの出力を排他的論理和処理するステップを有することを特徴とする請求項８記載のエラー検出方法。
10. 互いに並列の第一及び第二のデータビットのエラー検出方法であって、
    前記第一のデータビットを、“０”及び“１”に応じて第一レベル及び第二レベルと、前記第一及び第二レベルの中間の第一固定レベルに変換する第一のレベル変換ステップと、
    前記第二のデータビットを、“０”及び“１”に応じた第三レベル及び第四レベルと、前記第三及び第四レベルの中間にあって前記第一固定レベルとは異なるの第二固定レベルに変換する第二のレベル変換ステップと、
    前記第一のレベル変換ステップの前記“０”及び“１”に応じたレベル出力を、前記第一及び第二の固定レベルと比較する第一の比較ステップと、
    前記第二のレベル変換ステップの前記“０”及び“１”に応じたレベル出力を、前記第一及び第二の固定レベルと比較する第一及び第二の比較ステップと、
    前記第一及び第二の比較ステップの各比較結果に応じて、前記第一及び第二のデータビットのエラー検出をそれぞれなすエラー検出ステップとを含むことを特徴とするエラー検出方法。
11. 前記第一の比較ステップは、前記第一のレベル変換ステップの前記レベル出力を前記第一及び第二の固定レベルとそれぞれ比較するステップを有し、前記第二の比較ステップは、前記第二のレベル変換ステップの前記レベル出力を前記第一及び第二の固定レベルとそれぞれ比較するステップを有し、
    前記エラー検出ステップは、前記第一の比較ステップの各出力を排他的論理和処理するステップと、前記第二の比較ステップの各出力を排他的論理和処理するステップとを有することを特徴とする請求項１０記載のエラー検出方法。
12. 並列データビット及びそのパリティビットを、それぞれ一対の差動信号として伝送するようにしたデータのエラー検出訂正方法であって、
    前記並列データビット及び前記パリティビットの各々に対して、請求項８〜１１いずれか記載のエラー検出方法をなすステップと、
    前記エラー検出方法による検出結果が１ビットエラーのとき、エラー発生したビットを除く他のビットと前記パリティビットとを用いてエラー訂正をなすエラー訂正ステップとを含むことを特徴とするエラー検出訂正方法。
13. 前記エラー検出方法による検出結果を告知するためのステップを、更に含むことを特徴とする請求項１２記載のエラー検出訂正方法。
14. 前記エラー検出方法による検出結果が２ビット以上のエラーを示すとき、前記並列データビット及びそのパリティビットの再送を指示する信号を出力するステップを、更に含むことを特徴とする請求項１２または１３記載のエラー検出訂正方法。
    

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