JP5548744B2

JP5548744B2 - 信号変換装置

Info

Publication number: JP5548744B2
Application number: JP2012197928A
Authority: JP
Inventors: 英則小林
Original assignee: Toshiba Corp; Toshiba TEC Corp
Current assignee: Toshiba Corp; Toshiba TEC Corp
Priority date: 2011-09-07
Filing date: 2012-09-07
Publication date: 2014-07-16
Anticipated expiration: 2032-09-07
Also published as: JP2013059029A

Description

本発明の実施形態は、信号変換装置に関する。

パラレル/シリアル変換を利用したI/Oの拡張技術が知られている。CPUやASIC等において、I/Oを制御するにあたり、端子数を減らしてCPU自体のパッケージを小さくしつつも取り扱えるI/Oの数を増やすために、内部にシリアル/パラレル変換機能を搭載し、CPU外部にパラレル/シリアル変換回路を接続することによって、小型化とI/O数の確保を図る技術が知られている。

特開２００５−２２５２３７号公報

通常、パラレル/シリアル変換後のデータ転送はCLKの同期で行われることが多い。しかしながら、伝送経路にてCLKやSFT/LDにノイズが含まれることがあり、これによりデータがずれて正しく読めないことがある。或いは、データがずれているにもかかわらず、正しいデータとして処理されてしまうことがある。

本発明の目的は、シリアル信号からパラレル信号への変換エラーを検出可能な信号変換装置を提供することである。

実施形態に係る信号変換装置は、第１の変換手段と、第２の変換手段と、判定手段とを備える。前記第１の変換手段は、通電中に論理不変の固定信号群を所定信号位置に含むパラレル信号群をシリアル信号へ変換する。前記第２の変換手段は、前記シリアル信号をサンプリングし、前記シリアル信号を前記パラレル信号群へ変換する。前記判定手段は、前記第２の変換手段により変換された前記パラレル信号群の前記所定信号位置から前記固定信号群を検出した場合に、前記第２の変換手段による変換成功と判定する。

第１の実施形態に係る信号変換装置の一例を示す図である。第２の実施形態に係る信号変換装置の一例を示す図である。ノイズを含まないCLK信号によるサンプリングの例を説明するための図である。 16bit転送においてノイズを含むCLK信号によるサンプリングの例を説明するための図である。 17bit転送においてノイズを含むCLK信号によるサンプリングの例を説明するための図である。 17bit転送においてノイズを含むShift/Load信号によるサンプリングの例を説明するための図である。ＮＯＲ回路により、シフトレジスタのカスケード接続用のデータ入力端子と二つのオプション接続信号のうちの何れか１つが他の信号と異なる論理になることを示す図である。

以下、第１及び第２の実施形態について図面を参照して説明する。

図１は、第１の実施形態に係る信号変換装置の一例を示す図である。図１に示すように信号変換装置は、シリアル/パラレル変換回路ＳＰ１、第１のシフトレジスタＳＲ１、第２のシフトレジスタＳＲ２、制御回路Ｃ１を備える。

入力を拡張するためにシリアル/パラレル変換回路ＳＰ１に接続された第１のシフトレジスタＳＲ１及び第２のシフトレジスタＳＲ２のパラレル入力A〜Hにはセンサ信号等の情報を割り付ける。このうち第１のシフトレジスタＳＲ１及び第２のシフトレジスタＳＲ２によってパラレル/シリアル変換時に連続したデータとして出力される所定入力端子の組み合わせ(例えば第２のシフトレジスタＳＲ２のパラレル入力AとB、即ち所定信号位置)に固定信号を割りつける。固定信号とは、通電中に論理の不変な値である。固定信号として、例えば、シフトレジスタを含む機器の仕向け情報、機種情報（機種判別情報）、又は基板情報を利用することができる。以下、固定信号として機種情報A2,B2（固定信号群）を利用するケースについて説明する。

機種情報は、共通のファームウェアで制御するマシンにおいて、仕向けや仕様等に応じて制御が異なる場合に、どの制御を使用するかを判断するためのものである。機種情報は、通常、デジタル信号の組み合わせで構成されており、基本的に電源投入時点で信号レベルがHもしくはLに固定される信号のため、電源がON中（通電中）に信号レベルが変化することはない。このため、第１のシフトレジスタＳＲ１から送られるシリアルデータをシリアル/パラレル変換回路ＳＰ１にてパラレルデータに正しく復元すると、パラレルデータの特定bit（所定信号位置）には常に同じ値が入ることになる。図１のケースでは、第２のシフトレジスタＳＲ２のパラレル入力AとB（所定信号位置）に対応するデータの状態A2,B2が保存される（図３参照）。

そこで、制御回路Ｃ１は、電源ON後、最初にサンプリング信号に基づき数回サンプリングを行って得られるパラレル信号群の所定信号位置から機種情報の値を特定し、図４、図５に示すように、以後、CLK信号に対するノイズ等でデータが余分にシフトする、もしくは図６に示すようにLoad信号に対するノイズ等で制御回路Ｃ１側とシフトレジスタ間でシーケンスがずれる場合には、機種情報があるべき位置（所定信号位置）から機種情報と異なる値が検出されることになる。つまり、制御回路Ｃ１は、機種情報があるべき位置から機種情報と異なる値が検出された場合に変換エラー（シリアル/パラレル変換エラー）と判定し、変換されたデータを全て無効として取り扱う。また、制御回路Ｃ１は、機種情報があるべき位置から機種情報と同一の値が検出された場合に変換成功（シリアル/パラレル変換成功）と判定し、変換されたデータを有効として取り扱う。これにより、ノイズによる誤動作を低減することができる。

なお、このような拡張において図４、図５に示すようにCLKへのノイズによってシフトレジスタが余分にデータをシフトしてしまうケースの検出については、図１に示す第２のシフトレジスタＳＲ２のカスケード接続用のデータ入力端子をHもしくはLに固定し、機種情報１，２が共にカスケード接続用のデータ入力端子の端子処理と同じ論理にならないような組み合わせにしておくことが望ましい。また、判定に必要な情報（例えば機種情報）は第２のシフトレジスタＳＲの最上流側にアサインし、データ化けの検知率を向上を図ることもできる。例えば、パラレル信号群を構成する先頭信号位置からＮ（Ｎ：整数、Ｎ≧２）番目の信号位置までのＮ個の固定信号により構成される固定信号群に機種情報をアサインする。なお、ここでは入力情報として機種情報を挙げているが、基板の識別情報等でもよい。

図２は、第２の実施形態に係る信号変換装置の一例を示す図である。図２に示すように信号変換装置は、シリアル/パラレル変換回路ＳＰ１、第１のシフトレジスタＳＲ１、第２のシフトレジスタＳＲ２、制御回路Ｃ１、ＮＯＲ回路２を備える。

図１に示す信号変換装置では、固定信号群の一例として機種情報を使用するケースについて説明したが、図２に示す信号変換装置では、固定信号群の一例としてオプション接続検知信号を使用する。図２に示すように、第２のシフトレジスタＳＲ２のパラレル入力A,Bには、オプション接続検知信号2,1が入力される。

オプション接続検知信号2,1により接続が検知されるオプションは、電源ON中に取り外されないオプションに限定する。即ち、電源ON中に論理不変のオプション接続検知信号2,1を採用する。ＮＯＲ回路２により、オプション検知信号A,Bは、共にプルアップ抵抗等によって、未接続時の論理が確定、接続時は論理が反転する。また、第２のシフトレジスタＳＲ２のカスケード接続用のデータ入力端子にオプション接続検知信号2,1のＮＯＲ論理の信号を入力すると、オプションがどのような組み合わせであっても（オプションが全て未接続、オプションが全て接続の場合であっても）、ＮＯＲ回路２により、シフトレジスタのカスケード接続用のデータ入力端子とオプション接続信号A,Bは必ずどれか１つは他の信号と異なる論理が入力されることになる（図７参照）。従って、ノイズによってシフトレジスタによるデータシフトが余計に行われた場合の検出を容易にすることができる。

なお、図４、図５に示すように、16bit、17bitの転送を１周期とするケースで説明したが、転送周期はこれに限定されるものではなく、何bit周期であってもよい。また、図２では、第２のシフトレジスタＳＲ２の最上流のカスケード用の入力端子1bit分を含めた転送制御を実施しているが、判定に使用する信号の組み合わせが全て同じレベルになる組み合わせがない場合は特にカスケード用の入力端子1bit分を含めたシーケンス制御にする必要はない。

以下、本実施形態についてまとめる。

（１）パラレル/シリアル変換を利用したI/Oの拡張方法において、パラレル/シリアル変換を行うのに必要な各種信号を生成し、入力されたシリアル信号をパラレル信号に復元するパラレル/シリアル変換制御回路と、前述の制御信号に基づきパラレルデータをシリアルデータに変換して順次出力するシフトレジスタと、を有するI/Oの拡張回路は、入力信号に、回路の通電中に論理の変わらない信号群を入力し、シリアルデータ信号をパラレル信号に復元した際、該当の信号が保管されるbit群を電源ON後に複数回サンプリングして論理を特定し、以後のパラレル/シリアル変換に際してパラレルデータへの復元時に復元が成功したか否かを前述の信号群の値が特定された値と一致するか否かをもって判断する。

（２）上記（１）のI/O拡張方法において、入力信号に入力する回路の通電中に論理の変わらない信号群として、機種判別情報や基板情報を入力する。

（３）上記（１）のI/O拡張方法において、入力信号に入力する回路の通電中に論理の変わらない信号群として、オプションの接続信号を入力する。

（４）上記（１）のI/O拡張方法において、入力信号に入力する回路の通電中に論理の変わらない信号群は、シフトレジスタの最上流側（制御シーケンス上最後に制御回路に入力されることになるシフトレジスタのデータ入力端子）に割り付ける。

以上により、CPUやASIC外部でシフトレジスタを用いてパラレル/シリアル変換を実施してI/Oを拡張するにあたり、パラレル入力（パラレル信号群）のうち所定位置に配置される任意のbit（複数bit）をレベル固定し、レベル固定自体は複数のbitを使用し、且つ基板情報やモデル情報などのそのマシンに固有の情報に基づいて行う。この際、レベル固定されるこの複数bitについて、コードを割り付ける際に全てがL、全てがHの組み合わせを除外して割り付ける。これにより、該当するbit群のデータを読み出したときに全てがL、全てがHであればシリアル転送信号にて断線もしくは短絡が発生していることが検知できる。該当bit群の情報は電源ON中に変化することがないため、異なる論理が検知された場はNGと判断することでその他の拡張入力情報を間違って取り込むのを防止できる。また、レベル固定に使用するbit群はマシンの初期設定を実施する上で必要な情報のため、無駄に入力を割り付けることにもならず、レベル固定に使用するbit群は有効に活用される。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
以下、本願の出願当初の特許請求の範囲に記載された発明を付記する。
［１］
通電中に論理不変の固定信号群を所定信号位置に含むパラレル信号群をシリアル信号へ変換する第１の変換手段と、
前記シリアル信号をサンプリングし、前記シリアル信号を前記パラレル信号群へ変換する第２の変換手段と、
前記第２の変換手段により変換された前記パラレル信号群の前記所定信号位置から前記固定信号群を検出した場合に、前記第２の変換手段による変換成功と判定する判定手段と、
を備える信号変換装置。
［２］
前記判定手段は、前記固定信号群を検出しない場合に変換エラーと判定する［１］の信号変換装置。
［３］
前記変換手段は、前記第１の変換手段を含む機器の仕向け情報、機種情報、又は基板情報に対応する前記固定信号群を入力する入力手段を備える［１］又は［２］の信号変換装置。
［４］
前記変換手段は、前記第１の変換手段を含む機器のオプションを検知するオプション検知信号に対応する前記固定信号群を入力する入力手段を備える［１］又は［２］の信号変換装置。
［５］
前記入力手段は、前記パラレル信号群を構成する先頭信号位置からＮ（Ｎ：整数、Ｎ≧２）番目の信号位置までのＮ個の固定信号により構成される前記固定信号群を入力する［１］乃至［４］の何れか１つの信号変換装置。
［６］
前記判定手段は、前記固定信号群を構成するＮ個の固定信号を記憶し、前記第２の変換手段により変換された前記パラレル信号群の前記先頭信号位置からＮ番組の信号位置までのＮ個の固定信号と、前記記憶した前記固定信号群を構成するＮ個の固定信号との一致に基づき、前記第２の変換手段による変換成功と判定する［５］の信号変換装置。

ＳＰ１…シリアル/パラレル変換回路、Ｓ１…第１のシフトレジスタ、Ｓ２…第２のシフトレジスタ

Claims

第１のオプションの接続を検知する通電中に論理不変の第１のオプション接続検知信号と、第２のオプションの接続を検知する通電中に論理不変の第２のオプション接続検知信号と、前記第１のオプション検知信号及び前記第２のオプション検知信号のＮＯＲ論理信号とを入力する入力手段と、
前記第１のオプション接続検知信号と、前記第２のオプション接続検知信号と、前記ＮＯＲ論理信号とを含む固定信号群を所定信号位置に含むパラレル信号群をシリアル信号へ変換する第１の変換手段と、
前記シリアル信号をサンプリングし、前記シリアル信号を前記パラレル信号群へ変換する第２の変換手段と、
前記第２の変換手段により変換された前記パラレル信号群の前記所定信号位置から前記固定信号群を検出した場合に、前記第２の変換手段による変換成功と判定し、前記固定信号群に含まれる前記第１のオプション接続検知信号と、前記第２のオプション接続検知信号と、前記ＮＯＲ論理信号とが同一論理を示す場合に異常を判定する判定手段と、
を備える信号変換装置。
前記判定手段は、前記固定信号群を検出しない場合に変換エラーと判定する請求項１の信号変換装置。
前記入力手段は、前記パラレル信号群を構成する先頭信号位置からＮ（Ｎ：整数、Ｎ≧２）番目の信号位置までのＮ個の固定信号により構成される前記固定信号群を入力する請求項１又は２の信号変換装置。
前記判定手段は、前記固定信号群を構成するＮ個の固定信号を記憶し、前記第２の変換手段により変換された前記パラレル信号群の前記先頭信号位置からＮ番組の信号位置までのＮ個の固定信号と、前記記憶した前記固定信号群を構成するＮ個の固定信号との一致に基づき、前記第２の変換手段による変換成功と判定する請求項３の信号変換装置。