JP2712304B2 - データ伝送方法，データ伝送装置，データ受信方法およびデータ受信装置 - Google Patents
データ伝送方法，データ伝送装置，データ受信方法およびデータ受信装置Info
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- JP2712304B2 JP2712304B2 JP63149435A JP14943588A JP2712304B2 JP 2712304 B2 JP2712304 B2 JP 2712304B2 JP 63149435 A JP63149435 A JP 63149435A JP 14943588 A JP14943588 A JP 14943588A JP 2712304 B2 JP2712304 B2 JP 2712304B2
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Description
【発明の詳細な説明】 以下の順序で本発明を説明する。
Ａ 産業上の利用分野 Ｂ 発明の概要 Ｃ 従来の技術 Ｄ 発明が解決しようとする課題 Ｅ 課題を解決するための手段（第１図、第２図） Ｆ 作用 Ｇ 実施例 G1送信側回路の説明 G2受信側回路の説明 Ｈ 発明の効果 Ａ 産業上の利用分野 この発明は、パラレルデータをシリアルデータに変換
して伝送するデータ伝送方式に関する。
して伝送するデータ伝送方式に関する。
Ｂ 発明の概要 この発明は、パラレルデータをワード周期でシリアル
データに変換して伝送するデータ伝送方式において、ワ
ード周期ごとのシリアルデータの最後に、互いに反転
し、かつそれぞれがワード周期ごとに反転する２ビット
のチェックビットを付加して伝送するようにしたことに
より、伝送効率をそれ程低下させずに、かつ複雑な回路
を必要とすることなく、データの誤りを検出できるよう
にしたものである。
データに変換して伝送するデータ伝送方式において、ワ
ード周期ごとのシリアルデータの最後に、互いに反転
し、かつそれぞれがワード周期ごとに反転する２ビット
のチェックビットを付加して伝送するようにしたことに
より、伝送効率をそれ程低下させずに、かつ複雑な回路
を必要とすることなく、データの誤りを検出できるよう
にしたものである。
Ｃ 従来の技術 第５図は、マルチチャンネルPCMレコーダのシステム
コントロール系の一例を示すものである。
コントロール系の一例を示すものである。
同図において、（10）はメインCPU、（20）はキーボ
ードCPU、（30）はトランスポートCPUである。
ードCPU、（30）はトランスポートCPUである。
メインCPU（10）は本体システム全体の管理をするも
のである。また、このメインCPU（10）によってエディ
ット基板（ED基板）、クロック基板（CK基板）、記録基
板（REC基板）等が制御され、どのチャンネルを記録状
態にするか、サンプリング周波数をいくらにするか等の
制御がされる。なお、このメインCPU（10）には、リモ
ートコントロールの送信装置（11）が端子（12）を介し
て接続される。また、（13）は通信プロトコルに対応す
るための端子である。
のである。また、このメインCPU（10）によってエディ
ット基板（ED基板）、クロック基板（CK基板）、記録基
板（REC基板）等が制御され、どのチャンネルを記録状
態にするか、サンプリング周波数をいくらにするか等の
制御がされる。なお、このメインCPU（10）には、リモ
ートコントロールの送信装置（11）が端子（12）を介し
て接続される。また、（13）は通信プロトコルに対応す
るための端子である。
また、キーボードCPU（20）によって、キーボードの
キー検出、発光ダイオード等による表示の制御がされ
る。なお、（21）は、どのチャンネルを記録状態にする
かという制御データが供給される端子であり、例えばミ
キシングコンソールに接続される。（22）はインターフ
ェースである。また、（23）は、再生、記録、停止等の
制御データが供給される端子であり、例えばシステムコ
ントローラに接続される。
キー検出、発光ダイオード等による表示の制御がされ
る。なお、（21）は、どのチャンネルを記録状態にする
かという制御データが供給される端子であり、例えばミ
キシングコンソールに接続される。（22）はインターフ
ェースである。また、（23）は、再生、記録、停止等の
制御データが供給される端子であり、例えばシステムコ
ントローラに接続される。
また、トランスポートCPU（30）によって、再生、記
録、停止等のトランスポート（テープ駆動機構）のコン
トロールがなされる。また、このトランスポートCPU（3
0）によって、CTL基板が制御され、コントロールトラッ
ク（図示せず）への時、分、秒、セクターの絶対番地の
記録、再生、ある所定タイミングで記録あるいは再生を
始めるオートパンチ等の制御がされる。また、このトラ
ンスポートCPU（30）によって、タイムコードTC（例え
ばSMPTEタイムコード）の発生器、読取器の制御がされ
る。このタイムコードTCの発生器、読取器は、ビデオ信
号との関係から設けられている。
録、停止等のトランスポート（テープ駆動機構）のコン
トロールがなされる。また、このトランスポートCPU（3
0）によって、CTL基板が制御され、コントロールトラッ
ク（図示せず）への時、分、秒、セクターの絶対番地の
記録、再生、ある所定タイミングで記録あるいは再生を
始めるオートパンチ等の制御がされる。また、このトラ
ンスポートCPU（30）によって、タイムコードTC（例え
ばSMPTEタイムコード）の発生器、読取器の制御がされ
る。このタイムコードTCの発生器、読取器は、ビデオ信
号との関係から設けられている。
また、メインCPU（10）およびトランスポートCPU（3
0）との間では、ステータス情報の通信が行なわれる。
例えば、メインCPU（10）よりトランスポートCPU（30）
には、システムコントローラのキー情報が送信され、一
方、トランスポートCPU（30）よりメインCPU（10）に
は、再生、記録、停止等のトランスポート情報、テープ
タイム情報等が送信される。
0）との間では、ステータス情報の通信が行なわれる。
例えば、メインCPU（10）よりトランスポートCPU（30）
には、システムコントローラのキー情報が送信され、一
方、トランスポートCPU（30）よりメインCPU（10）に
は、再生、記録、停止等のトランスポート情報、テープ
タイム情報等が送信される。
また、メインCPU（10）およびキーボードCPU（20）と
の間でも、ステータス情報の通信が行なわれる。このよ
うな通信は、例えば８ビットパラレルで行なわれる。
の間でも、ステータス情報の通信が行なわれる。このよ
うな通信は、例えば８ビットパラレルで行なわれる。
ところで、このようなシステムコントロール系で、メ
インCPU（10）と記録基板とは離れて配されるため、メ
インCPU（10）より記録基板へのコントロールデータの
伝送はケーブルをもって行なわれる。この場合、コント
ロールデータが多く、パラレルデータとして伝送する
と、ケーブルの線数が多くなるので、パラレルデータは
シリアルデータに変換されて伝送される。
インCPU（10）と記録基板とは離れて配されるため、メ
インCPU（10）より記録基板へのコントロールデータの
伝送はケーブルをもって行なわれる。この場合、コント
ロールデータが多く、パラレルデータとして伝送する
と、ケーブルの線数が多くなるので、パラレルデータは
シリアルデータに変換されて伝送される。
例えば、第６図ＡはマスタークロックCLK、同図Ｂは
ワード同期信号WSであり、パラレルデータは、ワード同
期信号WSの周期でシリアルデータSDATAに変換されて伝
送される。同図Ｃは、シリアルデータSDATAを示してい
る。一例として、マスタークロックCLKの周波数は9.216
MHz、ワード同期信号の周波数は48kHz、Ｎは24とされて
いる。
ワード同期信号WSであり、パラレルデータは、ワード同
期信号WSの周期でシリアルデータSDATAに変換されて伝
送される。同図Ｃは、シリアルデータSDATAを示してい
る。一例として、マスタークロックCLKの周波数は9.216
MHz、ワード同期信号の周波数は48kHz、Ｎは24とされて
いる。
さて、上述したようにメインCPU（10）よりREC基板に
伝送されるデータが、伝送線の断線等によって誤ったデ
ータになると、誤った記録がなされるなどの不都合があ
ることから、この誤りを検出できるように、データの伝
送方式が工夫されている。例えば、データに冗長をもた
せる方式が提案されている。この方式は、ひとつのデー
タを２つのスロットにのせるものであり、例えばデータ
Ａは、第１スロットにはデータＡとしてのせ、第２のス
ロットには反転データとしてのせる。そして、受信側
では、これら２つのスロットのデータの排他的論理和
（イクスクルーシブオア）をとり、その２つのデータが
A,になっていることを確認してデータの誤りを検出す
るものである。また、例えば、データにCRCコードを付
加する方式が提案されている。
伝送されるデータが、伝送線の断線等によって誤ったデ
ータになると、誤った記録がなされるなどの不都合があ
ることから、この誤りを検出できるように、データの伝
送方式が工夫されている。例えば、データに冗長をもた
せる方式が提案されている。この方式は、ひとつのデー
タを２つのスロットにのせるものであり、例えばデータ
Ａは、第１スロットにはデータＡとしてのせ、第２のス
ロットには反転データとしてのせる。そして、受信側
では、これら２つのスロットのデータの排他的論理和
（イクスクルーシブオア）をとり、その２つのデータが
A,になっていることを確認してデータの誤りを検出す
るものである。また、例えば、データにCRCコードを付
加する方式が提案されている。
Ｄ 発明が解決しようとする課題 しかし、このような従来の方式によれば、それぞれ以
下のような不都合がある。すなわち、前者の方式によれ
ば、データの伝送に全スロットの半分しか使用すること
ができないので、伝送効率が低い。一方、後者の方式に
よれば、検出の確立は略完全であるが、回路構成が複雑
になると共に、CRCコードを付加する分だけ伝送効率が
低くなる。
下のような不都合がある。すなわち、前者の方式によれ
ば、データの伝送に全スロットの半分しか使用すること
ができないので、伝送効率が低い。一方、後者の方式に
よれば、検出の確立は略完全であるが、回路構成が複雑
になると共に、CRCコードを付加する分だけ伝送効率が
低くなる。
そこで、この発明では，、伝送効率をそれ程低下させ
ずに、かつ複雑な回路を必要とすることなく、データの
誤りを検出できるようにすることを目的とするものであ
る。
ずに、かつ複雑な回路を必要とすることなく、データの
誤りを検出できるようにすることを目的とするものであ
る。
Ｅ 課題を解決するための手段 この発明のデータ伝送方法は、パラレルデータを所定
のワード周期でシリアルデータに変換して伝送するデー
タ伝送方法において、送信側では、上記ワード周期ごと
のシリアルデータの最後に、１ワード周期前に生成され
た互いに反転した２ビットのチェックビットのそれぞれ
のビットを反転して生成した、互いに反転した新たな２
ビットのチェックビットを付加して伝送し、受信側で
は、上記チェックビットが互いに反転し、かつ現在のチ
ェックビット及び１ワード周期前のチェックビットが互
いに反転しているとき、上記シリアルデータを出力し、
上記チェックビットが互いに反転していないか、あるい
は現在のチェックビット及び１ワード周期前のチェック
ビットが互いに反転していないとき、上記シリアルデー
タを出力しないようにするものである。
のワード周期でシリアルデータに変換して伝送するデー
タ伝送方法において、送信側では、上記ワード周期ごと
のシリアルデータの最後に、１ワード周期前に生成され
た互いに反転した２ビットのチェックビットのそれぞれ
のビットを反転して生成した、互いに反転した新たな２
ビットのチェックビットを付加して伝送し、受信側で
は、上記チェックビットが互いに反転し、かつ現在のチ
ェックビット及び１ワード周期前のチェックビットが互
いに反転しているとき、上記シリアルデータを出力し、
上記チェックビットが互いに反転していないか、あるい
は現在のチェックビット及び１ワード周期前のチェック
ビットが互いに反転していないとき、上記シリアルデー
タを出力しないようにするものである。
また、この発明のデータ伝送装置は、パラレルデータ
を所定のワード周期でシリアルデータに変換して伝送す
るデータ伝送装置において、上記ワード周期ごとのシリ
アルデータの最後に、１ワード周期前に生成された互い
に反転した２ビットのチェックビットのそれぞれのビッ
トを反転して生成した、互いに反転した新たな２ビット
のチェックビットを付加する送信部と、上記チェックビ
ットが互いに反転し、かつ現在のチェックビット及び１
ワード周期前のチェックビットが互いに反転していると
き、上記シリアルデータを出力し、上記チェックビット
が互いに反転していないか、あるいは現在のチェックビ
ット及び１ワード周期前のチェックビットが互いに反転
していないとき、上記シリアルデータを出力しないよう
にする受信部と、を具備するものである。
を所定のワード周期でシリアルデータに変換して伝送す
るデータ伝送装置において、上記ワード周期ごとのシリ
アルデータの最後に、１ワード周期前に生成された互い
に反転した２ビットのチェックビットのそれぞれのビッ
トを反転して生成した、互いに反転した新たな２ビット
のチェックビットを付加する送信部と、上記チェックビ
ットが互いに反転し、かつ現在のチェックビット及び１
ワード周期前のチェックビットが互いに反転していると
き、上記シリアルデータを出力し、上記チェックビット
が互いに反転していないか、あるいは現在のチェックビ
ット及び１ワード周期前のチェックビットが互いに反転
していないとき、上記シリアルデータを出力しないよう
にする受信部と、を具備するものである。
また、この発明のデータ受信方法は、パラレルデータ
を所定のワード周期でシリアルデータに変換して伝送さ
れたデータを受信するデータ受信方法において、上記ワ
ード周期ごとのシリアルデータの最後に、１ワード周期
前に付加された互いに反転する２ビットのチェックビッ
トのそれぞれのビットを反転した２ビットのチェックビ
ットが付加されたデータを受信し、上記チェックビット
が互いに反転し、かつ現在のチェックビット及び１ワー
ド周期前のチェックビットが互いに反転しているとき、
上記シリアルデータを出力し、上記チェックビットが互
いに反転していないか、あるいは現在のチェックビット
及び１ワード周期前のチェックビットが互いに反転して
いないとき、上記シリアルデータを出力しないようにす
るものである。
を所定のワード周期でシリアルデータに変換して伝送さ
れたデータを受信するデータ受信方法において、上記ワ
ード周期ごとのシリアルデータの最後に、１ワード周期
前に付加された互いに反転する２ビットのチェックビッ
トのそれぞれのビットを反転した２ビットのチェックビ
ットが付加されたデータを受信し、上記チェックビット
が互いに反転し、かつ現在のチェックビット及び１ワー
ド周期前のチェックビットが互いに反転しているとき、
上記シリアルデータを出力し、上記チェックビットが互
いに反転していないか、あるいは現在のチェックビット
及び１ワード周期前のチェックビットが互いに反転して
いないとき、上記シリアルデータを出力しないようにす
るものである。
また、この発明のデータ受信装置は、パラレルデータ
を所定のワード周期でシリアルデータに変換して伝送さ
れたデータを受信するデータ受信装置において、上記ワ
ード周期ごとのシリアルデータの最後に、１ワード周期
前に生成された互いに反転する２ビットのチェックビッ
トのそれぞれのビットを反転した２ビットのチェックビ
ットを付加されたデータを受信する受信手段と、上記チ
ェックビットが互いに反転し、かつ現在のチェックビッ
ト及び１ワード周期前のチェックビットが互いに反転し
ているとき、上記シリアルデータを出力し、上記チェッ
クビットが互いに反転していないか、あるいは現在のチ
ェックビット及び１ワード周期前のチェックビットが互
いに反転していないとき、上記シリアルデータを出力し
ないようにする制御手段と、を具備したものである。
を所定のワード周期でシリアルデータに変換して伝送さ
れたデータを受信するデータ受信装置において、上記ワ
ード周期ごとのシリアルデータの最後に、１ワード周期
前に生成された互いに反転する２ビットのチェックビッ
トのそれぞれのビットを反転した２ビットのチェックビ
ットを付加されたデータを受信する受信手段と、上記チ
ェックビットが互いに反転し、かつ現在のチェックビッ
ト及び１ワード周期前のチェックビットが互いに反転し
ているとき、上記シリアルデータを出力し、上記チェッ
クビットが互いに反転していないか、あるいは現在のチ
ェックビット及び１ワード周期前のチェックビットが互
いに反転していないとき、上記シリアルデータを出力し
ないようにする制御手段と、を具備したものである。
Ｆ 作用 上述構成においては、ワード周期ごとのシリアルデー
タSDATAの最後に付加された２ビットのチェックビットC
HECK1,CHECK2が互いに反転し、かつそれぞれがワード周
期ごとに反転しているか否かを確認してデータの誤りを
検出するので、データの誤りを簡単な回路で検出し得
る。また、ワード周期ごとのシリアルデータSDATAの最
後に２ビットのチェックビットCHECK1,CHECK2が付加さ
れるだけであるので、伝送効率をそれ程低下させずにデ
ータを伝送し得る。
タSDATAの最後に付加された２ビットのチェックビットC
HECK1,CHECK2が互いに反転し、かつそれぞれがワード周
期ごとに反転しているか否かを確認してデータの誤りを
検出するので、データの誤りを簡単な回路で検出し得
る。また、ワード周期ごとのシリアルデータSDATAの最
後に２ビットのチェックビットCHECK1,CHECK2が付加さ
れるだけであるので、伝送効率をそれ程低下させずにデ
ータを伝送し得る。
Ｇ 実施例 以下、図面を参照しながらこの発明の一実施例につい
て説明する。
て説明する。
G1 送信側回路の説明 第１図はメインCPU（10）に配される送信側回路を示
すものである。
すものである。
同図において、（41）はタイミング発生器であり、こ
のタイミング発生器（41）には、周波数が9.216MHzのマ
スタークロックCLK（第３図Ａに図示）および周波数が4
8KHzのワード同期信号WS（同図Ｂに図示）が供給され
る。ワード同期信号WSは、マスタークロックCLKの１周
期分だけ低レベル“0"となるものである。
のタイミング発生器（41）には、周波数が9.216MHzのマ
スタークロックCLK（第３図Ａに図示）および周波数が4
8KHzのワード同期信号WS（同図Ｂに図示）が供給され
る。ワード同期信号WSは、マスタークロックCLKの１周
期分だけ低レベル“0"となるものである。
タイミング発生器（41）からは、マスタークロックCL
Kおよびワード同期信号WSに基づいて、ロード信号SLD
（第３図Ｃに図示）および周波数が1.152MHzのシフトク
ロックSCLK（同図Ｄに図示）が発生される。そして、ロ
ード信号SLDは、パラレル／シリアル変換回路を構成す
る24段構成のシフトレジスタ（42）のロード端子LOADに
供給される。この場合、ロード信号SLDが高レベル“1"
から低レベル“0"となるタイミングで、パラレル入力端
子PI0〜PI23にそれぞれ供給されるデータが、シフトレ
ジスタ（42）の各段のレジスタに取り込まれる。また、
シフトクロックSCLKは、シフトレジスタ（42）のクロッ
ク端子CKに供給される。この場合、シフトクロックSCLK
が低レベル“0"から高レベル“1"となるタイミングで、
シフトレジスタ（42）の各段のレジスタのデータが順次
次段にシフトされる。
Kおよびワード同期信号WSに基づいて、ロード信号SLD
（第３図Ｃに図示）および周波数が1.152MHzのシフトク
ロックSCLK（同図Ｄに図示）が発生される。そして、ロ
ード信号SLDは、パラレル／シリアル変換回路を構成す
る24段構成のシフトレジスタ（42）のロード端子LOADに
供給される。この場合、ロード信号SLDが高レベル“1"
から低レベル“0"となるタイミングで、パラレル入力端
子PI0〜PI23にそれぞれ供給されるデータが、シフトレ
ジスタ（42）の各段のレジスタに取り込まれる。また、
シフトクロックSCLKは、シフトレジスタ（42）のクロッ
ク端子CKに供給される。この場合、シフトクロックSCLK
が低レベル“0"から高レベル“1"となるタイミングで、
シフトレジスタ（42）の各段のレジスタのデータが順次
次段にシフトされる。
また、シフトレジスタ（42）のパラレル入力端子PI0
〜PI21には、それぞれデータDATA0〜DATA21が供給され
る。
〜PI21には、それぞれデータDATA0〜DATA21が供給され
る。
また、（43）はＤフリップフロップであり、そのクロ
ック端子CKには、ワード同期信号WSが供給され、その
端子の出力信号は、Ｄ端子に供給される。そして、この
Ｄフリップフロップ（43）のＱ端子および端子の出力
信号は、それぞれシフトレジスタ（42）のパラレル入力
端子PI22およびPI23にチェックビットCHECK1およびCHEC
K2として供給される。
ック端子CKには、ワード同期信号WSが供給され、その
端子の出力信号は、Ｄ端子に供給される。そして、この
Ｄフリップフロップ（43）のＱ端子および端子の出力
信号は、それぞれシフトレジスタ（42）のパラレル入力
端子PI22およびPI23にチェックビットCHECK1およびCHEC
K2として供給される。
以上の構成において、シフトレジスタ（42）の端子
には、パラレル入力端子PI0〜PI21に供給されるデータD
ATA0〜DATA21がワード同期で変換されたシリアルデータ
SDATAが出力される。また、Ｄフリップフロップ（43）
のＱ端子および端子には、互いに反転し、かつそれぞ
れがワード周期ごとに反転する信号が出力されるので、
上述したシフトレジスタ（42）の端子に出力されるシ
リアルデータSDATAの最後に、互いに反転し、かつそれ
ぞれがワード周期ごとに反転する２ビットのチェックビ
ットCHECK1およびCHECK2が付加される。したがって、シ
フトレジスタ（42）の端子には、第３図Ｇに示すよう
なシリアルデータSDATAが出力され、このシリアルデー
タSDATAは、バッファ（44）を介して受信側に伝送され
る。
には、パラレル入力端子PI0〜PI21に供給されるデータD
ATA0〜DATA21がワード同期で変換されたシリアルデータ
SDATAが出力される。また、Ｄフリップフロップ（43）
のＱ端子および端子には、互いに反転し、かつそれぞ
れがワード周期ごとに反転する信号が出力されるので、
上述したシフトレジスタ（42）の端子に出力されるシ
リアルデータSDATAの最後に、互いに反転し、かつそれ
ぞれがワード周期ごとに反転する２ビットのチェックビ
ットCHECK1およびCHECK2が付加される。したがって、シ
フトレジスタ（42）の端子には、第３図Ｇに示すよう
なシリアルデータSDATAが出力され、このシリアルデー
タSDATAは、バッファ（44）を介して受信側に伝送され
る。
また、マスタークロックCLKおよびワード同期信号WS
は、それぞれバッファ（45）および（46）を介して受信
側に伝送される。
は、それぞれバッファ（45）および（46）を介して受信
側に伝送される。
G2 受信側回路の説明 つぎに、第２図はREC基板に配される受信側回路を示
すものである。
すものである。
同図において、（51）はタイミング発生器であり、こ
のタイミング発生器（51）には、送信側より伝送される
マスタークロックCLK（第３図Ａに図示）およびワード
同期信号WS（同図Ｂに図示）が、それぞれバッファ（5
2）および（53）を介して供給される。このタイミング
発生器（51）からは、マスタークロックCLKおよびワー
ド同期信号WSに基づいて、シフトクロックSCLK′（同図
Ｅに図示）が発生される。このシフトクロックSCLK′は
上述したシフトクロックSCLK（同図Ｄに図示）と位相反
転関係におかれる。そして、このシフトクロックSCLK′
は、シリアル／パラレル変換回路を構成する24段構成の
シフトレジスタ（54）のクロック端子CKに供給される。
この場合、シフトクロックSCLK′が低レベル“0"から高
レベル“1"となるタイミングで、シフトレジスタ（54）
の各段のレジスタのデータが順次次段にシフトされると
共に、シリアル入力端子SINに供給されるデータが順次
レジスタに取り込まれる。
のタイミング発生器（51）には、送信側より伝送される
マスタークロックCLK（第３図Ａに図示）およびワード
同期信号WS（同図Ｂに図示）が、それぞれバッファ（5
2）および（53）を介して供給される。このタイミング
発生器（51）からは、マスタークロックCLKおよびワー
ド同期信号WSに基づいて、シフトクロックSCLK′（同図
Ｅに図示）が発生される。このシフトクロックSCLK′は
上述したシフトクロックSCLK（同図Ｄに図示）と位相反
転関係におかれる。そして、このシフトクロックSCLK′
は、シリアル／パラレル変換回路を構成する24段構成の
シフトレジスタ（54）のクロック端子CKに供給される。
この場合、シフトクロックSCLK′が低レベル“0"から高
レベル“1"となるタイミングで、シフトレジスタ（54）
の各段のレジスタのデータが順次次段にシフトされると
共に、シリアル入力端子SINに供給されるデータが順次
レジスタに取り込まれる。
また、シフトレジスタ（54）のシリアル入力端子SIN
には、送信側より伝送されるシリアルデータSDATAが、
バッファ（55）およびインバータ（56）の直列回路を介
して供給される。インバータ（56）は負論理で伝送され
たものを正論理に戻すために配されている。
には、送信側より伝送されるシリアルデータSDATAが、
バッファ（55）およびインバータ（56）の直列回路を介
して供給される。インバータ（56）は負論理で伝送され
たものを正論理に戻すために配されている。
また、（57）はＤフリップフロップであり、そのクロ
ック端子CKには、タイミング発生器（51）よりシフトク
ロックSCLK′が供給され、そのＤ端子にはバッファ（5
5）の出力側よりシリアルデータSDATAが供給される。こ
のＤフリップフロップ（57）のＱ端子に出力される信号
は、Ｄフリップフロップ（58）のＤ端子に供給され、そ
のクロック端子CKには、タイミング発生器（51）よりシ
フトクロックSCLK′が供給される。そして、Ｄフリップ
フロップ（57）のＱ端子およびＤフリップフロップ（5
8）の端子に出力される信号は、イクスクルーシブオ
ア回路（59）の入力側に供給され、このイクスクルーシ
ブオア回路（59）の出力信号はノア回路（60）の入力側
に供給される。
ック端子CKには、タイミング発生器（51）よりシフトク
ロックSCLK′が供給され、そのＤ端子にはバッファ（5
5）の出力側よりシリアルデータSDATAが供給される。こ
のＤフリップフロップ（57）のＱ端子に出力される信号
は、Ｄフリップフロップ（58）のＤ端子に供給され、そ
のクロック端子CKには、タイミング発生器（51）よりシ
フトクロックSCLK′が供給される。そして、Ｄフリップ
フロップ（57）のＱ端子およびＤフリップフロップ（5
8）の端子に出力される信号は、イクスクルーシブオ
ア回路（59）の入力側に供給され、このイクスクルーシ
ブオア回路（59）の出力信号はノア回路（60）の入力側
に供給される。
また、（61）はＤフリップフロップであり、そのクロ
ック端子CKにはバッファ（52）の出力側よりマスターク
ロックCLKが供給され、そのＤ端子にはバッファ（53）
の出力側よりワード同期信号WSが供給される。このＤフ
リップフロップ（61）の端子に出力される信号は、Ｄ
フリップフロップ（62）のクロック端子CKに供給され、
そのＤ端子には、Ｄフリップフロップ（57）のＱ端子に
出力される信号が供給される。そして、Ｄフリップフロ
ップ（57）のＱ端子およびＤフリップフロップ（62）の
端子に出力される信号は、イクスクルーシブオア回路
（63）の入力側に供給され、このイクスクルーシブオア
回路（63）の出力信号はノア回路（60）の入力側に供給
される。
ック端子CKにはバッファ（52）の出力側よりマスターク
ロックCLKが供給され、そのＤ端子にはバッファ（53）
の出力側よりワード同期信号WSが供給される。このＤフ
リップフロップ（61）の端子に出力される信号は、Ｄ
フリップフロップ（62）のクロック端子CKに供給され、
そのＤ端子には、Ｄフリップフロップ（57）のＱ端子に
出力される信号が供給される。そして、Ｄフリップフロ
ップ（57）のＱ端子およびＤフリップフロップ（62）の
端子に出力される信号は、イクスクルーシブオア回路
（63）の入力側に供給され、このイクスクルーシブオア
回路（63）の出力信号はノア回路（60）の入力側に供給
される。
そして、ノア回路（60）の出力信号は、16進カウンタ
（64）のロード端子LOADに供給される。この場合、ロー
ド端子LOADに供給される信号が低レベル“0"となると、
クロックに同期して16進カウンタ（64）の各ビットのデ
ータは、そのデータ入力端子Ａ〜Ｄに供給されるデータ
とされる。なお、このデータ入力端子Ａ〜Ｄは接地さ
れ、したがって、このデータ入力端子Ａ〜Ｄには、それ
ぞれ低レベル“0"の信号が供給される。
（64）のロード端子LOADに供給される。この場合、ロー
ド端子LOADに供給される信号が低レベル“0"となると、
クロックに同期して16進カウンタ（64）の各ビットのデ
ータは、そのデータ入力端子Ａ〜Ｄに供給されるデータ
とされる。なお、このデータ入力端子Ａ〜Ｄは接地さ
れ、したがって、このデータ入力端子Ａ〜Ｄには、それ
ぞれ低レベル“0"の信号が供給される。
また、16進カウンタ（64）のリップルキャリー出力端
子RCOに出力される信号は、インバータ（65）を介して
カウントイネーブル信号入力端子Ｐに供給される。この
場合、16進カウンタ（64）は、カウントイネーブル信号
入力端子Ｐに供給される信号が高レベル“1"となるとき
にはカウント状態とされ、一方、低レベル“0"となると
きにはホールド状態とされる。
子RCOに出力される信号は、インバータ（65）を介して
カウントイネーブル信号入力端子Ｐに供給される。この
場合、16進カウンタ（64）は、カウントイネーブル信号
入力端子Ｐに供給される信号が高レベル“1"となるとき
にはカウント状態とされ、一方、低レベル“0"となると
きにはホールド状態とされる。
また、16進カウンタ（64）のリップルキャリー出力端
子RCOに出力される信号は、シフトレジスタ（54）のリ
セット端子に供給される。この場合、リセット端子
に低レベル“0"の信号が供給されるときには、シフトレ
ジスタ（54）はリセットされる。
子RCOに出力される信号は、シフトレジスタ（54）のリ
セット端子に供給される。この場合、リセット端子
に低レベル“0"の信号が供給されるときには、シフトレ
ジスタ（54）はリセットされる。
また、Ｄフリップフロップ（61）の端子に出力され
る信号は、シフトレジスタ（54）のラッチ端子Ｌに供給
される。この場合、ラッチ端子Ｌに供給される信号が低
レベル“0"から高レベル“1"となるとき、シフトレジス
タ（54）の第１〜第22段のレジスタのデータがラッチさ
れて出力端子Q0〜Q21に導出される。
る信号は、シフトレジスタ（54）のラッチ端子Ｌに供給
される。この場合、ラッチ端子Ｌに供給される信号が低
レベル“0"から高レベル“1"となるとき、シフトレジス
タ（54）の第１〜第22段のレジスタのデータがラッチさ
れて出力端子Q0〜Q21に導出される。
また、（66）はワンショット回路であり、そのトリガ
端子TRGには、バッファ（52）の出力側よりマスターク
ロックCLKが供給される。この場合、その時定数が調整
され、マスタークロックCLKがないときには、その端
子より高レベル“1"の信号が出力されるようになされ
る。また、（67）もワンショット回路であり、そのトリ
ガ端子TRGには、バッファ（53）の出力側よりワード同
期信号WSが供給される。この場合、その時定数が調整さ
れ、ワード同期信号WSがないときには、その端子より
高レベル“1"の信号が出力されるようになされる。
端子TRGには、バッファ（52）の出力側よりマスターク
ロックCLKが供給される。この場合、その時定数が調整
され、マスタークロックCLKがないときには、その端
子より高レベル“1"の信号が出力されるようになされ
る。また、（67）もワンショット回路であり、そのトリ
ガ端子TRGには、バッファ（53）の出力側よりワード同
期信号WSが供給される。この場合、その時定数が調整さ
れ、ワード同期信号WSがないときには、その端子より
高レベル“1"の信号が出力されるようになされる。
そして、ワンショット回路（66）および（67）の端
子に出力される信号は、ノア回路（68）の入力側に供給
され、このノア回路（68）の出力信号は、16進カウンタ
（64）のクリア端子CLRに供給される。この場合、クリ
ア端子CLRに低レベル“0"の信号が供給されるとき、16
進カウンタ（64）はクリアされる。
子に出力される信号は、ノア回路（68）の入力側に供給
され、このノア回路（68）の出力信号は、16進カウンタ
（64）のクリア端子CLRに供給される。この場合、クリ
ア端子CLRに低レベル“0"の信号が供給されるとき、16
進カウンタ（64）はクリアされる。
なお、16進カウンタ（64）のクロック端子CKには、Ｄ
フリップフロップ（61）の端子に出力される信号が供
給される。
フリップフロップ（61）の端子に出力される信号が供
給される。
以上の構成において、シフトレジスタ（54）のクロッ
ク端子CKには、シフトクロックSCLK′（第３図Ｅに図
示）が供給されるので、シフトレジスタ（54）の各段の
レジスタのデータが順次次段にシフトされると共に、シ
リアル入力端子SINに供給されるデータが順次レジスタ
に取り込まれる。ここで、Ｄフリップフロップ（61）の
端子に出力される信号は、第３図Ｆに示すようにな
る。したがって、シフトレジスタ（54）の第１〜第24段
のレジスタのデータが、それぞれDATA0〜CHECK2となっ
たのち、ラッチ端子Ｌに供給される信号が低レベル“0"
から高レベル“1"となり、第１〜第22段のレジスタのデ
ータがラッチされるので、出力端子Q0〜Q21には、ワー
ド同期でデータDATA0〜DATA21が順次取り出される。
ク端子CKには、シフトクロックSCLK′（第３図Ｅに図
示）が供給されるので、シフトレジスタ（54）の各段の
レジスタのデータが順次次段にシフトされると共に、シ
リアル入力端子SINに供給されるデータが順次レジスタ
に取り込まれる。ここで、Ｄフリップフロップ（61）の
端子に出力される信号は、第３図Ｆに示すようにな
る。したがって、シフトレジスタ（54）の第１〜第24段
のレジスタのデータが、それぞれDATA0〜CHECK2となっ
たのち、ラッチ端子Ｌに供給される信号が低レベル“0"
から高レベル“1"となり、第１〜第22段のレジスタのデ
ータがラッチされるので、出力端子Q0〜Q21には、ワー
ド同期でデータDATA0〜DATA21が順次取り出される。
また、シフトレジスタ（54）の第１〜第24段のレジス
タのデータが、それぞれDATA0〜CHECK2となるとき、Ｄ
フリップフロップ（57）および（58）のＱ端子には、そ
れぞれチェックビットCHECK2およびCHECK1が出力され
る。これらチェックビットCHECK1およびCHECK2が互いに
反転しているときは、イクスクルーシブオア回路（59）
の出力信号は低レベル“0"となり、その他のときは、高
レベル“1"となる。
タのデータが、それぞれDATA0〜CHECK2となるとき、Ｄ
フリップフロップ（57）および（58）のＱ端子には、そ
れぞれチェックビットCHECK2およびCHECK1が出力され
る。これらチェックビットCHECK1およびCHECK2が互いに
反転しているときは、イクスクルーシブオア回路（59）
の出力信号は低レベル“0"となり、その他のときは、高
レベル“1"となる。
また、Ｄフリップフロップ（62）のクロック端子CKに
は、Ｄフリップフロップ（61）の端子に出力される信
号（第３図Ｆに図示）が供給されるので、Ｄフリップフ
ロップ（62）のＱ端子には、１ワード周期前のチェック
ビットCHECK2が出力される。現在のチェックビットCHEC
K2および１ワード周期前のチェックビットCHECK2が互い
に反転しているときは、イクスクルーシブオア回路（6
3）の出力信号は低レベル“0"となり、その他のとき
は、高レベル“1"となる。
は、Ｄフリップフロップ（61）の端子に出力される信
号（第３図Ｆに図示）が供給されるので、Ｄフリップフ
ロップ（62）のＱ端子には、１ワード周期前のチェック
ビットCHECK2が出力される。現在のチェックビットCHEC
K2および１ワード周期前のチェックビットCHECK2が互い
に反転しているときは、イクスクルーシブオア回路（6
3）の出力信号は低レベル“0"となり、その他のとき
は、高レベル“1"となる。
したがって、チェックビットCHECK1およびCHECK2が互
いに反転し、かつ現在のチェックビットCHECK2および１
ワード周期前のチェックビットCHECK2が互いに反転して
いるとき（シリアルデータSDATAに誤りがないと考えら
れるとき）には、ノア回路（60）の出力信号は高レベル
“1"となるので、16進カウンタ（64）に、データ入力端
子Ａ〜Ｄに供給されるデータが取り込まれることはな
く、リップルキャリー出力端子RCOには高レベル“1"の
信号が出力され続ける。そのため、16進カウンタ（64）
はホールド状態とされると共に、シフトレジスタ（54）
はリセットされない。
いに反転し、かつ現在のチェックビットCHECK2および１
ワード周期前のチェックビットCHECK2が互いに反転して
いるとき（シリアルデータSDATAに誤りがないと考えら
れるとき）には、ノア回路（60）の出力信号は高レベル
“1"となるので、16進カウンタ（64）に、データ入力端
子Ａ〜Ｄに供給されるデータが取り込まれることはな
く、リップルキャリー出力端子RCOには高レベル“1"の
信号が出力され続ける。そのため、16進カウンタ（64）
はホールド状態とされると共に、シフトレジスタ（54）
はリセットされない。
一方、チェックビットCHECK1およびCHECK2が互いに反
転していないか、あるいは現在のチェックビットCHECK2
および１ワード周期前のチェックビットCHECK2が互いに
反転していないとき（シリアルデータSDATAに誤りがあ
ると考えられるとき）には、ノア回路（60）の出力信号
は低レベル“0"となるので、16進カウンタ（64）に、デ
ータ入力端子Ａ〜Ｄに供給される低レベル“0"のデータ
が取り込まれるので、リップルキャリー出力端子RCOに
は低レベル“0"の信号が出力され、そのため、シフトレ
ジスタ（54）はリセットされる。これにより、出力端子
Q0〜Q21には、誤ったデータDATA0〜DATA21は出力されな
い。また、16進カウンタ（64）はカウント状態とされ
る。そのため、Ｄフリップフロップ（61）の端子に出
力される信号が低レベル“0"から高レベル“1"となるタ
イミングで、ノア回路（60）の出力信号が高レベル“1"
となるときには順次カウントアップされるが、この状態
が16回連続すると、リップルキャリー出力端子RCOに高
レベル“1"の信号が出力されて、シフトレジスタ（54）
のリセット状態が解除される。
転していないか、あるいは現在のチェックビットCHECK2
および１ワード周期前のチェックビットCHECK2が互いに
反転していないとき（シリアルデータSDATAに誤りがあ
ると考えられるとき）には、ノア回路（60）の出力信号
は低レベル“0"となるので、16進カウンタ（64）に、デ
ータ入力端子Ａ〜Ｄに供給される低レベル“0"のデータ
が取り込まれるので、リップルキャリー出力端子RCOに
は低レベル“0"の信号が出力され、そのため、シフトレ
ジスタ（54）はリセットされる。これにより、出力端子
Q0〜Q21には、誤ったデータDATA0〜DATA21は出力されな
い。また、16進カウンタ（64）はカウント状態とされ
る。そのため、Ｄフリップフロップ（61）の端子に出
力される信号が低レベル“0"から高レベル“1"となるタ
イミングで、ノア回路（60）の出力信号が高レベル“1"
となるときには順次カウントアップされるが、この状態
が16回連続すると、リップルキャリー出力端子RCOに高
レベル“1"の信号が出力されて、シフトレジスタ（54）
のリセット状態が解除される。
また、マスタークロックCLKあるいはワード同期信号W
Sがないときには、ノア回路（68）の出力信号は低レベ
ル“0"となり、16進カウンタ（64）はクリアされるの
で、リップルキャリー出力端子RCOには低レベル“0"の
信号が出力され、そのため、シフトレジスタ（54）はリ
セットされる。これにより、出力端子Q0〜Q21には、誤
ったデータDATA0〜DATA21は出力されない。
Sがないときには、ノア回路（68）の出力信号は低レベ
ル“0"となり、16進カウンタ（64）はクリアされるの
で、リップルキャリー出力端子RCOには低レベル“0"の
信号が出力され、そのため、シフトレジスタ（54）はリ
セットされる。これにより、出力端子Q0〜Q21には、誤
ったデータDATA0〜DATA21は出力されない。
このように本例によれば、ワード周期ごとのシリアル
データSDATAの最後に付加された２ビットのチェックビ
ットCHECK1,CHECK2が互いに反転し、かつそれぞれがワ
ード周期ごとに反転しているか否かを確認してデータDA
TA0〜DATA21の誤りを検出するものであり、この誤りを
Ｄフリップフロップ（57），（58），（61），（62）、
イクスクルーシブオア回路（59），（63）、ノア回路
（60）よりなる簡単な回路で検出することができる。な
お、チェックビットCHECK1,CHECK2がワード周期ごとの
シリアルデータSDATAの最後に付加されるので、シリア
ルデータSDATAの誤りが、第４図ＢのE2,E3に示すように
チェックビットにかかるものは確実に検出できるが、E1
のようにチェックビットにかからないものは検出するこ
とができない。なお、同図Ａはワード同期信号WSを示し
ている。
データSDATAの最後に付加された２ビットのチェックビ
ットCHECK1,CHECK2が互いに反転し、かつそれぞれがワ
ード周期ごとに反転しているか否かを確認してデータDA
TA0〜DATA21の誤りを検出するものであり、この誤りを
Ｄフリップフロップ（57），（58），（61），（62）、
イクスクルーシブオア回路（59），（63）、ノア回路
（60）よりなる簡単な回路で検出することができる。な
お、チェックビットCHECK1,CHECK2がワード周期ごとの
シリアルデータSDATAの最後に付加されるので、シリア
ルデータSDATAの誤りが、第４図ＢのE2,E3に示すように
チェックビットにかかるものは確実に検出できるが、E1
のようにチェックビットにかからないものは検出するこ
とができない。なお、同図Ａはワード同期信号WSを示し
ている。
また、ワード周期ごとのシリアルデータSDATAの最後
に２ビットのチェックビットCHECK1,CHECK2が付加され
るだけであるので、伝送効率を低下させずにデータを伝
送することができる。
に２ビットのチェックビットCHECK1,CHECK2が付加され
るだけであるので、伝送効率を低下させずにデータを伝
送することができる。
なお、上述実施例によれば、ノア回路（60）の出力信
号が低レベル“0"となるとき、シフトレジスタ（54）を
リセットするようにしたものであるが、ラッチ端子Ｌに
供給される信号をゲート制御して、出力端子Q0〜Q21に
前と同じデータDATA0〜DATA21が出力されるようにする
こともできる。
号が低レベル“0"となるとき、シフトレジスタ（54）を
リセットするようにしたものであるが、ラッチ端子Ｌに
供給される信号をゲート制御して、出力端子Q0〜Q21に
前と同じデータDATA0〜DATA21が出力されるようにする
こともできる。
Ｈ 発明の効果 以上述べたように、この発明によれば、ワード周期ご
とのシリアルデータの最後に付加された２ビットのチェ
ックビットが互いに反転し、かつそれぞれがワード周期
ごとに反転しているか否かを確認してデータの誤りを検
出するので、データの誤りを簡単な回路で検出すること
ができる。また、ワード周期ごとのシリアルデータの最
後に２ビットのチェックビットが付加されるだけである
ので、伝送効率をそれ程低下させずにデータを伝送する
ことができる。
とのシリアルデータの最後に付加された２ビットのチェ
ックビットが互いに反転し、かつそれぞれがワード周期
ごとに反転しているか否かを確認してデータの誤りを検
出するので、データの誤りを簡単な回路で検出すること
ができる。また、ワード周期ごとのシリアルデータの最
後に２ビットのチェックビットが付加されるだけである
ので、伝送効率をそれ程低下させずにデータを伝送する
ことができる。
第１図および第２図はこの発明の一実施例を示す構成
図、第３図および第４図はその説明のための図、第５図
はマルチチャンネルPCMレコーダのシステムコントロー
ル系の一例を示す図、第６図は従来例の説明のための図
である。 （41）および（51）はタイミング発生器、（42）および
（54）はシフトレジスタ、（43）（57）（58）（61）お
よび（62）はＤフリップフロップ、（56）はインバー
タ、（59）および（63）はイクスクルーシブオア回路、
（60）および（61）はノア回路、（64）は16進カウン
タ、（66）および（67）はワンショット回路である。
図、第３図および第４図はその説明のための図、第５図
はマルチチャンネルPCMレコーダのシステムコントロー
ル系の一例を示す図、第６図は従来例の説明のための図
である。 （41）および（51）はタイミング発生器、（42）および
（54）はシフトレジスタ、（43）（57）（58）（61）お
よび（62）はＤフリップフロップ、（56）はインバー
タ、（59）および（63）はイクスクルーシブオア回路、
（60）および（61）はノア回路、（64）は16進カウン
タ、（66）および（67）はワンショット回路である。
Claims (4)
- 【請求項１】パラレルデータを所定のワード周期でシリ
アルデータに変換して伝送するデータ伝送方法におい
て、 送信側では、上記ワード周期ごとのシリアルデータの最
後に、１ワード周期前に生成された互いに反転した２ビ
ットのチェックビットのそれぞれのビットを反転して生
成した、互いに反転した新たな２ビットのチェックビッ
トを付加して伝送し、 受信側では、上記チェックビットが互いに反転し、かつ
現在のチェックビット及び１ワード周期前のチェックビ
ットが互いに反転しているとき、上記シリアルデータを
出力し、上記チェックビットが互いに反転していない
か、あるいは現在のチェックビット及び１ワード周期前
のチェックビットが互いに反転していないとき、上記シ
リアルデータを出力しないようにすることを特徴とする
データ伝送方法。 - 【請求項２】パラレルデータを所定のワード周期でシリ
アルデータに変換して伝送するデータ伝送装置におい
て、 上記ワード周期ごとのシリアルデータの最後に、１ワー
ド周期前に生成された互いに反転した２ビットのチェッ
クビットのそれぞれのビットを反転して生成した、互い
に反転した新たな２ビットのチェックビットを付加する
送信部と、 上記チェックビットが互いに反転し、かつ現在のチェッ
クビット及び１ワード周期前のチェックビットが互いに
反転しているとき、上記シリアルデータを出力し、上記
チェックビットが互いに反転していないか、あるいは現
在のチェックビット及び１ワード周期前のチェックビッ
トが互いに反転していないとき、上記シリアルデータを
出力しないようにする受信部と、 を具備することを特徴とするデータ伝送装置。 - 【請求項３】パラレルデータを所定のワード周期でシリ
アルデータに変換して伝送されたデータを受信するデー
タ受信方法において、 上記ワード周期ごとのシリアルデータの最後に、１ワー
ド周期前に付加された互いに反転する２ビットのチェッ
クビットのそれぞれのビットを反転した２ビットのチェ
ックビットが付加されたデータを受信し、 上記チェックビットが互いに反転し、かつ現在のチェッ
クビット及び１ワード周期前のチェックビットが互いに
反転しているとき、上記シリアルデータを出力し、上記
チェックビットが互いに反転していないか、あるいは現
在のチェックビット及び１ワード周期前のチェックビッ
トが互いに反転していないとき、上記シリアルデータを
出力しないようにすることを特徴とするデータ受信方
法。 - 【請求項４】パラレルデータを所定のワード周期でシリ
アルデータに変換して伝送されたデータを受信するデー
タ受信装置において、 上記ワード周期ごとのシリアルデータの最後に、１ワー
ド周期前に生成された互いに反転する２ビットのチェッ
クビットのそれぞれのビットを反転した２ビットのチェ
ックビットを付加されたデータを受信する受信手段と、 上記チェックビットが互いに反転し、かつ現在のチェッ
クビット及び１ワード周期前のチェックビットが互いに
反転しているとき、上記シリアルデータを出力し、上記
チェックビットが互いに反転していないか、あるいは現
在のチェックビット及び１ワード周期前のチェックビッ
トが互いに反転していないとき、上記シリアルデータを
出力しないようにする制御手段と、 を具備したことを特徴とするデータ受信装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63149435A JP2712304B2 (ja) | 1988-06-17 | 1988-06-17 | データ伝送方法，データ伝送装置，データ受信方法およびデータ受信装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63149435A JP2712304B2 (ja) | 1988-06-17 | 1988-06-17 | データ伝送方法，データ伝送装置，データ受信方法およびデータ受信装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01317042A JPH01317042A (ja) | 1989-12-21 |
| JP2712304B2 true JP2712304B2 (ja) | 1998-02-10 |
Family
ID=15475052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63149435A Expired - Fee Related JP2712304B2 (ja) | 1988-06-17 | 1988-06-17 | データ伝送方法，データ伝送装置，データ受信方法およびデータ受信装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2712304B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5548744B2 (ja) * | 2011-09-07 | 2014-07-16 | 株式会社東芝 | 信号変換装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5825740A (ja) * | 1981-08-08 | 1983-02-16 | Fujitsu Ltd | 伝送路符号方式 |
| JPS60213150A (ja) * | 1984-04-06 | 1985-10-25 | Nec Corp | 符号方式 |
-
1988
- 1988-06-17 JP JP63149435A patent/JP2712304B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01317042A (ja) | 1989-12-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |