JPS61224534A

JPS61224534A - 多重伝送装置

Info

Publication number: JPS61224534A
Application number: JP60062099A
Authority: JP
Inventors: Sunao Suzuki; 直鈴木; Toru Futami; 徹二見; Atsushi Sakagami; 敦坂上; Noriyuki Abe; 憲幸阿部
Original assignee: Nissan Motor Co Ltd
Current assignee: Nissan Motor Co Ltd
Priority date: 1985-03-28
Filing date: 1985-03-28
Publication date: 1986-10-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、複数ビットのデータの送受信を一気に行う
ことができる多重伝送装置に関する。

［従来技術の説明］従来の多重伝送装置の例としては例えば、特公昭５２−
１３３６７号に示すようなものがある。

これは、いわゆる時分割方式の例でありその概略を第４
図に示した。

同期信号発生器１は、第５図（ａ　）に示されるような
一定周期τのクロック信号と、同図（ｂ）に示されるよ
うな一定周期Ｔで、Ｈ，Ｈ，Ｈ，Ｌ。

Ｌ、Ｈ，Ｈという順序を繰り返す３次のＭ系列符号を発
生し、幅変調を行なって同図（Ｃ）に示すような幅変調
信号をアドレスクロック線３に送出づる。

送信Ｉａ５は上記幅変調信号を受信し、第５図（ａ）に
示したような同期信号と第５図（ｂ）に示したような、
符号系列信号とに復調する受信回路７と、復調された符
号系列信号を同期信号に同期して順次シフトするシフト
レジスタ９，１１．１３および、前記シフトレジスタ９
．１１．１３の各出力の論理演算を行なって予め定めら
れた論理出力となったときゲート１５を開く論理回路１
７とを備えている。

第６図は上記シフトレジスタ９，１１．１３の出力Ｄ＋
　、Ｄ２　、Ｄ３および論理回路１７の出力Ｘの関係を
同期信号毎に示したもので、同図に示される如く、シフ
トレジスタ９．１１．１３の出力り、Ｈの組み合わせパ
ターンは上記符号系列信号の同期Ｔの間に７種顕現われ
る。

従って、各送信１５において上記７つの組み合わせパタ
ーンのうち１つ例えば、同図に示す如くＨ，Ｈ，Ｌを論
理回路１７の成立条件とすれば上記符号系列信号の１周
期丁の間に１回だけ論理回路１７の論理が成立してゲー
ト１５が開かれることとなり、入力回路１９から１ビツ
トのデータがデータ線２１へ送出されることとなる。

同様にして、焉信機２３においても、受信回路２５とシ
フトレジスタ２７．２９．３１および論理回路３３を備
えており、上記符号系列信号の１周期丁の間に所定の組
み合せパターンが得られたとぎゲート３５を開きデータ
ｌ！１１２１からデータ取り込みを行って信号処理回路
３６で所定の処理を行なうこととなる。このようにして
、送信機５と受信機２３との間でデータの送受が行なわ
れる。

しかしながら、このような従来の多重伝送装置において
は、送受信機に予め定められた自己のアドレスがそれぞ
れ現れたときにそれぞれゲート１５．３５を開き同期信
号に同期して１ビツトのデータを送信する構成であった
ため、１回の論理成立毎に例えば１つのオンオフ情報の
ごとき１ビツト情報のみしか伝送することができなかっ
た。

１ビツトづつの送受信ではいわゆるパリティビットを追
加することができす、多重伝送装置の信頼度を低下させ
ることとなる。又、多重伝送装置の適用に際しては多ピ
ット情報を伝送したい場合が多々有るが多ビツト情報の
伝送に従来装置をそのまま適用しようとすれば、複数ア
ドレスを割当てたり、或いは、１つのデータを何回かに
分けて伝送しなければならず、゛送受信別の組み合わせ
を複雑化したり、伝送時間を多く要したりすることにな
るという問題点があった。

［発明の目的コこの発明は上記問題点を改善し送受信機の構成を複雑化
することなく、又、伝送時間を多く要したりすることな
く複数ビットの情報を円滑に伝送することのできる多重
伝送装置を提供することにある。

［発明の概要］前記目的を達成するためにこの発明は、多重伝送装置を
、系統化された符号列を同期信号に合わせて時系列的に
発生する符号列発生手段と、該符号列発生手段で発生さ
れた前記符号列を前記同期信号と共に送出するアドレス
クロック信号送信路と、データを伝送するデータ伝送路
と、前記アドレスクロック送信路及び前記データ伝送路
とに接続され前記符号列を監視し自己に割当てられた符
号列パターンが現われたら前記同期信号に同期して所定
ビットのデータを順次前記データ伝送路に送出するデー
タ送信手段と、前記アドレスクロック送信路及び前記デ
ータ伝送路とに接続され前記符号列を監視し自己に割当
てられた符号列パターンが現われたら前記同期信号に同
期して所定ビットのデータを順次前記データ伝送路から
取込むデータ受信手段と、を具備せしめて構成し、複数
ビットの情報を前記符号列発生手段の同期信号に基づい
て順次−気に送出するようにした。

Ｃ実施例の説明〕以下、図面に基づいてこの発明の一実施例を詳細に説明
する。

第１図に多重伝送装置の送信器の回路図を、第２図に同
装置の受信機の回路図を示した。第３図は第１図及び第
２図に示した送受信機の各部の信号状態を示すタイムチ
ャートである。

第１図及びＭ２図に示した符号列発生器３７は第４図を
用いて従来例で示した同期信号発生器１と類似のもので
あるが、本例では第６図に示した３次のＭ系列符号と異
なり４次のＭ系列符号を発生するものとなる。なお、同
期信号は第５図（ａ　）で示した同期信号と同一である
とする。

符号列発生器３７で発生されたアドレスクロック信号Ａ
Ｃはアドレスクロック線３に送出されるそして、このア
ドレスクロック線３と従来例でも示したデータ線２１と
にそれぞれ所定のアドレスを有する多数の送信様及び受
信機が対応して接続され、対応する所定アドレスの送受
信機間で所定のデータ伝送が行われる。

送信器３９は第１図に示されるように構成されアドレス
クロック線３にアドレス再生器４１が接続さている。こ
のアドレス再生器３は立ち上がりワンショット回路４３
と４ビツトのシフトレジスタ４５とを備えて成り、アド
レスクロック線３上に現われるアドレスクロック信号Ａ
Ｃから同期信号とアドレス判定用信号とを得る。即ち、
第３図＜ａ　）に示したアドレスクロック信号ＡＣは立
上がりワンショット回路５に入力されて、第３図（ｂ）
に示した同期信号Ｓを再生する。一方、４ビツトのレジ
スタＤｏ　、Ｄ＋　、０２　、Ｄ３を有するシフトレジ
スタ４５は前記アドレスクロック信号ＡＣをレジスタＤ
ｏから入力し、第３図（ｂ　）に示した同期信号の立下
がり部でラッチして第３・　　図（Ｃ）に示したような
信号を得る。この信号はローレベルを０１ハイレベルを
１とすれば時系列的に０１１１１・・・の如き配列とな
る。前記シフトレジスタ４５は、前記レジスタＤＯに現
われる符号列を前記同期信号に同期して順次レジスタＤ
＋　、Ｄ２　、Ｄ３にシフトしてゆき、４ビツトの・　
　シフトレジスタ４５は同期信号に伴って、０１１１．
１１１１，１ｉｉｏ・・・のごときビットパターンを順
次に保持することになる。

送信機３９は前記シフトレジスタ４５に対応してアドレ
ス比較器４７を有しており、前記シフトレジスタに現わ
れるビットパターンが予め定められた所定の値、例えば
０１１１になったとき、自己に割当てられたアドレスで
あると判断し、次の同期信号が立下るまで、第３図（ｄ
　）に示したハイレベルの信号Ｘを出力するようにして
いる。これにより、当該送信器３９のデータ伝送の開始
タイミングを得る。なお、本例ではアドレス比較器４７
の設定値を適宜に変更可能とするためにアドレス設定器
４９を設けである。

前記信号Ｘはリセットセットフリップフロップ５１のセ
ット端子Ｓに与えられ、フリップフロップ５１の出力端
子Ｑからはリセット端子Ｒがローレベルとされるまでの
間第３図（ｅ　）に示したようなハイレベルの信号ＱＴ
を出力する。一方、アンドゲート５３には前記同期信号
Ｓと前記フリップ７０ツブ５１の出力端子Ｑからの出力
信号ＱＴが与えられており、該信号ＱＴがハイレベルに
有る間第３図（ｆ）に示したような同期信号ＱＳを出力
する。フリップフロップ５１の出力端子Ｑとリセット端
子Ｒとの間に設けられたカウンタ５５は前記信号Ｘがハ
イレベルになると同時に第３図（ｈ）に示すようなハイ
レベル信号Ｃをリセット端子Ｒに出力するようになり前
記信号ＱＴがハイレベルにある間前記アンドゲート５３
が出力される同期信号ＱＳを第３図＜０　）に示したよ
うに計数し、この計数結果が所定値４となれば次の同期
信号ＱＳの立上がりをもって出力信号をＯ−レベルとし
ている。そして、これにより、フリップフロップ５１の
出力信号ＱＴをローレベルとしている。

出力ゲート６１は前記゛信号Ｑ　１’を受けており、こ
の信号ＱＴがハイレベルにある間ゲートを開く。

データ出力用のシフトレジスタ５７はエンコーダ５９か
ら入力された４ビツトの入力情報を前記信号ＱＴの立上
りに同時してラッチし、その後、アンドゲート５３から
出力された同期信号ＱＳに同期して第３図＜＋）に示す
ようにシフトレジスタ５７にラッチされた４ビツトのデ
ータを出力ゲート６１を介して順次にデータ線２１に出
力する。

そして、第３図（ｈ）に示したように、前記カウンタ５
５は４ビツトのデータを出力し終えた次の同期信号の立
上がりで、ローレベルとされるので、前記フリップフロ
ップ５１はその出力信号ＱＴをローレベルとされ、次の
信号Ｘを持つことになる。

送信機３９の構成は以上の通りである。よって、送信機
３９はアドレスクロック線３に所定の符号列信号例えば
０１１１が現われたときに次の同期信号の立上がり（時
間ｔｓ）をスタート点とじて同期信号に同期して４ピツ
トの情報をデータ１２１に出力することになる。

なお、以上に示した４ビ′ツト情報にはパリティピット
を含めることができることは勿論であり、パリティビッ
トを付加することにより、より信頼度の高い伝送を行う
ことができることになる。

次に受信機の構成について第２図を用いて説明する。

受信機６３は、アドレス再生器４１（立上りワンショッ
ト回路４３）シフトレジスタ４５．アドレス比較器４７
．アドレス設定器４９．リセットセットフリップフロッ
プ５１．アンドゲート５３を有しているが、これら構成
部材は竹述した送信機の同一の符号で示した部材と同一
の機能を有するものであり、その動作も同様であるので
、これら部材についてはその説明を省略する。なお、第
２図に示した受信機６３は、第１図で示した送信機と同
一アドレスが設定されているとする。信号ＡＣ，Ｓ、Ｄ
ｏ　、Ｘ、ＱＴ、ＱＳ、Ｃも、第３図（ａ　）〜第３図
（ハ）に示したものと同様である。

受信機６３はカウンタ６５．入力ゲート６７゜データ入
力用シフトレジスタ６９．メモリ７１゜信号処理回路７
３を有している。

カウンタ６５は前記カウンタ５５と同じであるがその出
力をフリップフロップ５１のリセット端子に出力するの
みならず、メモリ７１にも出力している。入力ゲート６
７は、前記出力ゲート６１と同様に信号ＱＴがハイレベ
ルにあるときゲートを開ける。

データ入力用シフトレジスタ６９はゲート６７を介して
データ線２１から信号を受け、前記送信機３９から出力
される４ビツト情報を同期信号ＱＳに基いて第３図（ｊ
）に示したようにその信号の立下り点ＱＳ′で順次取り
込む。

そしてメモリ７１は前記カウンタ６５の４ごットカウン
タアップの信号、即ち、第３図（ｈ　）に示した信号の
立下がり点でシフトレジスタ６９の内容をラッチし、こ
のラッチしたデータを信号処理回路７３に送出する。信
号処理回路７３はパリティチェックの機能を有しこれは
例えば、具体的には、マイクロコンピュータの信号処理
部又は、所定の負荷を直接処理する制御信号形成部とし
て形成されるものである。

受信機６３の構成は以上の通りである。よって、受信機
６３は符号列発生器３７から発生されるアドレスクロッ
ク信号を前記送信器３９と同様に受信して同期信号及び
符号列信号を解析し、入力ゲート６７を介してデータ線
２１に現われるデータをシフトレジスタ６９に格納し、
これをメモリ７１に移して後、信号処理回路７３に送出
する。この際の同期方式は第３図各図で説明した通りで
ある。そして、信号処理回路７３は受信したデータに基
づいて、所定の負荷が所定の作動をするように処理する
ことになる。

以上の送信ｆｉ３９及び受信機６３の動作により、送受
信機に設定されたアドレスが現われたら複数ピットのデ
ータを同期信号毎に１ビツトづつ送信することができる
ので、データ伝送を迅速に行うことができ、又、データ
信頼度を高くすることができる。

なお、以上の実施例の説明では送受信機をそれぞれ１つ
挙げ、この２つの送受信機間でデータ伝送を行う例を示
したが、送信機及び受信機の数の関係は必ずしも１対１
に限定されるものでなく、１対複数個であっても良いこ
とは勿論である。又、本例では、データを４ビツト情報
で説明したが、これより少ないビット数又は多いビット
数であっても良く、従来例でも示したような１ビツトの
データを送信する送受信機を組合わせて用いても良いこ
とは勿論である。更に、本例では送受信機をそれぞれ別
体に備えた多重伝送装置を示したが、送信機及び受信機
を１体的に備えており、送信又は受信機能に適宜切換え
て送信機又は受信機として使用できる態様の多重伝送装
置とすることができることも、勿論である。

［発明の効果］以上の通りこの発明は、送受信機の１回のアドレス判定
で複数ビットのデータを一気に送信することができるよ
うにした多重伝送装置であるので、構成簡単であると共
にデータの伝送を迅速に行なうことができ、又、伝送さ
れたデータの信頼度を高くすることができる。

【図面の簡単な説明】

第１図〜第３図はこの発明の一実施例を示し、第１図は
送信機の詳細を示す回路図、第２図は受信機の詳細を示す回路図、第３（ａ）〜（ｊ　）図は送受信機の各部の信匈状態を
示すタイムチャート、第４図〜第６図は従来例を示し、第４図は従来の多重伝
送装置の構成図、第５（ａ）〜（Ｃ）図はクロック信号、Ｍ系列信号、及
び幅変調されたＭ系列符号をそれぞれ示すタイムチャー
ト、第６図はシフトレジスタの内容及び論理回路の出力を示
す説明図である。３・・・アドレスクロック線２１・・・データ線４１・・・アドレス再生器４９・・・アドレス設定器５１・・・リセットセットフリップフロップ５３・・・
アントゲルト５５・・・カウンタ５７・・・データ出力用シフトレジスタ６１・・・出力
用ゲート６７・・・入力用ゲート６９・・・データ入力用シフ１へレジスタ７１・・・メ
モリ７３・・・信号処理回路

Claims

【特許請求の範囲】

系統化された符号列を同期信号に合わせて時系列的に発
生する符号列発生手段と、該符号列発生手段で発生され
た前記符号列を前記同期信号と共に送出するアドレスク
ロック信号送信路と、データを伝送するデータ伝送路と
、前記アドレスクロック送信路及び前記データ伝送路と
に接続され前記符号列を監視し自己に割当てられた符号
列パターンが現われたら前記同期信号に周期して所定ビ
ットのデータを順次前記データ伝送路に送出するデータ
送信手段と、前記アドレスクロック送信路及び前記デー
タ伝送路とに接続され前記符号列を監視し自己に割当て
られた符号列パターンが現われたら前記周期信号に同期
して所定ビットのデータを順次前記データ伝送路から取
込むデータ受信手段と、を具備して成る多重伝送装置。