JPS63158934A

JPS63158934A - スタ−トビツト検出回路

Info

Publication number: JPS63158934A
Application number: JP61305310A
Authority: JP
Inventors: Michitoku Hatabe; 畑部　道徳; Hiroshi Matsuda; 啓松田; Masaji Muranaka; 村中　正次; Teruyuki Kubo; 久保　輝幸
Original assignee: Nippon Telegraph and Telephone Corp; Nitsuko Corp
Current assignee: NEC Platforms Ltd; Nippon Telegraph and Telephone Corp
Priority date: 1986-12-23
Filing date: 1986-12-23
Publication date: 1988-07-01
Anticipated expiration: 2010-08-23
Also published as: JPH0779339B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、複流調歩同期によって送出されるデータ信号
のスタートビット信号を検出する検出回路に関する。

（従来の技術）従来、複数調歩同期式の信号伝送において、スタートビ
ット信号の検出を行う場合ｅ赤÷器曇ｉ妻士→老士入力
信号が立ち下がった時点から所定の時間経過後、入力信
号のレベルをサンプリングすることによってスタートビ
ット信号のノやターンを検出している。

（発明が解決しようとする問題点）ところで、上述のスタートビットノやターンの検出の場
合、サンプリングの瞬間にノイズ等がはいっていると、
スタートビットパターンの検出を誤ってしまうという問
題点がある。即ち、スタートビット・母ターンの検出を
誤まる割合が多く、検出精度が悪いという問題点がある
。

本発明の目的は、検出精度がよべ、従ってスタートピッ
）　ａ４ターンの検出を誤まる割合が極めて少なく、シ
かも回路構成の簡単なスタートビット信号検出回路を提
供することにある。

（問題点を解決するための手段）本発明によれば、複流調歩同期によって送出されるバー
スト性複流ＮＲＺ信号のスタートビット信号を検出する
ための検出回路であって、前記ＮＲＺ信号を受け、第１
の・やルス信号と該第１の／ぐルスロック信号によりて
前記第１のパルス信号を順次シフトする（　ｎＸ（スタ
ートビット信号のビット数）＋１）段の第１のシフトレ
ジスタと、前記クロック信号によって前記第２のパルス
信号を順次シフトする（ｎＸ（スタートビット信号のビ
ット数−１）＋１　　）段の第２のシフトレジスタと、
前記第１のシフトレジスタの最終段と少なくとも゛１段
前の段からの出力とにより前記第１のパルス信号の立ち
上りを検出する検出手段と前記第１のシフトレジスタの
シ。段目の出力と前記第２のシフトレジスタのえ、前記
第１のパルス信号の立ち上シを検出するとともに前記・
臂ターンを検出すると、前記スタートビット信号の検出
を示す検出信号を送出することを特徴とするスタートビ
ット検出回路が得られる。また１本発明によれば、複流
調歩同期によって送出されるバースト性ＮＲＺ信号のス
タートビット信号を検出するための検出回路であって、
前記ＮＲＺ信号を受け、第１のパルス信号と該第１のノ
クルス信号が反転した第２のノ４’ルス信号とを送出す
る波形整形回路と、前記ＮＲＺ信号の２ｎ倍の速度のク
ロック信号によって前記第１のパルス信号を順次シフト
する（ｎＸ（スタートビット信号のビットｍ＋１）段の
第１のシフトレジスタと、前記クロック信号によって前
記第２の／ぐルス信号を順次シフトする（ｎ×（スター
トビット信号のビット数−１）＋１　）段の第２のシフ
トレジスタと、前記第２のシフトレジスタの最終段と少
なくとも１段前の段とからの出力により前記第２のパル
ス信号の立ち上シを検出する検出手段と。

シフトレジスタのむ段目の出力とを用いて前記スタート
ビット信号のパターンを検出する論理部とを備え。

前記第２のパルス信号の立ち上がりを検出するとともに
前記パターンを検出すると前記スタートビット信号の検
出を示す検出信号を送出することをて送出されるＮＲＺ
信号のスタートビット信号を検出するための検出回路で
あって、前記ＮＲＺ信号を受け、第１のノｅルス信号と
該第１のノＪ？ルス信号が反転した第２のノ４ルス信号
とを送出する波形整形回路と、前記ＮＲＺ信号の２ｎ倍
の速度のクロック信号によって前記第１のパルス信号を
順次シフトする（ｎ×（スタートビット信号のビット数
）＋１）段の第１のシフトレジスタと、前記クロック信
号によって前記第２のノ４ルス信号を順次シフトする（
ｎＸ（スタートビット信号のビット数−１）＋１　）段
の第２のシフトレジスタと、前記第１のシフトレジスタ
の最終段と少なくとも１段前の段からの出力とＫより前
記第１のノクルス信号の立ち上シを検出する第１の検出
手段と、前記第１のシフトレジ３ｎ　　　　　　　　５
ｎのＴ段目及びＴ段目の出力とを用いて前記スタートビッ
ト信号の第１のパターンを検出する第１の論理部と、前
記第２のシフトレジスタの最終段と少なくとも１段前の
段とからの出力により前記第２のパルス信号の立ち上シ
を検出する第２の検出力と前記第２のシフトレジスタの
二段目の出力とを用いて前記スタートビット信号の第２
のＡ’ターンを検出する第２の論理部とを備え、前記第
１のパルス信号の立ち上りを検出するとともに前記第１
のパターンを検出した場合及び前記第２のノクルス信号
の立ち上がりを検出するとともに前記第２のノｅターン
を検出した場合の少なくともどちらか一方の場合にスタ
ートビット信号部検出を示す検出信号を送出することを
特徴とするスタートビット検出回路が得られる。

（実施例）以下本発明について実施例によって説明する。

第１図を参照して２本発明に基づくスタートビット検出
回路は波形整形回路１．クロック発生器２．４１段のシ
フトレジスタ３，３１段のシフトレジスタ４＃及び論理
回路５を備えている。そして、後述するように論理回路
５から出力される検出信号が受信クロック発生器６に入
力され、受信クロック発生器６によってシフトレジスタ
７が駆動される。

複流調歩同期方式によるデータ信号（ＮＲＺ信号）が波
形整形回路１に入力される。このデータ信号は第２図（
ａ）に示すようにスタートビット信号部とデータ信号部
とにより構成されている。一方、波形整形回路１は第３
図に示すように比較器（演算増幅器）ｌａ及び１ｂを備
えておシ、比較器１ａにはしきい値として電圧ｖＴ＋が
、比較器１ｂにはしきい値として電圧ｖＴ−が設定され
ている。従って、比較器１ａからは第２図（ｂ）に示す
ようにデータ信号がしきい値ｖＴ　　を超えるとハイレ
ベルとなるノヤルス信号（論理信号）　ＲＣＶ　１を送
出する。一方、比較器１ｂからは第２図（、）に示すよ
うにデータ信号がしきい値ｖＴ−未満となるとハイレベ
ルとなるパルス信号（論理信号）　ＲＣＶ　２を送出す
る。

クロック発生器２はデータ信号の伝送速度の２０倍の速
さのクロック信号を発生しており、このクロック信号に
よってシフトレジスタ３及び４が駆動される。即ち、ノ
クルス信号ＲＣＶ　１はこのクロック信号により順次、
シフトレジスタ３でシフトされる。また、ノ母ルス信号
ＲＣＶ　２はクロック信号により順次、シフトレジスタ
４でシフトされる。

クロック発生器２が４０ノ譬ルス分のクロック信号を発
した段階で、パルス信号ＲＣＶ　１のスタートビット信
号部はすべてシフトレジスタ３に格納されている。一方
、この状態において、シフトレジスタ４は３１段である
から、パルス信号ＲＣＶ　２のスタートビット信号部の
半周切分は消えていることになる。

ここで、第４図（、）及び（ｂ）も参照して、シフトレ
ジスタ３のＱ４０端子がインバータ５ａを介してナント
ゲート（ＮＡＮＩＩ”−）　）　５　ｂに接続されると
ともにＱ５６〜ＱＳ９端子がＮＡＮＤゲート５ｂに接続
されているから、第４図（ａ）に示す状態において、Ｎ
ＡＮＤグー）５ｂには入力される信号はすべてノーイレ
ベル（＠１”）である。従って、　ＮＡＮＤゲート５ｂ
からはロウレベル（”０″）が出力される。シフトレジ
スタ３ではＱ　端子がロウレベル、Ｑ３６〜Ｑ３９端子
がハイレベルであれば、Ｑ　端子とＱ３９端子との間で
第１のパルス信号が立ち上がっていることになる。即ち
、　ＮＡＮＤゲート５ｂからの出力がロウレベルであれ
ば、第１のパルス信号の立ち上りが検出されたことにな
る（表お、Ｑ３６〜Ｑ３８端子からの信号もＮＡＮＤ　
ｒ〒ト５ｂに入力しているのは、ノイズ等による影響を
除くためである。）。

サラに、シフトレジスタ３のＱ４端子からの（１がアン
ドゲート（ＡＮＤ　ｆ−ト）５ｃ及び５ｄに入力され、
シフトレジスタ４の９２４端子からの信号がＡＮＤＮＯ
ダート及び５ｅに、Ｑ、４端子からの信号が椰グー）５
ｄ及び５ｅに入力されている。

よって第４図（ａ）及び（ｂ）に示す状態において、　
ＡＮＤ’ｙ”−）５ｃ、５ｄ及び５ｅはそれぞれハイレ
ベルを出力する。Ｍのダートｓ６．ｓｃｔ、及び５ｅの
出力はノアゲート（ＮＯＲダート）５ｆに入力されてい
るから、この場合、　ＮＯＲグー）５ｆからはロウレベ
ルが出力される。前述のように、ＮＡ）ＪＤＩ’−）５
ｂからはロウレベルが出力され、　ＮＯＲゲート５ｆか
らロウレベルが出力されているからオアグー）（ＯＲダ
ート）５ｇからはロウレベルが出力される。即ち、デー
タ信号のスタートビット信号部の立ち上シ及び・ぐター
ンが検出されると、ＯＲ？’−）５ｇからロウレベルが
出力されることになる。

さらに、シフトレジスタ４のＱ３０端子がインバータ５
ｈを介してＮＡＮＤゲート５Ｋに接続されるとともにＱ
２６〜Ｑ２９端子がＮＡＮＤゲート５１に接続されてい
る。一方、シフトレジスタ３のＱ４端子からの信号がイ
ンバータ５ｊを介してＮＯＲゲート５ｋに入力されると
ともにシフトレジスタ４の９１４端子の信号がインバー
タ５ｔを介してＮ０ｆｌ”−）５ｋに入力され、　ＮＯ
Ｒグー）５にの出力はＮＡＮＤゲート５１に入力される
。

第４図（ａ）及び（ｂ）に示す状態において、Ｑ４端子
からの出力はハイレベル、Ｑ、４端子からの出力はハイ
レベルであるから、　ＮＯＲＯＲダート５ｇ力は。

この場合ハイレベルとなる。従ってＮＡＮＤゲート５１
に入力される信号はすべてハイレベルとなる。従って、
　ＮＡＮＤｆ−１５ｉからはロウレベルが出力される。

シフトレジスタ４では’　Ｑ５０端子がロウレベル。

Ｑ２６〜Ｑ２９端子がハイレベルであればＩＱ！１０端
子とＱ２９端子との間で第２のノヤルス信号が立ち上が
信号のスタートビット部が検出されたことになる。

従ってＮＡＮＤゲート５１は第２の／臂ルス信号の立ち
上がシが検出され、しかもデータ信号のスタートビット
部が検出されるとロウレベルを出力することになる。

ＯＲグー）５ｇ及びＮＡＮＤグー）５ｉはＮＡＮＤゲー
ト５ｍに接続されている。従りてＮＡＮＤグー）５ｍは
ＯＲダート５ｇ及びＮＡＮＤグー）５ｉのいずれか一方
がロウレベルを出力すれば、ハイレベルを出力すること
になる。つまり、スタートビット信号の検知を知らせる
検出信号を出力することになる。

この検出信号（一致信号）及び前述のクロック発生器２
からのクロック信号は受信クロック発生器６に入力され
る。一方、波形整形回路１からの、ｐ４ルス信号ＲＣＶ
Ｉがシフトレジスタ７に入力されている。受信クロック
発生器６は上記のクロック信号によって駆動され、一致
信号を受けると、上記のクロック信号の１０クロツクご
とに受信クロック信号を送出し、シフトレゾスタフを駆
動する。

この受信クロック信号によＪａｆルス信号ＲＣＶ　１が
順次シフトされ、シフトレジスタ７から受信データとし
て出力される。なお、シフトレジスタ３のＱ　及びＱｌ
ｌからの出力が受信クロック発生器６へ入力されている
が、この理由は、ノイズ等により、ノ臂ルス信号ＲＣＶ
　１のパルス間隔が一定でなくなった場合において、受
信パルス信号の送出のタイミングを調整するためである
。

上述の実施例では、ＯＲグー）５ｇの出力とＮＡＮＤゲ
ート５１の出力とをＮＡＮＤゲート５ｍに入力すること
により、ＯＲグー）５ｇの出力及びＮＡＮＤゲートの出
力いずれか一方がロウレベルとなれば。

一致信号を出力するようにしたが、ＯＲグー）５ｇある
いはＮＡＮＤ　ｆ　−）　５　ｉの出力を一致信号とし
てもよい。即ち、上述の実施例の場合、ＯＲｒ−１５ｇ
及びＮＡＮＤゲート５１の出力のいずれか一方がロウレ
ベルとなると一致信号を送出するようにしているから、
検出精度の向上がはかれる。

さらに、上述の実施例では、４１段のシフトレジスタ３
と３１段のシフトレジスタ４とを用い。

クロック発生器２からのクロック信号の速度をデータ信
号の２０倍の速さとしたが、クロック信号の速さを２ｎ
（ｎは正整数）倍とすれば、　（ｎＸ（スタートビット
信号のピット数）＋１）段の第１のシフトレジスタと（
ｎＸ（スタートビット信号のビット数−１）＋１　）の
段の第２のシフトレジスタとを用いて、第１のシフトレ
ジスタの最終段と少なくとも１段前の段からの出力とに
よりパルス信号ＲＣＶ　１の立ち上シを検出し、第１の
シフりのＴｎ段目及びＴｎ段目の出力とを用いてスター
トビット信号のノやターン（第１のパターン）全検出す
ればよく、同様に、第２のシフトレジスタの最終段と少
なくとも１段前の段からとからの出力によりハルス信号
ＲＣＶ　２の立ち上りを検出し。

フトレジスタの上段口の出力とを用いてスタートビット
信号のノやターン（第２の）やターン）を検出するよう
にすればよい。

（発明の効果）以上説明したように１本発明によれば、スタートビット
ツクターンを検出する際、ノイズ等がはいっていてもス
タートビットパターンの検出を誤まる割シ合いが極めて
少なく、シかも波形成形回路。

シフトレジスタ、及び論理回路を用いて、簡単な回路で
構成できるという利点がある。

【図面の簡単な説明】

第１図は本発明によるスタートビット信号検出はそれぞ
れ波形整形回路からの出力信号を示す図。第３図は波形整形回路を詳細に示す図、第４図（ａ）及
び（ｂ）はシフトレジスタの動作を説明するための図で
ある。１・・・波形整形回路、２・・・クロック発生器、３゜
４・・・シフトレジスタ、５・・・論理回路、６・・・
受信クロック発生器、７・・・シフトレジスタ。。ｌ１％３図

Claims

【特許請求の範囲】１、第１ビットが正極性、第ｉ（ｉは２以上の整数）ビ
ットを最初の負極性信号とする所定のパターンで構成さ
れたｍ（ｍは２以上の整数）ビット長のスタートビット
を先頭に有するバースト性複流ＮＲＺ信号を受信して、
調歩同期を再生するためのスタートビット検出回路であ
って、正極性の識別電圧により前記ＮＲＺ信号を第１の
論理信号に変換するとともに負極性の識別電圧により前
記ＮＲＺ信号を第２の論理信号に変換する波形整形回路
と、前記ＮＲＺ信号のビット速度の２ｎ（ｎは正整数）
倍の速度のクロック信号によって前記第１の論理信号を
順次シフトし、最終段から（２ｊ−１）ｎ（ｊは２以上
の整数で、スタートビットの値が正極性と定義されたビ
ット番号）段目に出力タップを有する少なくとも２ｍ・
ｎ段の第１のシフトレジスタと、前記クロック信号によ
って前記第２の論理信号を順次シフトし、最終段から（
２ｋ−１）ｎ（ｋは２以上の整数で、スタートビットの
値が負極性と定義されたビット番号からｉを引いた値）
段目に出力タップを有する少なくとも２ｎ（ｍ−ｉ）［
ｍ＞ｉ］段の第２のシフトレジスタと、前記第１のシフ
トレジスタの最終段と少なくともその１段前の段からの
出力とにより前記第１の論理信号の立ち上がりを検出す
る第１の検出手段と、前記第２のシフトレジスタの最終
段と少なくともその１段前の段からの出力とにより前記
第２の論理信号の立ち上り検出する第２の検出手段と、
前記第１の検出手段の出力に応じて前記第１及び第２の
シフトレジスタの前記タップ出力信号が複数の予め定め
られた第１の組み合わせのうち少なくとも１つに合致す
るか否かを判定する第１の論理部と、前記第２の検出手
段の出力に応じて前記第１及び第２のシフトレジスタの
タップ出力信号が複数の予め定められた第２の組み合わ
せのうち少なくとも１つに合致するか否かを判定する第
２の論理部とを備え、前記第１及び第２の論理部の出力
の少なくとも一方で前記スタートビットの検出を判定す
るようにしたことを特徴とするスタートビット検出回路
。２、第１ビットが正極性、第ｉ（ｉは２以上の整数）ビ
ットを最初の負極性信号とする所定のパターンで構成さ
れたｍ（ｍは２以上の整数）ビット長のスタートビット
を先頭に有するバースト性複流ＮＲＺ信号を受信して、
調歩同期を再生するためのスタートビット検出回路であ
って、正極性の識別電圧により前記ＮＲＺ信号を第１の
論理信号に変換するとともに負極性の識別電圧により前
記ＮＲＺ信号を第２の論理信号に変換する波形整形回路
と、前記ＮＲＺ信号のビット速度の２ｎ（ｎは正整数）
倍の速度のクロック信号によって前記第１の論理信号を
順次シフトし、最終段から（２ｊ−１）ｎ（ｊは２以上
の整数で、スタートビットの値が正極性と定義されたビ
ット番号）段目に出力タップを有する少なくとも２ｍ・
ｎ段の第１のシフトレジスタと、前記クロック信号によ
って前記第２の論理信号を順次シフトし、最終段から（
２ｋ−１）ｎ（ｋは２以上の整数で、スタートビットの
値が負極性と定義されたビット番号からｉを引いた値）
段目に出力タップを有する少なくとも２ｎ（ｍ−ｉ）［
ｍ＞１］段の第２のシフトレジスタと、前記第１のシフ
トレジスタの最終段と少なくともその１段前の段からの
出力とにより前記第１の論理信号の立ち上がりを検出す
る検出手段と、前記検出手段の出力に応じて前記第１及
び第２のシフトレジスタの前記タップ出力信号が複数の
予め定められた組み合わせのうち少なくとも１つに合致
するか否かを判定する論理部とを備え、該論理部の出力
で前記スタートビットの検出を判定するようにしたこと
を特徴とするスタートビット検出回路。３、第１ビットが正極性、第ｉ（ｉは２以上の整数）ビ
ットを最初の負極性信号とする所定のパターンで構成さ
れたｍ（ｍは２以上の整数）ビット長のスタートビット
を先頭に有するバースト性複流ＮＲＺ信号を受信して、
調歩同期を再生するためのスタートビット検出回路であ
って、正極性の識別電圧により前記ＮＲＺ信号を第１の
論理信号に変換するとともに負極性の識別電圧により前
記ＮＲＺ信号を第２の論理信号に変換する波形整形回路
と、前記ＮＲＺ信号のビット速度の２ｎ（ｎは正整数）
倍の速度のクロック信号によって前記第１の論理信号を
順次シフトし、最終段から（２ｊ−１）ｎ（ｊは２以上
の整数で、スタートビットの値が正極性と定義されたビ
ット番号）段目に出力タップを有する少なくとも２ｍ・
ｎ段の第１のシフトレジスタと、前記クロック信号によ
って前記第２の論理信号を順次シフトし、最終段から（
２ｋ−１）ｎ（ｋは２以上の整数で、スタートビットの
値が負極性と定義されたビット番号からｉを引いた値）
段目に出力タップを有する少なくとも２ｎ（ｍ−ｉ）［
ｍ＞ｉ］段の第２のシフトレジスタと、前記第２のシフ
トレジスタの最終段と少なくともその１段前の段からの
出力とにより前記第２の論理信号の立ち上がりを検出す
る検出手段と、該検出手段の出力に応じて前記第１及び
第２のシフトレジスタの前記タップ出力信号が複数の予
め定められた組み合わせのうち少なくとも１つに合致す
るか否かを判定する論理部とを備え、該論理部の出力で
前記スタートビットの検出を判定するようにしたことを
特徴とするスタートビット検出回路。