JPH0779339B2 - スタ−トビツト検出回路 - Google Patents
スタ−トビツト検出回路Info
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- JPH0779339B2 JPH0779339B2 JP61305310A JP30531086A JPH0779339B2 JP H0779339 B2 JPH0779339 B2 JP H0779339B2 JP 61305310 A JP61305310 A JP 61305310A JP 30531086 A JP30531086 A JP 30531086A JP H0779339 B2 JPH0779339 B2 JP H0779339B2
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- bit
- output
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は，複流調歩同期によって送出されるデータ信号
のスタートビット信号を検出する検出回路に関する。
のスタートビット信号を検出する検出回路に関する。
（従来の技術） 従来，複数調歩同期式の信号伝送において，スタートビ
ット信号の検出を行う場合，入力信号が立ち下がった時
点から所定の時間経過後，入力信号のレベルをサンプリ
ングすることによってスタートビット信号のパターンを
検出している。
ット信号の検出を行う場合，入力信号が立ち下がった時
点から所定の時間経過後，入力信号のレベルをサンプリ
ングすることによってスタートビット信号のパターンを
検出している。
（発明が解決しようとする問題点） ところで，上述のスタートビットパターンの検出の場
合，サンプリングの瞬間にノイズ等がはいっていると，
スタートビットパターンの検出を誤ってしまうという問
題点がある。即ち，スタートビットパターンの検出を誤
まる割合が多く，検出精度が悪いという問題点がある。
合，サンプリングの瞬間にノイズ等がはいっていると，
スタートビットパターンの検出を誤ってしまうという問
題点がある。即ち，スタートビットパターンの検出を誤
まる割合が多く，検出精度が悪いという問題点がある。
本発明の目的は，検出精度がよく，従ってスタートビッ
トパターンの検出を誤まる割合が極めて少なく，しかも
回路構成の簡単なスタートビット信号検出回路を提供す
ることにある。
トパターンの検出を誤まる割合が極めて少なく，しかも
回路構成の簡単なスタートビット信号検出回路を提供す
ることにある。
（問題点を解決するための手段） 本発明によれば，複流調歩同期によって送出されるバー
スト性複流NRZ信号のスタートビット信号を検出するた
めの検出回路であって，前記NRZ信号を受け，第１のパ
ルス信号と該第１のパルス信号が反転した第２のパルス
信号とを送出する波形整形回路と，前記NRZ信号の2n
（ｎは正整数）倍の速度のクロック信号によって前記第
１のパルス信号を順次シフトする｛ｎ×（スタートビッ
ト信号のビット数）＋１｝段の第１のシフトレジスタ
と，前記クロック信号によって前記第２のパルス信号を
順次シフトする｛ｎ×（スタートビット信号のビット数
−１）＋１｝段の第２のシフトレジスタと，前記第１の
シフトレジスタの最終段と少なくとも１段前の段からの
出力とにより前記第１のパルス信号の立ち上りを検出す
る検出手段と前記第１のシフトレジスタのn/2段目の出
力と前記第２のシフトレジスタの3/2n段目及び5/2n段目
の出力を用いて前記スタートビット信号のパターンを検
出する論理部とを備え，前記第１のパルス信号の立ち上
りを検出するとともに前記パターンを検出すると，前記
スタートビット信号の検出を示す検出信号を送出するこ
とを特徴とするスタートビット検出回路が得られる。ま
た，本発明によれば，複流調歩同期によって送出される
バースト性NRZ信号のスタートビット信号を検出するた
めの検出回路であって，前記NRZ信号を受け，第１のパ
ルス信号と該第１のパルス信号が反転した第２のパルス
信号とを送出する波形整形回路と，前記NRZ信号の2n倍
の速度のクロック信号によって前記第１のパルス信号を
順次シフトする｛ｎ×（スタートビット信号のビット
数）＋１｝段の第１のシフトレジスタと，前記クロック
信号によって前記第２のパルス信号を順次シフトする
｛ｎ×（スタートビット信号のビット数−１）＋１｝段
の第２のシフトレジスタと，前記第２のシフトレジスタ
の最終段と少なくとも１段前の段とからの出力により前
記第２のパルス信号の立ち上りを検出する検出手段と，
前記第１のシフトレジスタのn/2段目の出力と前記第２
のシフトレジスタの3n/2段目の出力とを用いて前記スタ
ートビット信号のパターンを検出する論理部とを備え，
前記第２のパルス信号を立ち上がりを検出するとともに
前記パターンを検出すると前記スタートビット信号の検
出を示す検出信号を送出することを特徴とするスタート
ビット検出回路が得られる。
スト性複流NRZ信号のスタートビット信号を検出するた
めの検出回路であって，前記NRZ信号を受け，第１のパ
ルス信号と該第１のパルス信号が反転した第２のパルス
信号とを送出する波形整形回路と，前記NRZ信号の2n
（ｎは正整数）倍の速度のクロック信号によって前記第
１のパルス信号を順次シフトする｛ｎ×（スタートビッ
ト信号のビット数）＋１｝段の第１のシフトレジスタ
と，前記クロック信号によって前記第２のパルス信号を
順次シフトする｛ｎ×（スタートビット信号のビット数
−１）＋１｝段の第２のシフトレジスタと，前記第１の
シフトレジスタの最終段と少なくとも１段前の段からの
出力とにより前記第１のパルス信号の立ち上りを検出す
る検出手段と前記第１のシフトレジスタのn/2段目の出
力と前記第２のシフトレジスタの3/2n段目及び5/2n段目
の出力を用いて前記スタートビット信号のパターンを検
出する論理部とを備え，前記第１のパルス信号の立ち上
りを検出するとともに前記パターンを検出すると，前記
スタートビット信号の検出を示す検出信号を送出するこ
とを特徴とするスタートビット検出回路が得られる。ま
た，本発明によれば，複流調歩同期によって送出される
バースト性NRZ信号のスタートビット信号を検出するた
めの検出回路であって，前記NRZ信号を受け，第１のパ
ルス信号と該第１のパルス信号が反転した第２のパルス
信号とを送出する波形整形回路と，前記NRZ信号の2n倍
の速度のクロック信号によって前記第１のパルス信号を
順次シフトする｛ｎ×（スタートビット信号のビット
数）＋１｝段の第１のシフトレジスタと，前記クロック
信号によって前記第２のパルス信号を順次シフトする
｛ｎ×（スタートビット信号のビット数−１）＋１｝段
の第２のシフトレジスタと，前記第２のシフトレジスタ
の最終段と少なくとも１段前の段とからの出力により前
記第２のパルス信号の立ち上りを検出する検出手段と，
前記第１のシフトレジスタのn/2段目の出力と前記第２
のシフトレジスタの3n/2段目の出力とを用いて前記スタ
ートビット信号のパターンを検出する論理部とを備え，
前記第２のパルス信号を立ち上がりを検出するとともに
前記パターンを検出すると前記スタートビット信号の検
出を示す検出信号を送出することを特徴とするスタート
ビット検出回路が得られる。
さらに，本発明によれば，複流調歩同期によって送出さ
れるNRZ信号のスタートビット信号を検出するための検
出回路であって，前記NRZ信号を受け，第１のパルス信
号と該第１のパルス信号が反転した第２のパルス信号と
を送出する波形整形回路と，前記NRZ信号の2n倍の速度
のクロック信号によって前記第１のパルス信号を順次シ
フトする｛ｎ×（スタートビット信号のビット数）＋
１｝段の第１のシフトレジスタと，前記クロック信号に
よって前記第２のパルス信号を順次シフトする｛ｎ×
（スタートビット信号のビット数−１）＋１｝段の第２
のシフトレジスタと，前記第１のシフトレジスタの最終
段と少なくとも１段前の段からの出力とにより前記第１
のパルス信号の立ち上りを検出する第１の検出手段と，
前記第１のシフトレジスタのn/2段目の出力と前記第２
のシフトレジスタの3n/2段目及び5n/2段目の出力とを用
いて前記スタートビット信号の第１のパターンを検出す
る第１の論理部と，前記第２のシフトレジスタの最終段
と少なくとも１段前の段とからの出力により前記第２の
パルス信号の立ち上りを検出する第２の検出手段と，前
記第１のシフトレジスタのn/2段目の出力と前記第２の
シフトレジスタの3n/2段目の出力とを用いて前記スター
トビット信号の第２のパターンを検出する第２の論理部
とを備え，前記第１のパルス信号の立ち上りを検出する
とともに前記第１のパターンを検出した場合及び前記第
２のパルス信号の立ち上がりを検出するとともに前記第
２のパターンを検出した場合の少なくともどちらか一方
の場合にスタートビット信号の検出を示す検出信号を送
出することを特徴とするスタートビット検出回路が得ら
れる。
れるNRZ信号のスタートビット信号を検出するための検
出回路であって，前記NRZ信号を受け，第１のパルス信
号と該第１のパルス信号が反転した第２のパルス信号と
を送出する波形整形回路と，前記NRZ信号の2n倍の速度
のクロック信号によって前記第１のパルス信号を順次シ
フトする｛ｎ×（スタートビット信号のビット数）＋
１｝段の第１のシフトレジスタと，前記クロック信号に
よって前記第２のパルス信号を順次シフトする｛ｎ×
（スタートビット信号のビット数−１）＋１｝段の第２
のシフトレジスタと，前記第１のシフトレジスタの最終
段と少なくとも１段前の段からの出力とにより前記第１
のパルス信号の立ち上りを検出する第１の検出手段と，
前記第１のシフトレジスタのn/2段目の出力と前記第２
のシフトレジスタの3n/2段目及び5n/2段目の出力とを用
いて前記スタートビット信号の第１のパターンを検出す
る第１の論理部と，前記第２のシフトレジスタの最終段
と少なくとも１段前の段とからの出力により前記第２の
パルス信号の立ち上りを検出する第２の検出手段と，前
記第１のシフトレジスタのn/2段目の出力と前記第２の
シフトレジスタの3n/2段目の出力とを用いて前記スター
トビット信号の第２のパターンを検出する第２の論理部
とを備え，前記第１のパルス信号の立ち上りを検出する
とともに前記第１のパターンを検出した場合及び前記第
２のパルス信号の立ち上がりを検出するとともに前記第
２のパターンを検出した場合の少なくともどちらか一方
の場合にスタートビット信号の検出を示す検出信号を送
出することを特徴とするスタートビット検出回路が得ら
れる。
（実施例） 以下本発明について実施例によって説明する。
第１図を参照して，本発明に基づくスタートビット検出
回路は波形整形回路1,クロック発生器2,41段のシフトレ
ジスタ3,31段のシフトレジスタ4,及び論理回路５を備え
ている。そして，後述するように論理回路５から出力さ
れる検出信号が受信クロック発生器６に入力され，受信
クロック発生器６によってシフトレジスタが駆動され
る。
回路は波形整形回路1,クロック発生器2,41段のシフトレ
ジスタ3,31段のシフトレジスタ4,及び論理回路５を備え
ている。そして，後述するように論理回路５から出力さ
れる検出信号が受信クロック発生器６に入力され，受信
クロック発生器６によってシフトレジスタが駆動され
る。
複流調歩同期方式によるデータ信号（NRZ信号）が波形
整形回路１に入力される。このデータ信号は第２図
（ａ）に示すようにスタートビット信号部とデータ信号
部とにより構成されている。一方，波形整形回路１は第
３図に示すように比較器（演算増幅器）1a及び1bを備え
ており，比較器1aにはしきい値として電圧VT +が，比較
器1bにはしきい値として電圧VT -が設定されている。従
って，比較器1aからは第２図（ｂ）に示すようにデータ
信号がしきい値VT +を超えるとハイレベルとなるパルス
信号（論理信号）RCV 1を送出する。一方，比較器1bか
らは第２図（ｃ）に示すようにデータ信号がしきい値VT
-未満となるとハイレベルとなるパルス信号（論理信
号）RCV 2を送出する。
整形回路１に入力される。このデータ信号は第２図
（ａ）に示すようにスタートビット信号部とデータ信号
部とにより構成されている。一方，波形整形回路１は第
３図に示すように比較器（演算増幅器）1a及び1bを備え
ており，比較器1aにはしきい値として電圧VT +が，比較
器1bにはしきい値として電圧VT -が設定されている。従
って，比較器1aからは第２図（ｂ）に示すようにデータ
信号がしきい値VT +を超えるとハイレベルとなるパルス
信号（論理信号）RCV 1を送出する。一方，比較器1bか
らは第２図（ｃ）に示すようにデータ信号がしきい値VT
-未満となるとハイレベルとなるパルス信号（論理信
号）RCV 2を送出する。
クロック発生器２はデータ信号の伝送速度の20倍の速さ
のクロック信号を発生しており，このクロック信号によ
ってシフトレジスタ３及び４が駆動される。即ち，パル
ス信号RCV 1はこのクロック信号により順次，シフトレ
ジスタ３でシフトされる。また，パルス信号RCV 2はク
ロック信号により順次，シフトレジスタ４でシフトされ
る。
のクロック信号を発生しており，このクロック信号によ
ってシフトレジスタ３及び４が駆動される。即ち，パル
ス信号RCV 1はこのクロック信号により順次，シフトレ
ジスタ３でシフトされる。また，パルス信号RCV 2はク
ロック信号により順次，シフトレジスタ４でシフトされ
る。
クロック発生器２が40パルス分のクロック信号を発した
段階で，パルス信号RCV 1のスタートビット信号部はす
べてシフトレジスタ３に格納されている。一方，この状
態において，シフトレジスタ４は31段であるから，パル
ス信号RCV 2のスタートビット信号部の半周期分は消え
ていることになる。
段階で，パルス信号RCV 1のスタートビット信号部はす
べてシフトレジスタ３に格納されている。一方，この状
態において，シフトレジスタ４は31段であるから，パル
ス信号RCV 2のスタートビット信号部の半周期分は消え
ていることになる。
ここで，第４図（ａ）及び（ｂ）も参照して，シフトレ
ジスタ３のQ40端子がインバータ5aを介してナンドゲー
ト（NANDゲート）5bに接続されるとともにQ36〜Q39端子
がNANDゲート5bに接続されているから，第４図（ａ）に
示す状態において,NANDゲート5bには入力される信号は
すべてハイレベル（“1"）である。従って,NANDゲート5
bからはロウレベル（“0"）が出力される。シフトレジ
スタ３ではQ40端子がロウレベル,Q36〜Q39端子がハイレ
ベルであれば,Q40端子とQ39端子との間で第１のパルス
信号が立ち上がっていることになる。即ち,NANDゲート5
bからの出力がロウレベルであれば，第１のパルス信号
の立ち上りが検出されたことになる（なお,Q36〜Q38端
子からの信号もNANDゲート5bに入力しているのは，ノイ
ズ等による影響を除くためである。）。
ジスタ３のQ40端子がインバータ5aを介してナンドゲー
ト（NANDゲート）5bに接続されるとともにQ36〜Q39端子
がNANDゲート5bに接続されているから，第４図（ａ）に
示す状態において,NANDゲート5bには入力される信号は
すべてハイレベル（“1"）である。従って,NANDゲート5
bからはロウレベル（“0"）が出力される。シフトレジ
スタ３ではQ40端子がロウレベル,Q36〜Q39端子がハイレ
ベルであれば,Q40端子とQ39端子との間で第１のパルス
信号が立ち上がっていることになる。即ち,NANDゲート5
bからの出力がロウレベルであれば，第１のパルス信号
の立ち上りが検出されたことになる（なお,Q36〜Q38端
子からの信号もNANDゲート5bに入力しているのは，ノイ
ズ等による影響を除くためである。）。
さらに，シフトレジスタ３のQ4端子からの信号がアンド
ゲート（ANDゲート）5c及び5dに入力され，シフトレジ
スタ４のQ24端子からの信号がANDゲート5c及び5eに,Q14
端子からの信号がANDゲート5d及び5cに入力されてい
る。よって第４図（ａ）及び（ｂ）に示す状態におい
て,ANDゲート5c,5d及び5eはそれぞれハイレベルを出力
する。ANDゲート5c,5d,及び5eの出力はノアゲート（NOR
ゲート）5fに入力されているから，この場合,NORゲート
5fからはロウレベルが出力される。前述のように,NAND
ゲート5bからはロウレベルが出力され,NORゲート5fから
ロウレベルが出力されているからオアゲート（ORゲー
ト）5gからはロウレベルが出力される。即ち，データ信
号のスタートビット信号部の立ち上り及びパターンが検
出されると,ORゲート5gからロウレベルが出力されるこ
とになる。
ゲート（ANDゲート）5c及び5dに入力され，シフトレジ
スタ４のQ24端子からの信号がANDゲート5c及び5eに,Q14
端子からの信号がANDゲート5d及び5cに入力されてい
る。よって第４図（ａ）及び（ｂ）に示す状態におい
て,ANDゲート5c,5d及び5eはそれぞれハイレベルを出力
する。ANDゲート5c,5d,及び5eの出力はノアゲート（NOR
ゲート）5fに入力されているから，この場合,NORゲート
5fからはロウレベルが出力される。前述のように,NAND
ゲート5bからはロウレベルが出力され,NORゲート5fから
ロウレベルが出力されているからオアゲート（ORゲー
ト）5gからはロウレベルが出力される。即ち，データ信
号のスタートビット信号部の立ち上り及びパターンが検
出されると,ORゲート5gからロウレベルが出力されるこ
とになる。
さらに，シフトレジスタ４のQ30端子がインバータ5hを
介してNANDゲート5iに接続されるとともにQ26〜Q29端子
がNANDゲート5iに接続されている。一方，シフトレジス
タ３のQ4端子からの信号がインバータ5jを介してNORゲ
ート5kに入力されるとともにシフトレジスタ４のQ14端
子の信号がインバータ５を介してNORゲート5kに入力
され,NORゲート5kの出力はNANDゲート5iに入力される。
介してNANDゲート5iに接続されるとともにQ26〜Q29端子
がNANDゲート5iに接続されている。一方，シフトレジス
タ３のQ4端子からの信号がインバータ5jを介してNORゲ
ート5kに入力されるとともにシフトレジスタ４のQ14端
子の信号がインバータ５を介してNORゲート5kに入力
され,NORゲート5kの出力はNANDゲート5iに入力される。
第４図（ａ）及び（ｂ）に示す状態において,Q4端子か
らの出力はハイレベル,Q14端子からの出力はハイレベル
であるから,NORゲート5kの出力は，この場合ハイレベル
となる。従ってNANDゲート5iに入力される信号はすべて
ハイレベルとなる。従って,NANDゲート5iからはロウレ
ベルが出力される。
らの出力はハイレベル,Q14端子からの出力はハイレベル
であるから,NORゲート5kの出力は，この場合ハイレベル
となる。従ってNANDゲート5iに入力される信号はすべて
ハイレベルとなる。従って,NANDゲート5iからはロウレ
ベルが出力される。
シフトレジスタ４では,Q30端子がロウレベル,Q26〜Q29
端子がハイレベルであれば,Q30端子とQ29端子との間で
第２のパルス信号が立ち上がっていることになる。一
方,NORゲート5kの出力がハイレベルであれば，即ち，こ
の場合，データ信号のスタートビット部が検出されたこ
とになる。従ってNANDゲート5iは第２のパルス信号の立
ち上がりが検出され，しかもデータ信号のスタートビッ
ト部が検出されるとロウレベルを出力することになる。
端子がハイレベルであれば,Q30端子とQ29端子との間で
第２のパルス信号が立ち上がっていることになる。一
方,NORゲート5kの出力がハイレベルであれば，即ち，こ
の場合，データ信号のスタートビット部が検出されたこ
とになる。従ってNANDゲート5iは第２のパルス信号の立
ち上がりが検出され，しかもデータ信号のスタートビッ
ト部が検出されるとロウレベルを出力することになる。
ORゲート5g及びNANDゲート5iはNANDゲート5mに接続され
ている。従ってNANDゲート5mはORゲート5g及びNAND5iの
いずれか一方がロウレベルを出力すれば，ハイレベルを
出力することになる。つまり，スタートビット信号の検
知を知らせる検出信号を出力することになる。
ている。従ってNANDゲート5mはORゲート5g及びNAND5iの
いずれか一方がロウレベルを出力すれば，ハイレベルを
出力することになる。つまり，スタートビット信号の検
知を知らせる検出信号を出力することになる。
この検出信号（一致信号）及び前述のクロック発生器２
からのクロック信号は受信クロック発生器６に入力され
る。一方，波形整形回路１からのパルス信号RCV 1がシ
フトレジスタ７に入力されている。受信クロック発生器
６は上記のクロック信号によって駆動され，一致信号を
受けると，上記のクロック信号の10クロックごとに受信
クロック信号を送出し，シフトレジスタ７を駆動する。
この受信クロック信号によりパルス信号RCV 1が順次シ
フトされ，シフトレジスタ７から受信データとして出力
される。なお，シフトレジスタ３のQ10及びQ11からの出
力が受信クロック発生器６へ入力されているが，この理
由は，ノイズ等により，パルス信号RCV 1のパルス間隔
が一定でなくなった場合において，受信パルス信号の送
出のタイミングを調整するためである。
からのクロック信号は受信クロック発生器６に入力され
る。一方，波形整形回路１からのパルス信号RCV 1がシ
フトレジスタ７に入力されている。受信クロック発生器
６は上記のクロック信号によって駆動され，一致信号を
受けると，上記のクロック信号の10クロックごとに受信
クロック信号を送出し，シフトレジスタ７を駆動する。
この受信クロック信号によりパルス信号RCV 1が順次シ
フトされ，シフトレジスタ７から受信データとして出力
される。なお，シフトレジスタ３のQ10及びQ11からの出
力が受信クロック発生器６へ入力されているが，この理
由は，ノイズ等により，パルス信号RCV 1のパルス間隔
が一定でなくなった場合において，受信パルス信号の送
出のタイミングを調整するためである。
上述の実施例では,ORゲート5gの出力とNANDゲート5iの
出力とをNANDゲート5mに入力することにより,ORゲート5
gの出力及びNANDゲートの出力いずれか一方がロウレベ
ルとなれば，一致信号を出力するようにしたが,ORゲー
ト5gあるいはNANDゲート5iの出力を一致信号としてもよ
い。即ち，上述の実施例の場合,ORゲート5g及びNANDゲ
ート5iの出力のいずれか一方がロウレベルとなると一致
信号を送出するようにしているから，検出精度の向上が
はかれる。
出力とをNANDゲート5mに入力することにより,ORゲート5
gの出力及びNANDゲートの出力いずれか一方がロウレベ
ルとなれば，一致信号を出力するようにしたが,ORゲー
ト5gあるいはNANDゲート5iの出力を一致信号としてもよ
い。即ち，上述の実施例の場合,ORゲート5g及びNANDゲ
ート5iの出力のいずれか一方がロウレベルとなると一致
信号を送出するようにしているから，検出精度の向上が
はかれる。
さらに，上述の実施例では,41段のシフトレジスタ３と3
1段のシフトレジスタ４とを用い，クロック発生器２か
らのクロック信号の速度をデータ信号の20倍の速さとし
たが，クロック信号の速さを2n（ｎは正整数）倍とすれ
ば，｛ｎ×（スタートビット信号のビット数）＋１｝段
の第１のシフトレジスタと｛ｎ×（スタートビット信号
のビット数−１）＋１｝段の第２のシフトレジスタとを
用いて，第１のシフトレジスタの最終段と少なくとも１
段前の段からの出力とによりパルス信号RCV 1の立ち上
りを検出し，第１のシフトレジスタのn/2段目の出力と
第２のシフトレジスタの3/2n段目及び5/2n段目の出力と
を用いてスタートビット信号のパターン（第１のパター
ン）を検出すればよく，同様に，第２のシフトレジスタ
の最終段と少なくとも１段前の段からとからの出力によ
りパルス信号RCV 2の立ち上りを検出し，第１のシフト
レジスタのn/2段目の出力と第２のシフトレジスタの3n/
2段目の出力とを用いてスタートビット信号のパターン
（第２のパターン）を検出するようにすればよい。
1段のシフトレジスタ４とを用い，クロック発生器２か
らのクロック信号の速度をデータ信号の20倍の速さとし
たが，クロック信号の速さを2n（ｎは正整数）倍とすれ
ば，｛ｎ×（スタートビット信号のビット数）＋１｝段
の第１のシフトレジスタと｛ｎ×（スタートビット信号
のビット数−１）＋１｝段の第２のシフトレジスタとを
用いて，第１のシフトレジスタの最終段と少なくとも１
段前の段からの出力とによりパルス信号RCV 1の立ち上
りを検出し，第１のシフトレジスタのn/2段目の出力と
第２のシフトレジスタの3/2n段目及び5/2n段目の出力と
を用いてスタートビット信号のパターン（第１のパター
ン）を検出すればよく，同様に，第２のシフトレジスタ
の最終段と少なくとも１段前の段からとからの出力によ
りパルス信号RCV 2の立ち上りを検出し，第１のシフト
レジスタのn/2段目の出力と第２のシフトレジスタの3n/
2段目の出力とを用いてスタートビット信号のパターン
（第２のパターン）を検出するようにすればよい。
（発明の効果） 以上説明したように，本発明によれば，スタートビット
パターンを検出する際，ノイズ等がはいっていてもスタ
ートビートパターンの検出を誤まる割り合いが極めて少
なく，しかも波形成形回路，シフトレジスタ，及び論理
回路を用いて，簡単な回路で構成できるという利点があ
る。
パターンを検出する際，ノイズ等がはいっていてもスタ
ートビートパターンの検出を誤まる割り合いが極めて少
なく，しかも波形成形回路，シフトレジスタ，及び論理
回路を用いて，簡単な回路で構成できるという利点があ
る。
第１図は本発明によるスタートビット信号検出回路を用
いたデータ受信回路を示すブロック図，第２図（ａ）は
データ信号を示す図，第２図（ｂ）及び（ｃ）はそれぞ
れ波形整形回路からの出力信号を示す図，第３図は波形
整形回路を詳細に示す図，第４図（ａ）及び（ｂ）はシ
フトレジスタの動作を説明するための図である。 １……波形整形回路,2……クロック発生器,3,4……シフ
トレジスタ,5……論理回路,6……受信クロック発生器,7
……シフトレジスタ。
いたデータ受信回路を示すブロック図，第２図（ａ）は
データ信号を示す図，第２図（ｂ）及び（ｃ）はそれぞ
れ波形整形回路からの出力信号を示す図，第３図は波形
整形回路を詳細に示す図，第４図（ａ）及び（ｂ）はシ
フトレジスタの動作を説明するための図である。 １……波形整形回路,2……クロック発生器,3,4……シフ
トレジスタ,5……論理回路,6……受信クロック発生器,7
……シフトレジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 村中 正次 神奈川県横須賀市武１丁目2356番地 日本 電信電話株式会社複合通信研究所内 (72)発明者 久保 輝幸 神奈川県横須賀市武１丁目2356番地 日本 電信電話株式会社複合通信研究所内 (56)参考文献 特開 昭50−115405（ＪＰ，Ａ) 特公 昭57−22459（ＪＰ，Ｂ２)
Claims (3)
- 【請求項１】第１ビットが正極性，第ｉ（ｉは２以上の
整数）ビットを最初の負極性信号とする所定のパターン
で構成されたｍ（ｍは２以上の整数）ビット長のスター
トビットを先頭に有するバースト性複流NRZ信号を受信
して，調歩同期を再生するためのスタートビット検出回
路であって，正極性の識別電圧により前記NRZ信号を第
１の論理信号に変換するとともに負極性の識別電圧によ
り前記NRZ信号を第２の論理信号に変換する波形整形回
路と，前記NRZ信号のビット速度の2n（ｎは正整数）倍
の速度のクロック信号によって前記第１の論理信号を順
次シフトし，最終段から（2j−１）ｎ（ｊは２以上の整
数で，スタートビットの値が正極性と定義されたビット
番号）段目に出力タップを有する少なくとも2m・ｎ段の
第１のシフトレジスタと，前記クロック信号によって前
記第２の論理信号を順次シフトし，最終段から（2k−
１）ｎ（ｋは２以上の整数で，スタートビットの値が負
極性と定義されたビット番号からｉを引いた値）段目に
出力タップを有する少なくとも2n（ｍ−ｉ）［ｍ＞ｉ］
段の第２のシフトレジスタと，前記第１のシフトレジス
タの最終段と少なくともその１段前の段からの出力とに
より前記第１の論理信号の立ち上がりを検出する第１の
検出手段と，前記第２のシフトレジスタの最終段と少な
くともその１段前の段からの出力とにより前記第２の論
理信号の立ち上り検出する第２の検出手段と，前記第１
の検出手段の出力に応じて前記第１及び第２のシフトレ
ジスタの前記タップ出力信号が複数の予め定められた第
１の組み合わせのうち少なくとも１つに合致するか否か
を判定する第１の論理部と，前記第２の検出手段の出力
に応じて前記第１及び第２のシフトレジスタのタップ出
力信号が複数の予め定められた第２の組み合わせのうち
少なくとも１つに合致するか否かを判定する第２の論理
部とを備え，前記第１及び第２の論理部の出力の少なく
とも一方で前記スタートビットの検出を判定するように
したことを特徴とするスタートビット検出回路。 - 【請求項２】第１ビットが正極性，第ｉ（ｉは２以上の
整数）ビットを最初の負極性信号とする所定のパターン
で構成されたｍ（ｍは２以上の整数）ビット長のスター
トビットを先頭に有するバースト性複流NRZ信号を受信
して，調歩同期を再生するためのスタートビット検出回
路であって，正極性の識別電圧により前記NRZ信号を第
１の論理信号に変換するとともに負極性の識別電圧によ
り前記NRZ信号を第２の論理信号に変換する波形整形回
路と，前記NRZ信号のビット速度の2n（ｎは正整数）倍
の速度のクロック信号によって前記第１の論理信号を順
次シフトし，最終段から（2j−１）ｎ（ｊは２以上の整
数で，スタートビットの値が正極性と定義されたビット
番号）段目に出力タップを有する少なくとも2m・ｎ段の
第１のシフトレジスタと，前記クロック信号によって前
記第２の論理信号を順次シフトし，最終段から（2k−
１）ｎ（ｋは２以上の整数で，スタートビットの値が負
極性と定義されたビット番号からｉを引いた値）段目に
出力タップを有する少なくとも2n（ｍ−ｉ）［ｍ＞ｉ］
段の第２のシフトレジスタと，前記第１のシフトレジス
タの最終段と少なくともその１段前の段からの出力とに
より前記第１の論理信号の立ち上がりを検出する検出手
段と，前記検出手段の出力に応じて前記第１及び第２の
シフトレジスタの前記タップ出力信号が複数の予め定め
られた組み合わせのうち少なくとも１つに合致するか否
かを判定する論理部を備え，該論理部の出力で前記スタ
ートビットの検出を判定するようにしたことを特徴とす
るスタートビット検出回路。 - 【請求項３】第１ビットが正極性，第ｉ（ｉは２以上の
整数）ビットを最初の負極性信号とする所定のパターン
で構成されたｍ（ｍは２以上の整数）ビット長のスター
トビットを先頭に有するバースト性複流NRZ信号を受信
して，調歩同期を再生するためのスタートビット検出回
路であって，正極性の識別電圧により前記NRZ信号を第
１の論理信号に変換するとともに負極性の識別電圧によ
り前記NRZ信号を第２の論理信号に変換する波形整形回
路と，前記NRZ信号のビット速度の2n（ｎは正整数）倍
の速度のクロック信号によって前記第１の論理信号を順
次シフトし，最終段から（2j−１）ｎ（ｊは２以上の整
数で，スタートビットの値が正極性と定義されたビット
番号）段目に出力タップを有する少なくとも2m・ｎ段の
第１のシフトレジスタと，前記クロック信号によって前
記第２の論理信号を順次シフトし，最終段から（2k−
１）ｎ（ｋは２以上の整数で，スタートビットの値が負
極性と定義されたビット番号からｉを引いた値）段目に
出力タップを有する少なくとも2n（ｍ−ｉ）［ｍ＞ｉ］
段の第２のシフトレジスタと，前記第２のシフトレジス
タの最終段と少なくともその１段前の段からの出力とに
より前記第２の論理信号の立ち上がりを検出する検出手
段と，該検出手段の出力に応じて前記第１及び第２のシ
フトレジスタの前記タップ出力信号が複数の予め定めら
れた組み合わせのうち少なくとも１つに合致するか否か
を判定する論理部とを備え，該論理部の出力で前記スタ
ートビットの検出を判定するようにしたことを特徴とす
るスタートビット検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61305310A JPH0779339B2 (ja) | 1986-12-23 | 1986-12-23 | スタ−トビツト検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61305310A JPH0779339B2 (ja) | 1986-12-23 | 1986-12-23 | スタ−トビツト検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63158934A JPS63158934A (ja) | 1988-07-01 |
| JPH0779339B2 true JPH0779339B2 (ja) | 1995-08-23 |
Family
ID=17943558
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61305310A Expired - Lifetime JPH0779339B2 (ja) | 1986-12-23 | 1986-12-23 | スタ−トビツト検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0779339B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0267034A (ja) * | 1988-09-01 | 1990-03-07 | Matsushita Electric Ind Co Ltd | ビット同期回路 |
| JPH0435242A (ja) * | 1990-05-28 | 1992-02-06 | Kenwood Corp | 調歩同期式シリアル通信方式 |
-
1986
- 1986-12-23 JP JP61305310A patent/JPH0779339B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63158934A (ja) | 1988-07-01 |
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