JP3246044B2 - 固定パターンのエラー測定装置 - Google Patents
固定パターンのエラー測定装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、データ通信システム
のビット毎の比較による固定パターンのビットエラー測
定を行なう装置についてのものである。
のビット毎の比較による固定パターンのビットエラー測
定を行なう装置についてのものである。
【０００２】
【従来の技術】データ通信システムの信頼性を測定する
ために、従来よりそのデータ中に発生するビットエラー
を測定することが行われている。この測定方法の一例と
して、固定したパターンを使用するものがある。
ために、従来よりそのデータ中に発生するビットエラー
を測定することが行われている。この測定方法の一例と
して、固定したパターンを使用するものがある。
【０００３】つぎに、従来技術による固定パターンのエ
ラー測定装置の構成を図４を参照して説明する。図４の
１３は固定パターン発生回路、１４は固定パターンエラ
ー測定回路、１５は固定パターン同期外れ検出回路であ
る。固定パターン発生回路１３は、指定されたビット長
の比較パターンを発生させ、その比較パターンは固定パ
ターンエラー測定回路１４に送出される。固定パターン
エラー測定回路１４では、この比較パターンと外部入力
データを比較する。この比較の結果、固定パターン同期
外れ検出回路１５では発生するエラーの計数を行い、あ
る期間の中でエラーが一定数以下であれば同期がとれた
ものと判断する。その後エラー数がある期間の中で一定
数以上となると同期が外れたたものと判断し、外部入力
データと比較パターンの比較を再度開始する。
ラー測定装置の構成を図４を参照して説明する。図４の
１３は固定パターン発生回路、１４は固定パターンエラ
ー測定回路、１５は固定パターン同期外れ検出回路であ
る。固定パターン発生回路１３は、指定されたビット長
の比較パターンを発生させ、その比較パターンは固定パ
ターンエラー測定回路１４に送出される。固定パターン
エラー測定回路１４では、この比較パターンと外部入力
データを比較する。この比較の結果、固定パターン同期
外れ検出回路１５では発生するエラーの計数を行い、あ
る期間の中でエラーが一定数以下であれば同期がとれた
ものと判断する。その後エラー数がある期間の中で一定
数以上となると同期が外れたたものと判断し、外部入力
データと比較パターンの比較を再度開始する。
【０００４】
【発明が解決しようとする課題】このような固定パター
ンのエラー測定装置では、固定パターンのビット長を拡
張して長いビット長にしようとする場合、現在の回路そ
のものを修正する必要がある。これはビット長を拡張す
ることにより、固定パターン発生回路１３および固定パ
ターンエラー測定回路１４を拡張にともなって変更しな
ければならないためである。
ンのエラー測定装置では、固定パターンのビット長を拡
張して長いビット長にしようとする場合、現在の回路そ
のものを修正する必要がある。これはビット長を拡張す
ることにより、固定パターン発生回路１３および固定パ
ターンエラー測定回路１４を拡張にともなって変更しな
ければならないためである。
【０００５】また、固定パターンを前半パターンと後半
パターンに２つに分割し、後半パターンを前半パターン
と同一のパターンに変換する方法あるいは前半パターン
を後半パターンと同一のパターンに変換する方法や、３
以上の繰り返しパターンに分割する方法では、偶数ビッ
ト長パターンおよび奇数ビット長パターンの１部のみ比
較することができ、素数からなるビット長パターンの全
てにはその適用できない。たとえば、奇数ビット長であ
る９ビット長パターンは前半パターンと後半パターンに
分割することは不可能であるが、３ビット長の繰り返し
パターンと考えれば分割方法を採用することはできる。
しかし、１１ビット長パターンの様に分割が不可能な素
数ビット長の場合は、その対応ができない。
パターンに２つに分割し、後半パターンを前半パターン
と同一のパターンに変換する方法あるいは前半パターン
を後半パターンと同一のパターンに変換する方法や、３
以上の繰り返しパターンに分割する方法では、偶数ビッ
ト長パターンおよび奇数ビット長パターンの１部のみ比
較することができ、素数からなるビット長パターンの全
てにはその適用できない。たとえば、奇数ビット長であ
る９ビット長パターンは前半パターンと後半パターンに
分割することは不可能であるが、３ビット長の繰り返し
パターンと考えれば分割方法を採用することはできる。
しかし、１１ビット長パターンの様に分割が不可能な素
数ビット長の場合は、その対応ができない。
【０００６】この発明は、従来の固定パターンを取り扱
う固定パターンのエラー測定装置をそのまま活用しなが
ら、この固定パターンよりも長い任意のビット長の拡張
固定パターンが使用できる固定パターンのエラー測定装
置の提供を目的とする。
う固定パターンのエラー測定装置をそのまま活用しなが
ら、この固定パターンよりも長い任意のビット長の拡張
固定パターンが使用できる固定パターンのエラー測定装
置の提供を目的とする。
【０００７】
【課題を解決するための手段】この目的を達成するた
め、この発明では、所定のビット長の固定パターンのエ
ラーを検出する固定パターンの測定手段と、前記所定の
ビット長より長いビット長の外部入力データが入力され
た場合に、該外部入力データが拡張固定パターンに一致
するか否かを検出する拡張固定パターン検出手段と、前
記拡張固定パターン検出手段により、前記外部入力デー
タが前記拡張固定パターンに一致する旨の検出結果が入
力された場合に、前記変換用設定パターン及び前記外部
入力データに基づいて、所定の同符号ビットを前記外部
入力データと同じビット長分繰り返した信号（例えば、
全て１）を出力する符号変換手段を有する。従って、前
記固定パターンエラー測定手段が、前記符号変換手段の
出力信号を固定パターン発生手段から入力された連続す
る同符号ビット（例えば、“１”の連続信号）と比較す
ることによって、拡張固定パターンのエラーが検出され
る。
め、この発明では、所定のビット長の固定パターンのエ
ラーを検出する固定パターンの測定手段と、前記所定の
ビット長より長いビット長の外部入力データが入力され
た場合に、該外部入力データが拡張固定パターンに一致
するか否かを検出する拡張固定パターン検出手段と、前
記拡張固定パターン検出手段により、前記外部入力デー
タが前記拡張固定パターンに一致する旨の検出結果が入
力された場合に、前記変換用設定パターン及び前記外部
入力データに基づいて、所定の同符号ビットを前記外部
入力データと同じビット長分繰り返した信号（例えば、
全て１）を出力する符号変換手段を有する。従って、前
記固定パターンエラー測定手段が、前記符号変換手段の
出力信号を固定パターン発生手段から入力された連続す
る同符号ビット（例えば、“１”の連続信号）と比較す
ることによって、拡張固定パターンのエラーが検出され
る。
【０００８】
【作用】このように、分割が不可能なビット長が存在す
るのであれば、全ビット長パターンを固定パターン（例
えば１ビット）の繰り返しパターンと考える事により、
従来の固定パターンのエラー測定装置の回路を活用しな
がら、拡張されたビット長の固定パターンのエラー測定
が可能となる。すなわち、従来の回路に拡張固定パター
ン検出回路１１と符号変換回路１２を加え、拡張固定パ
ターン検出回路１１で外部入力データが拡張固定パター
ンか否かを検出するとともに、その拡張固定パターンで
ある場合には、符号変換回路１２の作動によって、固定
パターンの繰り返しパターン、例えばオール１（または
オール０）のパターンに変換する。この変換により従来
の固定パターンのエラー測定装置の回路に何ら変更を加
えずに、拡張固定パターンのエラー測定が実行できる。
るのであれば、全ビット長パターンを固定パターン（例
えば１ビット）の繰り返しパターンと考える事により、
従来の固定パターンのエラー測定装置の回路を活用しな
がら、拡張されたビット長の固定パターンのエラー測定
が可能となる。すなわち、従来の回路に拡張固定パター
ン検出回路１１と符号変換回路１２を加え、拡張固定パ
ターン検出回路１１で外部入力データが拡張固定パター
ンか否かを検出するとともに、その拡張固定パターンで
ある場合には、符号変換回路１２の作動によって、固定
パターンの繰り返しパターン、例えばオール１（または
オール０）のパターンに変換する。この変換により従来
の固定パターンのエラー測定装置の回路に何ら変更を加
えずに、拡張固定パターンのエラー測定が実行できる。
【０００９】
【実施例】つぎに、この発明による実施例の固定パター
ンのエラー測定装置の構成を図１に示す。図１の１１は
外部入力データと入力クロックが入力し、ＣＰＵバスと
接続され、入力した外部入力データが拡張固定パターン
に一致するか否かを検出する拡張固定パターン検出回
路、１２は外部入力データと拡張固定パターン検出回路
１１からの検出信号を入力し、ＣＰＵバスと接続され、
エラーがない時には、固定パターンのビット長の同一パ
ターンの繰り返しからなる信号を出力する符号変換回路
であり、他は図４に示した従来の回路構成と同様の固定
パターン発生回路１３と固定パターンエラー測定回路１
４と固定パターン同期外れ検出回路１５を備える。な
お、固定パターン同期外れ検出回路１５から出力される
同期外れ検出信号は符号変換回路１２にも供給される。
ンのエラー測定装置の構成を図１に示す。図１の１１は
外部入力データと入力クロックが入力し、ＣＰＵバスと
接続され、入力した外部入力データが拡張固定パターン
に一致するか否かを検出する拡張固定パターン検出回
路、１２は外部入力データと拡張固定パターン検出回路
１１からの検出信号を入力し、ＣＰＵバスと接続され、
エラーがない時には、固定パターンのビット長の同一パ
ターンの繰り返しからなる信号を出力する符号変換回路
であり、他は図４に示した従来の回路構成と同様の固定
パターン発生回路１３と固定パターンエラー測定回路１
４と固定パターン同期外れ検出回路１５を備える。な
お、固定パターン同期外れ検出回路１５から出力される
同期外れ検出信号は符号変換回路１２にも供給される。
【００１０】図１で、ＣＰＵバスからそれぞれ、拡張固
定パターン検出回路１１には比較用設定パターンが供給
され、符号変換回路１２には変換用設定パターンが供給
される。比較用設定パターンは外部入力データが所定の
拡張固定パターンに一致するか否かを判定するためのパ
ターンであり、変換用設定パターンはその所定の拡張固
定パターンを固定パターンのビット長の同一パターンの
繰り返しからなる信号、すなわち本実施例では全て１の
信号に変換するためのパターンである。
定パターン検出回路１１には比較用設定パターンが供給
され、符号変換回路１２には変換用設定パターンが供給
される。比較用設定パターンは外部入力データが所定の
拡張固定パターンに一致するか否かを判定するためのパ
ターンであり、変換用設定パターンはその所定の拡張固
定パターンを固定パターンのビット長の同一パターンの
繰り返しからなる信号、すなわち本実施例では全て１の
信号に変換するためのパターンである。
【００１１】符号変換回路１２の出力が、固定パターン
の同一パターンの繰り返しとされるため、既存の固定パ
ターン発生回路１３と、固定パターンエラー測定回路１
４と、及び固定パターン同期外れ検出回路１５をそのま
ま利用することができ、拡張パターンは固定パターンと
は別個に設定できるため、図１の固定パターンのエラー
測定装置ではそのエラー測定の範囲を拡げることができ
る。
の同一パターンの繰り返しとされるため、既存の固定パ
ターン発生回路１３と、固定パターンエラー測定回路１
４と、及び固定パターン同期外れ検出回路１５をそのま
ま利用することができ、拡張パターンは固定パターンと
は別個に設定できるため、図１の固定パターンのエラー
測定装置ではそのエラー測定の範囲を拡げることができ
る。
【００１２】次に、拡張固定パターン検出回路１１と符
号変換回路１２の具体的な構成を図２を参照して説明す
る。拡張された１５ビット固定パターンを繰り返す外部
入力データはシフトレジスタ１に入力され、シリアル／
パラレル変換後固定パターン比較回路３に転送される。
固定パターン比較回路３へは、ＣＰＵから比較用設定パ
ターンがＣＰＵバスを介して送られており、固定パター
ン比較回路３において入力データと設定された比較用設
定パターンが比較される。この固定パターン比較回路３
は１５ビット全て一致した場合のみパルスをセレクタ４
に出力する。このセレクタ４には、固定パターン同期外
れ検出回路１５からの同期確立／外れの状態を表わす検
出信号が入力している。
号変換回路１２の具体的な構成を図２を参照して説明す
る。拡張された１５ビット固定パターンを繰り返す外部
入力データはシフトレジスタ１に入力され、シリアル／
パラレル変換後固定パターン比較回路３に転送される。
固定パターン比較回路３へは、ＣＰＵから比較用設定パ
ターンがＣＰＵバスを介して送られており、固定パター
ン比較回路３において入力データと設定された比較用設
定パターンが比較される。この固定パターン比較回路３
は１５ビット全て一致した場合のみパルスをセレクタ４
に出力する。このセレクタ４には、固定パターン同期外
れ検出回路１５からの同期確立／外れの状態を表わす検
出信号が入力している。
【００１３】動作開始時、検出信号は同期外れの状態に
ある。セレクタ４には固定パターン比較回路３の出力信
号とシフトレジスタ２からの出力信号が入力され、前記
検出信号が同期外れの状態では比較回路３の出力信号が
出力される。セレクタ４の出力信号は、パラレルロード
シフトレジスタ５に入力され、ＣＰＵにより設定されＣ
ＰＵバスによって送られた変換用設定パターンをパラレ
ル／シリアル変換させるための同期信号の役割を果た
す。
ある。セレクタ４には固定パターン比較回路３の出力信
号とシフトレジスタ２からの出力信号が入力され、前記
検出信号が同期外れの状態では比較回路３の出力信号が
出力される。セレクタ４の出力信号は、パラレルロード
シフトレジスタ５に入力され、ＣＰＵにより設定されＣ
ＰＵバスによって送られた変換用設定パターンをパラレ
ル／シリアル変換させるための同期信号の役割を果た
す。
【００１４】シフトレジスタ５よりシリアル出力された
信号の変換パターンと外部入力データの１５ビット固定
パターンをＥＸ−０Ｒ回路６で合成する事により、変換
後パターンである各ビットが全て“１”のパターンを作
成するが、この時の外部入力データとセレクタ４出力の
変換パターンの同期信号とシフトレジスタ５出力の変換
パターンおよび変換後の固定パターンの関係を図３のタ
イミングチャートに示す。
信号の変換パターンと外部入力データの１５ビット固定
パターンをＥＸ−０Ｒ回路６で合成する事により、変換
後パターンである各ビットが全て“１”のパターンを作
成するが、この時の外部入力データとセレクタ４出力の
変換パターンの同期信号とシフトレジスタ５出力の変換
パターンおよび変換後の固定パターンの関係を図３のタ
イミングチャートに示す。
【００１５】図３で、信号ａは外部入力データの波形
図、信号ｂはセレクタ４出力の変換パターンの同期信号
の波形図、信号ｃはシフトレジスタ５出力の変換パター
ンの波形図、信号ｄは変換後の固定パターンの波形図で
ある。符号変換された１ビットの繰り返しの固定パター
ンは既存の回路構成のまま活用された１ビット長の固定
パターンのエラー測定回路１４に入力されエラー測定を
行なう。図３の信号ｅは該固定パターンのエラー測定回
路１４の出力例であり、ここで例えば、１５ビットパタ
ーンを全ビット１のパターンに変換する具体例について
述べると、ＣＰＵから比較用設定パターンとして、 １１０ １０００ １１１０ １０１０（比較用設定パ
ターン） を設定した場合、その変換用パターンは ００１ ０１１１ ０００１ ０１０１（変換用設定パ
ターン） となる。
図、信号ｂはセレクタ４出力の変換パターンの同期信号
の波形図、信号ｃはシフトレジスタ５出力の変換パター
ンの波形図、信号ｄは変換後の固定パターンの波形図で
ある。符号変換された１ビットの繰り返しの固定パター
ンは既存の回路構成のまま活用された１ビット長の固定
パターンのエラー測定回路１４に入力されエラー測定を
行なう。図３の信号ｅは該固定パターンのエラー測定回
路１４の出力例であり、ここで例えば、１５ビットパタ
ーンを全ビット１のパターンに変換する具体例について
述べると、ＣＰＵから比較用設定パターンとして、 １１０ １０００ １１１０ １０１０（比較用設定パ
ターン） を設定した場合、その変換用パターンは ００１ ０１１１ ０００１ ０１０１（変換用設定パ
ターン） となる。
【００１６】仮に、この設定パターンに対して、１１０
１０００ １１１０ １０１０（外部入力データ）の
ようにエラーを含まない外部入力データが入力された場
合、変換用パターンにより変換された変換後のパターン
は、１１１ １１１１ １１１１ １１１１（変換後パ
ターン）のように全１５ビットの全てが１となり、固定
パターンエラー測定回路１４において、エラーは検出さ
れない。
１０００ １１１０ １０１０（外部入力データ）の
ようにエラーを含まない外部入力データが入力された場
合、変換用パターンにより変換された変換後のパターン
は、１１１ １１１１ １１１１ １１１１（変換後パ
ターン）のように全１５ビットの全てが１となり、固定
パターンエラー測定回路１４において、エラーは検出さ
れない。
【００１７】逆に、 １１０ ００００ １１１０ ００１０（外部入力デー
タ） のように、エラーを含む外部入力データが入力された場
合、変換用パターンにより変換された変換後パターンは １１１ ０１１１ １１１１ ０１１１（変換後パター
ン） となり、“０”のビット部分（第４ビット及び第１２ビ
ット）が固定パターンエラー測定回路１４によりエラー
ビットとして検出される。
タ） のように、エラーを含む外部入力データが入力された場
合、変換用パターンにより変換された変換後パターンは １１１ ０１１１ １１１１ ０１１１（変換後パター
ン） となり、“０”のビット部分（第４ビット及び第１２ビ
ット）が固定パターンエラー測定回路１４によりエラー
ビットとして検出される。
【００１８】固定パターン同期外れ回路１５において同
期確立した時点で検出信号は同期確立状態にレベル変化
する。この状態変化により、セレクタ４は固定パターン
比較回路３の出力信号を遮断し、シフトレジスタ２の出
力信号をシフトレジスタ５に入力する。同期が確立して
いる状態ではシフトレジスタ２の出力信号は同一タイミ
ングでセレクタ４に入力され、シフトレジスタ５の同期
用信号として用いられる。
期確立した時点で検出信号は同期確立状態にレベル変化
する。この状態変化により、セレクタ４は固定パターン
比較回路３の出力信号を遮断し、シフトレジスタ２の出
力信号をシフトレジスタ５に入力する。同期が確立して
いる状態ではシフトレジスタ２の出力信号は同一タイミ
ングでセレクタ４に入力され、シフトレジスタ５の同期
用信号として用いられる。
【００１９】
【発明の効果】以上のように、この発明によれば、従来
の構成に拡張固定パターン検出回路を付加し、かつ入力
パターンを全ビット１のように繰り返すパターンに変換
することにより、従来の固定パターンのエラー測定装置
に変更を加えることなく、偶数ビット長・奇数ビット長
に関わらず全ビット長の固定パターンのエラー測定を行
うことができ、広範囲なエラー測定が可能となる。
の構成に拡張固定パターン検出回路を付加し、かつ入力
パターンを全ビット１のように繰り返すパターンに変換
することにより、従来の固定パターンのエラー測定装置
に変更を加えることなく、偶数ビット長・奇数ビット長
に関わらず全ビット長の固定パターンのエラー測定を行
うことができ、広範囲なエラー測定が可能となる。
【図１】この発明による固定パターンのエラー測定装置
の構成図である。
の構成図である。
【図２】拡張固定パターン検出回路１１と符号変換回路
１２の実施例の構成図である。
１２の実施例の構成図である。
【図３】同期外れ時の一致パルス検出前後の動作を説明
するタイミングチャートである。
するタイミングチャートである。
【図４】従来技術による固定パターンのエラー測定装置
の構成図である。
の構成図である。
１・２・５ シフトレジスタ ３ 固定パターン比較回路 ４ セレクタ ６ ＥＸ−０Ｒ回路 １１ 拡張固定パターン検出回路 １２ 符号変換回路 １３ 固定パターン発生回路 １４ 固定パターンエラー測定回路 １５ 固定パターン同期外れ回路
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 1/00
Claims (1)
- 【請求項１】所定ビット長の固定パターンを発生する固
定パターン発生手段と、前記固定パターンと外部入力デ
ータとをビット単位で比較することにより、前記外部入
力データの各ビットについてのエラーを検出する固定パ
ターンエラー測定手段と、前記固定パターンエラー測定
手段から出力されるエラーを計数する固定パターンエラ
ー計数手段を備える固定パターンのエラー測定装置にお
いて、 前記所定ビット長よりそのビット長が長い拡張固定パタ
ーンと外部入力データとが入力され、前記外部入力デー
タが前記拡張固定パターンに一致するか否かを検出する
拡張固定パターン検出手段と、 前記拡張固定パターンと同じビット長の変換用設定パタ
ーン、前記拡張固定パターン検出手段から出力される検
出結果及び前記外部入力データとが入力され、前記拡張
固定パターン検出手段により、前記外部入力データが前
記拡張固定パターンに一致する旨の検出結果が入力され
た場合に、前記変換用設定パターン及び前記外部入力デ
ータに基づいて、所定の同符号ビットを前記外部入力デ
ータと同じビット長分繰り返した信号を出力する符号変
換手段を備え、 前記固定パターンエラー測定手段が、前記符号変換手段
の出力信号を固定パターン発生手段から入力された連続
する同符号ビットと比較することによって、拡張固定パ
ターンのエラーを検出することを特徴とする固定パター
ンのエラー測定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06118893A JP3246044B2 (ja) | 1993-02-25 | 1993-02-25 | 固定パターンのエラー測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP06118893A JP3246044B2 (ja) | 1993-02-25 | 1993-02-25 | 固定パターンのエラー測定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06252894A JPH06252894A (ja) | 1994-09-09 |
| JP3246044B2 true JP3246044B2 (ja) | 2002-01-15 |
Family
ID=13163945
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06118893A Expired - Fee Related JP3246044B2 (ja) | 1993-02-25 | 1993-02-25 | 固定パターンのエラー測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3246044B2 (ja) |
-
1993
- 1993-02-25 JP JP06118893A patent/JP3246044B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06252894A (ja) | 1994-09-09 |
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|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
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