JP2957250B2

JP2957250B2 - パイロットパタン検査回路

Info

Publication number: JP2957250B2
Application number: JP2252536A
Authority: JP
Inventors: 充成 ▲高▼橋
Original assignee: Fujitsu Ltd; Fujitsu Communication Systems Ltd
Current assignee: Fujitsu Ltd; Fujitsu Communication Systems Ltd
Priority date: 1990-09-20
Filing date: 1990-09-20
Publication date: 1999-10-04
Anticipated expiration: 2014-10-04
Also published as: JPH04129452A

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術パイロットパタン構成図（第４図）従来技術の回路ブロック図（第５図）従来技術のタイムチャート（第６図）発明が解決しようとする課題課題を解決するための手段本発明の原理説明図（第１図）作用実施例本発明の実施例回路ブロック図（第２図）本発明の実施例タイムチャート（第３図）発明の効果〔概要〕受信した信号の構成がパイロットパタンと一致するか
否かにより該信号が通過したディジタル通信装置の正常
性を検査するパイロットパタン検査回路に関し、回路を構成する半導体回路全体の規模が小さくLSI化
に適したパイロットパタン検査回路を提供することを目
的とし、複数のパイロットパタンの信号がマルチフレームを構
成する複数のフレームの特定のタイムスロットに一定の
組合せで挿入されたディジタル多重通話路のディジタル
信号を被試験ディジタル通信装置を経て受信し、受信し
た前記タイムスロットの信号とパイロットパタンの一致
を検査するパイロットパタン検査回路において、前記デ
ィジタル多重通話路より受信した前記ディジタル信号よ
りパイロットパタンの信号が挿入された特定のタイムス
ロットの最下位ビットを抽出して前記マルチフレームの
開始点を検出するマルチフレーム検出手段と、前記マル
チフレーム検出手段４がマルチフレームを検出したとき
に送出する信号を入力し、前記ディジタル多重通話路に
挿入された前記複数のパイロットパタンと同一のパイロ
ットパタンを入力されるフレームに対応して作成して送
出するパイロットパタン作成手段と、前記ディジタル多
重通話路より入力される直列ビットのディジタル信号を
並列ビットのディジタル信号に変換して出力する直並列
変換手段と、前記直並列変換手段より出力される並列ビ
ットのディジタル信号と、前記パイロットパタン作成手
段より出力されるパイロットパタンを入力して比較し、
ビット構成が不一致の場合にエラー表示を行う比較手段
を備えるように構成する。

〔産業上の利用分野〕

本発明は、受信した信号の構成がパイロットパタンと
一致するか否かにより該信号が通過したディジタル通信
装置の正常性を検査するパイロットパタン検査回路に関
する。

ディジタル交換機の時分割スイッチやディジタル伝送
装置等、各種ディジタル通信装置の正常性を試験する方
法として、該ディジタル通信装置に接続されるディジタ
ル多重通話路の試験しようとするタイムスロットに特定
のパタン（以下、パイロットパタンと記す）をもつディ
ジタル信号を入力し、他端において該タイムスロットを
受信してそのタイムスロットに含まれているディジタル
信号の内容が送信されたパイロットパタンと一致するか
否かを確認する方法が一般に用いられている。

上記において受信側でパイロットパタンを検査するパ
イロットパタン検査回路には、該回路内でパイロットパ
タンの信号を作成し、ディジタル多重通信路より送られ
てくる直列ビットの信号と比較する回路が従来から用い
られている。しかし、直列ビットによる比較回路は回路
構成が複雑となり、大規模集積回路（LSI）化を行う場
合の阻害要因となっていた。

そのため、回路構成が簡単でLSI化に適したパイロッ
トパタン検査回路が必要となっている。

〔従来の技術〕

第４図はパイロットパタンの構成図、第５図は従来技
術によるパイロットパタン検査回路の回路ブロック図、
第６図は第５図のタイムチャートである。

ディジタル通信装置の正常性を試験する場合に、ディ
ジタル通信装置を通過するディジタル信号の構成が例え
ば８ビットであれば、ビット構成が“10101010"と“010
10101"の２種類の信号を入力し、出力側に同一ビット構
成の信号が出力されればそのディジタル通信装置は内部
のメモリ回路等を含む各部の機能が正常に動作している
と判断する検査方法が一般的に用いられている。ここで
“1010"は符号（キャラクタ）の“A"に該当し、“0101"
は符号の“5"に該当するため、８ビット（１バイト）か
らなる上記２種類の信号を“AA"と“55"で表わし、これ
ら２組のビット構成をパイロットパタンと呼ぶこととす
る。

第４図は上記のパイロットパタンをディジタル多重通
話路に挿入する場合の挿入方法の一例を示している。同
図（１）はディジタル多重通話路（以下、ハイウェイま
たはHWと記す）の特定のタイムスロット（以下、TSと記
す）に前記パイロットパタンを挿入する位置の一例であ
る。ハイウェイが2Mビットのハイウェイであれば、８ビ
ットからなるTSが１フレームに32個含まれるが、パイロ
ットパタンはこの32TSの中で試験を行うTSに挿入する。
パイロットパタンは同時に複数のTSに挿入することも可
能であるが、第４図（１）にはTS0のみにパイロットパ
タンを挿入した例を示す。

第４図（２）は挿入するパイロットパタンをフレーム
対応に図示したものである。図は、全フレームに同一の
パイロットパタンを挿入せずに、例えば第１フレームの
TS0に“55"、第２フレームのTS0に“AA"の如く挿入し、
かつ４フレームを単位として“55"と“AA"の順序を入替
え、８フレームでパイロットパタンの１サイクルを構成
した例を示している。この例の如く、パイロットパタン
はマルチフレームによって１サイクルを構成するのが一
般的である。

同図（２）にはまた、パイロットパタン“55"及び“A
A"を構成する各８ビットの最下位ビット（以下、LSBと
記す）が“0"であるか“1"であるかが記してある。上記
の如く、パイロットパタンはフレームによって異なるた
め、パイロットパタン検査回路でパイロットパタンが正
しいか否かを判定するためには受信したタイムスロット
がマルチフレームの何番目のフレームのものであるかを
識別する必要がある。そのためにはマルチフレームの開
始点の識別が必要であるが、これをこのLSBによって行
うことができる。図より明らかなように、各フレームの
TS0のLSBを順次抽出したとき、連続する３フレームのLS
Bが“011"となるのはマルチフレームの変化点のみであ
る。従って、LSBが“011"となったとき、最後の“1"が
検出された時点がマルチフレームの開始点、即ち、第１
フレームのTS0のLSBの受信を示し、これをもとに受信し
たTSのフレーム番号を識別することが可能となる。

以下、第４図に示したパイロットパタンを前提とし、
第６図を併用して第５図を説明する。なお、第５図中の
〜は第６図に波形を示した点である。

第５図のハイウェイ２（第６図の参照、以下単に
等と記す）にはパイロットパタンが挿入されたTS0を含
むディジタル信号が直列で入力され、ハイウェイの基準
クロック（例えば2MHz）がCK1（）として図示省略さ
れた回路より供給されている。CK2（）はCK1の位相が
反転したクロックである。

シフトレジスタ（SFRと略記）21のＡ端子（以下、
「端子」を省略）にはパイロットパタンが挿入されたTS
の直前にＬレベルのパルスが送出される同期信号TSP
が接続されているが、SFR21のＡにTSPのＬレベルのパル
スが入力されると、CK1の立ち上がりで同パルスがQ₀
にＬレベルで第６図の如く出力され、以下CK1の入力
の都度シフトされて８個目のCK1によりQ₇にＬレベルの
パルスが出力される（）。Q₇の出力パルスはフリッ
プフロップ（FFと略記）22のＤに入力され、CK2により
基準クロックCK1の半周期分遅れてＬレベルのパルスが
Ｑより出力される（）。FF22の出力パルスは更にFF
23のＤに入力されて更に半周期遅れたＬレベルのパルス
（）となってＱより出力され、セット−リセット型FF
（Ｓ−Ｒ FF）24のＲにレベル反転して入力される。

先にSFR21のQ₀より出力されたパルスはＳ−Ｒ型FF2
4のＳにレベル反転されて入力され、該Ｓ−Ｒ型FF24を
セットし、ＱよりＨレベルを出力（）するが、上記の
如くＲにパルスが入力されることにより該Ｓ−Ｒ型FF
24はリセットされ、Ｑの出力はＬレベルとなる（）。

一方、ハイウェイ２より入力されたディジタル信号
はSFR26のＡに入力されているが、この状態ではQ₀〜Q₇
に出力は送出されていない。この状態でCPにFF22のQNよ
りパルスが入力されると、その時にＡに入力されている
ディジタル信号のパルスをQ₀に出力する。上記における
FF22のQNよりの出力パルスはFF22のＱの出力パルスの
レベルが反転したものであり、パイロットパタンが挿入
されているTS0（）の最下位ビット（LSB）に同期して
いるため、SFR26のQ₀よりTS0の最下位ビットのパルスが
出力される（）。この動作は１フレームに一度、TS0
が入力される都度繰り返され、その都度最新のTS0の最
下位ビットがQ₀より出力され、前フレームのTS0の最下
位ビットはQ₁,Q₂へと順次シフトされて出力される。即
ち、前々回、前回及び今回のフレームの最下位ビットが
それぞれQ₂,Q₁及びQ₀より出力される。なお、第６図で
は前々回及び前回のフレームの入力は図示省略され、今
回、即ちマルチフレームの第１フレームのTS0が入力さ
れた状態のみが示されている。

このQ₂,Q₁,Q₀の出力がそれぞれ“0",“1",“1"となっ
たときは第４図で説明した如くマルチフレームの第１フ
レームのTS0の最下位ビットが入力された時点を示して
いる。第６図のにおけるマルチフレーム検出の記載は
この点を示している。このQ₀及びQ₁の出力は直接、Q₂の
出力はレベル反転されてNAND回路27に入力される。この
とき該NAND回路27には前記FF22のQNよりの出力パルスが
入力され、論理積条件が成立するのでＬレベルのパルス
（）が出力され、カウンタ（CNT）28のＬ及びＪ−Ｋ
型FF29のＪに入力される。

一方、Ｊ−Ｋ型FF29はK,R_Dに“1"即ちＨレベルが接続
され、ＪにもＨレベルが入力されている状態ではCPに立
ち上がり入力がある都度Ｑの出力電位を反転する回路で
あるため、CPの入力クロックCK1に同期したパルスをＱ
より送出している（）。この状態で上記のＬレベルの
パルスがＪに入力されるが、Ｊ−Ｋ型FF29はＪがＬレベ
ルのときは、CPに立ち上がり入力があるとＱにＬレベル
を出力する回路となっているため、第６図に示す如く出
力パルスはこの時点で変化せずにそのままパルス送出
を続ける。

また、カウンタ28のＬ（ロード端子）にはそれまでNA
ND回路27のＨレベル（）がレベル反転されて入力され
ていたが、上記によりNAND回路27よりＬレベルのパルス
（）がＬに入力されると、次にCPに入力されるSFR21
のQ₇よりの出力パルスの立ち上がり時にD₀〜D₃に設定
されているカウント初期値をロードする。カウント初期
値は、D₀に“1"、D₁〜D₃に地気即ち“0"が接続されてい
るのでQ₀〜Q₃より２進数による初期値“1"が出力される
（）。以下、フレームが変化する都度カウントアップ
が行われれが、Q₀〜Q₃の出力とフレーム番号との対応は
表１の通りとなり、第１フレームのTS0が入力されたと
きはQ₀のみより“1"即ちＨレベルが出力されて排他的OR
回路（EOR）30に入力される。

上記EOR30はカウンタ28のQ₀より“0"即ちＬレベルが
入力されているときに他方の端子に“0"でない入力があ
ると不一致を示す“1"即ちＨレベルを出力するため、EO
R30の出力はＪ−Ｋ型FF29のＱよりの出力パルスと同
一パルスとなる。同様にカウンタ28のQ₂より“0"が出力
されているときはEOR31の出力はEOR30の出力と同一にな
る。EOR31の出力はFF32のＤに入力され、クロックCK1に
同期してＱよりパルスとして出力される。このパルス
が入力されたTS0のパタンと比較する基準パイロット
パタンのパルスとなる。

ここで、ハイウェイ２より入力されるディジタル信号
はOR回路33を経てFF34に入力され、クロックCK1によ
り基準クロック１周期分シフトされてＱよりの如く出
力される。第６図のに示されたTS0は第１フレームのT
S0であるため、そのビット構成は“55"即ち“0101・
・”であるが、このと前記パイロットパタンはいず
れも直列ビットでEOR35に入力される。第６図より明ら
かなように、FF34より出力されるTS0のパタンとパイ
ロットパタンは一致するため、EOR35よりAND回路36に
は出力が送出されない。

一方、Ｓ−Ｒ型FF24のＱより出力されるＨレベルの信
号はFF25のＤに入力されるが、ＤにＨレベルが入力さ
れている間、即ち、第１フレームのTS0が入力されてか
ら第１フレームのTS1が入力されるまでの間、該FF25の
ＱよりＨレベルが出力され（）、前記AND回路36の他
の端子に入力されて該回路のゲートを開く。しかし、前
記の如く第１フレームのTS0がパイロットパタンに一致
しているときにはEOR35より出力が送出されないため、
エラー表示用のＪ−Ｋ型FF38のＪには入力が行われな
い。なお、Ｊ−Ｋ型FF38はFF25よりＨレベルが送出さ
れていないとき、即ち、TS0とパイロットパタンの比較
が行われていないときはＫにＨレベルが入力され、かつ
Ｊには入力がない（Ｌレベルが入力される）ためＱより
出力は送出されない。また、にＨレベルが送出された
ときはＫにＬレベルが入力されるが、ＪにＬレベルが入
力されればＱよりはそれ以前と同一レベルの出力が送出
される。従って、TS0とパイロットパタンが一致し、EOR
35及びAND回路36を通してＪにＨレベルが入力されない
ときはそれ以前の出力であるＬレベルがＪ−Ｋ型FF38の
Ｑより送出され、エラーは表示されない。もし、TS0と
パイロットパタンが不一致のときはＫにＬレベルが入力
され、かつＪにＨレベルが入力されるため、クロックCK
2の立ち下がり時にＪ−Ｋ型FF38のＱよりＨレベルのエ
ラー表示が出力される（第６図に一点鎖線で示す）。

以上、第１フレームのTS0のパイロットパタンとの比
較が行われたのち、前記の如くカウンタ28のQ₀より“1"
が出力されるとEOR30よりの出力は位相が反転し、これ
に伴って、EOR31が変化し、FF32の出力が図示のごと
く変化する。これは基準パイロットパタンが“0101・
・”即ち“55"から“1010・・”即ち“AA"に切り替わっ
たことを示し、第２フレームのTS0はこの“AA"に相当す
る基準パイロットパタンと前記同様にして比較される
こととなる。また、第４図に示した如くTS0には第１フ
レームから第４フレームまでは“55"と“AA"が交互に挿
入されているが、第５フレームは第４フレームと同一の
“AA"が使用される。“55"と“AA"を交互に切替えるの
はカウンタ28のQ₀の出力であるが、第４フレームと第５
フレームに同一パイロットパタンを送出するようにする
のはカウンタ28のQ₂の出力である。前記の如く、第４フ
レームのTS0受信時に次の第５フレームのパイロットパ
タンが作成されるが、表１に示した如く第４フレームの
TS0受信時にQ₂に“1"が出力されるため、“AA"から“5
5"に切替えられてEOR30より出力されたパルスをEOR31で
更に反転して“AA"のパタンとし、FF32に入力する。

第２フレーム以下の動作については以上を除き第１フ
レームと同様であるので説明を省略する。

従来技術においては以上の如く、ハイウェイより受信
されたパイロットパタンを挿入されたTSのビット構成を
パイロットパタン検査回路において作成したパイロット
パタンとシリアルで比較し、不一致の場合にエラー信号
を送出しているが、第５図より明らかなように回路構成
が複雑であるため、総ゲート数が大きく、そのため回路
をLSI化する場合の障碍となっている。

〔発明が解決しようとする課題〕従来技術におけるパイロットパタン検査回路は回路の
構成が複雑で、ゲート数で換算した回路規模が大きいた
め、LSI化を行うことが困難であった。

本発明は、回路を構成する半導体回路全体の規模が小
さくLSI化に適したパイロットパタン検査回路を提供す
ることを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。

図中、１は複数のパイロットパタンの信号がマルチフ
レームを構成する複数のフレームの特定のタイムスロッ
トに一定の組合せで挿入されたディジタル多重通話路２
のディジタル信号を被試験ディジタル通信装置３を経て
受信し、受信した前記タイムスロットの信号とパイロッ
トパタンの一致を検査するパイロットパタン検査回路、
２はディジタル多重通話路、３は被試験ディジタル通信
装置、４は前記ディジタル多重通話路２より受信した前
記ディジタル信号よりパイロットパタンの信号が挿入さ
れた特定のタイムスロットの最下位ビットを抽出して前
記マルチフレームの開始点を検出するマルチフレーム検
出手段、５は前記マルチフレーム検出手段４がマルチフ
レームを検出したときに送出する信号を入力し、前記デ
ィジタル多重通話路２に挿入された前記複数のパイロッ
トパタンと同一のパイロットパタンを入力されるフレー
ムに対応して作成するパイロットパタン作成手段、６は
前記ディジタル多重通話路２より入力される直列ビット
のディジタル信号を並列ビットのディジタル信号に変換
して出力する直並列変換手段、７は前記直並列変換手段
６より出力される並列ビットのディジタル信号と、前記
パイロットパタン作成手段５より出力されるパイロット
パタンを入力して比較し、ビット構成が不一致の場合に
エラー信号を出力する比較手段である。

〔作用〕

第１図において、ディジタル多重通話路（ハイウェ
イ）２には試験を行うタイムスロットにマルチフレーム
形式で複数のパイロットパタンが挿入されており、試験
対象の時分割交換機などのディジタル通信装置３を通し
て前記パイロットパタンがパイロットパタン検査回路１
に入力される。

ハイウェイ２より入力されるディジタル信号は多重化
されたまま直列に入力されるが、パイロットパタン検査
回路のマルチフレーム検出手段４においては前記パイロ
ットパタンが挿入されているタイムスロットを抽出し、
その最下位ビットの内容をマルチフレームの中の複数フ
レームについて確認することによりマルチフレームの第
１フレームを検出し、パイロットパタン作成手段５に出
力する。

パイロットパタン作成手段５は予め設定した複数のパ
イロットパタンの出力回路を有しているが、マルチフレ
ームのフレームによって挿入されているパイロットパタ
ンがことなるため、前記マルチフレーム検出手段４より
第１フレームの検出情報を受信すると、フレームに同期
するパルスを用いて、前記複数のパイロットパタンの中
からフレーム番号に応じたパイロットパタンを選択し、
比較手段７に送出する。

また、直並列変換手段６ではハイウェイ２から直列ビ
ットで入力されるディジタル信号を並列ビットに変換し
て比較手段７に出力する。

比較手段７はハイウェイ２を通して入力されたディジ
タル信号をパイロットパタンの挿入されたタイムスロッ
トについて前記パイロットパタン作成手段５より比較手
段７に送出されたパイロットパタンと比較し、一致しな
いビットがあればエラー表示を行う。

本発明は、以上の如く簡単な原理によりパイロットパ
タンの検査を行うため、構成が簡略で回路規模が小さな
パイロットパタン検査回路を実現することができる。

〔実施例〕

第２図は本発明のパイロットパタン検査回路の一実施
例の回路ブロック図、第３図は第２図の回路ブロックの
タイムチャートであり、第２図中の〜は第３図に波
形を図示た点を示す。

全図を通じ、同一対象物は同一記号で示し、FF1,FF2
はフリップフロップ、SFR1は３ビットシフトレジスタ、
SFR2は６ビットシフトレジスタ、SFR3は８ビットシフト
レジスタ、AND1,AND2は論理積（AND）回路、OR1,OR2は
論理和（OR）回路、EORA〜EORHは排他的論理和（EOR）
回路、INV1,INV2はインバータである。

以下、第３図を併用して第２図を説明する。

第２図のHW2は例えば2Mビットのハイウェイを示して
いるが、第２図及び第３図におけるHW2は前記第４図
（１）の如く構成され、パイロットパタンがTS0に第４
図（２）に示す如く挿入された例を前提とする。

HW2よりは第３図に示す如く最上位ビット（MSB）よ
り最下位ビット（LSB）までの８ビットからなるTS0ほか
の各ディジタル信号が直列で入力される（TS0以外は図
示省略）が、これらはFF1のＤ端子に入力され、CKに入
力される基準クロック、即ち2MビットのクロックCKに
同期してＱより出力され（）、SFR1のＤに入力され
る。

また、第２図のLSBPは各タイムスロットの最下位ビ
ットに同期するパルスであるが、第３図に示す如くHW
2に入力されるTS0の最下位ビットよりクロックCKの半
周期分遅れて送出される。また、TS0Pは図示省略され
た回路により作成され、第３図のTS0に同期して送出
される。LSBP及びTS0PはAND回路に入力され、AND条
件が成立したときに出力をFF2のＤに送出する。該FF2
のCKにはクロックCKがINVを介して供給されているた
め、Ｑより出力されるパルスは入力パルスをクロッ
ク半周期分遅らせたパルスとなる。

前記パルスはSFR1のCKに入力され、その立ち上がり
のときにＤに入力された信号をQAに出力する。第３図に
示す如く、パルスの立ち上がりのときにＤに入力され
ている信号はTS0の最下位ビットLSBである。従って、
このビットが“1"であればQAに“1"が出力されることと
なるが、ここでは第３図のHWに図示されたフレームの
前々フレームのTS0のLSBが“0"、前フレームのTS0のLSB
が“1"であるとし（以上、第３図には図示省略）、図示
されたTS0のLSBが“1"であるとすると、SFR1のQCに
“0",QB及びQCにそれぞれ“1"が出力された状態とな
る。この状態は、第３図に示したTS0のLSBがマルチフレ
ームの第１フレームのものであることを意味し（第４図
参照）、AND2よりＨレベルが出力される（）。以上の
如くして、により、マルチフレーム検出回路４はマルチ
フレームの開始点を検出する。

AND2より出力される前記Ｈレベル信号はマルチフレ
ーム検出信号として第２フレームのTS0のLSBが入力され
るまで送出されるが、該信号はSFR2のＤに入力される。
このSFR2のCKにはFPAが入力されているが、このFPA
は図示省略されたフレーム同期パルスよりクロックCK
の１周期分遅れて送出されるように作成されたパルスで
ある。SFR2のＤにＨレベル信号が入力されているときに
CKにFPAが入力されるとSFR2はカウントを行い、QAに
“1"を出力するが、第３図より明らかな如く、第１フレ
ームの場合、ＤにＨレベルの信号が入力されたときは
第１フレームのFPAは既に送出されたあとであるた
め、QAは“0"を送出した状態となる。QAに“1"が出力さ
れるのは第２フレームにおいてFPAが送出されたとき
となるが、以下このカウントはフレームが進むごとに行
われ、第３フレームでQB、第４フレームでQCの如く“1"
が出力される。このQA〜QFの出力はOR1により論理和が
とられて出力されるが、QA〜QFの出力及びOR1の出力をT
S0を受信したときのフレーム番号と対比すると表２の如
くなる。

OR1より“0"が出力されるとその出力が直接入力され
るEORA、EORC、EORE、EORFの片端子には“0"が入力さ
れ、INV2を介して入力されるEORB、EORD、EORF、EORHの
片端子には“1"が入力される。即ち、EORHからEORAの各
片端子には順に“10101010"即ち、“AA"が入力される。
同様にOR1より“1"が出力されたときは８つのEORの各片
端子に“55"のパイロットパタンが入力されることとな
る。

比較回路７のEORHからEORAまでの８つのEORはMSBから
LSBまでの８つのビットに対応するため、前記OR1の“0"
と“1"はEORHからEORAにおいて比較する基準パイロット
パタンを決定する制御回路となっている。表１のOR1の
出力とフレームの対応は第４図（２）のパイロットパタ
ンと一致している。即ち、パイロットパタン作成回路５
はフレームごとに基準パイロットパタンを作成して比較
回路７に供給する動作をおこなっている。

次に、比較回路７において比較する入力信号について
説明する。

HW2より直列で入力されるディジタル信号はSFR3の
Ｄに入力され、反転されたクロックCKにより順次シフト
されて出力する。例えば、TS0のMSBがＤに入力される
と、該MSBは最初のクロックでQAより出力され（）、
次のクロックでQBに出力され、以下順次シフトされて８
ビット目のLSBが入力されたときはQHより出力される
（）。この状態でSFR3のQH〜QAにはTS0のMSBからLSB
の８ビットが並列で出力され、比較回路７の８つのEOR
の各片端子に入力される。

これによって、前記パイロットパタン作成回路５より
入力されたパイロットパタンとTS0の信号が比較され、
８ビットの内１ビットでも一致しないビットがあればそ
のビットに対応するEORより出力が送出され、OR2を経て
エラー（NG）表示が行われる（）。なお、第２図では
SFR3よりの出力とパイロットパタン作成回路５よりの基
準パイロットパタンの同期をとる回路は省略している。

以上から明らかな如く、第２図のパイロットパタン検
査回路は第５図に示した従来技術のパイロットパタン検
査回路に比して構成が簡単であり、総ゲート数が従来技
術の回路に比して大幅に減少するのでLSI化が容易に行
え、それによって回路の大幅な経済化が実現できる。

以上、第２図及び第３図によって本発明の実施例を説
明したが、第２図及び第３図はあくまで本発明の一実施
例に過ぎず、第２図を構成するマルチフレーム検出回路
４、パイロットパタン作成回路５及び比較回路７の内部
構成を第２図と部分的に変えて同一作用を行わせること
は容易に可能である。また、動作シーケンスを第３図と
部分的に異なるものとして同一作用を行わせることも可
能である。また、第２図及び第３図においてはパイロッ
トパタンを“55"及び“AA"の２種類とし、マルチフレー
ムを８フレーム構成として各フレームに挿入するパイロ
ットパタンを第４図に示したパタンを適用して説明した
が、ビット構成等によりパイロットパタンの数及び内容
を変更したり、マルチフレームの数及び各フレームに使
用するパイロットパタンの種類を変更しても本発明の構
成をそれに適したものとすることは容易に可能であり、
本発明はこれらの変形を排除するものではない。

〔発明の効果〕

以上説明したように、本発明によれば、受信した信号
の構成がパイロットパタンと一致するか否かにより該信
号が通過したディジタル通信装置の正常性を検査するパ
イロットパタン検査回路を小さな規模で構成することが
できるため、パイロットパタン検査回路をLSI化するこ
とが可能となり、かかるパイロットパタン検査回路のコ
スト逓減に大きな効果を有する。

【図面の簡単な説明】

第１図は本発明の原理説明図、第２図は本発明の実施例
回路ブロック図、第３図は本発明の実施例タイムチャー
ト、第４図はパイロットパタン構成図、第５図は従来技
術の回路ブロック図、第６図は従来技術のタイムチャー
トである。図中、１……パイロットパタン検査回路２……ディジタル多重通話路３……ディジタル通信装置４……マルチフレーム検出手段５……パイロットパタン作成手段６……直並列変換手段７……比較手段である。

フロントページの続き (56)参考文献特開平１−218153（ＪＰ，Ａ) 特開昭64−34046（ＪＰ，Ａ) 特開昭63−232557（ＪＰ，Ａ) 特開昭58−105654（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】複数のパイロットパタンの信号がマルチフ
レームを構成する複数のフレームの特定のタイムスロッ
トに一定の組合せで挿入されたディジタル多重通話路
（２）のディジタル信号を被試験ディジタル通信装置
（３）を経て受信し、受信した前記タイムスロットの信
号とパイロットパタンの一致を検査するパイロットパタ
ン検査回路（１）において、前記ディジタル多重通話路（２）より受信した前記ディ
ジタル信号よりパイロットパタンの信号が挿入された特
定のタイムスロットの最下位ビットを抽出して前記マル
チフレームの開始点を検出するマルチフレーム検出手段
（４）と、前記マルチフレーム検出手段（４）がマルチフレームを
検出したときに送出する信号を入力し、前記ディジタル
多重通話路（２）に挿入された前記複数のパイロットパ
タンと同一のパイロットパタンを入力されるフレームに
対応して作成して送出するパイロットパタン作成手段
（５）と、前記ディジタル多重通話路（２）より入力される直列ビ
ットのディジタル信号を並列ビットのディジタル信号に
変換して出力する直並列変換手段（６）と、前記直並列変換手段（６）より出力される並列ビットの
ディジタル信号と、前記パイロットパタン作成手段
（５）より出力されるパイロットパタンを入力して比較
し、ビット構成が不一致の場合にエラー表示を行う比較
手段（７）を備えたことを特徴とするパイロットパタン
検査回路。