JPH0685775A - デジタル信号受信用の同期信号検出回路 - Google Patents
デジタル信号受信用の同期信号検出回路Info
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- JPH0685775A JPH0685775A JP34239292A JP34239292A JPH0685775A JP H0685775 A JPH0685775 A JP H0685775A JP 34239292 A JP34239292 A JP 34239292A JP 34239292 A JP34239292 A JP 34239292A JP H0685775 A JPH0685775 A JP H0685775A
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- synchronizing signal
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- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
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- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
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- H04N7/08—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division
- H04N7/083—Systems for the simultaneous or sequential transmission of more than one television signal, e.g. additional information signals, the signals occupying wholly or partially the same frequency band, e.g. by time division with signal insertion during the vertical and the horizontal blanking interval, e.g. MAC data signals
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- Computer Networks & Wireless Communication (AREA)
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- Time-Division Multiplex Systems (AREA)
- Synchronizing For Television (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 エラーが多少存在しても、同期信号を発生さ
せるデジタル信号受信用の信号検出回路を提供する。 【構成】 デジタル信号受信用の同期信号検出回路内、
偶数フレーム同期信号検出部は、入力信号をシフトする
シフトレジスタと、その並列出力端に連結され、出力デ
ータとそれに対応する固定データを排他論理和させる複
数のゲートからなるゲート群と、このゲートの出力端に
連結され出力電圧を合算させるための複数の抵抗からな
る抵抗群と、合算出力電圧と基準電圧とを比較して出力
する比較器とを含み、奇数フレーム同期信号検出部は偶
数フレーム同期信号の構成と同一である。各奇数及び偶
数フレーム同期信号検出部から出力される電圧値は基準
電圧と比較され、エラービット数を問わず同期と認めら
れる。検出された奇数及び偶数フレーム同期信号は論理
和され、完全なフレーム同期信号を出力する。
せるデジタル信号受信用の信号検出回路を提供する。 【構成】 デジタル信号受信用の同期信号検出回路内、
偶数フレーム同期信号検出部は、入力信号をシフトする
シフトレジスタと、その並列出力端に連結され、出力デ
ータとそれに対応する固定データを排他論理和させる複
数のゲートからなるゲート群と、このゲートの出力端に
連結され出力電圧を合算させるための複数の抵抗からな
る抵抗群と、合算出力電圧と基準電圧とを比較して出力
する比較器とを含み、奇数フレーム同期信号検出部は偶
数フレーム同期信号の構成と同一である。各奇数及び偶
数フレーム同期信号検出部から出力される電圧値は基準
電圧と比較され、エラービット数を問わず同期と認めら
れる。検出された奇数及び偶数フレーム同期信号は論理
和され、完全なフレーム同期信号を出力する。
Description
【０００１】
【産業上の利用分野】本発明はデジタル信号を正確に受
信するための同期信号検出回路に係り、特にデジタル信
号ビット中に所定数のエラービットが存しても同期信号
を検出できるようにしたデジタル信号受信用の同期信号
検出回路に関する。
信するための同期信号検出回路に係り、特にデジタル信
号ビット中に所定数のエラービットが存しても同期信号
を検出できるようにしたデジタル信号受信用の同期信号
検出回路に関する。
【０００２】
【従来の技術】デジタル信号を送受信する際に、同期信
号の検出は信号制御及びタイミング信号発生の基になる
ので、非常に大事な意味を有する。デジタル信号の伝送
としては、代表的にＤ2 ・ＭＡＣ(D2 Multiplexed Anal
og Component) 放送方式を挙げられる。図１に従来のＤ
2 ・ＭＡＣ信号のフレーム同期信号検出回路を示した。
図１に示した通り、従来の同期信号検出回路によれば、
偶数フレーム同期信号検出部１により直列に受信される
６４ビットの２進データ入力信号を、シフトレジスタＳ
Ｒ１でシフトさせた後、その出力をＡＮＤゲートＡＮＤ
１で論理積することになる。この際、“１”に該当する
ビットはそのまま入力し、“０”に該当するビットは反
転して入力すれば、所望の同期信号が存する時にはＡＮ
ＤゲートＡＮＤ１の出力には偶数フレーム同期信号が検
出されることになる。
号の検出は信号制御及びタイミング信号発生の基になる
ので、非常に大事な意味を有する。デジタル信号の伝送
としては、代表的にＤ2 ・ＭＡＣ(D2 Multiplexed Anal
og Component) 放送方式を挙げられる。図１に従来のＤ
2 ・ＭＡＣ信号のフレーム同期信号検出回路を示した。
図１に示した通り、従来の同期信号検出回路によれば、
偶数フレーム同期信号検出部１により直列に受信される
６４ビットの２進データ入力信号を、シフトレジスタＳ
Ｒ１でシフトさせた後、その出力をＡＮＤゲートＡＮＤ
１で論理積することになる。この際、“１”に該当する
ビットはそのまま入力し、“０”に該当するビットは反
転して入力すれば、所望の同期信号が存する時にはＡＮ
ＤゲートＡＮＤ１の出力には偶数フレーム同期信号が検
出されることになる。
【０００３】一方、６４ビットの２進データ入力信号
は、インバータＩＮＶ１により反転され、偶数フレーム
同期信号検出部１と同一の構成である奇数フレーム同期
信号検出部２に印加され、奇数フレーム同期信号が検出
される。前記偶数フレーム同期信号と奇数フレーム同期
信号とはＯＲゲートＯＲ１によって論理和され、完全な
同期信号が検出される。
は、インバータＩＮＶ１により反転され、偶数フレーム
同期信号検出部１と同一の構成である奇数フレーム同期
信号検出部２に印加され、奇数フレーム同期信号が検出
される。前記偶数フレーム同期信号と奇数フレーム同期
信号とはＯＲゲートＯＲ１によって論理和され、完全な
同期信号が検出される。
【０００４】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の同期信号検出回路は、同期ビットが長い場合
に同期ビットのうち１つのビットにのみエラーが生じて
も同期検出されないという問題点を有する。本発明は、
前述の問題点を解決するためのもので、本発明の目的
は、基準電圧を設定して所定個数のビットにエラーが生
じても、その基準電圧に該当するエラービット数までは
同期信号検出を可能にした、デジタル信号の能率的な受
信のための同期信号検出回路を提供することにある。
うな従来の同期信号検出回路は、同期ビットが長い場合
に同期ビットのうち１つのビットにのみエラーが生じて
も同期検出されないという問題点を有する。本発明は、
前述の問題点を解決するためのもので、本発明の目的
は、基準電圧を設定して所定個数のビットにエラーが生
じても、その基準電圧に該当するエラービット数までは
同期信号検出を可能にした、デジタル信号の能率的な受
信のための同期信号検出回路を提供することにある。
【０００５】
【課題を解決するための手段】前述した目的を達成する
ための本発明の特徴は、入力されるデジタル信号のエラ
ービット数に応じて値を異にする第１合算出力電圧を得
るための第１合算手段と、前記第１合算手段の電圧値が
第１所定レベル以上となれば前記エラービット数に係わ
らず前記第１合算手段の電圧値を同期と認められるよう
にするための第１同期信号認識手段とからなる偶数フレ
ーム同期検出手段と、前記入力されるデジタル信号の反
転信号が印加され、そのエラービット数に応じて値を異
にする第２合算出力電圧を得るための第２合算手段と、
前記第２合算出力の電圧値が第２レベル以上となれば前
記エラービット数に係わらず前記第２合算手段の電圧値
を同期と認められるようにするための第２同期認識手段
とからなる奇数フレーム同期検出手段と、前記偶数フレ
ーム同期検出手段の出力と前記奇数フレーム同期検出手
段の出力とを論理演算してフレーム同期信号を発生する
ための論理演算手段とを備えることを特徴とするデジタ
ル信号受信用の同期信号検出回路を提供することにあ
る。
ための本発明の特徴は、入力されるデジタル信号のエラ
ービット数に応じて値を異にする第１合算出力電圧を得
るための第１合算手段と、前記第１合算手段の電圧値が
第１所定レベル以上となれば前記エラービット数に係わ
らず前記第１合算手段の電圧値を同期と認められるよう
にするための第１同期信号認識手段とからなる偶数フレ
ーム同期検出手段と、前記入力されるデジタル信号の反
転信号が印加され、そのエラービット数に応じて値を異
にする第２合算出力電圧を得るための第２合算手段と、
前記第２合算出力の電圧値が第２レベル以上となれば前
記エラービット数に係わらず前記第２合算手段の電圧値
を同期と認められるようにするための第２同期認識手段
とからなる奇数フレーム同期検出手段と、前記偶数フレ
ーム同期検出手段の出力と前記奇数フレーム同期検出手
段の出力とを論理演算してフレーム同期信号を発生する
ための論理演算手段とを備えることを特徴とするデジタ
ル信号受信用の同期信号検出回路を提供することにあ
る。
【０００６】
【実施例】以下、本発明の好適な一実施例の構成及び動
作を添付した図面に基づき詳細に説明する。図２は本発
明の好適な一実施例によるデジタル信号の同期検出回路
図である。偶数フレーム同期信号検出部１１は、入力さ
れる６４ビットの２進データ入力信号をシフトするため
のシフトレジスタＳＲ２、シフトレジスタＳＲ２の並列
出力と固定データとを排他論理和させるための排他論理
和ゲートＥＸＯＲ１〜ＥＸＯＲ６４と、前記ゲートＥＸ
ＯＲ１〜ＥＸＯＲ６４のそれぞれに連結され、その出力
を合算して合算電圧を得るための６４個の抵抗Ｒからな
る第１合算部１２と、この合算電圧と予め設定された第
１基準電圧とを比較して偶数フレーム同期信号を得るた
めの、第１比較器ＣＯＭＰ１を有する第１同期信号認識
部１３とから構成される。
作を添付した図面に基づき詳細に説明する。図２は本発
明の好適な一実施例によるデジタル信号の同期検出回路
図である。偶数フレーム同期信号検出部１１は、入力さ
れる６４ビットの２進データ入力信号をシフトするため
のシフトレジスタＳＲ２、シフトレジスタＳＲ２の並列
出力と固定データとを排他論理和させるための排他論理
和ゲートＥＸＯＲ１〜ＥＸＯＲ６４と、前記ゲートＥＸ
ＯＲ１〜ＥＸＯＲ６４のそれぞれに連結され、その出力
を合算して合算電圧を得るための６４個の抵抗Ｒからな
る第１合算部１２と、この合算電圧と予め設定された第
１基準電圧とを比較して偶数フレーム同期信号を得るた
めの、第１比較器ＣＯＭＰ１を有する第１同期信号認識
部１３とから構成される。
【０００７】奇数フレーム同期信号検出部１４は、前記
第１合算部１１と同一に構成され、インバータＩＮＶ２
により反転された２進データ入力信号を入力にする第２
合算部１５と、この合算電圧と予め設定された第２基準
電圧とを比較して奇数フレーム同期信号を得るための、
第２比較器ＣＯＭＰ２を有する第２同期信号認識部１６
とから構成される。
第１合算部１１と同一に構成され、インバータＩＮＶ２
により反転された２進データ入力信号を入力にする第２
合算部１５と、この合算電圧と予め設定された第２基準
電圧とを比較して奇数フレーム同期信号を得るための、
第２比較器ＣＯＭＰ２を有する第２同期信号認識部１６
とから構成される。
【０００８】また、偶数フレーム同期信号検出部１１と
奇数フレーム同期信号検出部１４との出力端には、偶数
フレーム同期信号と奇数フレーム同期信号を論理和して
完全なフレーム同期信号を得るためのＯＲゲートＯＲ２
が連結される。本実施例においても、前述した従来の技
術で説明した通り、Ｄ2 ・ＭＡＣ信号のフレーム同期信
号検出を例として説明する。
奇数フレーム同期信号検出部１４との出力端には、偶数
フレーム同期信号と奇数フレーム同期信号を論理和して
完全なフレーム同期信号を得るためのＯＲゲートＯＲ２
が連結される。本実施例においても、前述した従来の技
術で説明した通り、Ｄ2 ・ＭＡＣ信号のフレーム同期信
号検出を例として説明する。
【０００９】Ｄ2 ・ＭＡＣで直列に受信される２進デー
タ入力信号は６４ビットから構成され、０１１０…０１
１０の配列を有する。この６４ビット２進データ入力信
号は、シフトレジスタＳＲ２を経てシフトされ、その並
列出力が前記２進データ入力信号の反転された各ビット
信号値とそれぞれ排他論理和ゲートＥＸＯＲ１〜ＥＸＯ
Ｒ６４に入力され、それぞれの出力端に連結された抵抗
Ｒにより合算出力電圧を得ることになるが、排他論理和
ゲートＥＸＯＲ１〜ＥＸＯＲ６４のそれぞれの出力はシ
フトレジスタ出力データと固定データとが異なる場合は
“ハイ”になり、同一の場合は“ロー”になる。この
際、“ハイ”電圧をＶとし、“ＬＯＷ”電圧を“０”と
すれば、“ハイ”電圧が出力される場合、１つの排他論
理和ゲートを通じた電圧Ｖ1 は次の通りになる。
タ入力信号は６４ビットから構成され、０１１０…０１
１０の配列を有する。この６４ビット２進データ入力信
号は、シフトレジスタＳＲ２を経てシフトされ、その並
列出力が前記２進データ入力信号の反転された各ビット
信号値とそれぞれ排他論理和ゲートＥＸＯＲ１〜ＥＸＯ
Ｒ６４に入力され、それぞれの出力端に連結された抵抗
Ｒにより合算出力電圧を得ることになるが、排他論理和
ゲートＥＸＯＲ１〜ＥＸＯＲ６４のそれぞれの出力はシ
フトレジスタ出力データと固定データとが異なる場合は
“ハイ”になり、同一の場合は“ロー”になる。この
際、“ハイ”電圧をＶとし、“ＬＯＷ”電圧を“０”と
すれば、“ハイ”電圧が出力される場合、１つの排他論
理和ゲートを通じた電圧Ｖ1 は次の通りになる。
【００１０】
【数１】
【００１１】ここで、６４個の排他論理和ゲートＥＸＯ
Ｒ１〜ＥＸＯＲ６４の出力の全てが“ハイ”電圧であれ
ば、即ち同期ビットが完全に一致する場合はＶ1 ＝Ｖ／
６４×６４＝Ｖとなる。従って、３個のエラーが発生さ
れる場合、Ｖ1 ＝６１Ｖ／６４となることがわかるの
で、比較器ＣＯＭＰ１，ＣＯＭＰ２の基準電圧Ｖｒの値
をどの程度にセッティングしたかに応じて、同期と認め
られるエラーの数が決定されうることになる。例えば、
Ｖｒ≒６０Ｖ／６４になるようにすれば、４個程度のエ
ラーが発生しても同期と認められるようになる。
Ｒ１〜ＥＸＯＲ６４の出力の全てが“ハイ”電圧であれ
ば、即ち同期ビットが完全に一致する場合はＶ1 ＝Ｖ／
６４×６４＝Ｖとなる。従って、３個のエラーが発生さ
れる場合、Ｖ1 ＝６１Ｖ／６４となることがわかるの
で、比較器ＣＯＭＰ１，ＣＯＭＰ２の基準電圧Ｖｒの値
をどの程度にセッティングしたかに応じて、同期と認め
られるエラーの数が決定されうることになる。例えば、
Ｖｒ≒６０Ｖ／６４になるようにすれば、４個程度のエ
ラーが発生しても同期と認められるようになる。
【００１２】尚、奇数フレーム同期信号検出部１４は、
偶数フレーム同期信号検出部１１と同様に動作するので
その説明は省く。図２のＶ2 は第２合算部１５の出力電
圧を示す。
偶数フレーム同期信号検出部１１と同様に動作するので
その説明は省く。図２のＶ2 は第２合算部１５の出力電
圧を示す。
【００１３】
【発明の効果】以上述べたように、本発明によれば、同
期ビットのうち所定個数のビットにエラーが発生されて
も同期信号検出が可能になり、さらに基準電圧を調節し
て同期信号にエラービットが発生してもエラーと判断せ
ず同期信号が検出できるエラー発生ビット数を選択でき
ることになる。これにより、デジタル信号の受信のため
の同期信号検出能力が向上する効果を奏す。
期ビットのうち所定個数のビットにエラーが発生されて
も同期信号検出が可能になり、さらに基準電圧を調節し
て同期信号にエラービットが発生してもエラーと判断せ
ず同期信号が検出できるエラー発生ビット数を選択でき
ることになる。これにより、デジタル信号の受信のため
の同期信号検出能力が向上する効果を奏す。
【図１】従来のデジタル信号受信用の同期信号検出回路
図である。
図である。
【図２】本発明の好適な一実施例によるデジタル信号受
信用の同期信号検出回路図である。
信用の同期信号検出回路図である。
１１…偶数フレーム同期信号検出部、１２…奇数フレー
ム同期信号検出部
ム同期信号検出部
Claims (5)
- 【請求項１】 入力されるデジタル信号のエラービット
数に応じて値を異にする第１合算出力電圧を得るための
第１合算手段と、前記第１合算手段の電圧値が第１所定
レベル以上となれば前記エラービット数に係わらず前記
第１合算手段の電圧値を同期と認められるようにするた
めの第１同期信号認識手段とからなる偶数フレーム同期
検出手段と、 前記入力されるデジタル信号の反転信号が印加され、そ
のエラービット数に応じて値を異にする第２合算出力電
圧を得るための第２合算手段と、前記第２合算出力の電
圧値が第２レベル以上となれば前記エラービット数に係
わらず前記第２合算手段の電圧値を同期と認められるよ
うにするための第２同期認識手段とからなる奇数フレー
ム同期検出手段と、 前記偶数フレーム同期検出手段の出力と前記奇数フレー
ム同期検出手段の出力とを論理演算してフレーム同期信
号を発生するための論理演算手段とを備えることを特徴
とするデジタル信号受信用の同期信号検出回路。 - 【請求項２】 前記第１合算手段と前記第２合算手段と
は、印加されるデジタル信号をシフトするためのシフト
レジスタと、前記シフトレジスタの並列出力端にそれぞ
れ連結されその出力データとそれに対応する固定データ
を排他論理和させるための複数のゲートが並列連結され
たゲート群と、前記ゲートの出力端にそれぞれ連結され
出力電圧を合算させるための複数の抵抗が並列連結され
た抵抗群をそれぞれ含むことを特徴とする請求項１記載
のデジタル信号受信用の同期信号検出回路。 - 【請求項３】 前記第１同期信号認識手段と前記第２同
期信号認識手段とは、それぞれの該当する合算出力電圧
と所定の基準電圧とを比較して、その比較結果を出力さ
せるための比較器をそれぞれ含むことを特徴とする請求
項１記載のデジタル信号受信用の同期信号検出回路。 - 【請求項４】 前記比較器の基準電圧は、同期が完全に
一致した場合の前記合算出力電圧より低く設定されるこ
とを特徴とする請求項３記載のデジタル信号受信用の同
期信号検出回路。 - 【請求項５】 前記論理演算手段は論理和ゲートからな
ることを特徴とする請求項１記載のデジタル信号受信用
の同期信号検出回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910023954A KR950013805B1 (ko) | 1991-12-23 | 1991-12-23 | 디지탈신호수신용 동기신호검출회로 |
| KR91-23954 | 1991-12-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0685775A true JPH0685775A (ja) | 1994-03-25 |
Family
ID=19325616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34239292A Pending JPH0685775A (ja) | 1991-12-23 | 1992-12-22 | デジタル信号受信用の同期信号検出回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0549247A1 (ja) |
| JP (1) | JPH0685775A (ja) |
| KR (1) | KR950013805B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6393082B1 (en) | 1997-11-06 | 2002-05-21 | Nec Corporation | Signal synchronism detecting circuit |
| KR20130094238A (ko) | 2012-02-15 | 2013-08-23 | 니혼 뎀파 고교 가부시키가이샤 | 초음파 탐촉자 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3907704B2 (ja) * | 1996-10-24 | 2007-04-18 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | ディジタルワイヤレス通信システム及びワイヤレス無線局 |
| GB0525229D0 (en) | 2005-12-12 | 2006-01-18 | Qinetiq Ltd | Pattern matching apparatus |
| GB0610434D0 (en) * | 2006-05-26 | 2006-07-05 | Qinetiq Ltd | Pattern matching apparatus |
| WO2017153181A1 (en) | 2016-03-09 | 2017-09-14 | Koninklijke Philips N.V. | Method and apparatus for start-of-packet detection in digital communication systems |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6330039A (ja) * | 1986-07-23 | 1988-02-08 | Kokusai Electric Co Ltd | 受信フレ−ム同期検出回路 |
| JPH03133264A (ja) * | 1989-09-22 | 1991-06-06 | Sgs Thomson Microelectron Sa | Ｍａｃ方式テレビ信号の受信機同期方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3818348A (en) * | 1971-05-17 | 1974-06-18 | Communications Satellite Corp | Unique word detection in digital burst communication systems |
-
1991
- 1991-12-23 KR KR1019910023954A patent/KR950013805B1/ko not_active IP Right Cessation
-
1992
- 1992-12-16 EP EP92311478A patent/EP0549247A1/en not_active Withdrawn
- 1992-12-22 JP JP34239292A patent/JPH0685775A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS6330039A (ja) * | 1986-07-23 | 1988-02-08 | Kokusai Electric Co Ltd | 受信フレ−ム同期検出回路 |
| JPH03133264A (ja) * | 1989-09-22 | 1991-06-06 | Sgs Thomson Microelectron Sa | Ｍａｃ方式テレビ信号の受信機同期方法 |
Cited By (3)
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| KR20130094238A (ko) | 2012-02-15 | 2013-08-23 | 니혼 뎀파 고교 가부시키가이샤 | 초음파 탐촉자 |
| US8907544B2 (en) | 2012-02-15 | 2014-12-09 | Nihon Dempa Kogyo Co., Ltd. | Ultrasonic transducer |
Also Published As
| Publication number | Publication date |
|---|---|
| KR930015435A (ko) | 1993-07-24 |
| EP0549247A1 (en) | 1993-06-30 |
| KR950013805B1 (ko) | 1995-11-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19961119 |