KR100333717B1 - 입력신호의에지검출을이용한클럭발생장치 - Google Patents

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Abstract

본 발명은 간단한 디지털 회로를 사용하여 공정 변화에 민감하지 않으면서 안정된 회로 동작을 보장할 수 있는 클럭 발생 장치를 제공하기 위한 것으로, 이를 위해 본 발명은 기준 클럭 신호에 응답하여 송신단으로부터 직렬 전송되는 입력 데이터 스트림의 에지를 검출하기 위한 에지 검출 수단; 상기 기준 클럭 신호 및 상기 에지 검출 수단으로부터의 에지 검출 신호에 응답하여 상기 송신단으로부터의 상기 입력 데이터 스트림 전송 시의 클럭 주파수와 동일한 재생 클럭 신호를 발생하는 재생 클럭 신호 발생 수단; 및 상기 재생 클럭 신호 발생 수단으로부터의 재생 클럭 신호를 상기 기준 클럭 신호에 응답하여 최종 클럭 신호로 출력하고, 상기 입력 데이터 스트림을 상기 최종 클럭 신호에 응답하여 최종 데이터 신호로 출력하기 위한 출력 수단을 포함한다.

Description

입력 신호의 에지 검출을 이용한 클럭 발생 장치{Clock generator using edge detection of input signal}
본 발명은 직렬 데이터 전송 시스템에 관한 것으로, 특히 송신단으로부터 직렬 전송되는 입력 데이터 스트림(input data stream)의 에지를 검출하여, 송신단 측 클럭 신호에 동기되며 그 클럭 신호와 동일한 주파수를 가지는 클럭 신호를 재생하는 클럭 발생 장치에 관한 것이다.
또한, 본 발명은 직렬 데이터 전송 시스템 중 임의의 장치(device)로부터 PC(Personal Computer) 시스템으로 일련의 데이터 스트림을 전송하기 위한 인터페이스의 하나인 USB(Universal Serial Bus)에 적용되어 데이터 송수신 시의 안정된 동작을 보장한다.
일반적으로, 종래에는 클럭 신호의 재생을 위해 위상 고정 루프(Phase LockLoop) 회로를 많이 사용하였다. 종래 기술에 따른 위상 고정 루프 회로의 구체적인 구성 및 동작 설명은 널리 공지된 기술이므로 여기에서의 상세한 기재는 생략한다.
이러한 종래의 위상 고정 루프 회로는 회로 자체의 구성이 복잡하고, 공정 변화에 민감하게 동작하여 공정 변화에 따른 회로 수정이 불가피함으로써 사용상에 어려움이 있어 왔다.
본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로써, 간단한 디지털 회로를 사용하여 공정 변화에 민감하지 않으면서 안정된 회로 동작을 보장할 수 있는 클럭 발생 장치를 제공하는데 그 목적이 있다.
도 1은 본 발명에 따른 클럭 발생 장치의 일실시 블록도.
도 2a는 본 발명에 따른 상기 도 1의 클럭 발생 장치의 에지 검출부에 대한 제1 일실시 회로도.
도 2b는 본 발명에 따른 상기 도 1의 클럭 발생 장치의 에지 검출부에 대한 제2 일실시 회로도.
도 3a는 본 발명에 따른 상기 도 1의 클럭 발생 장치의 재생 클럭 신호 발생부에 대한 제1 일실시 회로도.
도 3b는 본 발명에 따른 상기 도 1의 클럭 발생 장치의 재생 클럭 신호 발생부에 대한 제2 일실시 회로도.
도 4a는 본 발명에 따른 상기 도 1의 클럭 발생 장치의 출력부에 대한 제1 일실시 회로도.
도 4b는 본 발명에 따른 상기 도 1의 클럭 발생 장치의 출력부에 대한 제2 일실시 회로도.
도 5 내지 도 8은 본 발명에 따른 클럭 발생 장치의 신호 다이어그램도.
* 도면의 주요 부분에 대한 설명
100 : 에지 검출부120 : 재생 클럭 신호 발생부
140 : 출력부
101a, 102a, 101b, 102b, 141a, 142a, 141b, 142b : D 플립플롭
103a, 103b : 비교기121a, 121b : 카운터
122a, 122b : 제어 신호 발생부123a, 123b : 멀티플렉서
상기 목적을 달성하기 위한 본 발명은 기준 클럭 신호에 응답하여 송신단으로부터 직렬 전송되는 입력 데이터 스트림의 에지를 검출하기 위한 에지 검출 수단; 상기 기준 클럭 신호 및 상기 에지 검출 수단으로부터의 에지 검출 신호에 응답하여 상기 송신단으로부터의 상기 입력 데이터 스트림 전송 시의 클럭 주파수와 동일한 재생 클럭 신호를 발생하는 재생 클럭 신호 발생 수단; 및 상기 재생 클럭 신호 발생 수단으로부터의 재생 클럭 신호를 상기 기준 클럭 신호에 응답하여 최종 클럭 신호로 출력하고, 상기 입력 데이터 스트림을 상기 최종 클럭 신호에 응답하여 최종 데이터 신호로 출력하기 위한 출력 수단을 포함하여 이루어진다.
바람직하게, 상기 에지 검출 수단은 상기 기준 클럭 신호의 제1 에지에 응답하여 상기 입력 데이터 스트림을 트리거링하기 위한 제1 데이터 트리거링 수단; 상기 기준 클럭 신호의 제2 에지에 응답하여 상기 입력 데이터 스트림을 트리거링하기 위한 제2 데이터 트리거링 수단; 및 상기 제1 및 제2 데이터 트리거링 수단으로부터 각각 출력되는 신호를 입력받아 비교한 후 상기 에지 검출 신호를 출력하는 비교 수단을 포함하여 이루어진다.
그리고, 바람직하게 상기 재생 클럭 신호 발생 수단은 상기 에지 검출 신호를 카운팅 시작 신호로 입력받아 상기 기준 클럭 신호에 동기되어 카운팅 동작을 수행하는 카운팅 수단; 상기 카운팅 수단으로부터의 카운팅 결과 신호에 응답하여 제1 제어 신호 및 제2 제어 신호를 출력하는 제어 신호 발생 수단; 및 상기 제1 및 제2 제어 신호에 응답하여 논리 레벨 "1" 또는 논리 레벨 "0" 신호를 선택적으로 출력하여 상기 재생 클럭 신호를 생성하는 선택 수단을 포함하여 이루어진다.
또한, 바람직하게 상기 출력 수단은 상기 기준 클럭 신호의 제1 에지에 응답하여 상기 재생 클럭 신호 발생 수단으로부터의 재생 클럭 신호를 트리거링하여 상기 최종 클럭 신호로 출력하는 제1 데이터 트리거링 수단; 및 상기 최종 클럭 신호의 상기 제1 에지에 응답하여 상기 입력 데이터 스트림을 트리거링하여 상기 최종 데이터 신호로 출력하는 제2 데이터 트리거링 수단을 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 1은 본 발명에 따른 클럭 발생 장치의 일실시 블록도이다.
도면에 도시된 바와 같이, 본 발명에 따른 클럭 발생 장치는 송신단으로부터 직렬 전송되는 입력 데이터 스트림(10)을 입력받아 기준 클럭 신호(11)에 응답하여 입력 데이터 스트림(10)의 에지(즉, 입력 데이터의 "하이" 레벨에서 "로우"레벨로의, 또는 "로우" 레벨에서 "하이" 레벨로의 천이)를 검출하여 에지 검출 신호를 출력하는 에지 검출부(100), 기준 클럭 신호(11) 및 에지 검출부(100)로부터의 에지 검출 신호에 응답하여 입력 데이터 스트림(10)에 적합한 재생 클럭 신호(13)를 발생하는 재생 클럭 신호 발생부(120), 재생 클럭 신호 발생부(120)로부터의 재생 클럭 신호(13)를 입력받아 기준 클럭 신호(11)에 응답하여 최종 클럭 신호(15)로 출력하고, 입력 데이터 스트림(10)을 최종 클럭 신호(15)에 응답하여 데이터(14)로 출력하는 출력부(140)로 이루어진다.
그리고, 도 2a 및 도 2b는 본 발명에 따른 상기 도 1의 클럭 발생 장치의 에지 검출부(100)에 대한 제1 및 제2 일실시 회로도이다.
도 2a의 에지 검출부(100)는 클럭단(clk)으로 기준 클럭 신호(11)를 인가받고 데이터 입력단(D)으로 입력 데이터 스트림(10)을 인가받아 기준 클럭 신호(11)의 포지티브 에지(positive edge)에서 트리거링 동작을 수행하는 D 플립플롭(101a)과, 클럭단(clk)으로 반전된 기준 클럭 신호(11)를 인가받고 데이터 입력단(D)으로 입력 데이터 스트림(10)을 인가받아 기준 클럭 신호(11)의 네거티브 에지(negative edge)에서 트리거링 동작을 수행하는 D 플립플롭(102a)과, D 플립플롭(101a)의 출력단(Q)과 D 플립플롭(102a)의 출력단(Q)으로부터 각각 출력되는 신호를 입력받아비교한 후 에지 검출 신호(12)를 출력하는 비교기(103a)로 이루어진다.
반면, 도 2b의 에지 검출부(100)는 클럭단(clk)으로 기준 클럭 신호(11)를 인가받고 데이터 입력단(D)으로 입력 데이터 스트림(10)을 인가받아 기준 클럭 신호(11)의 포지티브 에지에서 트리거링 동작을 수행하는 D 플립플롭(101b)과, 클럭단(clk)으로 반전된 기준 클럭 신호(11)를 인가받고 데이터 입력단(D)이 D 플립플롭(101b)의 출력단(Q)에 연결되는 D 플립플롭(102b)과, D 플립플롭(101b)의 출력단(Q)과 D 플립플롭(102b)의 출력단(Q)으로부터 각각 출력되는 신호를 입력받아 비교한 후 에지 검출 신호(12)를 출력하는 비교기(103b)로 이루어진다.
다음으로, 도 3a 및 도 3b는 본 발명에 따른 상기 도 1의 클럭 발생 장치의 재생 클럭 신호 발생부(120)에 대한 제1 및 제2 일실시 회로도이다.
도 3a의 재생 클럭 신호 발생부(100)는 에지 검출부(100)로부터 출력되는 에지 검출 신호(12)를 카운팅 시작 신호로 입력받아 기준 클럭 신호(11)에 동기되어 카운팅 동작을 수행하는 카운터(121a)와, 카운터(121a)로부터의 카운팅 결과 신호(CntOut_0 내지 CntOut_n)에 응답하여 제1 제어 신호(16) 및 제2 제어 신호(17)를 출력하는 제어 신호 발생부(122a)와, 제1 및 제2 제어 신호(16, 17)에 응답하여 논리 레벨 "1" 또는 논리 레벨 "0" 신호를 선택적으로 출력하여 재생 클럭 신호(13)를 발생하는 멀티플렉서(123a)로 이루어진다.
여기서, 카운터(121a)는 에지 검출 신호(12)에 의해 리셋되어 "0"부터 카운트 동작을 다시 시작하게 된다.
그리고, 카운터(121a)로부터 카운팅 결과 신호(CntOut_0 내지 CntOut_n)를입력받는 제어 신호 발생부(122a)는 송신단 측 클럭 신호의 주파수와 수신단 측 기준 클럭 신호의 주파수에 따라 카운팅 결과 신호(CntOut_0 내지 CntOut_n)를 2가지로 분류하여 제1 내지 제2 제어 신호(16, 17)를 발생한다. 예를 들어 USB에서 송신단 측 클럭 신호의 주파수가 12MHz이고, 수신단 측 기준 클럭 신호의 주파수가 48MHz일 때 12MHz의 최종 클럭 신호를 재생하기 위해서는(즉, 송신단 측 클럭 신호의 주파수가 수신단 측 기준 클럭 신호의 주파수의 1/4가 되는 경우) 제1 카운팅 결과 신호(CntOut_0, CntOut_3, …, …, CntOut_n-2, CntOut_n-1)와 제2 카운팅 결과 신호(CntOut_1, CntOut_2, …, …, CntOut_n-4, CntOut_n-3, CntOut_n)로 분리하여, 제1 카운팅 결과 신호(CntOut_0, CntOut_3, …, …, CntOut_n-2, CntOut_n-1)에 대해서는 제1 제어 신호(16)를 인에이블시켜 출력하고, 제2 카운팅 결과 신호(CntOut_1, CntOut_2, …, …, CntOut_n-4, CntOut_n-3, CntOut_n)에 대해서는 제2 제어 신호(17)를 인에이블시켜 출력한다.
다음으로, 멀티플렉서(123a)는 인에이블된 제1 제어 신호(16)가 입력될 때 논리 "1" 신호를 선택하여 재생 클럭 신호(13)로 출력하고, 인에이블된 제2 제어 신호(17)가 입력될 때 논리 "0" 신호를 선택하여 재생 클럭 신호(13)로 출력한다.
도 3b의 재생 클럭 신호 발생부(100)는 에지 검출부(100)로부터 출력되는 에지 검출 신호(12)를 카운팅 시작 신호로 입력받아 기준 클럭 신호(11)에 동기되어 카운팅 동작을 수행하는 카운터(121b)와, 카운터(121b)로부터의 카운팅 결과 신호(CntOut_0 내지 CntOut_n)에 응답하여 제1 제어 신호(16) 및 제2 제어 신호(17)를 출력하는 제어 신호 발생부(122b)와, 제1 및 제2 제어 신호(16, 17)에응답하여 논리 레벨 "1" 또는 논리 레벨 "0" 신호를 선택적으로 출력하여 재생 클럭 신호(13)를 발생하는 멀티플렉서(123b)로 이루어진다. 여기서, 도 3b의 재생 클럭 신호 발생부(100)는 도 3a의 재생 클럭 신호 발생부(100)로부터 출력되는 재생 클럭 신호(13)와 다른 위상을 가지는 재생 클럭 신호(13)를 출력한다. 즉, 멀티플렉서(123b)에서 인에이블된 제1 제어 신호(16)가 입력될 때 논리 "0" 신호를 선택하여 재생 클럭 신호(13)로 출력하고, 인에이블된 제2 제어 신호(17)가 입력될 때 논리 "1" 신호를 선택하여 재생 클럭 신호(13)로 출력하도록 함으로써 반대 위상의 재생 클럭 신호(13)를 발생하게 된다.
마지막으로, 도 4a 및 도 4b는 본 발명에 따른 상기 도 1의 클럭 발생 장치의 출력부(140)에 대한 제1 및 제2 일실시 회로도이다.
도 4a의 출력부(140)는 클럭단(clk)으로 기준 클럭 신호(11)를 인가받고 데이터 입력단(D)으로 재생 클럭 신호 발생부(120)로부터의 재생 클럭 신호(13)를 인가받아 출력단(Q)으로 최종 클럭 신호(15)를 출력하는 D 플립플롭(141a)과, 클럭단(clk)으로 D 플립플롭(141a)으로부터의 최종 클럭 신호(15)를 입력받고 데이터 입력단(D)으로 입력 데이터 스트림(10)을 인가받아 출력단(Q)으로 데이터(14)를 출력하는 D 플립플롭(142a)으로 이루어진다. 이때, 2개의 D 플립플롭(141a, 142a)은 모두 포지티브 에지에서 트리거링한다.
반면, 도 4b의 출력부(140)는 도 4a의 출력부와 동일하게 구성되되, D 플립플롭(142b)이 네거티브 에지에서 트리거링 동작하게 구성된다.
도 5 내지 도 8은 본 발명에 따른 클럭 발생 장치의 신호 다이어그램도로서,송신단 측 클럭 신호의 주파수가 수신단 측 기준 클럭 신호의 주파수의 1/4이라고 가정하고, 또한 재생 클럭 신호 발생부(120)의 카운터(121a 및 121b)를 5비트 카운터로 구성하여 시뮬레이션한 결과 다이어그램이다.
여기서, 도 5는 상기 도 2a의 에지 검출부(100), 상기 도 3a의 재생 클럭 신호 발생부(120) 및 상기 도 4a의 출력부(140)를 사용하여 클럭 발생 장치를 구성한 후 시뮬레이션한 신호 다이어그램도이고, 도 6은 상기 도 2b의 에지 검출부(100), 상기 도 3a의 재생 클럭 신호 발생부(120) 및 상기 도 4a의 출력부(140)를 사용하여 클럭 발생 장치를 구성한 후 시뮬레이션한 신호 다이어그램도이고, 도 7은 상기 도 2a의 에지 검출부(100), 상기 도 3b의 재생 클럭 신호 발생부(120) 및 상기 도 4a의 출력부(140)를 사용하여 클럭 발생 장치를 구성한 후 시뮬레이션한 신호 다이어그램도이고, 도 8은 상기 도 2b의 에지 검출부(100), 상기 도 3b의 재생 클럭 신호 발생부(120) 및 상기 도 4a의 출력부(140)를 사용하여 클럭 발생 장치를 구성한 후 시뮬레이션한 신호 다이어그램도이다.
상기 도 5 내지 도 8의 신호 다이어그램을 통해 본 발명에 따른 클럭 발생 장치가, 입력 데이터 스트림(10)의 에지를 검출하여 송신단 측 클럭 신호와 동일한 주파수를 가지는 최종 클럭 신호를 발생하는 것을 알 수 있다.
도 5를 참조하여, USB의 송신단으로부터 12MHz로 전송되는 입력 데이터 스트림(10)을 입력받아 48MHz의 기준 클럭 신호(11)에 응답하여 상기 송신단 측 클럭 주파수와 동일한 12MHz의 최종 클럭 신호를 발생하게 되는 본 발명에 따른 클럭 발생 장치의 최종 클럭 신호를 발생하는 동작을 간략하게 살펴본다.
먼저, 에지 검출부(100)에서 입력 데이터 스트림(10)을 기준 클럭 신호(11)의 포지티브 에지에 동기시켜 D 플립플롭(101a)의 출력단(Q) 신호(18)를 생성하고(150, 151, 152), 입력 데이터 스트림(10)을 기준 클럭 신호(11)의 네거티브 에지에 동기시켜 D 플립플롭(102a)의 출력단(Q) 신호(19)를 생성한다(153, 154, 155). 그리고, 비교기(103a)에서 앞서 생성된 D 플립플롭(101a)의 출력단(Q) 신호(18) 및 D 플립플롭(102a)의 출력단(Q) 신호(19)를 비교하여, 상기 두 출력단 신호(18, 19)가 서로 다른 레벨값을 가지는 경우에 소정 펄스폭의 "하이"레벨 에지 검출 신호(12)를 출력한다.
그리고, 재생 클럭 신호 발생부(120)의 카운터(121a)에서 비교기(103a)로부터의 에지 검출 신호(12)를 카운팅 시작 신호로 하여 "0"부터 차례로 카운팅 동작을 수행하여 카운팅 결과 신호(CntOut)를 출력한다(156, 157, 158). 출력된 카운팅 결과 신호(CntOut)에 따라 제어 신호 발생부(122a)에서 앞서 상술한 바와 같이 제1 카운팅 결과 신호(16) 및 제2카운팅 결과 신호(17)로 분리하여, 카운팅 결과 신호가 십진수로 표현했을 때 "0", "3", "4", "7"일 경우에는 제1 제어 신호(16)가 인에이블되어 멀티플렉서(123a)로부터 논리 "0" 신호가 선택됨으로써 "로우" 레벨의 재생 클럭 신호(13)가 출력된다(159 내지 166). 카운팅 결과 신호가 십진수로 표현했을 때 "1", "2", "5", "6"일 경우에는 제2 제어 신호(17)가 인에이블되어 멀티플렉서(123a)로부터 논리 "1" 신호가 선택됨으로써 "하이" 레벨의 재생 클럭 신호(13)가 출력된다(167 내지 174).
마지막으로, 출력부(140)에서 재생 클럭 신호(13)로부터 기준 클럭 신호(11)의 포지티브 에지에 동기된 최종 클럭 신호(15)를 생성하고, 입력 데이터 스트림(10)으로부터 최종 클럭 신호(15)의 포지티브 에지에 동기된 데이터(14)를 최종 출력한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 입력 데이터 스트림의 에지를 검출하여 송신단 측 클럭 신호에 동기되며 그 클럭 신호와 동일한 주파수를 가지는 클럭 신호를 발생하는 클럭 발생 장치를 간단한 디지털 회로(D 플립플롭, 카운터, 멀티플렉서, 비교기 등)로 구현함으로써 공정 변화에 민감하지 않고 안정적인 회로 동작을 보장할 수 있는 효과가 있다.
특히, 본 발명은 USB 시스템에 적용되어져 USB의 송신단 측에서 임의의 주파수로 전송하는 입력 데이터 스트림을 수신단에서 입력받아 기준 클럭 신호와 입력 데이터 스트림의 에지 검출을 이용하여 송신단 측의 주파수와 동일한 클럭 신호를 발생함으로써 송신단 측과 동일한 주파수의 클럭 신호로 데이터를 입력받을 수 있어 시스템의 안정적인 데이터 전송 동작을 가능하게 한다.

Claims (15)

  1. 기준 클럭 신호에 응답하여 송신단으로부터 직렬 전송되는 입력 데이터 스트림의 에지를 검출하기 위한 에지 검출 수단;
    상기 기준 클럭 신호 및 상기 에지 검출 수단으로부터의 에지 검출 신호에 응답하여 상기 송신단으로부터의 상기 입력 데이터 스트림 전송 시의 클럭 주파수와 동일한 재생 클럭 신호를 발생하는 재생 클럭 신호 발생 수단; 및
    상기 재생 클럭 신호 발생 수단으로부터의 재생 클럭 신호를 상기 기준 클럭 신호에 응답하여 최종 클럭 신호로 출력하고, 상기 입력 데이터 스트림을 상기 최종 클럭 신호에 응답하여 최종 데이터 신호로 출력하기 위한 출력 수단을 포함하며,
    상기 에지 검출 수단은,
    상기 기준 클럭 신호의 제1 에지에 응답하여 상기 입력 데이터 스트림을 트리거링하기 위한 제1 데이터 트리거링 수단;
    상기 기준 클럭 신호의 제2 에지에 응답하여 상기 입력 데이터 스트림을 트리거링하기 위한 제2 데이터 트리거링 수단; 및
    상기 제1 및 제2 데이터 트리거링 수단으로부터 각각 출력되는 신호를 입력받아 비교한 후 상기 에지 검출 신호를 출력하는 비교 수단
    을 포함하여 이루어지는 클럭 발생 장치.
  2. 제 1 항에 있어서, 상기 제1 및 제2 데이터 트리거링 수단은 각각,
    클럭단으로 상기 기준 클럭 신호를 입력받고 데이터 입력단으로 상기 입력 데이터 스트림을 입력받는 D 플립플롭을 구비하는 것을 특징으로 하는 클럭 발생 장치.
  3. 제 1 항에 있어서,
    상기 제1 에지는 상기 기준 클럭 신호의 포지티브 에지이고,
    상기 제2 에지는 상기 기준 클럭 신호의 네거티브 에지인 것을 특징으로 하는 클럭 발생 장치.
  4. 기준 클럭 신호에 응답하여 송신단으로부터 직렬 전송되는 입력 데이터 스트림의 에지를 검출하기 위한 에지 검출 수단;
    상기 기준 클럭 신호 및 상기 에지 검출 수단으로부터의 에지 검출 신호에 응답하여 상기 송신단으로부터의 상기 입력 데이터 스트림 전송 시의 클럭 주파수와 동일한 재생 클럭 신호를 발생하는 재생 클럭 신호 발생 수단; 및
    상기 재생 클럭 신호 발생 수단으로부터의 재생 클럭 신호를 상기 기준 클럭 신호에 응답하여 최종 클럭 신호로 출력하고, 상기 입력 데이터 스트림을 상기 최종 클럭 신호에 응답하여 최종 데이터 신호로 출력하기 위한 출력 수단을 포함하며,
    상기 에지 검출 수단은,
    상기 기준 클럭 신호의 제1 에지에 응답하여 상기 입력 데이터 스트림을 트리거링하기 위한 제1 데이터 트리거링 수단;
    상기 기준 클럭 신호의 제2 에지에 응답하여 상기 제1 데이터 트리거링 수단의 출력 신호를 트리거링하기 위한 제2 데이터 트리거링 수단; 및
    상기 제1 및 제2 데이터 트리거링 수단으로부터 각각 출력되는 신호를 입력받아 비교한 후 상기 에지 검출 신호를 출력하는 비교 수단
    을 포함하여 이루어지는 클럭 발생 장치.
  5. 제 4 항에 있어서, 상기 제1 데이터 트리거링 수단은,
    클럭단으로 상기 기준 클럭 신호를 입력받고 데이터 입력단으로 상기 입력 데이터 스트림을 입력받는 D 플립플롭을 구비하는 것을 특징으로 하는 클럭 발생 장치.
  6. 제 4 항에 있어서, 상기 제2 데이터 트리거링 수단은,
    클럭단으로 상기 기준 클럭 신호를 입력받고 데이터 입력단으로 상기 제1 데이터 트리거링 수단으로부터의 출력 신호를 입력받는 D 플립플롭을 구비하는 것을 특징으로 하는 클럭 발생 장치.
  7. 제 4 항에 있어서,
    상기 제1 에지는 상기 기준 클럭 신호의 포지티브 에지이고,
    상기 제2 에지는 상기 기준 클럭 신호의 네거티브 에지인 것을 특징으로 하는 클럭 발생 장치.
  8. 기준 클럭 신호에 응답하여 송신단으로부터 직렬 전송되는 입력 데이터 스트림의 에지를 검출하기 위한 에지 검출 수단;
    상기 기준 클럭 신호 및 상기 에지 검출 수단으로부터의 에지 검출 신호에 응답하여 상기 송신단으로부터의 상기 입력 데이터 스트림 전송 시의 클럭 주파수와 동일한 재생 클럭 신호를 발생하는 재생 클럭 신호 발생 수단; 및
    상기 재생 클럭 신호 발생 수단으로부터의 재생 클럭 신호를 상기 기준 클럭 신호에 응답하여 최종 클럭 신호로 출력하고, 상기 입력 데이터 스트림을 상기 최종 클럭 신호에 응답하여 최종 데이터 신호로 출력하기 위한 출력 수단을 포함하며,
    상기 재생 클럭 신호 발생 수단은,
    상기 에지 검출 신호를 카운팅 시작 신호로 입력받아 상기 기준 클럭 신호에 동기되어 카운팅 동작을 수행하는 카운팅 수단;
    상기 카운팅 수단으로부터의 카운팅 결과 신호에 응답하여 제1 제어 신호 및 제2 제어 신호를 출력하는 제어 신호 발생 수단; 및
    상기 제1 및 제2 제어 신호에 응답하여 논리 레벨 "1" 또는 논리 레벨 "0" 신호를 선택적으로 출력하여 상기 재생 클럭 신호를 생성하는 선택 수단
    을 포함하여 이루어지는 클럭 발생 장치.
  9. 제 8 항에 있어서, 상기 제어 신호 발생 수단은,
    상기 송신단 측 클럭 주파수와 상기 기준 클럭 신호의 주파수의 크기 비에 따라 상기 카운팅 결과 신호를 임의의 제1 및 제2 레벨로 분류하여 상기 제2 및 제2 레벨에 응답하여 상기 제1 및 제2 제어 신호를 각각 인에이블시켜 출력하는 것을 특징으로 하는 클럭 발생 장치.
  10. 기준 클럭 신호에 응답하여 송신단으로부터 직렬 전송되는 입력 데이터 스트림의 에지를 검출하기 위한 에지 검출 수단;
    상기 기준 클럭 신호 및 상기 에지 검출 수단으로부터의 에지 검출 신호에 응답하여 상기 송신단으로부터의 상기 입력 데이터 스트림 전송 시의 클럭 주파수와 동일한 재생 클럭 신호를 발생하는 재생 클럭 신호 발생 수단; 및
    상기 재생 클럭 신호 발생 수단으로부터의 재생 클럭 신호를 상기 기준 클럭 신호에 응답하여 최종 클럭 신호로 출력하고, 상기 입력 데이터 스트림을 상기 최종 클럭 신호에 응답하여 최종 데이터 신호로 출력하기 위한 출력 수단을 포함하며,
    상기 출력 수단은,
    상기 기준 클럭 신호의 제1 에지에 응답하여 상기 재생 클럭 신호 발생 수단으로부터의 재생 클럭 신호를 트리거링하여 상기 최종 클럭 신호로 출력하는 제1 데이터 트리거링 수단; 및
    상기 최종 클럭 신호의 상기 제1 에지에 응답하여 상기 입력 데이터 스트림을 트리거링하여 상기 최종 데이터 신호로 출력하는 제2 데이터 트리거링 수단
    을 포함하여 이루어지는 클럭 발생 장치.
  11. 제 10 항에 있어서, 상기 제1 데이터 트리거링 수단은,
    클럭단으로 상기 기준 클럭 신호를 입력받고 데이터 입력단으로 상기 재생 클럭 신호를 입력받아 출력단으로 상기 최종 클럭 신호를 출력하는 D 플립플롭을 구비하는 것을 특징으로 하는 클럭 발생 장치.
  12. 제 10 항에 있어서, 상기 제2 데이터 트리거링 수단은,
    클럭단으로 상기 최종 클럭 신호를 입력받고 데이터 입력단으로 상기 입력 데이터 스트림을 입력받아 출력단으로 상기 최종 데이터 신호를 출력하는 D 플립플롭을 구비하는 것을 특징으로 하는 클럭 발생 장치.
  13. 기준 클럭 신호에 응답하여 송신단으로부터 직렬 전송되는 입력 데이터 스트림의 에지를 검출하기 위한 에지 검출 수단;
    상기 기준 클럭 신호 및 상기 에지 검출 수단으로부터의 에지 검출 신호에 응답하여 상기 송신단으로부터의 상기 입력 데이터 스트림 전송 시의 클럭 주파수와 동일한 재생 클럭 신호를 발생하는 재생 클럭 신호 발생 수단; 및
    상기 재생 클럭 신호 발생 수단으로부터의 재생 클럭 신호를 상기 기준 클럭 신호에 응답하여 최종 클럭 신호로 출력하고, 상기 입력 데이터 스트림을 상기 최종 클럭 신호에 응답하여 최종 데이터 신호로 출력하기 위한 출력 수단을 포함하여 이루어지며,
    상기 출력 수단은,
    상기 기준 클럭 신호의 제1 에지에 응답하여 상기 재생 클럭 신호 발생 수단으로부터의 재생 클럭 신호를 트리거링하여 상기 최종 클럭 신호로 출력하는 제1 데이터 트리거링 수단; 및
    상기 최종 클럭 신호의 제2 에지에 응답하여 상기 입력 데이터 스트림을 트리거링하여 상기 최종 데이터 신호로 출력하는 제2 데이터 트리거링 수단
    을 포함하여 이루어지는 클럭 발생 장치.
  14. 제 13 항에 있어서, 상기 제1 데이터 트리거링 수단은,
    클럭단으로 상기 기준 클럭 신호를 입력받고 데이터 입력단으로 상기 재생 클럭 신호를 입력받아 출력단으로 상기 최종 클럭 신호를 출력하는 D 플립플롭을 구비하는 것을 특징으로 하는 클럭 발생 장치.
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