JPH0775343B2 - 同期検出回路及び方法 - Google Patents
同期検出回路及び方法Info
- Publication number
- JPH0775343B2 JPH0775343B2 JP61028828A JP2882886A JPH0775343B2 JP H0775343 B2 JPH0775343 B2 JP H0775343B2 JP 61028828 A JP61028828 A JP 61028828A JP 2882886 A JP2882886 A JP 2882886A JP H0775343 B2 JPH0775343 B2 JP H0775343B2
- Authority
- JP
- Japan
- Prior art keywords
- code
- synchronization
- pattern
- code sequence
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
- G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
- G11B27/19—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier
- G11B27/28—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording
- G11B27/30—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on the same track as the main recording
- G11B27/3027—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on the same track as the main recording used signal is digitally coded
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は同期符号を含む符号系列から同期パタンを検出
する回路に係り、特に原符号速度の整数分の１の低速度
で動作する同期検出回路に関する。
する回路に係り、特に原符号速度の整数分の１の低速度
で動作する同期検出回路に関する。
デイジタル符号を伝送、記録する場合に、受信側の処理
を容易にする目的で、データの他に同期符号を伝送、ま
たは記録する。同期符号はデータの中には発生しにくい
符号パタンを有し、受信側では検出した同期パタンを基
準にして、たとえばビット単位で伝送、記録されたデー
タをワード単位の並列符号系列に変換したり、複数のワ
ードよりなる符号ブロツクに変換したりする。
を容易にする目的で、データの他に同期符号を伝送、ま
たは記録する。同期符号はデータの中には発生しにくい
符号パタンを有し、受信側では検出した同期パタンを基
準にして、たとえばビット単位で伝送、記録されたデー
タをワード単位の並列符号系列に変換したり、複数のワ
ードよりなる符号ブロツクに変換したりする。
従来知られている同期パタンの検出はたとえば、特開昭
56−111352号公報、特公昭57−2230号公報に述べられて
いる様に以下の方法による。
56−111352号公報、特公昭57−2230号公報に述べられて
いる様に以下の方法による。
同期符号がｌビツトよりなるとすると、受信符号をｌビ
ツトのシフトレジスタにとり入れ、この出力のｌビツト
が同期パタンと一致するかどうかを１ビツトずつシフト
しながら判定してゆく。すなわち、シフトレジスタと一
致検出回路が必要である。これらの回路素子は受信符号
と同一速度で動作する必要があるのは当然である。
ツトのシフトレジスタにとり入れ、この出力のｌビツト
が同期パタンと一致するかどうかを１ビツトずつシフト
しながら判定してゆく。すなわち、シフトレジスタと一
致検出回路が必要である。これらの回路素子は受信符号
と同一速度で動作する必要があるのは当然である。
この結果、符号速度が速くなると必要な回路素子の消費
電力、発熱が増す問題が生じる。たとえばシフトレジス
タを100Mb/s程度で動作させ様とするとECL素子が必要
で、消費電力は40mM/ゲート程度となる。これは低動作
のTTL素子の20倍にもなる。このため、装置の実装を困
難にする等の問題の他に、LSI化などもやりにくくな
る。
電力、発熱が増す問題が生じる。たとえばシフトレジス
タを100Mb/s程度で動作させ様とするとECL素子が必要
で、消費電力は40mM/ゲート程度となる。これは低動作
のTTL素子の20倍にもなる。このため、装置の実装を困
難にする等の問題の他に、LSI化などもやりにくくな
る。
この様に高速の同期検出回路には問題が多いが、従来、
これを低速回路素子で実現しようとする例はなかつた。
これを低速回路素子で実現しようとする例はなかつた。
本発明の目的は受信した符号系列中に含まれる同期パタ
ンを符号速度より低い動作速度で検出する回路を提供す
る事にある。
ンを符号速度より低い動作速度で検出する回路を提供す
る事にある。
本発明においては、受信符号系列をｎ（ｎは正の整数）
個の符号系列に分割する事により動作速度を1/nに低減
し、その際の分割の位相によつて原同期パタンがｎ種類
のパタンのいずれかに変形される事に着目して同期パタ
ンを検出するものである。
個の符号系列に分割する事により動作速度を1/nに低減
し、その際の分割の位相によつて原同期パタンがｎ種類
のパタンのいずれかに変形される事に着目して同期パタ
ンを検出するものである。
以下、本発明の実施例を図面を用いて説明する。
第１図は原符号系列ビツト単位に受信されている様子を
示す。ここには、一般データと共に同期パタンが含まれ
ているが、ai,bi,ci,di（ｉ＝1,…,4）によりなる16ビ
ツトが同期パタンであるとする。この符号系列を1/4の
速度の４個（ｎ＝４）の符号系列A,B,C,Dに分割する場
合を考える。その分割の位相により，，，の４
種の場合がある。しかし、分割の位相が〜のいずれ
になるは、使用する1/4カウンタの初期状態で定まり分
割した時点では分らない。
示す。ここには、一般データと共に同期パタンが含まれ
ているが、ai,bi,ci,di（ｉ＝1,…,4）によりなる16ビ
ツトが同期パタンであるとする。この符号系列を1/4の
速度の４個（ｎ＝４）の符号系列A,B,C,Dに分割する場
合を考える。その分割の位相により，，，の４
種の場合がある。しかし、分割の位相が〜のいずれ
になるは、使用する1/4カウンタの初期状態で定まり分
割した時点では分らない。
第１図を見ると、の場合にはＡにはai、Ｂにはbi、Ｃ
にはci、Ｄにはdi（ｉ＝1,…,4）が含まれているが、
，，になるにつれてA,B,C,Dとai,bi,ci,diの対応
関係が１つずつずれていく事が分る。また、ではa1,b
1,c1,d1の位相がそろつているが、，，になるに
つれて、d1とa1又はd1又はc1の位相がずれており、その
ずれている符号系列の個数が１つずつ増していく事が分
る。
にはci、Ｄにはdi（ｉ＝1,…,4）が含まれているが、
，，になるにつれてA,B,C,Dとai,bi,ci,diの対応
関係が１つずつずれていく事が分る。また、ではa1,b
1,c1,d1の位相がそろつているが、，，になるに
つれて、d1とa1又はd1又はc1の位相がずれており、その
ずれている符号系列の個数が１つずつ増していく事が分
る。
ここで、上記の「位相がそろった符号系列の個数」をｍ
とすると、の場合はｍ＝４、の場合はｍ＝３、の
場合はｍ＝２、の場合はｍ＝１となり、符号系列の個
数ｎ＝４に対して、ｍは１≦ｍ≦ｎの全ての値を取りう
る。当然のことながら、「位相が１ビットずれている符
号系列の個数」は（ｎ−ｍ）個となる。
とすると、の場合はｍ＝４、の場合はｍ＝３、の
場合はｍ＝２、の場合はｍ＝１となり、符号系列の個
数ｎ＝４に対して、ｍは１≦ｍ≦ｎの全ての値を取りう
る。当然のことながら、「位相が１ビットずれている符
号系列の個数」は（ｎ−ｍ）個となる。
この様に、，，，の各々においては原同期パタ
ンがA,B,C,Dにどの様な順序で発生するかは一義的に定
まる。例えば、ではａ、ｂ、ｃ、ｄ、ではｂ、ｃ、
ｄ、ａ、ではｃ、ｄ、ａ、ｂ、ではｄ、ａ、ｂ、ｃ
となり、はのパタンを１個、は２個、は３個だ
けずらして得られるパタンとなる。これらのずらす個数
は前述のｎ、ｍを用いると（ｎ−ｍ）個である。これら
の、〜で発生し得る４種の同期パタンを検出する機
能を備えておけば、〜のいずれの分割が行われても
同期パタンを検出できる。また、４種の同期パタンのい
ずれが検出されたかにより、分割の位相が〜のいず
れであつたかも判別できる。
ンがA,B,C,Dにどの様な順序で発生するかは一義的に定
まる。例えば、ではａ、ｂ、ｃ、ｄ、ではｂ、ｃ、
ｄ、ａ、ではｃ、ｄ、ａ、ｂ、ではｄ、ａ、ｂ、ｃ
となり、はのパタンを１個、は２個、は３個だ
けずらして得られるパタンとなる。これらのずらす個数
は前述のｎ、ｍを用いると（ｎ−ｍ）個である。これら
の、〜で発生し得る４種の同期パタンを検出する機
能を備えておけば、〜のいずれの分割が行われても
同期パタンを検出できる。また、４種の同期パタンのい
ずれが検出されたかにより、分割の位相が〜のいず
れであつたかも判別できる。
第２図に本発明の具体的回路を示す。
入力端子1,2には受信符号系列とそのクロツクが与えら
れる。クロツクはカウンタ３により、1/4の周波数に変
換される。４は４ビツトの直並列変換器であり、１の符
号系列が４ビツト毎に同時にA,B,C,Dに出力される。
れる。クロツクはカウンタ３により、1/4の周波数に変
換される。４は４ビツトの直並列変換器であり、１の符
号系列が４ビツト毎に同時にA,B,C,Dに出力される。
この時の直並列変換器４の入出力関係は、第１図の〜
の４種の場合がある。このいずれになるかはカウンタ
３の初期状態に依存する。
の４種の場合がある。このいずれになるかはカウンタ
３の初期状態に依存する。
5,6,7は１ビツト遅延素子で、カウンタ３の出力クロツ
クを用いて１クロツク相当の時間だけ、直並列変換器４
の出力B,C,Dを遅延する。
クを用いて１クロツク相当の時間だけ、直並列変換器４
の出力B,C,Dを遅延する。
8,9,10,11は４個の入力にai,bi,ci,di（ｉ＝1,…,4）が
存在するかどうかを判定する同期パタン検出回路であ
る。8,9,10,11は同一の構成であり詳細は後述する。
存在するかどうかを判定する同期パタン検出回路であ
る。8,9,10,11は同一の構成であり詳細は後述する。
８の入力はA,B,C,Dであり、第１図のの場合の同期パ
タンを検出する。また、９の入力は１クロツク遅延した
ＤおよびA,B,Cであり、第１図のの場合の同期パタン
を検出する。同様に10,11は第１図の，の場合の同
期パタンを検出する。
タンを検出する。また、９の入力は１クロツク遅延した
ＤおよびA,B,Cであり、第１図のの場合の同期パタン
を検出する。同様に10,11は第１図の，の場合の同
期パタンを検出する。
カウンタ３の初期状態により〜のいずれに対応した
直並列変換が行われるかは不確定であるが、8,9,10,11
のいずれか一つの同期パタン検出回路で同期パタンが必
ず検出されるので、論理和回路12により8,9,10,11の出
力の論理割（OR）を求めれば、出力端子13に第１図にＹ
で示した同期信号が得られる。
直並列変換が行われるかは不確定であるが、8,9,10,11
のいずれか一つの同期パタン検出回路で同期パタンが必
ず検出されるので、論理和回路12により8,9,10,11の出
力の論理割（OR）を求めれば、出力端子13に第１図にＹ
で示した同期信号が得られる。
第３図は同期パタン検出回路8,9,10,11の詳細な実施例
を示す。
を示す。
端子14にはカウンタ３の出力クロツクが、端子15,16,1
7,18には直並列変換器４又は１ビツト遅延素子5,6,7の
出力符号系列が与えられる。19,20,21,22は端子14のク
ロツクで動作する４ビツトのシフトレジスタである。23
は一致検出回路であり、シフトレジスタ19,20,21,22の
出力が各々ai,bi,ci,di（ｉ＝1,…,4）と一致した時の
み端子24にパルスを出力する。すなわち、第１図の〜
の各々の場合に応じてＹに示す時刻に同期信号が得ら
れる。
7,18には直並列変換器４又は１ビツト遅延素子5,6,7の
出力符号系列が与えられる。19,20,21,22は端子14のク
ロツクで動作する４ビツトのシフトレジスタである。23
は一致検出回路であり、シフトレジスタ19,20,21,22の
出力が各々ai,bi,ci,di（ｉ＝1,…,4）と一致した時の
み端子24にパルスを出力する。すなわち、第１図の〜
の各々の場合に応じてＹに示す時刻に同期信号が得ら
れる。
第４図は検出された同期パタンに応じて、受信符号系列
を４個の符号系列に分割する実施例を示す。ここで同期
パタン検出回路8,9,10,11とそれらの入力状態は第２図
に示すものと同一である。
を４個の符号系列に分割する実施例を示す。ここで同期
パタン検出回路8,9,10,11とそれらの入力状態は第２図
に示すものと同一である。
29はフリツプフロツプで、同期パタン検出回路８に第１
図Ｙで示したパルスが得られると“1"となり、同期パタ
ン検出回路9,10,11のいずれかに第１図Ｙで示したパル
スが得られると“0"となる。25は論理割（OR）回路であ
る。33はフリツプフロツプ29の出力が“1"の時のみ同期
パタン検出回路８の入力符号系列を出力する選択回路で
ある。論理和回路26,27,28、フリツプフロツプ30,31,3
2、選択回路34,35,36も同様の動作をする。37は論理和
（OR）回路である。すなわち、同期パタン検出回路8,9,
10,11のいずれかに同期パタンが検出されると、次に同
期パタンが検出されるまで、その同期パタン検出回路の
入力符号系列が出力38〜41に得られる。
図Ｙで示したパルスが得られると“1"となり、同期パタ
ン検出回路9,10,11のいずれかに第１図Ｙで示したパル
スが得られると“0"となる。25は論理割（OR）回路であ
る。33はフリツプフロツプ29の出力が“1"の時のみ同期
パタン検出回路８の入力符号系列を出力する選択回路で
ある。論理和回路26,27,28、フリツプフロツプ30,31,3
2、選択回路34,35,36も同様の動作をする。37は論理和
（OR）回路である。すなわち、同期パタン検出回路8,9,
10,11のいずれかに同期パタンが検出されると、次に同
期パタンが検出されるまで、その同期パタン検出回路の
入力符号系列が出力38〜41に得られる。
通常は回路の電源を投入し、カウンタ３の状態が定まる
と、分割の状態は〜のいずれか１つに確定し、以後
これが変る事はない。したがつて、フリツプフロツプ29
〜32は“1"にセツトすれば“0"にリセツトする必要はな
い。しかし、雑音などによりフリツプフロツプが誤つて
“1"にセツトする場合もあり得るので、いずれかのフリ
ツプフロツプが“1"にセツトされると残りのフリツプフ
ロツプは“0"のリセツトされる様な配慮を第４図の構成
では行つている。
と、分割の状態は〜のいずれか１つに確定し、以後
これが変る事はない。したがつて、フリツプフロツプ29
〜32は“1"にセツトすれば“0"にリセツトする必要はな
い。しかし、雑音などによりフリツプフロツプが誤つて
“1"にセツトする場合もあり得るので、いずれかのフリ
ツプフロツプが“1"にセツトされると残りのフリツプフ
ロツプは“0"のリセツトされる様な配慮を第４図の構成
では行つている。
この結果、カウンタ３の初期状態がどうなろうとも、出
力38〜41には、第１図のの場合の符号系列Ａ〜Ｄと同
じ符号系列が常に得られる事になる。
力38〜41には、第１図のの場合の符号系列Ａ〜Ｄと同
じ符号系列が常に得られる事になる。
本実施例によれば、カウンタ３と直並列変換器４のみが
受信符号系列と同一速度で動作し、第2,3,4図中の残り
の素子は全て受信符号系列の1/4の速度で動作する。た
とえば受信符号系列の速度を100Mb/sとすると3,4のみは
ECL素子を必要とするが、残りの動作速度は25Mb/sであ
りTTL素子が使用できる。この結果、消費電力、素子の
発熱を大幅に軽減できる。
受信符号系列と同一速度で動作し、第2,3,4図中の残り
の素子は全て受信符号系列の1/4の速度で動作する。た
とえば受信符号系列の速度を100Mb/sとすると3,4のみは
ECL素子を必要とするが、残りの動作速度は25Mb/sであ
りTTL素子が使用できる。この結果、消費電力、素子の
発熱を大幅に軽減できる。
また、本実施例によれば、同期符号の検出およびそれに
基づく受信符号の直並列変換を同時に実現する効果もあ
る。
基づく受信符号の直並列変換を同時に実現する効果もあ
る。
なお、本実施例においては、受信符号系列を1/4の速度
に変換する例について述べたが、これは任意の整数分の
１の速度に変換する場合に容易に拡張できる。この場
合、上記整数倍の回路規模は必要となるが、動作速度が
低くなれば、CMOS素子も使用可能となるし、LSI化など
も容易となる。
に変換する例について述べたが、これは任意の整数分の
１の速度に変換する場合に容易に拡張できる。この場
合、上記整数倍の回路規模は必要となるが、動作速度が
低くなれば、CMOS素子も使用可能となるし、LSI化など
も容易となる。
本発明によれば、受信符号系列中に含まれる同期パタン
を符号速度より低い動作速度で検出することができると
いう効果がある。
を符号速度より低い動作速度で検出することができると
いう効果がある。
第１図は本発明の原理を示す図、第２図，第３図，第４
図は本発明の実施例を示す図である。 1,2,14,15,16,17,18……入力端子、13,24,38,39,40,41
……出力端子、３……カウンタ、４……直並列変換器、
5,6,7……遅延素子、8,9,10,11……同期パタン検出回
路、12,25,26,27,28,37……論理和回路、19,20,21,22…
…シフトレジスタ、23……一致検出回路、29,30,31,32
……フリツプフロツプ、33,34,35,36……選択回路。
図は本発明の実施例を示す図である。 1,2,14,15,16,17,18……入力端子、13,24,38,39,40,41
……出力端子、３……カウンタ、４……直並列変換器、
5,6,7……遅延素子、8,9,10,11……同期パタン検出回
路、12,25,26,27,28,37……論理和回路、19,20,21,22…
…シフトレジスタ、23……一致検出回路、29,30,31,32
……フリツプフロツプ、33,34,35,36……選択回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 金田 英宏 東京都小平市御幸町32番地 日立電子株式 会社小金井工場内 (72)発明者 梅本 益雄 東京都国分寺市東恋ヶ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭60−187148（ＪＰ，Ａ)
Claims (2)
- 【請求項１】同期符号を含む原符号系列を符号速度が1/
n（ｎは正の整数）のｎ個の符号系列に分割し、ｍ（１
からｎまでの整数）個の分割後に符号系列と、1/nの符
号速度の１タイムスロット相当遅延させた残りの（ｎ−
ｍ）個の分割後の符号系列とよりなるｎ種の符号系列群
の中から、原同期パタンを（ｎ−ｍ）個だけずらして得
られるｎ種の同期パタンのいずれかに一致するパタンを
検出する同期検出方法。 - 【請求項２】同期符号を含む原符号系列を符号速度が1/
n（ｎは正の整数）のｎ個の符号系列に分割する手段
と、上記ｎ個の符号系列の夫れ夫れが順次入力され、あ
らかじめ準備されたパタンと上記順次入力された符号系
列とに基づいて同期パタンを検出して同期信号を出力す
る手段とからなることを特徴とする同期検出回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61028828A JPH0775343B2 (ja) | 1986-02-14 | 1986-02-14 | 同期検出回路及び方法 |
| US07/013,114 US4802192A (en) | 1986-02-14 | 1987-02-10 | Circuit for detecting synchronizing code |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61028828A JPH0775343B2 (ja) | 1986-02-14 | 1986-02-14 | 同期検出回路及び方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62188446A JPS62188446A (ja) | 1987-08-18 |
| JPH0775343B2 true JPH0775343B2 (ja) | 1995-08-09 |
Family
ID=12259248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61028828A Expired - Lifetime JPH0775343B2 (ja) | 1986-02-14 | 1986-02-14 | 同期検出回路及び方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4802192A (ja) |
| JP (1) | JPH0775343B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1298005C (en) * | 1987-03-31 | 1992-03-24 | Kazuo Iguchi | Frame synchronizing apparatus |
| JPH0828691B2 (ja) * | 1988-03-14 | 1996-03-21 | 富士通株式会社 | フレーム同期方式 |
| US5227777A (en) * | 1988-12-06 | 1993-07-13 | Nec Corporation | Radio paging receiver for intermittently receiving a paging signal transmitted on different phases of a clock |
| KR0160279B1 (ko) * | 1988-12-20 | 1998-12-01 | 이우에 사또시 | 무선 통신 장치 |
| US5010559A (en) * | 1989-06-30 | 1991-04-23 | Sgs-Thomson Microelectronics, Inc. | System for synchronizing data frames in a serial bit stream |
| GB9011290D0 (en) * | 1989-07-20 | 1995-11-08 | Siemens Ag | A ciphering device |
| JPH0758971B2 (ja) * | 1989-09-07 | 1995-06-21 | 株式会社東芝 | 通信制御装置 |
| JPH0440125A (ja) * | 1990-06-06 | 1992-02-10 | Advantest Corp | パターン同期回路 |
| US5148453A (en) * | 1991-05-02 | 1992-09-15 | The Institute For Space And Terrestrial Science | Parallel sync detection |
| GB2267799B (en) * | 1992-06-04 | 1995-11-08 | Sony Broadcast & Communication | Detection of synchronisation data |
| JP3097443B2 (ja) * | 1994-02-28 | 2000-10-10 | ケイディディ株式会社 | ユニークワード検出方法 |
| US5781469A (en) * | 1997-01-24 | 1998-07-14 | Atmel Corporation | Bitline load and precharge structure for an SRAM memory |
| JP4002327B2 (ja) | 1997-11-04 | 2007-10-31 | 株式会社日立製作所 | ディジタル信号処理回路 |
| CN1118195C (zh) * | 2000-08-25 | 2003-08-13 | 清华大学 | 数字信息传输方法及其地面数字多媒体电视广播系统 |
| US6741615B1 (en) | 2000-09-14 | 2004-05-25 | Ciena Corporation | Methods and apparatuses for synchronizing data conversion of sonet framed data |
| US7707234B2 (en) * | 2004-10-07 | 2010-04-27 | Lecroy Corporation | Use of multiple data comparators in parallel to trigger an oscilloscope on a pattern found in a serial data stream |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3555195A (en) * | 1967-10-05 | 1971-01-12 | Rca Corp | Multiplex synchronizing circuit |
| US3928726A (en) * | 1974-11-22 | 1975-12-23 | Bell Telephone Labor Inc | Common control variable shift reframe circuit |
| GB2089178B (en) * | 1980-11-18 | 1984-07-04 | Sony Corp | Digital signal processing |
| US4370648A (en) * | 1981-03-31 | 1983-01-25 | Siemens Corporation | Synchronizing circuit for use with a telecommunication system |
| US4727558A (en) * | 1987-02-12 | 1988-02-23 | Dallas Semiconductor Corporation | Method and apparatus for extracting a predetermined bit pattern from a serial bit stream |
-
1986
- 1986-02-14 JP JP61028828A patent/JPH0775343B2/ja not_active Expired - Lifetime
-
1987
- 1987-02-10 US US07/013,114 patent/US4802192A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US4802192A (en) | 1989-01-31 |
| JPS62188446A (ja) | 1987-08-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6260152B1 (en) | Method and apparatus for synchronizing data transfers in a logic circuit having plural clock domains | |
| JPH0775343B2 (ja) | 同期検出回路及び方法 | |
| US20020075173A1 (en) | Parallel in serial out circuit for use in data communication system | |
| JP3433426B2 (ja) | マンチェスタ符号化データをデコーディングするための方法および装置 | |
| GB2365723A (en) | Serial to parallel conversion by extracting even and odd numbered data pulses synchronously with leading and trailing edges of clock pulses respectively | |
| US5379038A (en) | Parallel-serial data converter | |
| JPH10327136A (ja) | ビット同期方式 | |
| US6049571A (en) | Encoding circuit with a function of zero continuous-suppression in a data transmission system | |
| CA1074920A (en) | Detection of errors in digital signals | |
| EP4318207A1 (en) | Entropy source circuit | |
| JPS6376640A (ja) | 調歩同期信号受信回路 | |
| JPH0644756B2 (ja) | 同期クロツク発生回路 | |
| JPH0210619B2 (ja) | ||
| JPH1168861A (ja) | 同時双方向送受信方法および同時双方向送受信回路 | |
| JP2591164B2 (ja) | パリティ演算回路 | |
| JP3397829B2 (ja) | 位相検出回路 | |
| JP2768287B2 (ja) | 一致検出回路 | |
| KR950004542Y1 (ko) | 서브코드 인터페이스 회로 | |
| JP3513399B2 (ja) | シリアルデータによるタイミング可変装置 | |
| JPH0738386A (ja) | データラッチ回路 | |
| JP2734287B2 (ja) | サンプリングクロック情報生成回路 | |
| KR100333717B1 (ko) | 입력신호의에지검출을이용한클럭발생장치 | |
| JP2970241B2 (ja) | サンプリングクロック情報生成回路 | |
| JPH0758971B2 (ja) | 通信制御装置 | |
| KR100314675B1 (ko) | 디지털 텔레비전의 양위상 디코더 |