JPS6376640A - 調歩同期信号受信回路 - Google Patents
調歩同期信号受信回路Info
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- JPS6376640A JPS6376640A JP61221657A JP22165786A JPS6376640A JP S6376640 A JPS6376640 A JP S6376640A JP 61221657 A JP61221657 A JP 61221657A JP 22165786 A JP22165786 A JP 22165786A JP S6376640 A JPS6376640 A JP S6376640A
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- Japan
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- clock
- circuit
- signal
- receiving
- sampling
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- Pending
Links
- 238000005070 sampling Methods 0.000 claims abstract description 28
- 230000005540 biological transmission Effects 0.000 claims abstract description 10
- 238000000034 method Methods 0.000 claims description 3
- 230000001360 synchronised effect Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000008054 signal transmission Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
Landscapes
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は調歩同期方式により同期がとられる信号を受信
する調歩同期信号受信回路に関するものである。
する調歩同期信号受信回路に関するものである。
従来の調歩同期信号受信回路としては、例えば信号の伝
送速度のｎ倍（ｎは整数）の速度を有するクロックによ
り受信信号を多点サンプリングするサンプリング回路と
、サンプリング回路のサンプリング結果に基づいて最適
な受信クロック（受信信号の各ビットのほぼ中央時点で
発生し、且つ信号の伝送速度と同一の速度を有するクロ
ック）を生成するクロック生成回路と、受信クロックに
よりビット情報を選択する受信回路とから構成されたも
のがある。
送速度のｎ倍（ｎは整数）の速度を有するクロックによ
り受信信号を多点サンプリングするサンプリング回路と
、サンプリング回路のサンプリング結果に基づいて最適
な受信クロック（受信信号の各ビットのほぼ中央時点で
発生し、且つ信号の伝送速度と同一の速度を有するクロ
ック）を生成するクロック生成回路と、受信クロックに
よりビット情報を選択する受信回路とから構成されたも
のがある。
しかし、上述した従来の調歩同期信号受信回路は、伝送
速度のｎ倍のクロックを必要とするため、伝送速度のｎ
倍の速度で動作する素子により回路を構成しなければな
らず、伝送速度が高速になるにつれて、使用する素子の
動作速度による制限が厳しくなる問題があった。
速度のｎ倍のクロックを必要とするため、伝送速度のｎ
倍の速度で動作する素子により回路を構成しなければな
らず、伝送速度が高速になるにつれて、使用する素子の
動作速度による制限が厳しくなる問題があった。
本発明は前述の如き問題点を解決したものであり、その
目的は信号の伝送速度と同一の速度で動作する素子によ
り従来の多点兼方式と同等の性能を有する調歩同期信号
受信回路を構成できるようにすることにある。
目的は信号の伝送速度と同一の速度で動作する素子によ
り従来の多点兼方式と同等の性能を有する調歩同期信号
受信回路を構成できるようにすることにある。
本発明は前述の如き問題点を解決するため、調歩同期方
式により同期がとられる信号を受信する調歩同期信号受
信回路に於いて、 前記信号の伝送速度と同じ速度で位相が異なる複数のク
ロックを発生するクロック発生回路と、該クロック発生
回路から出力される各クロックをそれぞれ入力とし、入
力されたクロックにより前記信号をサンプリングする複
数のサンプリング回路と、 該各サンプリング回路の出力に基づいて前記クロック発
生回路から出力される複数のクロックの内の１つを選択
するクロック選択回路と、該クロック選択回路で選択さ
れたクロックと同一のクロックが入力される前記サンプ
リング回路の出力を受信データ入力とし前記クロック選
択回路によって選択されたクロックを受信クロック入力
とする受信回路とを設けたものである。
式により同期がとられる信号を受信する調歩同期信号受
信回路に於いて、 前記信号の伝送速度と同じ速度で位相が異なる複数のク
ロックを発生するクロック発生回路と、該クロック発生
回路から出力される各クロックをそれぞれ入力とし、入
力されたクロックにより前記信号をサンプリングする複
数のサンプリング回路と、 該各サンプリング回路の出力に基づいて前記クロック発
生回路から出力される複数のクロックの内の１つを選択
するクロック選択回路と、該クロック選択回路で選択さ
れたクロックと同一のクロックが入力される前記サンプ
リング回路の出力を受信データ入力とし前記クロック選
択回路によって選択されたクロックを受信クロック入力
とする受信回路とを設けたものである。
クロック発生回路は受信信号の伝送速度と同一の速度で
位相が異なる複数のクロックを発生し、各サンプリング
回路はクロック発生回路からの各クロックに従って受信
信号をサンプリングする。
位相が異なる複数のクロックを発生し、各サンプリング
回路はクロック発生回路からの各クロックに従って受信
信号をサンプリングする。
従って、受信信号の伝送速度と同一の速度のクロックに
よって受信信号が多点サンプリングされ、クロック選択
回路で選択された最適な１つのクロックを受信クロック
として受信回路はその最適なりロック対応のサンプリン
グ回路の出力の識別を行なう。
よって受信信号が多点サンプリングされ、クロック選択
回路で選択された最適な１つのクロックを受信クロック
として受信回路はその最適なりロック対応のサンプリン
グ回路の出力の識別を行なう。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の実施例のブロック図、第２図は第１図
の動作説明図である。
の動作説明図である。
クロック発生回路１は入力端子２に加えられる入力信号
ａの伝送速度と同じ速度で位相の異なるＩ相から■相ま
での５個のクロックｉ〜■を発生するものであり、クロ
ック発生回路１から出力されるクロックの内、最も位相
の近いクロック間の位相差はクロックの１周期の１１５
になっている。
ａの伝送速度と同じ速度で位相の異なるＩ相から■相ま
での５個のクロックｉ〜■を発生するものであり、クロ
ック発生回路１から出力されるクロックの内、最も位相
の近いクロック間の位相差はクロックの１周期の１１５
になっている。
サンプリング回路３を構成する５個のランチ回路３−１
〜３−５のクロック端子ＣＬＫにはそれぞれクロック発
生回路１からのクロックｉ〜■が加えられており、各ラ
ッチ回路３−１〜３−５はクロックｉ〜■の立上がりに
於いて、データ端子りに加えられる入力信号ａをサンプ
リングする。
〜３−５のクロック端子ＣＬＫにはそれぞれクロック発
生回路１からのクロックｉ〜■が加えられており、各ラ
ッチ回路３−１〜３−５はクロックｉ〜■の立上がりに
於いて、データ端子りに加えられる入力信号ａをサンプ
リングする。
クロック選択回路４はサンプリング回路３の出力信号に
基づいて選択信号３１〜ｓ５を作成するものであり、選
択信号５ｌ−ｓ５はセレクタ５゜６に加えられる。セレ
クタ５はクロック選択回路４からの選択信号Ｓ１〜Ｓ５
に基づいてラッチ回路３−１〜３−５の出力信号の内の
１つを選択して受信回路７のデータ端子りに加え、セレ
クタ６は選択信号３１〜ｓ５に基づいてクロック発生回
路１からのクロックｉ〜■の内の１つを選択して受信回
路７のクロック端子ＣＬＫに加える。受信回路７はセレ
クタ５を介して加えられる信号に含まれるビット情報を
セレクタ６を介して加えられるクロックに従って識別す
ると共に、１ワードの受信完了により受信完了指示線８
を介してクロック選択回路４にリセット信号を加える。
基づいて選択信号３１〜ｓ５を作成するものであり、選
択信号５ｌ−ｓ５はセレクタ５゜６に加えられる。セレ
クタ５はクロック選択回路４からの選択信号Ｓ１〜Ｓ５
に基づいてラッチ回路３−１〜３−５の出力信号の内の
１つを選択して受信回路７のデータ端子りに加え、セレ
クタ６は選択信号３１〜ｓ５に基づいてクロック発生回
路１からのクロックｉ〜■の内の１つを選択して受信回
路７のクロック端子ＣＬＫに加える。受信回路７はセレ
クタ５を介して加えられる信号に含まれるビット情報を
セレクタ６を介して加えられるクロックに従って識別す
ると共に、１ワードの受信完了により受信完了指示線８
を介してクロック選択回路４にリセット信号を加える。
今、例えば、第２図＋ａｌに示す信号ａが入力端子２に
加えられたとすると、サンプリング回路３を構成するラ
ッチ回路３−１〜３−５はそれぞれ同図中）〜（ｆｌに
示す■相〜Ｖ相のクロックｉ〜■の立上がりに於いて入
力信号ａをサンプリングし、同図（ａ〜（ｋｌに示す信
号を出力する。サンプリング回路３の出力信号が加えら
れているクロック選択回路４は、受信完了指示線８を介
してリセット信号が加えられることにより、その出力信
号８１〜Ｓ５を全て“０”とし、また、リセット信号が
加えられた後、入力端子２にスタートビットＳＴが加え
られ、サンプリング回路３を構成するランチ回路３−１
〜３−５の出力信号の内のラッチ回路３−ｊ（ｊは１か
ら５までの整数）の出力信号が最初に“０”となった場
合はリセット信号が再び加えられるまで選択信号ｓｊを
“１”に保持し、他の選択信号は“０”に保持するもの
である。
加えられたとすると、サンプリング回路３を構成するラ
ッチ回路３−１〜３−５はそれぞれ同図中）〜（ｆｌに
示す■相〜Ｖ相のクロックｉ〜■の立上がりに於いて入
力信号ａをサンプリングし、同図（ａ〜（ｋｌに示す信
号を出力する。サンプリング回路３の出力信号が加えら
れているクロック選択回路４は、受信完了指示線８を介
してリセット信号が加えられることにより、その出力信
号８１〜Ｓ５を全て“０”とし、また、リセット信号が
加えられた後、入力端子２にスタートビットＳＴが加え
られ、サンプリング回路３を構成するランチ回路３−１
〜３−５の出力信号の内のラッチ回路３−ｊ（ｊは１か
ら５までの整数）の出力信号が最初に“０”となった場
合はリセット信号が再び加えられるまで選択信号ｓｊを
“１”に保持し、他の選択信号は“０”に保持するもの
である。
従って、入力信号ａと各クロックｉ〜■とが第２図（ａ
）〜ｆｆｌに示す関係にあるように、ラッチ回路３−１
の出力信号が最初に“０”となる場合、クロック選択回
路４は選択信号Ｓ１を“１”とすることになる。セレク
タ５は選択信号３１．Ｓ２゜ｓ３．ｓ４．ｓ５が１″と
なることにより、ランチ回路３−３．３−４．３−５．
３−１．３−２の出力信号を選択して受信回路７に加え
るものであり、セレクタ６は選択信号ｓｌ、ｓ２．ｓ３
゜ｓ４．ｓ５が１″となることにより、それぞれ■相、
■相、■相、■相、■相のクロックｉｉｉ、ｉｖ。
）〜ｆｆｌに示す関係にあるように、ラッチ回路３−１
の出力信号が最初に“０”となる場合、クロック選択回
路４は選択信号Ｓ１を“１”とすることになる。セレク
タ５は選択信号３１．Ｓ２゜ｓ３．ｓ４．ｓ５が１″と
なることにより、ランチ回路３−３．３−４．３−５．
３−１．３−２の出力信号を選択して受信回路７に加え
るものであり、セレクタ６は選択信号ｓｌ、ｓ２．ｓ３
゜ｓ４．ｓ５が１″となることにより、それぞれ■相、
■相、■相、■相、■相のクロックｉｉｉ、ｉｖ。
ｙ、ｉ、ｉｉを選択して受信回路７に加えるものであり
、従って、選択信号Ｓ３が“１”となることにより、受
信回路７のクロック端子ＣＬＫには■相のクロックｉｉ
ｉが加えられ、データ端子りには■相のクロック１ｉｉ
によってサンプリングされたランチ回路３−３の出力信
号が入力されることになる。
、従って、選択信号Ｓ３が“１”となることにより、受
信回路７のクロック端子ＣＬＫには■相のクロックｉｉ
ｉが加えられ、データ端子りには■相のクロック１ｉｉ
によってサンプリングされたランチ回路３−３の出力信
号が入力されることになる。
受信回路７はクロック端子ＣＬＫに加えられる■相のク
ロック山が立下がる毎にデータ端子りに加えられる信号
に含まれるビット情報を識別し、そしてストップビット
ＳＰを検出することにより、受信完了指示線８を介して
クロック選択回路４にリセット信号を加える。従って、
受信信号の各ビットのほぼ中央でビット情報を識別する
ことができる。
ロック山が立下がる毎にデータ端子りに加えられる信号
に含まれるビット情報を識別し、そしてストップビット
ＳＰを検出することにより、受信完了指示線８を介して
クロック選択回路４にリセット信号を加える。従って、
受信信号の各ビットのほぼ中央でビット情報を識別する
ことができる。
第３図はクロック選択回路４の構成例を示す回路図であ
り、ラッチ回路３−１〜３−５の出力信号を反転するイ
ンバータＩＮＩ〜ＩＮ５と、インヒビソトゲートＧ１〜
Ｇ５と、フリップフロップＦＦＩ〜ＦＦ５とから構成さ
れている。
り、ラッチ回路３−１〜３−５の出力信号を反転するイ
ンバータＩＮＩ〜ＩＮ５と、インヒビソトゲートＧ１〜
Ｇ５と、フリップフロップＦＦＩ〜ＦＦ５とから構成さ
れている。
フリップフロップＦＦ１〜ＦＦ５はそれぞれインヒビッ
トゲー）Ｇｌ〜Ｇ５の出力信号の立上がりに於いてセッ
トされ、受信完了指示線８を介して受信回路７から加え
られるリセット信号によりリセットされるものであり、
各フリップフロップＦＦＩ〜ＦＦ５の出力信号３１〜Ｓ
５はインヒビットゲートＧ１〜Ｇ５の禁止入力になって
いる。従って、受信完了指示線８を介してリセット信号
が加えられた後、サンプリング回路３を構成するランチ
回路３−１〜３−５の出力信号の内、ランチ回路３−ｊ
の出力信号が最初に“０”となったとするとフリップフ
ロップＦＦｊの出力信号ｓｊは再びリセット信号が加え
られるまで“１”に保持されるこ。
トゲー）Ｇｌ〜Ｇ５の出力信号の立上がりに於いてセッ
トされ、受信完了指示線８を介して受信回路７から加え
られるリセット信号によりリセットされるものであり、
各フリップフロップＦＦＩ〜ＦＦ５の出力信号３１〜Ｓ
５はインヒビットゲートＧ１〜Ｇ５の禁止入力になって
いる。従って、受信完了指示線８を介してリセット信号
が加えられた後、サンプリング回路３を構成するランチ
回路３−１〜３−５の出力信号の内、ランチ回路３−ｊ
の出力信号が最初に“０”となったとするとフリップフ
ロップＦＦｊの出力信号ｓｊは再びリセット信号が加え
られるまで“１”に保持されるこ。
とになる。尚、クロック選択回路４は上述した例に限定
されず、サンプリング回路３の出力値に基づいて調歩同
期信号の受信に最適な１つのクロックを選択し得るもの
であれば、他の構成にしても良いことは勿論である。
されず、サンプリング回路３の出力値に基づいて調歩同
期信号の受信に最適な１つのクロックを選択し得るもの
であれば、他の構成にしても良いことは勿論である。
以上説明したように、本発明は、入力信号の伝送速度と
同じ速度で位相の異なる複数のクロックを発生するクロ
ック発生回路と、クロック発生回路から出力される各ク
ロック対応に設けられた複数個のサンプリング回路と、
サンプリング回路の出力に基づいてクロック発生回路か
ら出力されるクロックの内の１つを選択するクロック選
択回路と、クロック選択回路で選択されたクロックを受
信クロックとしてそのクロックと対応するサンプリング
回路の出力信号を識別する受信回路とを備えたものであ
り、入力信号と同一の速度のクロックによって、人力信
号を多点サンプリングすることが可能となるので、従来
の調歩同期信号受信回路に比較して動作速度の遅い素子
を使用して回路を構成することができ、素子の動作速度
による制限を緩やかなものとすることができる効果があ
る。
同じ速度で位相の異なる複数のクロックを発生するクロ
ック発生回路と、クロック発生回路から出力される各ク
ロック対応に設けられた複数個のサンプリング回路と、
サンプリング回路の出力に基づいてクロック発生回路か
ら出力されるクロックの内の１つを選択するクロック選
択回路と、クロック選択回路で選択されたクロックを受
信クロックとしてそのクロックと対応するサンプリング
回路の出力信号を識別する受信回路とを備えたものであ
り、入力信号と同一の速度のクロックによって、人力信
号を多点サンプリングすることが可能となるので、従来
の調歩同期信号受信回路に比較して動作速度の遅い素子
を使用して回路を構成することができ、素子の動作速度
による制限を緩やかなものとすることができる効果があ
る。
第１図は本発明の実施例のブロック図、第２図は第１図
の動作説明図及び、 第３図はクロック選択回路４の構成例を示す回路図であ
る。 １・・・クロック発生回路、２・・・入力端子、３・・
・サンプリング回路、３−１〜３−５・・・ラッチ回路
、４・・・クロック選択回路、５．６・・・セレクタ、
７・・・受信回路、８・・・受信完了指示線、ＩＮＩ〜
ＩＮＳ・・・インバータ、Ｇ１−Ｇ５・・・インヒビ７
）ゲ−）、ＦＦＩ〜ＦＦ５・・・フリップフロップ。
の動作説明図及び、 第３図はクロック選択回路４の構成例を示す回路図であ
る。 １・・・クロック発生回路、２・・・入力端子、３・・
・サンプリング回路、３−１〜３−５・・・ラッチ回路
、４・・・クロック選択回路、５．６・・・セレクタ、
７・・・受信回路、８・・・受信完了指示線、ＩＮＩ〜
ＩＮＳ・・・インバータ、Ｇ１−Ｇ５・・・インヒビ７
）ゲ−）、ＦＦＩ〜ＦＦ５・・・フリップフロップ。
Claims (1)
- 【特許請求の範囲】 調歩同期方式により同期がとられる信号を受信する調歩
同期信号受信回路に於いて、 前記信号の伝送速度と同じ速度で位相が異なる複数のク
ロックを発生するクロック発生回路と、該クロック発生
回路から出力される各クロックをそれぞれ入力とし、入
力されたクロックにより前記信号をサンプリングする複
数のサンプリング回路と、 該各サンプリング回路の出力に基づいて前記クロック発
生回路から出力される複数のクロックの内の１つを選択
するクロック選択回路と、 該クロック選択回路で選択されたクロックと同一のクロ
ックが入力される前記サンプリング回路の出力を受信デ
ータ入力とし、前記クロック選択回路によって選択され
たクロックを受信クロックとする受信回路を備えたこと
を特徴とする調歩同期信号受信回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221657A JPS6376640A (ja) | 1986-09-19 | 1986-09-19 | 調歩同期信号受信回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61221657A JPS6376640A (ja) | 1986-09-19 | 1986-09-19 | 調歩同期信号受信回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6376640A true JPS6376640A (ja) | 1988-04-06 |
Family
ID=16770210
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61221657A Pending JPS6376640A (ja) | 1986-09-19 | 1986-09-19 | 調歩同期信号受信回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6376640A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02285832A (ja) * | 1989-03-29 | 1990-11-26 | Internatl Business Mach Corp <Ibm> | 直列データ受信器 |
| JPH0677790A (ja) * | 1992-08-24 | 1994-03-18 | Oki Electric Ind Co Ltd | ビット列補償回路 |
| US6990597B2 (en) | 2000-10-19 | 2006-01-24 | Seiko Epson Corporation | Clock generation circuit, data transfer control device, and electronic instrument |
| JP2010504698A (ja) * | 2006-09-21 | 2010-02-12 | アナログ・デバイシズ・インコーポレーテッド | シリアルディジタルデータ通信インターフェイス |
-
1986
- 1986-09-19 JP JP61221657A patent/JPS6376640A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02285832A (ja) * | 1989-03-29 | 1990-11-26 | Internatl Business Mach Corp <Ibm> | 直列データ受信器 |
| JPH0677790A (ja) * | 1992-08-24 | 1994-03-18 | Oki Electric Ind Co Ltd | ビット列補償回路 |
| US6990597B2 (en) | 2000-10-19 | 2006-01-24 | Seiko Epson Corporation | Clock generation circuit, data transfer control device, and electronic instrument |
| JP2010504698A (ja) * | 2006-09-21 | 2010-02-12 | アナログ・デバイシズ・インコーポレーテッド | シリアルディジタルデータ通信インターフェイス |
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