JPH02285832A - 直列データ受信器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は直列データ受信器の分野に関し、特に非同期直
列データすなわち位相が不明な直列データを受信する直
列データ受信器に関する。

Ｂ、従来の技硝 非同期直列伝送では、データ・ビットは順次に送受信さ
れ、ビットのグループが伝送ワードとしてまとめられる
。各ワードは普通、他のワードと同じ個数のデータ・ビ
ットを持つ、ワード内のビットが伝送される速度は一定
であり、送信側も受信側もこれを認識する０通常このビ
ット伝送速度は、直列データ・リンクの両端の水晶発振
器によって決定される。しかしワードが伝送される速度
は一定でなく、人力されるデータ・ビットの位相も受信
器側のクロックと一定の関係を持たない。データ・ビッ
トを正しく受信しようとする場合、人力されるデータ信
号は、伝送されるデータ・ビットの速度より高速に抽出
しなければならない。そうすれば各ワードのデータ・ビ
ットを正しくデコードするのに必要な位相情報が復元で
きる。

非同期直列データ受信器の一例はＧＢ１５０７７６１に
見られる。ここでの方法は、入力データ・ラインを高速
に抽出して入力データ・ワードの最初のビットの前縁を
識別することである。このサンプリングは、所要精度に
応じてデータ・ビット期間当り１６または６４サンプル
など人力データの伝送速度より数倍も早い速度で行なわ
れる。人力データ・ワードの最初のビットはスタート・
ビットである。スタート・ビットは、同期を確率するた
めに与えられ、情報を伝えるものではない。スタート・
ビットの前縁が検出されることで、受信器のクロックと
入力データの同期がとられる。同期がとらえたクロック
は次に、受信器を制御して、各データ・ビット期間の中
間点に相当する時間に１データ・ビット期間につき人力
データ・ライン先１回抽出するために用いられる。入力
データは直接、シフト・レジスタにロードされ、そのワ
ードのデータ・ビットがすべて受信されると、データは
シフト・レジスタからデータ・バスへ並列に送り出され
る。データはデータ・バスを通じて回路の他の部分へ送
られる。

このような非同期直列データ受信器は、スタート・ビッ
トの前縁を検出することで受信器の動作と人力されるデ
ータの同期をとらない限りデータを読み込めないという
欠点を伴う、同期動作のために特殊な回路素子とデータ
／制御ラインを必要とする。さらに、スタート・ビット
の前縁を検出するときの人力データ・ラインのサンプリ
ングは、データ伝送速度より何倍も早い速度で行わない
限り入力データの位相を正確に決定できない、前縁を識
別するための最大サンプリング速度は、シフト・レジス
タの最大駆動速度に制限され、データ伝送速度がサンプ
リング速度より小さい分数値とならざるを得ないため、
これも受信可能な最大データ伝送速度を制限する。

Ｃ１発明が解決しようとする課題 本発明の目的は、シフト・レジスタが所定の最大速度で
駆動され、これまでの受信器よりも速いデータ伝送速度
で非同期直列データを受信できる非同期直列データ受信
器を提供することにある。

００課題を解決するための手段 本発明は、データ・ビットのストリームを受信し、前記
データ・ビット・ストリーム内の各点に対応するサンプ
ルが読み込まれる複数のシフト・レジスタを特徴とし、
異なるシフト・レジスタが前記サンプルの異なる組を保
持し、前記の各点が最大でもデータ・ビット期間の２分
の１の期間で分離され、前記シフト・レジスタに保持さ
れる前記サンプルに応答するデコーダにより、評価され
た前記データ内の既知の位相点が認識され、これに応じ
て、前記データ・ビット内の各点に対応するサンプルが
識別されて読み込まれる非同期直列データ受信器を提供
するものである。

本発明が提供する非同期直列データ受信器では、シフト
・レジスタが所定の最大速度で駆動され、これまでの受
信器より速いデータ伝送速度で非同期直列データが受信
される。このメリットは本発明の特徴によるものであり
、これによってデータのサンプリングが複数のシフト・
レジスタによって共用される。各シフト・レジスタには
、サンプリング速度の分数でクロックを与えるだけでよ
い。

本発明のもう１つの利点は、データをどの時点で抽出す
るかを制御するための回′ｉ８素子を必要としないこと
にある０本発明により、データがシフト・レジスタに抽
出される時間はデータの位相に対応しないｍ−データ・
ビット内の各点に対応するサンプルを、取られたサンプ
ルの集合から識別するのはデコーダの機能である。デー
タ・ビットとして読み込まれたサンプルが実際に正しい
ビットとして識別されるのであれば、ビット内のサンプ
ルの位置は重要ではないということが了解されるであろ
う、しかし実施例では、前記データ・ビットの中間点に
最も近似するサンプルが読み込まれる。

これにより受信器の電機ノイズ耐性が向上する。

本発明の実施例によっては、前記データ・ビット・スト
リームが、複数の段を有するサンプル遅延ラインに抽出
され、前記サンプルが前記サンプル遅延ラインから前記
シフト・レジスタに定期的に読み込まれる。この機能の
利点は、適切なタイピングで信号を供給して各シフト・
レジスタを起動し、データ・ビット・ストリームを抽出
する回＊ｉ子を必要としないことにある。その代わり、
サンプル遅延ラインにより、シフト・レジスタに読み込
まれるサンプルが適切に分離され、１個の信号によって
シフト・レジスタがすべて起動され、サンプル遅延ライ
ン内の対応する段に格納されたサンプルが読み出される
。

遅延ラインの動作は、サンプル遅延ラインに読み込まれ
るサンプルがデータ・ビット・ストリーム内で正しく分
離されるよう、すなわち間隔に過不足のないよう調整し
なければならない、望ましい調整機構は、複数の段を持
ち、時間遅れが前記サンプル遅延ラインのものと一致す
る遅延制御ラインから構成されるものである。ここで前
記サンプル遅延ラインと前記遅延時間せいちょラインの
いずれの時間遅れも共通の帰還信号によって調整され、
前記遅延制御ラインの位相が受信器のクロック信号に固
定される。サンプル遅延ラインは遅延制御ラインと整合
がとられるため、遅延制御ラインがクロックと同位相の
場合は、サンプル遅延ラインもその時間遅れが外部のク
ロックと一致することになる０本発明のこの特徴により
、サンプル遅延ラインの動作が回路の他の部分の動作と
連動し、シフト・レジスタに読み込まれるサンプルは、
既知の時間ごとに分離したデータ・ビット・ストリーム
内の各点に対応する。

また本発明の特徴を生かして、前記遅延制御ラインをリ
ング発振器として構成することもできる。

リング発振器には、自己起動式すなわち外部から初期化
を行う必要がないという利点がある。

本発明の実施例では、データ・ビット・ストリームのシ
フト・レジスタへの取り込みを１本の遅延ラインによっ
て制御することができる。その場合、受信器の遅延制御
ラインは、位相を受信器のクロック信号に合わせたリン
グ発振器として構成される。

ここで前記データ・ビット・ストリームを前記シフト・
レジスタに取り込むとき、これを制御するタイミング信
号は、前記遅延ラインに各点から引き出される。

本発明の実施例として、複数のラッチを用意し、各タイ
ミング信号を対応するラッチに供給して前記データ・ビ
ット・ストリームの前記対応するラッチへの読み込みを
起動して、各ラッチの内容を前記の各シフト・レジスタ
に読み込むことができる。

この実施例では、先の実施例で必要な構成要素の整合化
やサンプルと遅延制御ラインのロードが不要になる。

上記の遅延制振ラインに伴う問題としては、ある時間に
遅延制御ラインを伝搬する２つ以上のパルスでのライン
が安定するということが考えられる。その結果、各遅延
ラインによって生じる時間遅れは、ある時間に１パルス
だけが遅延制御ラインを伝搬するときの時間遅れより短
かくなる。各パルスが遅延制御ラインの端部に達する際
に、位相が外部クロックと同相となるからである。その
場合データ・ビット・ストリームのサンプルが取られる
各点が離れすぎるため、シフト・レジスタに格納された
サンプルのデコード操作が難しくなる。

この問題は、本発明の実施例では、前記遅延制御ライン
の前記各段に対応する同期論理回路を用意することによ
って解決される。ここで前記の同期論理回路は、前記遅
延制御ラインを伝搬するパルスを１つ以上検出した場合
、調整信号を前記遅延制御ラインに出力して前記遅延制
御ラインの動作を調整し、前記遅延制御ラインを伝搬す
る１パルスを供給する。この同期論理回路により、遅延
制御ラインを伝搬するパルスが１つ以上存在するときの
問題が解決される。

本発明の直列データ受信器では、受信器を制御する受信
器のクロック信号が受信器自体の回路素子が動作する最
大値より低い周波数になり得るということも問題になる
。その原因として考えられるのは、直列受信器がその一
部をなす装置全体が受信器のクロック信号を共用するこ
とがあるということである。その場合、受信器のクロッ
ク信号をこれを必要とする全回路に共通のソースから供
給しなければならない、受信器のクロック信号を要する
回路は異なる集積回路内にあることが多く、受信器のク
ロック信号を集積回路の各パッケージに送るときはその
接続ビンを通過することになる。

信号が接続ビンを通じて集積回路に送られる最大速度は
、集積回路内で可能な最大信号伝送速度より低いことが
あり得る。そのような場合、回路の最大クロック速度は
、速度が最低の回路素子に制限されることになる。

この問題はリング発振器の周波数分割器によって解決で
きる。受信器のクロック信号と比較する前に、前記リン
ク発振器から低周波信号を取り出すことで、前記リング
発振器は前記受信器のクロック信号より高い周波数で動
作する。より柔軟な動作周波数を与えることもできる。

つまりクロック周波数分割器を用意して前記受信器のク
ロックから低周波信号を引き出せば、前記リング発振器
と前記受信器クロックの周波数の比を変えることができ
る。

上述のとおり、シフト・レジスタ内に保持されるサンプ
ルのパターンを解釈して既知の位相点を認識し、データ
・ビットの中間点に対応するサンプルを識別するのはデ
コーダの機能である。実施例では、前記データ・ビット
・ストリーム内の既知の位相点に対応する所定のサンプ
ル・パターンのいずれの組も認識する。

データ・ビット・ストリーム内の遷移により、既知の位
相点が与えられ、これらが一定の間隔では発生しないこ
とは理解されよう、遷移は各データ・ビットについて保
証されるものではなく、既知の位相点はいくつかのビッ
ト期間によって分離され得る０本発明の実施例として特
に望ましいのは、前記デコーダがデータ・ビット・スト
リーム内の遷移を認識し、次の遷移が検出されるまでは
、読み取ろうとするサンプルをその遷移との関係で評価
することである。これにより、データ・ビット・ストリ
ーム内の既知の位相点が不規則な間隔で並ぶという問題
が解決される。

もう１つの問題として、データ・ビット・ストリームに
混入した電気ノイズにより、疑似遷移が検出されたり、
ジッタが遷移を本来の位置からずらすことがある。擬似
遷移を起こす電気ノイズは、前記デコーダによって認識
される前記のパターンが、遷移前のデータ・ストリーム
値が一定に複数のサンプルと、遷移後のデータ・ストリ
ーム値が一定の複数のサンプルから構成される場合は低
減できる。電気ノイズによって生じる擬似サンプルが、
ある遷移で一貫性を示し、複数のサンプルに及ぶことは
考えられない。

ジッタが引き起こす問題も前記デコーダの構成を工夫す
ることで抑えられる。すなわち読み込まれるサンプルが
読み込みが評価されたサンプルとは別のサンプルに対応
することを、認識されたパターンが示すとき、前記デコ
ーダが状態を変えて、読み込みが評価されたサンプルの
位置を、１ビット期間に取られたサンプル数の半数以下
である所定の最大シフト量に応じて、前記の検出された
既知の位相点との関係で評価された位置にシフトする。

デコーダは通常は、データ・ビット・ストリームの位相
が緩やかに変化した結果として、読み込みが評価された
サンプルをシフトするものである。

このような緩やかな変化を補正するシフト動作は、読み
込もうとするサンプルとして、隣接するサンプルを識別
するものであるのが通常である。逆に、電気ノイズや特
にジッダがもたらすサンプルのパターンは、読み込まれ
るサンプルにかなり大きな移動のあることを示す、上記
の特徴を生かせば、シフトは最大シフト以下に、すなわ
ち１データ・ビット期間当りのサンプル数の半数以下に
抑えられる。これにより電気ノイズによる大きな移動が
縮小される。

１データ・ビット期間に取られるサンプル数も受信器の
ノイズ耐性に効果を及ぼす。サンプル数が多くなれば、
既知の位相点は時間的により正確に決定され、中間点に
より厳密に対応するサンプルが読み込まれる。その上、
既知の位相点として認識されるパターンを構成するサン
プル数が増える。しかし読み込まれるサンプル数が増え
れば、データのサンプリング、格納、デコードに要する
回路素子も増え、これが受信器のコストを上げ、障害の
予想される回路素子も多くなる。

前記データ・ビット・ストリームが、実質上データ・ビ
ット期間当り５サンプルに相当する速度で抽出される場
合、これによって、比較的少ない回路素子が充分なノイ
ズ耐性を備えることが分かつている。

必要な回路素子の点数は、前記のサンプルが１データ・
ビット期間当り１回抽出されればさらに低減し、よって
−度に格納されるサンプル総数が減少する。この場合、
必要なデコード論理回路も簡素化される。しかしサンプ
ルが、受信器のクロックによって決まる１データ・ビッ
ト期間当りに１回抽出されると、新たな問題が起こる。

データ・ビット・ストリームの位相が緩やかに変化する
と、受信器のクロックによって１データ・ビット期間と
なる期間内に読み込み可能な２つのサンプルが発生する
という状況が生じる。逆に、受信器のクロックによって
１データ・ビット期間となる期間内に読み込み可能なサ
ンプルが発生しないという状況も起こり得る。

前者の状況は、受信器のクロックによって決まり、デー
タ・ビット期間に相当する期間よりもデータ・ビット期
間がわずかに短い場合に起こる。この場合、読み込み可
能なサンプルは受信器によって決まる期間の初めの方に
ずれる。ある点では、読み込み可能なサンプルは受信器
によって決定される期間の最初のサンプルであり、その
期間の最後のサンプルは後続のデータ・ビットの読み込
み可能なサンプルに対応する。したがって受信器によっ
て決定される１期間に読み込み可能なサンプルが２つ生
じる。同様に、データ・ビット期間が受信器によって決
まる期間よりわずかに長い場合、読み込み可能なサンプ
ルは受信器によって決まる期間の終わりの方にずれる。

ある点で読み込み可能なサンプルは、受信器によって決
まる期間の最後のサンプルから次の最初のサンプルー−
受信器によって期間が決まる１サンプルに切り替わる。

したがって幅が決定された１期間に読み込み可能なサン
プルは存在しなくなる。

本発明の実施例では、前記デコーダがサンプル・パター
ンを認識し、これが読み込まれたサンプルを、前記受信
器によって決まる期間の最初のサンプルから、前記受信
器によって決まる次の期間の最後のサンプルに変える必
要を示すとき、前記受信器によって決まる前記期間の最
後のサンプルの読み込みも起動される。これにより、両
方のサンプルが読み込まれ、情報が失われることはない
。

本発明のもう１つの特徴として、前記デコーダがサンプ
ル・パターンを認識し、これが前記受信器によって決ま
る期間の最後のサンプルから前記受信器によって決まる
次の１期間の最初のサンプルに変える必要を示すとき、
前記受信器によって決定される次の期間から読み込まれ
るサンプルも起動される。これにより、実際に有効なデ
ータに対応するサンプルだけが読み込まれる。

前述のように、デコーダによって既知の位相点として認
識されるパターンは複数のサンプルから構成され、一定
のノイズ耐性が与えられる。受信器によって規定される
期間はいずれも実際のビット期間と実質上同じ時間であ
るが、期間相互の位相に一定の関係はない、よって既知
の位相点に対応するサンプルは、受信器によって決定さ
れる２つの期間に分割できる。したがってシフト・レジ
スタは、受信器によって決まる少なくとも２つの期間に
対応するサンプルを保持するのが望ましい。

ただし、受信器内の回路素子は最少に保つ方がよく、実
施例では、前記シフト・レジスタが２つの段を備え、そ
れぞれが前記受信器によって規定される隣接する期間か
らのサンプルを保持する。

上述のとおり、データ・ビットは一度に１ビツトづつデ
コードされ、実際に時間が設定された期間内に異同があ
った場合の効果を考えて、受信器によって決められた１
期間に２ビツトかまたはゼロ・ビットがデコードされる
という条件が与えられる。前記受信器によってデコード
されたビットは、ビット収集レジスタ内で収集し、前記
ビット収集レジスタに最後に読み込まれてからビット収
集レジスタに入力されたビット数を計数するカウンタを
用意して、適当な個数のデータ・ビットがデコードされ
たとき前記ビット収集レジスタの読み込みを起動するの
が望ましい。この機能により、デコードされた直列デー
タを受信器が接続される回路の他の部分離並列に出力す
ることができる。

受信器によって解決しなければならない問題として、デ
ータ・ビット・ストリームをどの点でデータ・ワードに
分割するかを決定する方法がある。

これを効率よく実現する方法は、受信器によって認識さ
れるデータ・ビットの所定のパターンを、同期ワードを
形成するよう転送することである。

この同期ワードを認識すれば、データ・ビットのストリ
ームをデータ・ワードに分割するときの基準が得られる
０本発明の実施例では、デコードさ４たデータ・ビット
をモニタし、同期ワードの認識後に同期ワード信号を供
給する同期ワード検出器が用意され、前記同期ワード信
号は前記デコードされたデータ・ビットをデータ・ワー
ドに分割するために用いられる。

本発明は、データ・ビットのストリームを受信し、前記
データ・ビット・ストリーム内の各点に対応するサンプ
ルが読み込まれる複数のシフト・レジスタを特徴とし、
各シフト・レジスタが前記サンプルの各組を保持し、前
記の各点がデータ・ビット期間の多くとも２分の１の期
間で分離され、前記シフト・レジスタに保持される前記
サンプルに応答するデコーダにより、評価された前記デ
ータ内の既知の位相点が認識され、これに応じて前記デ
ータ・ビット内の各点に対応するサンプルが認識され読
み込まれる非同期直列データ受信器を含むディスク駆動
装置を提供するものである。ディスク駆動装置は可能な
限りコンパクトにし、並列データ伝送よりも直列データ
伝送を対象としたものが望ましい、並列データ伝送では
配線が膨大になるからである。しかしディスク駆動装置
の性能にとって重要なポイントとなるのは、データの受
信速度を可能な限り高速にすることである。この点を考
慮した場合、本発明は特に高速直列リンクを要するディ
スク駆動装置に適している。

本発明はまた、データ・ビットのストリームを受信し、
前記データ・ビット・ストリーム内の各点に対応するサ
ンプルが読み込まれる複数のシフト・レジスタを特徴と
して、各シフト・レジスタが前記サンプルの各組を保持
し、前記各点がデータ・ビット期間の多くとも２分の１
の期間で分離され、前記シフト・レジスタに保持される
前記サンプルに応答するデコーダによって、評価された
前記データ内の既知の位相点が認識され、これに応じて
前記データ・ビット内の各点に対応するサンプルが識別
され読み込まれる非同期直列データ受信器を含むデータ
格納・検索システムを提供するものである０本発明は、
概して高速であって接続の容易な点を特徴とするデータ
格納・検索システムに特に有益である。

本発明はまた、非同期直列データの受信方法を提供する
ものである。この方法の特徴は、前記直列データ内の各
点に対応するサンプルの各組が各シフト・レジスタに読
み込まれ、前記の各点がデータ・ビット期間の多くとも
２分の１の期間で分離され、前記サンプルがデコードさ
れて、前記データ内の既知の位相点が認識され、前記の
既知の位相点との関係から前記サンプルが評価され、前
記データ・ビット内の各点に対応するサンプルが識別さ
れ読み込まれることにある。

Ｅ、実施例 第１図は、遅延ライン段４から構成されるサンプル遅延
ライン２を示す。非同期直列データ・ストリームはデー
タ・ライン６を通じてサンプル遅延ライン２に送られる
。制御ライン８は制御信号をサンプル遅延ライン２に供
給する。この制御信号によって、サンプルがデータ・ラ
イン６からサンプル遅延ライン２に読み込まれ、サンプ
ル遅延ライン２の各段４を通過する速度が制御される。

サンプル遅延ラインの段４と同一の１０個の段４を持つ
遅延制御ライン１０は、サンプル遅延ライン２に隣接し
て配置される。クロック・ライン１２は外部のクロック
信号を遅延制御ライン１０に送る。遅延制御ライン１０
に読み込まれたクロック信号は遅延制御ラインの各段４
を通過する。制御ライン８は制御信号を遅延制御ライン
１０にも供給する。

同期論理ブロック１４は遅延制御ライン１０の段４ｔモ
ニタし、１つ以上のクロック・パルスが１期間に遅延制
御ラインを通過するのが検出された場合にはブロック・
ライン１６にブロック信号を出力する。この機能を実行
する論理回路は当業者には明らかであり、ここでは詳述
しない０位相弁別器１８はクロック・ライン１２を通じ
てクロック信号を、ブロック・ライン１６を通じてブロ
ック信号をそれぞれ受信し、サンプル・ライン２０を通
じて遅延制御ライン１０の最後の段４からの出力を抽出
する。ＩＢＭテクニカル・ディスクロージャーブレティ
ン（ＩＢＭ　Ｔｅｃｈｎｉｃａｌ　Ｄｉｓｃｌｏｓｕｒ
ｅＢｕｌｌｅｔｉｎ　）、１９８７年９年、ｐ、１６１
１−１６１３には適当な位相弁別器１８が示されている
。

位相弁別器１８の出力信号は、遅延制御ライン１０の最
後の段４からの出力の相対位相とクロック信号を示す、
ブロック信号は、これが存在する場合は、相対位相信号
を無効にし、位相弁別器１８に働いて、１信号が遅延制
御ライン１０を伝搬するまでは、遅延制御ライン１０の
各段の時間遅れを短縮する。よって同期倫理ブロック１
４は、位相弁別器１８を用いることで遅延制御ライン１
０の動作を調整することになる。

チャージ・ポンプ２２は、位相弁別器１８からの出力を
受けて、電荷／’ｉ！圧変換・フィルタ回路２４に蓄え
られた電荷を、位相弁別器１８によって検出された位相
差に比例して変化させる。電荷／電圧変換・フィルタ回
路２４はチャージ・ポンプ２２からの電荷を蓄え、電荷
を電圧に変換して、遅延制御ライン１０の帯域幅を制御
する。電荷／電圧変換・フィルタ回路２４による電圧は
、制御ライン８上の制御信号となる。

この回路は、遅延制御ライン１０全体の時間遅れをクロ
ック期間と等しい値に保持するよう働く。

すなわち遅延制御ライン１０はクロックに位相ロックさ
れる。サンプル制御ライン２の段数は遅延制御ライン１
０と同じであり、両者の段は同一であって同じ負荷など
を受けるよう整合がとられるため、各段の時間遅れと両
方のラインの時間遅れは近い値になる。したがってサン
プル遅延ラインに送られる制御信号により、サンプル遅
延ラインの時間遅れもクロックに一致するようになる。

よってサンプル遅延ライン２の段４に格納される直列デ
ータ・ストリームのサンプルは、このラインを通過する
際に１つおきに見た場合、クロック・サイクルの５分の
１の期間で分離されたデータ・ストリームのサンプルを
示し、これらの段に格納されるサンプルは、本発明によ
り、複数のシフト・レジスタ（第１図には示していない
）に読み込むことができる。クロック速度がデータ伝送
速度に等しい場合、サンプルはデータ・ビット期間の５
分の１の期間で分離された点を表す、複数のシフト・レ
ジスタにサンプルを読み込むとき、この動作は、クロッ
ク信号から引き出された信号によって起動できる。すな
わちクロック／データ・ビット期間当り１回のトリガが
可能である。

第２図は、電荷／電圧変換（Ｑ／Ｖ　’）フィルタ回路
２４の詳細を示す、この回路はレジスタ２６とキャパシ
タ２８の並列回路とこれに直列に接続されたキャパシタ
３０から構成される。回路は、出力電圧（Ｖ）が、高周
波フィルタリングの程度に応じて、チャージ・ポンプ２
２から出力される電荷（Ｑ）に比例するように動作する
。

第３図は、遅延ライン２．１０を構成する段４を示す０
段４は、十電源レール４２と接地レール４４の間に配置
される３つのＦＥＴ　　３２．３４．３６からなる。制
御信号はＦＥＴ　　３２のゲートに送られ、この段によ
って作られる時間遅れを調整するよう機能する。この段
への入力は　ＦＥＴ３４ではライン３８を介してそのデ
ートに入る。

段４の出力は、ＦＥＴ３４．３６のドレインからライン
４０へ流れる。各段４からの出力は遅延ラインの次の段
への入力となる。

第４図は、直列データ・ストリームのサンプルを回路の
他の部分へ供給する回路の第２実施例である。この回路
は第１図の回路に変更を加えたものである０両回路に共
通の要素には同じ参照番号を付した。この回路と第１図
の回路の違いを以下に述べる。

帰還ライン４６は、遅延制御ライン１０の最後の段４の
出力を遅延制御ライン１０の最初の段に供給する。した
がって遅延制御ライン１０はリング発振器として機能す
る。遅延制御ライン１０（７）最後の段の出力は周波数
分割器４８にも送られる。

分割器４８の出力は位相弁別器１８へ送られる。

弁別器１８の周波数は、遅延制御ライン１０の最後の段
の変更周波数の約数（整数）である。クロック・ライン
１２のクロック信号は、位相弁別器１８に達する前に周
波数分割器５０も通過する。２つの周波数分割器４８．
５０の動作は、位相ロックされる実質上同じ周波数の信
号を位相弁別器に供給するものである。その結果、遅延
制御ライン１０によって形成されるリング発振器の速度
はクロック速度より速くなり、しかもクロックと同位相
で、よってクロックによって周波数が制御される。

複数の変換用遅延素子からなる遅延制御ライン１０がリ
ンク発振器を形成するためには、段４の総数が奇数でな
ければならない、そうすることで、帰還する信号によっ
て最初の段４の状態が変化する。その後この状態変化は
次の段４の状態を変化させ、以下、遅延制御ライン１０
でこれが繰り返される。状態を動的に変化さ゛せる遅延
制御ライン１０上の点は、遅延制御ライン１０を伝搬す
る不安定な波頭と考えることができる。第４図に示す実
施例では第４が１５個あり、帰還がかけられると不安定
なりｐ３になり、よってリング発振器が形成される。さ
らに、遅延制御ライン１０がその発振サイクルを完了す
るには、不安定な波頭は遅延制御ライン１０を２回通過
しなければならない。

それによって、遅延制御ライン１０の最後の段４が最初
の状態に戻る。そこで、サンプル遅延ライン２に読み込
まれるサンプルは、１ビット期間に相当する期間を経過
するのが望ましいから、データ伝送速度は遅延制御ライ
ン１０の発振速度の２倍とする必要がある。そこで各段
４では、データ・ビット期間の約１５分の１の期間の時
間遅れが生しる。クロック信号から派生した信号で、し
かも速度は２倍の信号は、サンプルをサンプル・ライン
２から受信器回路の他の部分へ読み込むとき、この動作
をトリガするのに使用できる。このようなリンク発振器
は、理論的には、これを伝搬する不安定な奇数個の波頭
（たとえば３個）で安定になるが、実際には１つの波頭
がこれを伝搬するという状態に陥る。したがって同期論
理回路１４は、必要であればこのような実施例から省く
こともできる。

第５図は、本発明の受信器のシフト・レジスタにサンプ
ルを供給するもう１つの回路を示す。この回路が第１図
ないし第４図の回路のいずれかと共通する回路素子には
、第５図では同じ参照番号を付した。

遅延制御ライン１０は５つの段４からなる。遅延制御ラ
イン１０の段４はリング発振器として構成される。遅延
制御ライン１０の第２、第４、第１、第３、第５の段は
それぞれラッチ５２に信号を送る。ラッチ５２は前記の
２つの実施例のサンプル遅延ライン２に代わるものであ
る。段４内でＬｏｗからＨｉｇｈへの遷移が起こると、
対応するラッチ５２が起動され、データ・ライン６の値
が格納される。ある段を不安定な波頭が通過するたびに
、ＬｏｗからＨｉｇｈへ、ＨｉｇｎからＬｏｗへの遷移
が交互に起こる。帰還信号を第５段４から引き出すよう
構成することで、遅延制御ライン１０の第２、第４、第
１、第３、第５の段に接続された５つのラッチ５２がト
リガされ、データ・ライン６のサンプリングが等間隔の
周期で繰り返される。遅延制御ライン１０の第５段４の
ＬｏｗからＨｉｇｈへの遷移はクロックと位相ロックさ
れ、よって５つのサンプルはクロック期間ごとに格納さ
れる。すなわち制御ラインを２回通過する不安定な波頭
は１クロック期間に相当し、１クロック期間は１データ
・ビット期間に相当する。

データ伝送速度をクロック速度より速くする必要があれ
ば、制御遅延ライン１０の第５段４と位相弁別器１８の
間に周波数分割器を設ければよい。

ラッチ５２に格納されるサンプルは、第１図ないし第４
図の回路と同様の方法により受信器回路の他の部分（後
述）に読み込まれる。

第６図は、本発明による受信器回路のうちデコーダを成
す部分の実施例である。デコーダは抽出されたサンプル
からデータ・ビットを引き出し、人力されるデータ・ビ
ットの位相に応答して、データ・ビットとして正しいサ
ンプルが選択され読み込まれるようにする。クロックは
、第６図、第７図の回路素子のすべてに同じものが用い
られる。

第１図、第４図または第５図のいずれかの回路によって
適当な間隔でデータ・ストリームから読み込まれたサン
プルは、５個２段のシフト・レジスタ５４に送られる。

シフト・レジスタの計１０個の段はすべて、データ伝送
速度とほぼ等しい速度の同じクロックを受ける６段５６
には最も新しいサンプルが、段５８には最も古いサンプ
ルが格納される。各サンプルは、データ・ビット期間の
５分の１の期間で分離され、各シフト・レジスタは一度
に２データ・ビット期間に相当するデータを保持する０
人力部の３箇所に変換器を有する６つの広いＡＮＤゲー
トからなる論理素子６０．６２．６４．６６．６８によ
り、第８図に示すパターンが認識されることでＬｏｗか
らＨｌｇｈへの遷移が検出される（以下、Ｏ＝Ｌｏｗ、
１＝Ｈ＋ｇｈ）６可能なパターンにはＰａｔ（Ａ）、Ｐ
ａｔ（１３）、Ｐａｔ（Ｃ）、Ｐａｔ（Ｄ）、Ｐａｔ（
Ｅ）の５つがあり、各パターンが同時に存在することは
ない。

パターンが認識されることで位相情報が与えられ、この
情報により読み込み対象のサンプルが選択できる。デー
タ・ビット期間にはＬｏｗからＨｉｇｈへの遷移は起こ
らないため、復元される位相情報は５状態機械７０に保
持される。状態機械７０には、論理素子６０．６２．６
４．６６．６８からの信号が与えられるｓ　Ｌ　ｏ　ｗ
からＨｉｇｈへの遷移が検出されないか、または前と同
じパターンが検出されると、５状態機械７０の状態は変
化しない、前に検出さ、れなパターンと異なるパターン
が検出されると、５状態機械７０の状態が変わる。

上述したように、実際のデータ伝送速度と受信器によっ
て決定される速度のわずかな相違を補正するには、収想
を変化させる必要があるが、通常はこのときに、受信器
が、前に読み込まれたサンプルに１Ｉｌｌ接するサンプ
ルを読み込むだけでよい。

読み込まれたサンプルに＠接するサンプル以外のサンプ
ルを読み込むよう切り替えが必要なことを示すパターン
が認識された場合、これは通常は電気ノイズによるもの
である。このような電気ノイズの効果を最小限に抑える
ために、読み込まれたものからさらにサンプルを読み込
むことをパターンが示している場合でも、状態を返るだ
けで、隣接するサンプルの読み込みを示すよう、状態機
械に制限が設けられる。

第９図は、５状態機械７０に可能な５つの状態を示す、
状態間の矢印は、遷移の原因となる検出された状態を示
す０図かられかるように、５状態機械７０は、検出され
た状態へ、最大で１段階だけ移行する。これを実現する
論理回路が第６図の論理ブロック７２である。この論理
回路については、この分野では適当な形式が知られてい
るためここでは詳述しない、状態ラッチ７４は、５状態
機械７０の現在状態を保持する。

第６図に示すとおり、収態ラッチ７４の出力によって、
５つの広いＡＮＤ−ＯＲゲート７６が制御される。ゲー
ト７６は、シフト・レジスタに格納されたサンプルから
対応するサンプルを選択するよう機能する。第６図と第
８図の比較かられかるように、読み込みが選択されたサ
ンプルは、５試態ａ械７０のその収態のデータ・ビット
の中間点に最も近いサンプルである。

先にも述べたとおり、受信器は、受信器によって決定さ
れる１期間に読み込み可能なサンプルが２つ存在するか
あるいは全く存在しない状況のいずれにも対応できる。

１期間に読み込み可能なサンプルが２つ存在する状況は
、５収態機ｔ７４７０が収態Ｅから状態Ａへ移行する状
況に相当する。読み込み可能なサンプルがゼロの状況は
、８態Ａから収態Ｅへの切り替えに相当する。この効果
を補正するのがサンプル数論理回路７８である。

Ａラッチ８０は、前の状態がＡだったかどうかを記録し
、その出力は、ラインＥの現在値とともにＡＮＤゲート
８４に送られる。前の状態がＡで、現在状態がＥのとき
、ＡＮＤゲート８４はＱｔｙ＝ｏ信号を出力する。同様
にＥラッチ８２は、前の状態が１ミだったかどうかを記
録し、現在状態が八であれば、ＡＮＤゲート８６はこれ
とラインＡの現在信号を組み合わせてＱ　ｔ　ｙ＝２信
号を出力する。

ＱＬｙ＝ＯとＱｔｙ＝２がともにＬｏｗのとき、ＡＮＤ
ゲート８８はＱｔｙ＝１信号を出力する。

−度にＨｉｇｈになるのは、Ｑｔｙ＝Ｏ１Ｑｔｙ＝１、
Ｑｔｙ＝＝２のいずれか１つだけである。

Ｑｔｙ＝１とＱｔｙ＝２の信号は２つの広いＡＮＤ−Ｏ
Ｒゲート９０に送られる。Ｑｔｙ：＝１がＨｉ　ｇ　ｈ
のとき、５つの広いＡＮＤ−ＯＲゲート７６の出力が選
択され、ラインＦ上の回路の他の部分へ送られる。Ｑｔ
ｙ＝＝２信号がＨｌｇｈのとき、最初と最後のサンプル
が直接ラインＦ、Ｓにそれぞれ読み込まれる。したがっ
て、Ｑｔｙ＝１信号が、時間が決められた期間に読み込
み可能なサンプルが１つ存在することを示す場合は、対
応するサンプルがゲートを経てラインＦに送り出される
０時間が決められた期間に読み込み可能なサンプルが２
つ存在する場合は、最初のサンプルがラインＦに供給さ
れもう一方のサンプルはラインＳに供給される。

第７図は、デコードされたデータ・ビットをデータ・ワ
ードとしてまとめ、同期ワードを認識する回路を示す。

ラインＦ、Ｓ上の信号は７ビツトのシフト・レジスタ９
２に送られる。Ｑ　ｔ　ｙ＝ｏ信号がＨｉｇｈのとき、
０のビットがクロックによって７ビツトのシフト・レジ
スタ９２に送られる。

Ｑｔｙ＝１信号がＨｉｇｈのとき、ラインＦの値がクロ
ックによって７ビツトのシフト・レジスタ９２に送られ
る。Ｑｔｙ＝２信号がＨｉｇｈの場合は、まずラインＦ
の値がクロックによって７ビツトのシフト・レジスタ９
２に入り、次にラインＳの値が入る。

３ビツトのレジスタ９４は、７ビツトのシフト・レジス
タ９２の内容がデータ・ワードとして最後に読み出され
てから何ビットがクロックによってレジスタ９２に送ら
れたかを記録する。加算器制御論理回路１００は、３ビ
ツトのレジスタ９４に格納された値を加算するか、また
は同期ワードの検出後にリセットするがを決定する（同
期ワードは、データ内に置かれる特殊なワードで、転送
されるデータ内に偶然に生じることはなく、受信器がこ
れを識別することで、データ・ビット・ストリームをデ
ータ・ワードに分割する方法を決定するワードである）
、３ビツト・レジスタ９４の値を加算しようとする場合
、選択器９６が３ビツト・レジスタ９４の現在値を加算
器９８に供給し、ここで現在期間に読み込み可能なサン
プル数が現在値に加算された後、合計が３ビツト・レジ
スタ９４に返される。値が８に近づくと、バイト・レデ
ィＢｌｌ信号により、データ・ワードが読み込み可能な
収態にあることが示される。

同期ワード検出器１０４．１０２は、７ビツトのシフト
・レジスタ９２に格納された値とラインＦ、Ｓの値をモ
ニタして、同期ワードがいつデコードされたかを判定す
る。同期バイト検出器１０４は、７ビツトのシフト・レ
ジスタ９２の全７ビツトを、ラインＦの値とともにモニ
タして、同期ワードが検出されたときに５ｙｎｃｌ信号
を出力する。

同期バイト検出器１０２は、７ビツトのシフト・レジス
タの中で最も新しい６ビツトとラインＦ、Ｓの信号をモ
ニタして、同期ワードが検出されたときに５ｙｎｃ２信
号を出力する。

５ｙｎｃｌ信号がＨｉｇｈ、Ｑｔｙ＝Ｏ信号がＬｏｗの
とき、検出された同期ワードは有効であり、ＡＮＤゲー
ト１０６がＨｉ　ｇ　ｈになって、同期バイト検出信号
ＳＢがＯＲゲート１０８を介して出力される。ＯＲゲー
ト１０８のＨ１ｇｈ出力により、選択器９６が２進数の
７を加算器９８に送る。これに、現在期間に読み込み可
能なデータ・ビットの個数が加算されて得られるＯまた
は１により、７ビツトのシフト・レジスタ９２に残って
いる有効なデータ・ビットの個数が示される。

Ｑｔｙ＝１信号がＨｌｇｈなら、７ビツトのシフト・レ
ジスタ９２の７ビツトとラインＦの値が、デコードされ
た有効なビットが残っていない同期ワードを表す。これ
を反映するため、３ビツト・レジスタ９４の値が０にセ
ットされる。Ｑｔｙ＝２信号がＩＩ　ｉ　ｇ　ｈの場合
、ラインＳの値はデータ・ワードの最初のビットを表し
、これを反映するために３ビツト・レジスタ９４の同期
ワードが１にリセットされる。

５ｙｎｃ２信号とＱＬｙ＝２がともに１−１　ｉ　ｇ　
ｈのとき、検出された同期ワードは有効であり、ＡＮＤ
ゲート１１０がＨｉｇｈになって、同期バイト検出信号
５ＢがＯｒｔゲート１０８を介して出力される。ＳＢ倍
信号より、選択器９６が２進数の６を加算器９８に送り
出し、ここで、その期間に読み込み可能なサンプルの個
数（すなわち２）が加算され、３ビツト・レジスタ９４
は０にリセットされる。

バイト・レディ信号が、データ・ワードがデコードされ
たことを示す場合、そのワードは選択器１１２の出力か
ら読み込まれる。その期間に読み込み可能なデータ・ビ
ットの個数は、３ビツト・レジスタ９４の最下位ビット
が１か０かがモニタされて判定される。最下位ビットが
Ｏのとき、これは７ビツトのシフト・レジスタ９２で６
ビツトが保留されていることを示し、選択器１１２は７
ビツトのシフト・レジスタ９２に格納された最も新しい
６ビツトを、ラインＦ％Ｓの値とともに出力する。Ｒ下
位ビットが１のとき、これは７ビツト・シフト・レジス
タ９２の７ビツトが保留されていることを示し、７ビツ
ト・シフト・レジスタ９２の７つのサンプルは、すべて
、ラインＦの信号とともに選択器１１２によって出力さ
れる。

ここでわかるように、第７図の回路は、デコードされた
データ・ビットを集めてデータ・ワードとし、その読み
込みを適当な時点でトリガする。

回路はまた、デコードされたビット・ストリームがどの
時点でデータ・ワードに分割されるかを示す同期ワード
を連続モニタする。さらにこの回路は、読み込み可能な
サンプルの個数をどの期間でも把握しておくことができ
る。

上記の受信器回路は全体として、クロック速度を上回る
速度でサンプリングが可能であり、データと位相ロック
したクロックを発生することなくデータ・ビットを抽出
でき、クロック・サイクル当り０サンプル、１サンプル
、あるいは２サンプルを読み込める受信器を提供するも
のである。

上述のとおり、本発明のシステムは、特に一般のディス
ク駆動装置やデータ格納・検索システムに適している。

前記の装置に必要な受信器回路も先に述べた回路と同じ
になろう。必要な変更は当業者には明らかであろう、第
１０図は、データ格納・検索システムに用いられる直列
データ受信器を示す、ここでは４つのディスク駆動装置
１１６が直列リンクによってディスク駆動制御装置１１
８に接続される。ディスク駆動？ｌｉ！Ｉ御装置は直列
リンクを介してインターフェイス１２０に接続ぎれる。

インターフェイス１２０には最大４つのディスク駆動制
御装置１１８が接続できる。インターフェイスはデータ
処理装置（図示なし）との間でデータをやりとりする。

前記の直列リンクはそれぞれ両方向に働き、本発明によ
り、直列リンクの両端に直列データ受信器を備える。

Ｆ６発明の効果 本発明により、シフト・レジスタが所定の最大速度で駆
動され、これまでの受信器よりも高速のデータ伝送速度
で非同期直列データを受信できる非同期直列データ受信
器が提供される。

【図面の簡単な説明】

第１図は、直列データ・ストリームのサンプルを受信器
回路の他の部分へ供給する回路の第１実施例を示す図で
ある。 第２図は、第１図の回路の一部の詳細図である。 第３図は、第１図の回路の別の部分の詳細図である。 第４図は、直列データ・ストリームのサンプルを受信器
回路の他の部分へ供給する回路の第２実施例を示す図で
ある。 第５図は、直列データ・ストリームのサンプルを受信器
回路の他の部分へ供給する回路の第３実施例を示す図で
ある。 第６図は、本発明の実施例によるデコーダ回路を示す図
である。 第７図は、本発明の実施例によるデコーダ・ワードを収
集・出力する回路を示す図である。 第８図は、第６図のデコーダによって認識されるサンプ
ルのパターンを示す図である。 第９図は、第６図の５８態機械の５つの収態を示す図で
ある。 第１０図は、複数のディスク駆動装置と第１図ないし第
９図の複数の直列データ受信器を含むデータ格納・検索
システムを示す図である。 ５４・・・シフト・レジスタ、６０−９０・・・デコー
ダ 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　山　　本　　仁　　朗（外１名） ＦＩＧ、　３ ＰＡＴｆＡｌ ＰＡＴ　ｔ　Ｂ　１ ＰＡＴ（Ｃ） ＰＡ丁＋０１ ＰＡＴ　（Ｅ　１ ＦＩＧ、８ Ａ、Ｂ ＦＩＧ、９

Claims (3)

【特許請求の範囲】
1. （１）データ・ビットのストリームを受信する非同期直
   列データ受信器であって、前記データ・ビット・ストリ
   ーム内の各点に対応するサンプルが読み込まれる複数の
   シフト・レジスタ（５４）を特徴とし、異なるシフト・
   レジスタ（５４）が前記サンプルの異なる組を保持し、
   前記各点がデータ・ビット期間の多くとも２分の１の期
   間で分離され、前記シフト・レジスタ（５４）に保持さ
   れる前記サンプルに応答するデコーダ（６０ないし９０
   ）により、評価された前記データ内の既知の位相点が認
   識され、これに応じて、前記データ・ビット内の各点に
   対応するサンプルが識別され読み込まれる、非同期直列
   データ受信器。
2. （２）データ・ビットのストリームを受信する非同期直
   列データ受信器を含むディスク駆動装置であって、前記
   データ・ビット・ストリーム内の各点に対応するサンプ
   ルが読み込まれる複数のシフト・レジスタ（５４）を特
   徴とし、異なるシフト・レジスタ（５４）が前記サンプ
   ルの異なる組を保持し、前記各点がデータ・ビット期間
   の多くとも２分の１の期間で分離され、前記シフト・レ
   ジスタ（５４）に保持される前記サンプルに応答するデ
   コーダにより、評価された前記データ内の既知の位相点
   が認識され、これに応じて、前記データ・ビット内の各
   点に対応するサンプルが識別され読み込まれる、ディス
   ク駆動装置。
3. （３）データ・ビットのストリームを受信する非同期直
   列データ受信器を含むデータ格納・検索システムであっ
   て、前記データ・ビット・ストリーム内の各点に対応す
   るサンプルが読み込まれる複数のシフト・レジスタ（５
   ４）を特徴とし、異なるシフト・レジスタ（５４）が前
   記サンプルの異なる組を保持し、前記各点がデータ・ビ
   ット期間の多くとも２分の１の期間で分離され、前記シ
   フト・レジスタ（５４）に保持される前記サンプルに応
   答するデコーダにより、評価された前記データ内の既知
   の位相点が認識され、これに応じて、前記データ・ビッ
   ト内の各点に対応するサンプルが識別され読み込まれる
   、データ格納・検索システム。