JPH0777372B2 - 直列データ受信器 - Google Patents
直列データ受信器Info
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- JPH0777372B2 JPH0777372B2 JP6851490A JP6851490A JPH0777372B2 JP H0777372 B2 JPH0777372 B2 JP H0777372B2 JP 6851490 A JP6851490 A JP 6851490A JP 6851490 A JP6851490 A JP 6851490A JP H0777372 B2 JPH0777372 B2 JP H0777372B2
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- JP
- Japan
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- data
- sample
- circuit
- shift
- delay line
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/08—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations, the intermediate ones not being accessible for either enqueue or dequeue operations, e.g. using a shift register
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M9/00—Parallel/series conversion or vice versa
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/06—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection
- H04L25/068—Dc level restoring means; Bias distortion correction ; Decision circuits providing symbol by symbol detection by sampling faster than the nominal bit rate
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/042—Detectors therefor, e.g. correlators, state machines
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- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
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Description
【発明の詳細な説明】 A.産業上の利用分野 本発明は直列データ受信器の分野に関し、特に非同期直
列データすなわち位相が不明な直列データを受信する直
列データ受信器に関する。
列データすなわち位相が不明な直列データを受信する直
列データ受信器に関する。
B.従来の技術 非同期直列伝送では、データ・ビットは順次に送受信さ
れ、ビットのグループが伝送ワードとしてまとめられ
る。各ワードは普通、他のワードと同じ個数のデータ・
ビットを持つ。ワード内のビットが伝送される速度は一
定であり、送信側も受信側もこれを認識する。通常この
ビット伝送速度は、直列データ・リンクの両端の水晶発
信器によって決定される。しかしワードが伝送される速
度は一定でなく、入力されるデータ・ビットの位相も受
信器側のクロックと一定の関係を持たない。データ・ビ
ットを正しく受信しようとする場合、入力されるデータ
信号は、伝送されるデータ・ビットの速度より高速に抽
出しなければならない。そうすれば各ワードのデータ・
ビットを正しくデコードするのに必要な位相情報が復元
できる。
れ、ビットのグループが伝送ワードとしてまとめられ
る。各ワードは普通、他のワードと同じ個数のデータ・
ビットを持つ。ワード内のビットが伝送される速度は一
定であり、送信側も受信側もこれを認識する。通常この
ビット伝送速度は、直列データ・リンクの両端の水晶発
信器によって決定される。しかしワードが伝送される速
度は一定でなく、入力されるデータ・ビットの位相も受
信器側のクロックと一定の関係を持たない。データ・ビ
ットを正しく受信しようとする場合、入力されるデータ
信号は、伝送されるデータ・ビットの速度より高速に抽
出しなければならない。そうすれば各ワードのデータ・
ビットを正しくデコードするのに必要な位相情報が復元
できる。
非同期直列データ受信器の一例はGB1507761に見られ
る。ここでの方法は、入力データ・ラインを高速に抽出
して入力データ・ワードの最初のビットの前縁を識別す
ることである。このサンプリングは、所要精度に応じて
データ・ビット期間当り16または64サンプルなど入力デ
ータの伝送速度よりも数倍も早い速度で行なわれる。入
力データ・ワードの最初のビットはスタート・ビットで
ある。スタート・ビットは、同期を設定するために与え
られ、情報を伝えるものではない。スタート・ビットの
前縁が検出されることで、受信器のクロックと入力デー
タの同期がとられる。同期がとられたクロックは次に、
受信器を制御して、各データ・ビット期間の中間点に相
当する時間に１データ・ビット期間につき入力データ・
ラインを１回抽出するために用いられる。入力データは
直接、シフト・レジスタにロードされ、そのワードのデ
ータ・ビットがすべて受信されると、データはシフト・
レジスタからデータ・バスへ並列に送り出される。デー
タはデータ・バスを通じて回路の他の部分へ送られる。
る。ここでの方法は、入力データ・ラインを高速に抽出
して入力データ・ワードの最初のビットの前縁を識別す
ることである。このサンプリングは、所要精度に応じて
データ・ビット期間当り16または64サンプルなど入力デ
ータの伝送速度よりも数倍も早い速度で行なわれる。入
力データ・ワードの最初のビットはスタート・ビットで
ある。スタート・ビットは、同期を設定するために与え
られ、情報を伝えるものではない。スタート・ビットの
前縁が検出されることで、受信器のクロックと入力デー
タの同期がとられる。同期がとられたクロックは次に、
受信器を制御して、各データ・ビット期間の中間点に相
当する時間に１データ・ビット期間につき入力データ・
ラインを１回抽出するために用いられる。入力データは
直接、シフト・レジスタにロードされ、そのワードのデ
ータ・ビットがすべて受信されると、データはシフト・
レジスタからデータ・バスへ並列に送り出される。デー
タはデータ・バスを通じて回路の他の部分へ送られる。
このような非同期直列データ受信器は、スタート・ビッ
トの前縁を検出することで受信器の動作と入力されるデ
ータの同期をとらない限りデータを読み込めないという
欠点を伴う。同期動作のために特殊な回路素子とデータ
／制御ラインを必要とする。さらに、スタート・ビット
の前縁を検出するときの入力データ・ラインのサンプリ
ングは、データ伝送速度より何倍も早い速度で行わない
限り入力データの位相を正確に決定できない。前縁を識
別するための最大サンプリング速度は、シフト・レジス
タの最大駆動速度に制限され、データ伝送速度がサンプ
リング速度より小さい分数値とならざるを得ないため、
これも受信可能な最大データ伝送速度を制限する。
トの前縁を検出することで受信器の動作と入力されるデ
ータの同期をとらない限りデータを読み込めないという
欠点を伴う。同期動作のために特殊な回路素子とデータ
／制御ラインを必要とする。さらに、スタート・ビット
の前縁を検出するときの入力データ・ラインのサンプリ
ングは、データ伝送速度より何倍も早い速度で行わない
限り入力データの位相を正確に決定できない。前縁を識
別するための最大サンプリング速度は、シフト・レジス
タの最大駆動速度に制限され、データ伝送速度がサンプ
リング速度より小さい分数値とならざるを得ないため、
これも受信可能な最大データ伝送速度を制限する。
C.発明が解決しようとする課題 本発明の目的は、シフト・レジスタが所定の最大速度が
駆動され、これまでの受信器よりも速いデータ伝送速度
で非同期直列データを受信できる非同期直列データ受信
器を提供することにある。
駆動され、これまでの受信器よりも速いデータ伝送速度
で非同期直列データを受信できる非同期直列データ受信
器を提供することにある。
本発明の他の目的は、データ・ビット・ストリームに混
入しているノイズないし疑似遷移に対して強い耐性を発
揮できる直列データ受信器を提供することにある。
入しているノイズないし疑似遷移に対して強い耐性を発
揮できる直列データ受信器を提供することにある。
本発明の他の目的は、データ・ビット・ストリーム中で
同期ワードを効率的に認識できる直列データ受信器を提
供することにある。
同期ワードを効率的に認識できる直列データ受信器を提
供することにある。
D.課題を解決するための手段 本発明の構成は次の通りである。
1.データ・ビット・ストリームを受信して該データ・ビ
ット期間の半分以下の期間内の位相点に相当する各デー
タ・サンプルを発生するための入力回路と、 各々、少なくとも第１および第２のシフト段を含み、各
第１のシフト段が前記データ・サンプルを順次に受信す
るように前記入力回路に接続されている複数のシフトレ
ジスタと、 前記第１および第２の各シフト段の各出力部に異なる組
み合わせパターンで接続され、対応する各シフト段にお
けるデータ・サンプルの低および高間の遷移に対応する
１組の所定の遷移パターンのうちの任意の１つのパター
ンを検出してデータ・サンプルに関する位相情報を出力
するため複数の第１の論理回路と、 前記複数の第１の論理回路の出力に接続され、位相シフ
トが前記第１の論理回路により検出される毎に状態変化
を指示するための状態検出保持回路と、 前記状態検出保持回路および前記第２のシフト段の出力
に接続され、適切なデータ・サンプルを選択するための
第２の論理回路と、 を具備した直列データ受信器であって、 前記状態検出保持回路は、現在、読み込むべきものとし
て評価されているデータ・サンプルとは異なるデータ・
サンプルに対応する遷移パターンが検出された場合にお
いても、直前に読み込まれたデータ・サンプルに隣接し
た次位置のデータ・サンプルの読み込みを表わす状態変
化を指示する機能を含んでいる事を特徴とするノイズ耐
性の直列データ受信器。
ット期間の半分以下の期間内の位相点に相当する各デー
タ・サンプルを発生するための入力回路と、 各々、少なくとも第１および第２のシフト段を含み、各
第１のシフト段が前記データ・サンプルを順次に受信す
るように前記入力回路に接続されている複数のシフトレ
ジスタと、 前記第１および第２の各シフト段の各出力部に異なる組
み合わせパターンで接続され、対応する各シフト段にお
けるデータ・サンプルの低および高間の遷移に対応する
１組の所定の遷移パターンのうちの任意の１つのパター
ンを検出してデータ・サンプルに関する位相情報を出力
するため複数の第１の論理回路と、 前記複数の第１の論理回路の出力に接続され、位相シフ
トが前記第１の論理回路により検出される毎に状態変化
を指示するための状態検出保持回路と、 前記状態検出保持回路および前記第２のシフト段の出力
に接続され、適切なデータ・サンプルを選択するための
第２の論理回路と、 を具備した直列データ受信器であって、 前記状態検出保持回路は、現在、読み込むべきものとし
て評価されているデータ・サンプルとは異なるデータ・
サンプルに対応する遷移パターンが検出された場合にお
いても、直前に読み込まれたデータ・サンプルに隣接し
た次位置のデータ・サンプルの読み込みを表わす状態変
化を指示する機能を含んでいる事を特徴とするノイズ耐
性の直列データ受信器。
2.データ・ビット・ストリームを受信して該データ・ビ
ット期間の半分以下の期間内の位相点に相当する各デー
タ・サンプルを発生するための入力回路と、 各々、少なくとも第１および第２のシフト段を含み、各
第１のシフト段が前記データ・サンプルを順次に受信す
るように前記入力回路に接続されている複数のシフトレ
ジスタと、 前記第１および第２の各シフト段の各出力部に異なる組
み合せパターンで接続され、対応する各シフト段におけ
るデータ・サンプルの低および高間の遷移を検出してデ
ータ・サンプルに関する位相情報を出力するため複数の
第１の論理回路と、 前記複数の第１の論理回路の出力に接続され、位相シフ
トが前記第１の論理回路により検出される毎に状態変化
を指示するための状態検出保持回路と、 前記状態検出保持回路および前記第２のシフト段の出力
に接続され、適切なデータ・サンプルを選択するための
第２の論理回路と、 前記第２の論理回路の出力に接続され、前記データ・ビ
ット・ストリーム中の同期ワードを認識するための第３
の論理回路と、 を具備した直列データ受信器であって、 前記第３の論理回路は、前記第２の論理回路からのデー
タ・ビットをデータ・ワードとして集合させるためのビ
ット収集用のシフトレジスタと、該シフトレジスタへ入
力されたビット数をカウントすると共に所定のカウント
に到達したのに応答して前記ビット収集用シフトレジス
タの読み取りを開始するカウンタ回路と、前記ビット収
集用シフトレジスタの出力に接続され同期ワードを認識
するための同期ワード検出器とから成る事を特徴とする
直列データ受信器。
ット期間の半分以下の期間内の位相点に相当する各デー
タ・サンプルを発生するための入力回路と、 各々、少なくとも第１および第２のシフト段を含み、各
第１のシフト段が前記データ・サンプルを順次に受信す
るように前記入力回路に接続されている複数のシフトレ
ジスタと、 前記第１および第２の各シフト段の各出力部に異なる組
み合せパターンで接続され、対応する各シフト段におけ
るデータ・サンプルの低および高間の遷移を検出してデ
ータ・サンプルに関する位相情報を出力するため複数の
第１の論理回路と、 前記複数の第１の論理回路の出力に接続され、位相シフ
トが前記第１の論理回路により検出される毎に状態変化
を指示するための状態検出保持回路と、 前記状態検出保持回路および前記第２のシフト段の出力
に接続され、適切なデータ・サンプルを選択するための
第２の論理回路と、 前記第２の論理回路の出力に接続され、前記データ・ビ
ット・ストリーム中の同期ワードを認識するための第３
の論理回路と、 を具備した直列データ受信器であって、 前記第３の論理回路は、前記第２の論理回路からのデー
タ・ビットをデータ・ワードとして集合させるためのビ
ット収集用のシフトレジスタと、該シフトレジスタへ入
力されたビット数をカウントすると共に所定のカウント
に到達したのに応答して前記ビット収集用シフトレジス
タの読み取りを開始するカウンタ回路と、前記ビット収
集用シフトレジスタの出力に接続され同期ワードを認識
するための同期ワード検出器とから成る事を特徴とする
直列データ受信器。
データ・ビット・ストリーム中に電気ノイズが混入して
いると、疑似遷移またはジッタ遷移が発生する。このよ
うな疑似遷移は、デコーダにより検出される遷移パター
ンが遷移前のデータ・ストリームに正確に対応する複数
のサンプルおよび遷移後のデータ・ストリームに正確に
対応する複数のサンプルから構成されている場合には、
可成り低減できる。その理由は、電気ノイズが複数のサ
ンプルの全体に亘ってデータ遷移に正確に対応する疑似
遷移サンプルを発生することは確率的に極めて低いから
である。
いると、疑似遷移またはジッタ遷移が発生する。このよ
うな疑似遷移は、デコーダにより検出される遷移パター
ンが遷移前のデータ・ストリームに正確に対応する複数
のサンプルおよび遷移後のデータ・ストリームに正確に
対応する複数のサンプルから構成されている場合には、
可成り低減できる。その理由は、電気ノイズが複数のサ
ンプルの全体に亘ってデータ遷移に正確に対応する疑似
遷移サンプルを発生することは確率的に極めて低いから
である。
ジッダ遷移も、デコーダを次のように構成することによ
り低減できる。すなわち、検出されたパターンが、次に
読み込まれるべきデータ・サンプルが現在読み込み判定
中のサンプルとは別のサンプルであることを表わしてい
る場合、デコーダが状態を変化して、現在読み込み判定
中のサンプルの位相位置を、検出された既知の位相点に
関して判定中のサンプルの位相の方へシフトするように
構成されている。ただし、最大シフト量は、１ビット期
間に取られたサンプル数の半数以下に制限するものとす
る。デコーダは、通常、データ・ビット・ストリームの
位相が緩やかに変化した結果として、読み込み判定中の
サンプルをシフトするものである。このような緩やかな
変化を補正するシフト動作は、読み込もうとするサンプ
ルとして、隣接するサンプルを識別するものであるのが
通常である。逆に、電気ノイズや特にジッタがもたらす
サンプルのパターンは、読み込まれるサンプルにかなり
大きな位相シフトのあることを示す。本発明に構成によ
れば、シフトは最大シフト以下に、すなわち１データ・
ビット期間当りのサンプル数の半数以下に抑制できる。
これにより電気ノイズによる大きなシフトが低減され
る。
り低減できる。すなわち、検出されたパターンが、次に
読み込まれるべきデータ・サンプルが現在読み込み判定
中のサンプルとは別のサンプルであることを表わしてい
る場合、デコーダが状態を変化して、現在読み込み判定
中のサンプルの位相位置を、検出された既知の位相点に
関して判定中のサンプルの位相の方へシフトするように
構成されている。ただし、最大シフト量は、１ビット期
間に取られたサンプル数の半数以下に制限するものとす
る。デコーダは、通常、データ・ビット・ストリームの
位相が緩やかに変化した結果として、読み込み判定中の
サンプルをシフトするものである。このような緩やかな
変化を補正するシフト動作は、読み込もうとするサンプ
ルとして、隣接するサンプルを識別するものであるのが
通常である。逆に、電気ノイズや特にジッタがもたらす
サンプルのパターンは、読み込まれるサンプルにかなり
大きな位相シフトのあることを示す。本発明に構成によ
れば、シフトは最大シフト以下に、すなわち１データ・
ビット期間当りのサンプル数の半数以下に抑制できる。
これにより電気ノイズによる大きなシフトが低減され
る。
受信器のクロック期間および実際の到来データ・ビット
の期間の間に相違が存在する点を考慮して、１クロック
期間内に存在する２データ・ビットまたは無データ・ビ
ットをデコードすることを条件として、原則として、受
信器のデコーダは一度に１ビットづつデコードする。受
信器によりデコードされたデータ・ビットは、ビット収
集用シフトレジスタ内に収集され、このビット収集シフ
トレジスタが最後に読み出された時点からそのレジスタ
に入力されてきたビットを計数できるカウンタを設け、
適当な個数、たとえば１バイトを構成するビット数、の
データ・ビットがデコードされたとき、ビット収集用レ
ジスタの読み出しを開始する機能を付加する。この機能
により、デコードされた直列データを受信器が接続され
る利用回路の他の部分へ並列に出力できる。
の期間の間に相違が存在する点を考慮して、１クロック
期間内に存在する２データ・ビットまたは無データ・ビ
ットをデコードすることを条件として、原則として、受
信器のデコーダは一度に１ビットづつデコードする。受
信器によりデコードされたデータ・ビットは、ビット収
集用シフトレジスタ内に収集され、このビット収集シフ
トレジスタが最後に読み出された時点からそのレジスタ
に入力されてきたビットを計数できるカウンタを設け、
適当な個数、たとえば１バイトを構成するビット数、の
データ・ビットがデコードされたとき、ビット収集用レ
ジスタの読み出しを開始する機能を付加する。この機能
により、デコードされた直列データを受信器が接続され
る利用回路の他の部分へ並列に出力できる。
受信器によって解決しなければならない１つの重要な問
題は、データ・ビット・ストリームなどの点でデータ・
ワードに分割するかをどのように決定するかという点で
ある。これを効率よく実現する方法は、受信器によって
認識されるデータ・ビットの所定のパターンを、同期ワ
ードを形成するよう転送することである。この同期ワー
ドを認識すれば、データ・ビットのストリームをデータ
・ワードに分割するときの基準が得られる。本発明で
は、テコードされたデータ・ビットをモニタし、同期ワ
ードの認識後に同期ワード信号を提供する同期ワード検
出器が用意され前記同期ワード信号は前期デコードされ
たデータ・ビットをデータ・ワードに分割するために用
いられる。
題は、データ・ビット・ストリームなどの点でデータ・
ワードに分割するかをどのように決定するかという点で
ある。これを効率よく実現する方法は、受信器によって
認識されるデータ・ビットの所定のパターンを、同期ワ
ードを形成するよう転送することである。この同期ワー
ドを認識すれば、データ・ビットのストリームをデータ
・ワードに分割するときの基準が得られる。本発明で
は、テコードされたデータ・ビットをモニタし、同期ワ
ードの認識後に同期ワード信号を提供する同期ワード検
出器が用意され前記同期ワード信号は前期デコードされ
たデータ・ビットをデータ・ワードに分割するために用
いられる。
E.実施例 第１図は、入力回路の例であり、遅延ライン段４から構
成されるサンプル遅延ライン２を示す。非同期直列デー
タ・ストリームはデータ・ライン６を通じてサンプル遅
延ライン２に送られる。制御ライン８は制御信号をサン
プル遅延ライン２に供給する。この制御信号によって、
サンプルがデータ・ライン６からサンプル遅延ライン２
に読み込まれ、サンプル遅延ライン２の各段４を通過す
る速度が制御される。サンプル遅延ラインの段４と同一
の10個の段４を持つ遅延制御ライン10は、サンプル遅延
ライン２に隣接して配置される。クロック・ライン12は
外部のクロック信号を遅延制御ライン10に送る。遅延制
御ライン10に読み込まれたクロック信号は遅延制御ライ
ンの各段４を通過する。制御ライン８は制御信号を遅延
制御ライン10にも供給する。
成されるサンプル遅延ライン２を示す。非同期直列デー
タ・ストリームはデータ・ライン６を通じてサンプル遅
延ライン２に送られる。制御ライン８は制御信号をサン
プル遅延ライン２に供給する。この制御信号によって、
サンプルがデータ・ライン６からサンプル遅延ライン２
に読み込まれ、サンプル遅延ライン２の各段４を通過す
る速度が制御される。サンプル遅延ラインの段４と同一
の10個の段４を持つ遅延制御ライン10は、サンプル遅延
ライン２に隣接して配置される。クロック・ライン12は
外部のクロック信号を遅延制御ライン10に送る。遅延制
御ライン10に読み込まれたクロック信号は遅延制御ライ
ンの各段４を通過する。制御ライン８は制御信号を遅延
制御ライン10にも供給する。
同期論理ブロック14は遅延制御ライン10の段４をモニタ
し、２個以上のクロック・パルスが１期間に遅延制御ラ
インを通過するのが検出された場合にはブロック・ライ
ン16にブロック信号を出力する。この機能を実行する論
理回路は当業者には明らかであり、ここでは詳述しな
い。位相弁別器18はクロック・ライン12を通じてクロッ
ク信号を、ブロック・ライン16を通じてブロック信号を
それぞれ受信し、サンプル・ライン20を通じて遅延制御
ライン10の最後の段４からの出力を抽出する。IBMテク
ニカル・ディスクロージャ・ブレティン（IBM Technica
l Disclosure Bulletin）、1987年９年、p.1611−1613
には適当な位相弁別器18が示されている。位相弁別器18
の出力信号は、遅延制御ライン10の最後の段４からの出
力の相対位相とクロック信号を示す。ブロック信号は、
これが存在する場合は、相対位相信号を無効にし、位相
弁別器18に働いて、１信号が遅延制御ライン10を伝搬す
るまでは、遅延制御ライン10の各段の時間遅れを短縮す
る。よって同期論理ブロック14は、位相弁別器18を用い
ることで遅延制御ライン10の動作を調整することにな
る。
し、２個以上のクロック・パルスが１期間に遅延制御ラ
インを通過するのが検出された場合にはブロック・ライ
ン16にブロック信号を出力する。この機能を実行する論
理回路は当業者には明らかであり、ここでは詳述しな
い。位相弁別器18はクロック・ライン12を通じてクロッ
ク信号を、ブロック・ライン16を通じてブロック信号を
それぞれ受信し、サンプル・ライン20を通じて遅延制御
ライン10の最後の段４からの出力を抽出する。IBMテク
ニカル・ディスクロージャ・ブレティン（IBM Technica
l Disclosure Bulletin）、1987年９年、p.1611−1613
には適当な位相弁別器18が示されている。位相弁別器18
の出力信号は、遅延制御ライン10の最後の段４からの出
力の相対位相とクロック信号を示す。ブロック信号は、
これが存在する場合は、相対位相信号を無効にし、位相
弁別器18に働いて、１信号が遅延制御ライン10を伝搬す
るまでは、遅延制御ライン10の各段の時間遅れを短縮す
る。よって同期論理ブロック14は、位相弁別器18を用い
ることで遅延制御ライン10の動作を調整することにな
る。
チャージ・ポンプ22は、位相弁別器18からの出力を受け
て、電荷／電圧変換・フィルタ回路24に蓄えられた電荷
を、位相弁別器８によって検出された位相差に比例して
変化させる。電荷／電圧変換・フィルタ回路24はチャー
ジ・ポンプ22からの電荷を蓄え、電荷を電圧に変換し
て、遅延制御ライン10の帯域幅を制御する。電荷／電圧
変換・フィルタ回路24による電圧は、制御ライン８上の
制御信号となる。
て、電荷／電圧変換・フィルタ回路24に蓄えられた電荷
を、位相弁別器８によって検出された位相差に比例して
変化させる。電荷／電圧変換・フィルタ回路24はチャー
ジ・ポンプ22からの電荷を蓄え、電荷を電圧に変換し
て、遅延制御ライン10の帯域幅を制御する。電荷／電圧
変換・フィルタ回路24による電圧は、制御ライン８上の
制御信号となる。
この回路は、遅延制御ライン10全体の時間遅れを１クロ
ック・サイクルと等しい値に保持するよう働く。すなわ
ち遅延制御ライン10はクロックに位相ロックされる。サ
ンプル制御ライン２の段数は遅延制御ライン10と同じで
あり、両者の段は同一であって同じ負荷などを受けるよ
う整合がとられるため、各段の時間遅れと両方のライン
の時間遅れは近い値になる。したがってサンプル遅延ラ
インに送られる制御信号により、サンプル遅延ラインの
時間遅れもクロックに一致するようになる。よってサン
プル遅延ライン２の段４に格納される直列データ・スト
リームのサンプルは、このラインを通過する際に１つお
きに見た場合、クロック・サイクルの５分の１の期間で
分離されたデータ・ストリームのサンプルを示し、これ
らの段に格納されるサンプルは、本発明により、複数の
シフト・レジスタ（第１図には示していない）に読み込
むことができる。クロック速度がデータ伝送速度に等し
い場合、サンプルはデータ・ビット期間の５分の１の期
間で分離された点を表す。複数のシフト・レジスタにサ
ンプルを読み込むとき、この動作は、クロック信号から
引き出された信号によって起動できる。すなわちクロッ
ク／データ・ビット期間当り１回のトリガが可能であ
る。
ック・サイクルと等しい値に保持するよう働く。すなわ
ち遅延制御ライン10はクロックに位相ロックされる。サ
ンプル制御ライン２の段数は遅延制御ライン10と同じで
あり、両者の段は同一であって同じ負荷などを受けるよ
う整合がとられるため、各段の時間遅れと両方のライン
の時間遅れは近い値になる。したがってサンプル遅延ラ
インに送られる制御信号により、サンプル遅延ラインの
時間遅れもクロックに一致するようになる。よってサン
プル遅延ライン２の段４に格納される直列データ・スト
リームのサンプルは、このラインを通過する際に１つお
きに見た場合、クロック・サイクルの５分の１の期間で
分離されたデータ・ストリームのサンプルを示し、これ
らの段に格納されるサンプルは、本発明により、複数の
シフト・レジスタ（第１図には示していない）に読み込
むことができる。クロック速度がデータ伝送速度に等し
い場合、サンプルはデータ・ビット期間の５分の１の期
間で分離された点を表す。複数のシフト・レジスタにサ
ンプルを読み込むとき、この動作は、クロック信号から
引き出された信号によって起動できる。すなわちクロッ
ク／データ・ビット期間当り１回のトリガが可能であ
る。
第２図は、電荷／電圧変換（Q/V）フィルタ回路24の詳
細を示す。この回路はレジスタ26とキャパシタ28の並列
回路とこれに直列に接続されたキャパシタ30から構成さ
れる。回路は、出力電圧（Ｖ）が、高周波フィルタリン
グの程度に応じて、チャージ・ポンプ22から出力される
電荷（Ｑ）に比例するように動作する。
細を示す。この回路はレジスタ26とキャパシタ28の並列
回路とこれに直列に接続されたキャパシタ30から構成さ
れる。回路は、出力電圧（Ｖ）が、高周波フィルタリン
グの程度に応じて、チャージ・ポンプ22から出力される
電荷（Ｑ）に比例するように動作する。
第３図は、遅延ライン２、10を構成する段４を示す。段
４は、十電源レール42と接地レール44の間に配置される
３つのFET33、34、36からなる。制御信号はFET32のゲー
トに送られ、この段によって作られる時間遅れを調整す
るよう機能する。この段への入力はFET34ではライン38
を介してそのゲートに入る。段４の出力は、FET34、36
のドレインからライン40へ流れる。各段４からの出力は
遅延ラインの次の段への入力となる。
４は、十電源レール42と接地レール44の間に配置される
３つのFET33、34、36からなる。制御信号はFET32のゲー
トに送られ、この段によって作られる時間遅れを調整す
るよう機能する。この段への入力はFET34ではライン38
を介してそのゲートに入る。段４の出力は、FET34、36
のドレインからライン40へ流れる。各段４からの出力は
遅延ラインの次の段への入力となる。
第４図は、直列データ・ストリームのサンプルを回路の
他の部分へ供給する回路の第２の入力回路の例である。
この回路は第１図の回路に変更を加えたものである。両
回路に共通の要素には同じ参照番号を付した。この回路
と第１図の回路の違いを以下に述べる。
他の部分へ供給する回路の第２の入力回路の例である。
この回路は第１図の回路に変更を加えたものである。両
回路に共通の要素には同じ参照番号を付した。この回路
と第１図の回路の違いを以下に述べる。
帰還ライン46は、遅延制御ライン10の最後の段４の出力
を遅延制御ライン10の最初の段に供給する。したがって
遅延制御ライン10はリング発振器として機能する。遅延
制御ライン10の最後の段の出力は周波数分割器48にも送
られる。分割器48の出力は位相弁別器18へ送られる。弁
別器18の周波数は、遅延制御ライン10の最後の変更周波
数の約数（整数）である。クロック・ライン12のクロッ
ク信号は、位相弁別器18に達する前に周波数分割器50も
通過する。２つの周波数分割器48、50の動作は、位相ロ
ックされる実質上同じ周波数の信号を位相弁別器に供給
するものである。その結果、遅延制御ライン10によって
形成されるリング発振器の速度はクロック速度より速く
なり、しかもクロックと同位相で、よってクロックによ
って周波数が制御される。
を遅延制御ライン10の最初の段に供給する。したがって
遅延制御ライン10はリング発振器として機能する。遅延
制御ライン10の最後の段の出力は周波数分割器48にも送
られる。分割器48の出力は位相弁別器18へ送られる。弁
別器18の周波数は、遅延制御ライン10の最後の変更周波
数の約数（整数）である。クロック・ライン12のクロッ
ク信号は、位相弁別器18に達する前に周波数分割器50も
通過する。２つの周波数分割器48、50の動作は、位相ロ
ックされる実質上同じ周波数の信号を位相弁別器に供給
するものである。その結果、遅延制御ライン10によって
形成されるリング発振器の速度はクロック速度より速く
なり、しかもクロックと同位相で、よってクロックによ
って周波数が制御される。
複数の変換用遅延素子からなる遅延制御ライン10がリン
グ発振器を形成するためには、段４の総数が奇数でなけ
ればならない。そうすることで、帰還する信号によって
最初の段４の状態が変化する。その後この状態変化は次
の段４の状態を変化させ、以下、遅延制御ライン10でこ
れが繰り返される。状態を動的に変化させる遅延制御ラ
イン10上の点は、遅延制御ライン10を伝搬する不安定な
波頭と考えることができる。第４図に示す実施例では段
４が15個あり、帰還がかけられると不安定な状態にな
り、よってリング発振器が形成される。さらに、遅延制
御ライン10がその発振サイクルを完了するには、不安定
な波頭は遅延制御ライン10を２回通過しなければならな
い。それによって、遅延制御ライン10の最後の段４が最
初の状態に戻る。そこで、サンプル遅延ライン２に読み
込まれるサンプルは、１ビット期間に相当する期間を経
過するのが望ましいから、データ伝送速度は遅延制御ラ
イン10の発振速度の２倍とする必要がある。そこで各段
４では、データ・ビット期間の約15分の１の期間の時間
遅れが生じる。クロック信号から派生した信号で、しか
も速度は２倍にの信号は、サンプルをサンプル・ライン
２から受信器回路の他の部分へ読み込むとき、この動作
をトリガするのに使用できる。このようなリング発振器
は、理論的には、これを伝搬する不安定な奇数個の波頭
（たとえば３個）で安定になるが、実際には１つの波頭
がこれを伝搬するという状態に陥る。したがって同期論
理回路14は、必要であればこのような入力回路から省く
こともできる。
グ発振器を形成するためには、段４の総数が奇数でなけ
ればならない。そうすることで、帰還する信号によって
最初の段４の状態が変化する。その後この状態変化は次
の段４の状態を変化させ、以下、遅延制御ライン10でこ
れが繰り返される。状態を動的に変化させる遅延制御ラ
イン10上の点は、遅延制御ライン10を伝搬する不安定な
波頭と考えることができる。第４図に示す実施例では段
４が15個あり、帰還がかけられると不安定な状態にな
り、よってリング発振器が形成される。さらに、遅延制
御ライン10がその発振サイクルを完了するには、不安定
な波頭は遅延制御ライン10を２回通過しなければならな
い。それによって、遅延制御ライン10の最後の段４が最
初の状態に戻る。そこで、サンプル遅延ライン２に読み
込まれるサンプルは、１ビット期間に相当する期間を経
過するのが望ましいから、データ伝送速度は遅延制御ラ
イン10の発振速度の２倍とする必要がある。そこで各段
４では、データ・ビット期間の約15分の１の期間の時間
遅れが生じる。クロック信号から派生した信号で、しか
も速度は２倍にの信号は、サンプルをサンプル・ライン
２から受信器回路の他の部分へ読み込むとき、この動作
をトリガするのに使用できる。このようなリング発振器
は、理論的には、これを伝搬する不安定な奇数個の波頭
（たとえば３個）で安定になるが、実際には１つの波頭
がこれを伝搬するという状態に陥る。したがって同期論
理回路14は、必要であればこのような入力回路から省く
こともできる。
第５図は、本発明の受信器のシフト・レジスタにサンプ
ルを供給するもう１つの入力回路の例を示す。この回路
が第１図ないし第４図の回路のいずれかと共通する回路
素子には、第５図では同じ参照番号を付した。
ルを供給するもう１つの入力回路の例を示す。この回路
が第１図ないし第４図の回路のいずれかと共通する回路
素子には、第５図では同じ参照番号を付した。
遅延制御ライン10は５つの段４からなる。遅延制御ライ
ン10の段４はリング発振器として構成される。遅延制御
ライン10の第２、第４、第１、第３、第５の段はそれぞ
れラッチ52に信号を送る。ラッチ52は前記の２つの入力
回路のサンプル遅延ライン２に代わるものである。段４
内でLowからHighへの遷移が起こると、対応するラッチ5
2が起動され、データ・ライン６の値が格納される。あ
る段を不安定な波頭が通過するたびに、LowからHigh
へ、HighからLowへの遷移が交互に起こる。帰還信号を
第５段４から引き出すよう構成することで、遅延制御ラ
イン10の第２、第４、第１、第３、第５の段に接続され
た５つのラッチ52がトリガされ、データ・ライン６のサ
ンプリングが等間隔の周期で繰り返される。遅延制御ラ
イン10の第５段４のLowからHighへの遷移はクロックと
位相ロックされ、よって５つのサンプルはクロック期間
ごとに格納される。すなわち制御ラインを２回通過する
不安定な波頭は１クロック期間に相当し、１クロック期
間は１データ・ビット期間に相当する。データ伝送速度
をクロック速度より速くする必要があれば、制御遅延ラ
イン10の第５段４と位相弁別器18の間に周波数分割器を
設ければよい。ラッチ52に格納されるサンプルは、第１
図ないし第４図の回路と同様の方法により受信器回路の
他の部分（後述）に読み込まれる。
ン10の段４はリング発振器として構成される。遅延制御
ライン10の第２、第４、第１、第３、第５の段はそれぞ
れラッチ52に信号を送る。ラッチ52は前記の２つの入力
回路のサンプル遅延ライン２に代わるものである。段４
内でLowからHighへの遷移が起こると、対応するラッチ5
2が起動され、データ・ライン６の値が格納される。あ
る段を不安定な波頭が通過するたびに、LowからHigh
へ、HighからLowへの遷移が交互に起こる。帰還信号を
第５段４から引き出すよう構成することで、遅延制御ラ
イン10の第２、第４、第１、第３、第５の段に接続され
た５つのラッチ52がトリガされ、データ・ライン６のサ
ンプリングが等間隔の周期で繰り返される。遅延制御ラ
イン10の第５段４のLowからHighへの遷移はクロックと
位相ロックされ、よって５つのサンプルはクロック期間
ごとに格納される。すなわち制御ラインを２回通過する
不安定な波頭は１クロック期間に相当し、１クロック期
間は１データ・ビット期間に相当する。データ伝送速度
をクロック速度より速くする必要があれば、制御遅延ラ
イン10の第５段４と位相弁別器18の間に周波数分割器を
設ければよい。ラッチ52に格納されるサンプルは、第１
図ないし第４図の回路と同様の方法により受信器回路の
他の部分（後述）に読み込まれる。
第６図は、本発明による受信器回路のうちデコーダを成
す部分の実施例である。デコーダは抽出されたサンプル
からデータ・ビットを引き出し、入力されるデータ・ビ
ットの位相に応答して、データ・ビットとして正しいサ
ンプルが選択され読み込まれるようにする。クロック
は、第６図、第７図の回路素子のすべてに同じものが用
いられる。
す部分の実施例である。デコーダは抽出されたサンプル
からデータ・ビットを引き出し、入力されるデータ・ビ
ットの位相に応答して、データ・ビットとして正しいサ
ンプルが選択され読み込まれるようにする。クロック
は、第６図、第７図の回路素子のすべてに同じものが用
いられる。
第１図、第４図または第５図のいずれかの回路によって
適当な間隔でデータ・ストリームから読み込まれたサン
プルは、５個２段のシフト・レジスタ54に送られる。シ
フト・レジスタの計10個の段はすべて、データ伝送速度
とほぼ等しい速度の同じクロックを受ける。段56には最
も新しいサンプルが、段58には最も古いサンプルが格納
される。各サンプルは、データ・ビット期間の５分の１
の期間で分離され、各シフト・レジスタは一度に２デー
タ・ビット期間に相当するデータを保持する。入力部の
３箇所にインバータを有する６入力部のANDゲートから
なる５個の論理素子60、62、64、66、68により、第８図
に示すパターンが確認されることでLowからHighへの遷
移が検出される（以下、０＝Low、１＝High）。可能な
パターンにはPat（Ａ）、Pat（Ｂ）、Pat（Ｃ）、Pat
（Ｄ）、Pat（Ｅ）の５つがあり、各パターンが同時に
存在することはない。
適当な間隔でデータ・ストリームから読み込まれたサン
プルは、５個２段のシフト・レジスタ54に送られる。シ
フト・レジスタの計10個の段はすべて、データ伝送速度
とほぼ等しい速度の同じクロックを受ける。段56には最
も新しいサンプルが、段58には最も古いサンプルが格納
される。各サンプルは、データ・ビット期間の５分の１
の期間で分離され、各シフト・レジスタは一度に２デー
タ・ビット期間に相当するデータを保持する。入力部の
３箇所にインバータを有する６入力部のANDゲートから
なる５個の論理素子60、62、64、66、68により、第８図
に示すパターンが確認されることでLowからHighへの遷
移が検出される（以下、０＝Low、１＝High）。可能な
パターンにはPat（Ａ）、Pat（Ｂ）、Pat（Ｃ）、Pat
（Ｄ）、Pat（Ｅ）の５つがあり、各パターンが同時に
存在することはない。
パターンが認識されることで位相情報が与えられ、この
情報により読み込み対象のサンプルが選択できる。デー
タ・ビット期間にはLowからHighへの遷移は起こらない
ため、復元される位相情報は５状態検出保持回路70（以
後、状態機械70と呼ぶ）に保持される。状態機械70に
は、論理素子60、62、64、66、68からの信号が与えられ
る。LowからHighへの遷移が検出されないか、または前
と同じパターンが検出されると、５状態機械70の状態は
変化しない。前に検出されたパターンと異なるパターン
が検出されると、５状態機械70の状態が変わる。
情報により読み込み対象のサンプルが選択できる。デー
タ・ビット期間にはLowからHighへの遷移は起こらない
ため、復元される位相情報は５状態検出保持回路70（以
後、状態機械70と呼ぶ）に保持される。状態機械70に
は、論理素子60、62、64、66、68からの信号が与えられ
る。LowからHighへの遷移が検出されないか、または前
と同じパターンが検出されると、５状態機械70の状態は
変化しない。前に検出されたパターンと異なるパターン
が検出されると、５状態機械70の状態が変わる。
上述したように、実際のデータ伝送速度と受信器によっ
て決定される速度のわずかな相違を補正するには、この
５状態機械70の状態変化のみが必要であり、これは、通
常、受信器が現在読み込み中の現行サンプルから隣接す
るサンプルに切り換えて読み込むだけで達成される。認
識されたパターンが現行サンプルに隣接するサンプル以
外のサンプルの読み込みを指示したパターンであるなら
ば、このパターンは、通常、電気的ノイズによるもので
ある。このような電気的ノイズの影響を最小限に抑制す
るために、認識されたパターンが現行サンプルから離れ
た非隣接サンプルの読み込みを指示する場合であって
も、現行サンプルに隣接するサンプルの読み込みを指示
する状態変化のみに応働するように状態機械70に制限が
課せられている。
て決定される速度のわずかな相違を補正するには、この
５状態機械70の状態変化のみが必要であり、これは、通
常、受信器が現在読み込み中の現行サンプルから隣接す
るサンプルに切り換えて読み込むだけで達成される。認
識されたパターンが現行サンプルに隣接するサンプル以
外のサンプルの読み込みを指示したパターンであるなら
ば、このパターンは、通常、電気的ノイズによるもので
ある。このような電気的ノイズの影響を最小限に抑制す
るために、認識されたパターンが現行サンプルから離れ
た非隣接サンプルの読み込みを指示する場合であって
も、現行サンプルに隣接するサンプルの読み込みを指示
する状態変化のみに応働するように状態機械70に制限が
課せられている。
第９図は、５状態機械70に可能な５つの状態を示す。状
態間の矢印は、遷移の原因となる検出された状態を示
す。図からわかるように、５状態機械70は、検出された
状態へ、最大で１段階だけ移行する。これを実現する論
理回路が第６図の論理ブロック72である。この論理回路
については、この分野では適当な形式が知られているた
めここでは詳述しない。状態ラッチ74は、５状態機械70
の現在状態を保持する。
態間の矢印は、遷移の原因となる検出された状態を示
す。図からわかるように、５状態機械70は、検出された
状態へ、最大で１段階だけ移行する。これを実現する論
理回路が第６図の論理ブロック72である。この論理回路
については、この分野では適当な形式が知られているた
めここでは詳述しない。状態ラッチ74は、５状態機械70
の現在状態を保持する。
第６図に示すとおり、状態ラッチ74の出力によって、５
つの広いAND−ORゲート76が制御される。ゲート76は、
シフト・レジスタに格納されたサンプルから対応するサ
ンプルを選択するよう機能する。第６図と第８図の比較
からわかるように、読み込みが選択されたサンプルは、
５状態機械70のその状態のデータ・ビットの中間点に最
も近いサンプルである。
つの広いAND−ORゲート76が制御される。ゲート76は、
シフト・レジスタに格納されたサンプルから対応するサ
ンプルを選択するよう機能する。第６図と第８図の比較
からわかるように、読み込みが選択されたサンプルは、
５状態機械70のその状態のデータ・ビットの中間点に最
も近いサンプルである。
先にも述べたとおり、受信器は、受信器によって決定さ
れる１期間に読み込み可能なサンプルが２つ存在するか
あるいは全く存在しない状況のいずれにも対応できる。
１期間に読み込み可能なサンプルが２つ存在する状況
は、５状態機械70が状態Ｅから状態Ａへ移行する状況に
相当する。読み込み可能なサンプルがゼロの状況は、状
態Ａから状態Ｅへ切り替えに相当する。この効果を補正
するのがサンプル数論理回路78である。
れる１期間に読み込み可能なサンプルが２つ存在するか
あるいは全く存在しない状況のいずれにも対応できる。
１期間に読み込み可能なサンプルが２つ存在する状況
は、５状態機械70が状態Ｅから状態Ａへ移行する状況に
相当する。読み込み可能なサンプルがゼロの状況は、状
態Ａから状態Ｅへ切り替えに相当する。この効果を補正
するのがサンプル数論理回路78である。
Ａラッチ80は、前の状態がＡだったかどうかを記録し、
その出力は、ラインＥの現在値とともににANDゲート84
に送られる。前の状態がＡで、現在状態がＥのとき、AN
Dゲート84はQty＝０信号を出力する。同様にＥラッチ82
は、前の状態がＥだったかどうかを記録し、現在状態が
Ａであれば、ANDゲート86はこれとラインＡの現在信号
を組み合わせてQty＝２信号を出力する。
その出力は、ラインＥの現在値とともににANDゲート84
に送られる。前の状態がＡで、現在状態がＥのとき、AN
Dゲート84はQty＝０信号を出力する。同様にＥラッチ82
は、前の状態がＥだったかどうかを記録し、現在状態が
Ａであれば、ANDゲート86はこれとラインＡの現在信号
を組み合わせてQty＝２信号を出力する。
Qty＝０とQty＝２がともにLowのとき、ANDゲート88はQt
y＝１信号を出力する。一度にHighになるのは、Qty＝
０、Qty＝１、Qty＝２のいずれか１つだけである。
y＝１信号を出力する。一度にHighになるのは、Qty＝
０、Qty＝１、Qty＝２のいずれか１つだけである。
Qty＝１とQty＝２の信号は２つの広いAND−ORゲート90
に送られる。Qty＝１がHighのとき、５つの広いAND−OR
ゲート76の出力が選択され、ラインＦ上の回路の他の部
分へ送られる。Qty＝２信号がHighのとき、最初と最後
のサンプルが直接ラインＦ、Ｓにそれぞれ読み込まれ
る。したがって、Qty＝１信号が、時間が決められた期
間に読み込み可能なサンプルが１つ存在することを示す
場合は、対応するサンプルがゲートを経てラインＦに送
り出される。時間が決められた期間に読み込み可能なサ
ンプルが２つ存在する場合は、最初のサンプルがライン
Ｆに供給されもう一方のサンプルはラインＳに供給され
る。
に送られる。Qty＝１がHighのとき、５つの広いAND−OR
ゲート76の出力が選択され、ラインＦ上の回路の他の部
分へ送られる。Qty＝２信号がHighのとき、最初と最後
のサンプルが直接ラインＦ、Ｓにそれぞれ読み込まれ
る。したがって、Qty＝１信号が、時間が決められた期
間に読み込み可能なサンプルが１つ存在することを示す
場合は、対応するサンプルがゲートを経てラインＦに送
り出される。時間が決められた期間に読み込み可能なサ
ンプルが２つ存在する場合は、最初のサンプルがライン
Ｆに供給されもう一方のサンプルはラインＳに供給され
る。
第７図は、デコーダされたデーダ・ビットをデータ・ワ
ードとしてまとめ、同期ワードを認識する回路を示す。
ラインＦ、Ｓ上の信号は７ビットのビット収集用のシフ
ト・レジスタ92に送られる。Qty＝０信号がHighのと
き、０のビットがクロックによって７ビットのシフト・
レジスタ92に送られる。Qty＝１信号がHighのとき、ラ
インＦの値がクロックによって７ビットのシフト・レジ
スタ92に送られる。Qty＝２信号がHighの場合は、まず
ラインＦの値がクロックによって７ビットのシフト・レ
ジスタ92に入り、次にラインＳの値が入る。
ードとしてまとめ、同期ワードを認識する回路を示す。
ラインＦ、Ｓ上の信号は７ビットのビット収集用のシフ
ト・レジスタ92に送られる。Qty＝０信号がHighのと
き、０のビットがクロックによって７ビットのシフト・
レジスタ92に送られる。Qty＝１信号がHighのとき、ラ
インＦの値がクロックによって７ビットのシフト・レジ
スタ92に送られる。Qty＝２信号がHighの場合は、まず
ラインＦの値がクロックによって７ビットのシフト・レ
ジスタ92に入り、次にラインＳの値が入る。
３ビットのカウンタ用のレジスタ94は、７ビットのシフ
ト・レジスタ92の内容がデータ・ワードとして最後に読
み出されてから何ビットがクロックによってレジスタ92
に送られたかを記録する。加算器制御論理回路100は、
３ビットのレジスタ94に格納された値を加算するか、ま
たは同期ワードの検出後にリセットするかを決定する
（同期ワードは、データ内に置かれる特殊なワードで、
転送されるデータ内に偶然に生じることはなく、受信器
がこれを識別することで、データ・ビット・ストリーム
をデータ・ワードに分割する方法を決定するワードであ
る）。３ビット・レジスタ94の値を加算しようとする場
合、選択器96が３ビット・レジスタ94の現在値を加算器
98に供給し、ここで現在期間に読み込み可能なサンプル
数が現在値に加算された後、合計が３ビット・レジスタ
94に返される。値が８に近づくと、バイト・レディBR信
号により、データ・ワードが読み込み可能な状態にある
ことが示される。
ト・レジスタ92の内容がデータ・ワードとして最後に読
み出されてから何ビットがクロックによってレジスタ92
に送られたかを記録する。加算器制御論理回路100は、
３ビットのレジスタ94に格納された値を加算するか、ま
たは同期ワードの検出後にリセットするかを決定する
（同期ワードは、データ内に置かれる特殊なワードで、
転送されるデータ内に偶然に生じることはなく、受信器
がこれを識別することで、データ・ビット・ストリーム
をデータ・ワードに分割する方法を決定するワードであ
る）。３ビット・レジスタ94の値を加算しようとする場
合、選択器96が３ビット・レジスタ94の現在値を加算器
98に供給し、ここで現在期間に読み込み可能なサンプル
数が現在値に加算された後、合計が３ビット・レジスタ
94に返される。値が８に近づくと、バイト・レディBR信
号により、データ・ワードが読み込み可能な状態にある
ことが示される。
同期ワード検出器104、102は、７ビットのシフト・レジ
スタ92に格納された値とラインＦ、Ｓの値をモニタし
て、同期ワードがいつデコードされたかを判定する。同
期バイト検出器104は、７ビットのシフト・レジスタ92
の全７ビットを、ラインＦの値とともにモニタして、同
期ワードが検出されたときにsyncl信号を出力する。同
期バイト検出器102は、７ビットのシフト・レジスタの
中で最も新しい６ビットとラインＦ、Ｓの信号をモニタ
して、同期ワードが検出されたときにSync2信号を出力
する。
スタ92に格納された値とラインＦ、Ｓの値をモニタし
て、同期ワードがいつデコードされたかを判定する。同
期バイト検出器104は、７ビットのシフト・レジスタ92
の全７ビットを、ラインＦの値とともにモニタして、同
期ワードが検出されたときにsyncl信号を出力する。同
期バイト検出器102は、７ビットのシフト・レジスタの
中で最も新しい６ビットとラインＦ、Ｓの信号をモニタ
して、同期ワードが検出されたときにSync2信号を出力
する。
Sync1信号がHigh、Qty＝０信号がLowのとき、検出され
た同期ワードは有効であり、ANDゲート106がHighになっ
て、同期バイト検出信号SBがORゲート108を介して出力
される。ORゲート108のHigh出力により、選択器96が２
進数の７を加算器98に送る。これに、現在期間に読み込
み可能なデータ・ビットの個数が加算されて得られる０
または１により、７ビットのシフト・レジスタ92に残っ
ている有効なデータ・ビットの個数が示される。
た同期ワードは有効であり、ANDゲート106がHighになっ
て、同期バイト検出信号SBがORゲート108を介して出力
される。ORゲート108のHigh出力により、選択器96が２
進数の７を加算器98に送る。これに、現在期間に読み込
み可能なデータ・ビットの個数が加算されて得られる０
または１により、７ビットのシフト・レジスタ92に残っ
ている有効なデータ・ビットの個数が示される。
Qry＝１信号がHighなら、７ビットのシフト・レジスタ9
2の７ビットとラインＦの値が、デコードされた有効な
ビットが残っていない同期ワードを表す。これを反映す
るため、３ビット・レジスタ94の値が０にセットされ
る。Qty＝２信号がHighの場合、ラインＳの値はデータ
・ワードの最初のビットを表し、これを反映するために
３ビット・レジスタ94の同期ワードが１にリセットされ
る。
2の７ビットとラインＦの値が、デコードされた有効な
ビットが残っていない同期ワードを表す。これを反映す
るため、３ビット・レジスタ94の値が０にセットされ
る。Qty＝２信号がHighの場合、ラインＳの値はデータ
・ワードの最初のビットを表し、これを反映するために
３ビット・レジスタ94の同期ワードが１にリセットされ
る。
Sync2信号とQty＝２ともにHighのとき、検出された同期
ワードは有効であり、ANDゲート110がHighになって、同
期バイト検出信号SBがORゲート108を介して出力され
る。SB信号により、選択器96が２進数の６を加算器98に
送り出し、ここで、その期間に読み込み可能なサンプル
の個数（すなわち２）が加算され、３ビット・レジスタ
94は０にリセットされる。
ワードは有効であり、ANDゲート110がHighになって、同
期バイト検出信号SBがORゲート108を介して出力され
る。SB信号により、選択器96が２進数の６を加算器98に
送り出し、ここで、その期間に読み込み可能なサンプル
の個数（すなわち２）が加算され、３ビット・レジスタ
94は０にリセットされる。
バイト・レディ信号が、データ・ワードがデコードされ
たことを示す場合、そのワードは選択器112の出力から
読み込まれる。その期間に読み込み可能なデータ・ビッ
トの個数は、３ビット・レジスタ94の最下位ビットが１
か０かがモニタされて判定される。最下位ビットが０の
とき、これは７ビットのシフト・レジスタ92で６ビット
が保留されていることを示し、選択器112は７ビットの
シフト・レジスタ92に格納された最も新しい６ビット
を、ラインＦ、Ｓの値とともに出力する。最下位ビット
が１のとき、これは７ビット・シフト・レジスタ92の７
ビットが保留されていることを示し、７ビット・シフト
・レジスタ92の７つのサンプルは、すべて、ラインＦの
信号とともに選択器112によって出力される。
たことを示す場合、そのワードは選択器112の出力から
読み込まれる。その期間に読み込み可能なデータ・ビッ
トの個数は、３ビット・レジスタ94の最下位ビットが１
か０かがモニタされて判定される。最下位ビットが０の
とき、これは７ビットのシフト・レジスタ92で６ビット
が保留されていることを示し、選択器112は７ビットの
シフト・レジスタ92に格納された最も新しい６ビット
を、ラインＦ、Ｓの値とともに出力する。最下位ビット
が１のとき、これは７ビット・シフト・レジスタ92の７
ビットが保留されていることを示し、７ビット・シフト
・レジスタ92の７つのサンプルは、すべて、ラインＦの
信号とともに選択器112によって出力される。
ここでわかるように、第７図の回路は、デコードされた
データ・ビットを集めてデータ・ワードとし、その読み
込みを適当な時点でトリガする。回路はまた、デコーダ
されたビット・ストリームがどの時点でデータ・ワード
に分割されるかを示す同期ワードを連続モニタする。さ
らにこの回路は、読み込み可能なサンプルの個数をどの
期間でも把握しておくことができる。
データ・ビットを集めてデータ・ワードとし、その読み
込みを適当な時点でトリガする。回路はまた、デコーダ
されたビット・ストリームがどの時点でデータ・ワード
に分割されるかを示す同期ワードを連続モニタする。さ
らにこの回路は、読み込み可能なサンプルの個数をどの
期間でも把握しておくことができる。
上記の受信器回路は全体として、クロック速度を上回る
速度でサンプリングが可能であり、データと位相ロック
したクロックを発生することなくデータ・ビットを抽出
でき、クロック・サイクル当り０サンプル、１サンプ
ル、あるいは２サンプルを読み込める受信器を提供する
ものである。
速度でサンプリングが可能であり、データと位相ロック
したクロックを発生することなくデータ・ビットを抽出
でき、クロック・サイクル当り０サンプル、１サンプ
ル、あるいは２サンプルを読み込める受信器を提供する
ものである。
上述のとおり、本発明のシステムは、特に一般のディス
ク駆動装置やデータ格納・検索システムに適している。
前記の装置に必要な受信器回路も先に述べた回路と同じ
になろう。必要な変更は当業者には明らかであろう。第
10図は、データ格納・検索システムに用いられる直列デ
ータ受信器を示す。ここでは４つのディスク駆動装置11
6が直列リンクによってディスク駆動制御装置118に接続
される。ディスク駆動制御装置は直列リンクを介してイ
ンターフェイス120に接続される。インターフェイス120
には最大４つのディスク駆動制御装置118が接続でき
る。インターフェイスはデータ処理装置（図示なし）と
の間でデータをやりとりする。前記の直列リンクはそれ
ぞれ両方向に働き、本発明名により、直列リンクの両端
に直列データ受信器を備える。
ク駆動装置やデータ格納・検索システムに適している。
前記の装置に必要な受信器回路も先に述べた回路と同じ
になろう。必要な変更は当業者には明らかであろう。第
10図は、データ格納・検索システムに用いられる直列デ
ータ受信器を示す。ここでは４つのディスク駆動装置11
6が直列リンクによってディスク駆動制御装置118に接続
される。ディスク駆動制御装置は直列リンクを介してイ
ンターフェイス120に接続される。インターフェイス120
には最大４つのディスク駆動制御装置118が接続でき
る。インターフェイスはデータ処理装置（図示なし）と
の間でデータをやりとりする。前記の直列リンクはそれ
ぞれ両方向に働き、本発明名により、直列リンクの両端
に直列データ受信器を備える。
F.発明の効果 本発明により、シフト・レジスタが所定の最大速度で駆
動され、これまでの受信器よりも高速のデータ伝送速度
で非同期直列データを受信できる非同期直列データ受信
器が提供される。
動され、これまでの受信器よりも高速のデータ伝送速度
で非同期直列データを受信できる非同期直列データ受信
器が提供される。
さらに、本発明による直列データ受信器では、データ・
ビット・ストリーム中に混入しているノイズに対して誤
動作する可能性が減少すると共に、データ・ビット・ス
トリームをデータ・ワードに分割するための同期ワード
の認識が効率的に実行できる。
ビット・ストリーム中に混入しているノイズに対して誤
動作する可能性が減少すると共に、データ・ビット・ス
トリームをデータ・ワードに分割するための同期ワード
の認識が効率的に実行できる。
第１図は、直列データ・ストリームのサンプルを受信器
回路の他の部分へ供給する回路の第１の例を示す図であ
る。 第２図は、第１図の回路の一部の詳細図である。 第３図は、第１図の回路の別の部分の詳細図である。 第４図は、直列データ・ストリームのサンプルを受信器
回路の他の部分へ供給する回路の第２の例を示す図であ
る。 第５図は、直列データ・ストリームのサンプルを受信器
回路の他の部分へ供給する回路の第３の例を示す図であ
る。 第６図は、本発明の実施例によるデコーダ回路を示す図
である。 第７図は、本発明の実施例によるデコーダ・ワードを収
集・出力する回路を示す図である。 第８図は、第６図のデコーダによって認識されるサンプ
ルのパターンを示す図である。 第９図は、第６図の５状態機械の５つの状態を示す図で
ある。 第10図は、複数のディスク駆動装置と第１図ないし第９
図の複数の直列データ受信器を含むデータ格納・検索シ
ステムを示す図である。 54……シフト・レジスタ、60−90……デコーダ
回路の他の部分へ供給する回路の第１の例を示す図であ
る。 第２図は、第１図の回路の一部の詳細図である。 第３図は、第１図の回路の別の部分の詳細図である。 第４図は、直列データ・ストリームのサンプルを受信器
回路の他の部分へ供給する回路の第２の例を示す図であ
る。 第５図は、直列データ・ストリームのサンプルを受信器
回路の他の部分へ供給する回路の第３の例を示す図であ
る。 第６図は、本発明の実施例によるデコーダ回路を示す図
である。 第７図は、本発明の実施例によるデコーダ・ワードを収
集・出力する回路を示す図である。 第８図は、第６図のデコーダによって認識されるサンプ
ルのパターンを示す図である。 第９図は、第６図の５状態機械の５つの状態を示す図で
ある。 第10図は、複数のディスク駆動装置と第１図ないし第９
図の複数の直列データ受信器を含むデータ格納・検索シ
ステムを示す図である。 54……シフト・レジスタ、60−90……デコーダ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 フイリツプ・ジヨン・マーフエツト イギリス国ハンプシヤー、ブライシユフイ ールド、ニユーポート・レーン、ブライ ア・コテージ（番地なし) (72)発明者 ステイブン・フアーニス イギリス国ハンプシヤー、ラムズイ、サツ クストン・ミユーズ・センラツク・ロード 18番地 (72)発明者 トーマス・ウインロー イギリス国ハンプシヤー、イーストレイ、 チヤンドラーズ・フオード、スカンタボー ト・アヴエニユー ３番地 (72)発明者 マイケル・ジヨン・パーマー イギリス国ハンプシヤー、ラムズイ、ヴア イニイ・アヴエニユー34番地 (56)参考文献 特開 昭63−76640（ＪＰ，Ａ) 米国特許4012598（ＵＳ，Ａ)
Claims (3)
- 【請求項１】データ・ビット・ストリームを受信して該
データ・ビット期間の半分以下の期間内の位相点に相当
する各データ・サンプルを発生するための入力回路と、 各々、少なくとも第１および第２のシフト段を含み、各
第１のシフト段が前記データ・サンプルを順次に受信す
るように前記入力回路に接続されている複数のシフトレ
ジスタと、 前記第１および第２の各シフト段の各出力部に異なる組
み合せパターンで接続され、対応する各シフト段におけ
るデータ・サンプルの低および高間の遷移に対応する１
組の所定の遷移パターンのうちの任意の１つのパターン
を検出してデータ・サンプルに関する位相情報を出力す
るため複数の第１の論理回路と、 前記複数の第１の論理回路の出力に接続され、位相シフ
トが前記第１の論理回路により検出される毎に状態変化
を指示するための状態検出保持回路と、 前記状態検出保持回路および前記第２のシフト段の出力
に接続され、適切なデータ・サンプルを選択するための
第２の論理回路と、 を具備した直列データ受信器であって、 前記状態検出保持回路は、次に読み込むべきものとして
判定されているデータ・サンプルとは異なるデータ・サ
ンプルに対応する遷移パターンが検出された場合におい
ても、直前に読み込まれたデータ・サンプルに隣接した
次位置のデータ・サンプルの読み込みを表わす状態変化
を指示する機能を含んでいる事を特徴とするノイズ耐性
の直列データ受信器。 - 【請求項２】データ・ビット・ストリームを受信して該
データ・ビット期間の半分以下の期間内の位相点に相当
する各データ・サンプルを発生するための入力回路と、 各々、少なくとも第１および第２のシフト段を含み、各
第１のシフト段が前記データ・サンプルを順次に受信す
るように前記入力回路に接続されている複数のシフトレ
ジスタと、 前記第１および第２の各シフト段の各出力部に異なる組
み合わせパターンで接続され、対応する各シフト段にお
けるデータ・サンプルの低および高間の遷移を検出して
データ・サンプルに関する位相情報を出力するため複数
の第１の論理回路と、 前記複数の第１の論理回路の出力に接続され、位相シフ
トが前記第１の論理回路により検出される毎に状態変化
を指示するための状態検出保持回路と、 前記状態検出保持回路および前記第２のシフト段の出力
に接続され、適切なデータ・サンプルを選択するための
第２の論理回路と、 前記第２の論理回路の出力に接続され、前記データ・ビ
ット・ストリーム中の同期ワードを認識するための第３
の論理回路と、 を具備した直列データ受信器であって、 前記第３の論理回路は、前記第２の論理回路からのデー
タ・ビットをデータ・ワードとして集合させるためのビ
ット収集用のシフトレジスタと、該シフトレジスタへ入
力されたビット数をカウントすると共に所定のカウント
に到達したのに応答して前記ビット収集用シフトレジス
タの読み取りを開始するカウンタ回路と、前記ビット収
集用シフトレジスタの出力に接続され同期ワードを認識
するための同期ワード検出器とから成る事を特徴とする
直列データ受信器。 - 【請求項３】データ・ビット・ストリームを受信する入
力回路は、 多段のサンプル遅延ラインと、 クロック信号の列を発生するローカル・クロックと、 前記クロック信号列を受信するように接続され、前記サ
ンプル遅延ラインと同数の遅延段を有する制御遅延ライ
ンと、 前記サンプル遅延ラインおよび前記制御遅延ラインに接
続され、データ・サンプルが前記サンプル遅延ラインに
読み込まれて各遅延段間を伝播する速度およびクロック
信号が前記制御遅延ラインに読み込まれて各遅延段間を
伝播する速度を各々制御する制御信号を提供するための
制御ラインと、 前記制御遅延ラインに接続され、該制御遅延ラインの位
相を前記クロック信号にロックするように制御遅延ライ
ンのタイミングを調整するための回路と、 を含む事を特徴とする請求項１または請求項２に記載の
直列データ受信器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP89303070A EP0389697B1 (en) | 1989-03-29 | 1989-03-29 | Serial data receiver |
| EP89303070.0 | 1989-03-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02285832A JPH02285832A (ja) | 1990-11-26 |
| JPH0777372B2 true JPH0777372B2 (ja) | 1995-08-16 |
Family
ID=8202629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6851490A Expired - Lifetime JPH0777372B2 (ja) | 1989-03-29 | 1990-03-20 | 直列データ受信器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5003308A (ja) |
| EP (1) | EP0389697B1 (ja) |
| JP (1) | JPH0777372B2 (ja) |
| DE (1) | DE68919211T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5287359A (en) * | 1991-04-08 | 1994-02-15 | Digital Equipment Corporation | Synchronous decoder for self-clocking signals |
| US5414721A (en) * | 1991-05-29 | 1995-05-09 | Sharp Kabushiki Kaisha | Serial data receiving device |
| US6262993B1 (en) | 1996-11-08 | 2001-07-17 | Kevin Kirmse | Computer and peripheral networking device permitting the practical use of buffer insertion-based networks while communicating over unshielded twisted pair conductive media |
| DE10101718C1 (de) * | 2001-01-15 | 2002-06-06 | Infineon Technologies Ag | Datenempfangsschaltung |
| US7447965B2 (en) * | 2005-05-03 | 2008-11-04 | Agere Systems Inc. | Offset test pattern apparatus and method |
| US7466247B1 (en) | 2007-10-04 | 2008-12-16 | Lecroy Corporation | Fractional-decimation signal processing |
| US10229081B2 (en) | 2016-09-26 | 2019-03-12 | Dell Products, Lp | System level crosstalk mitigation |
| US10660197B2 (en) | 2018-07-20 | 2020-05-19 | Dell Products L.P. | Differential pair group equalization system |
| DE112020001880T5 (de) * | 2019-04-12 | 2022-04-14 | Maxlinear, Inc. | Elektrischer duobinärer Empfänger für weiche Informationen für NRZ-Modulationsfaserübertragung |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4012598A (en) | 1976-01-14 | 1977-03-15 | Bell Telephone Laboratories, Incorporated | Method and means for pulse receiver synchronization |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2167259B1 (ja) * | 1972-01-11 | 1976-06-11 | Thomson Csf | |
| US4216460A (en) * | 1977-07-14 | 1980-08-05 | Independent Broadcasting Authority | Transmission and/or recording of digital signals |
| IT1108564B (it) * | 1978-04-11 | 1985-12-09 | Olivetti C Ing E C Spa | Dispositivo digitale sincronizzatore e demodulatore di segnali codificati di frequenza |
| JPS56140451A (en) * | 1980-03-31 | 1981-11-02 | Hitachi Ltd | Log information holding device |
| US4833471A (en) * | 1984-03-26 | 1989-05-23 | Canon Kabushiki Kaisha | Data processing apparatus |
| JP2590069B2 (ja) * | 1986-07-23 | 1997-03-12 | 株式会社日立製作所 | 時分割スイッチ |
| JPS6350139A (ja) * | 1986-08-20 | 1988-03-03 | Canon Inc | シ−ケンス信号発生装置 |
| JPS6376640A (ja) * | 1986-09-19 | 1988-04-06 | Nec Corp | 調歩同期信号受信回路 |
| JPS6429122A (en) * | 1987-07-24 | 1989-01-31 | Omron Tateisi Electronics Co | Parallel/serial converting circuit |
| US4901076A (en) * | 1987-10-29 | 1990-02-13 | International Business Machines Corporation | Circuit for converting between serial and parallel data streams by high speed addressing |
-
1989
- 1989-03-29 DE DE68919211T patent/DE68919211T2/de not_active Expired - Lifetime
- 1989-03-29 EP EP89303070A patent/EP0389697B1/en not_active Expired - Lifetime
-
1990
- 1990-03-20 JP JP6851490A patent/JPH0777372B2/ja not_active Expired - Lifetime
- 1990-03-28 US US07/501,449 patent/US5003308A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4012598A (en) | 1976-01-14 | 1977-03-15 | Bell Telephone Laboratories, Incorporated | Method and means for pulse receiver synchronization |
Also Published As
| Publication number | Publication date |
|---|---|
| US5003308A (en) | 1991-03-26 |
| DE68919211T2 (de) | 1995-05-11 |
| JPH02285832A (ja) | 1990-11-26 |
| EP0389697B1 (en) | 1994-11-02 |
| DE68919211D1 (de) | 1994-12-08 |
| EP0389697A3 (en) | 1990-10-24 |
| EP0389697A2 (en) | 1990-10-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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