JPH0194723A - デイジタル信号の分周装置 - Google Patents
デイジタル信号の分周装置Info
- Publication number
- JPH0194723A JPH0194723A JP25281387A JP25281387A JPH0194723A JP H0194723 A JPH0194723 A JP H0194723A JP 25281387 A JP25281387 A JP 25281387A JP 25281387 A JP25281387 A JP 25281387A JP H0194723 A JPH0194723 A JP H0194723A
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- JP
- Japan
- Prior art keywords
- phase
- signal
- frequency
- circuit
- column
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- 230000005540 biological transmission Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル信号の分周装置に関し。
とくに分周するときに発生する位相の不確定さを考慮し
た分周装置に関する。
た分周装置に関する。
本発明の目的は、ディジタル信号を分周する際に発生す
る位相の不確定さを除去することにある。
る位相の不確定さを除去することにある。
本発明の分周装置は、同一の伝送速度をもつ複数Ｎ列の
ディジタルな信号を入力し、それぞれをＭ分周して出力
する装置であって、前記入力ディジタル信号の１列をＭ
分周して基準信号を送出する分周回路と、前記入力ディ
ジタル信号の（Ｎ−１）列をＭ分周して、（Ｎ−り列の
分周信号を送出する分周手段と、前記基準信号ならびに
前記（Ｎ−１）列の分周信号を位相比較して、位相差を
示す（Ｎ−１）個の位相情報信号を送出する位相比較回
路と、該（Ｎ−１）個の位相情報信号によって、前記の
分周手段を制御するために、前記入力ディジタル信号の
１ビット幅パルスを（Ｎ−１） （［１発生する回路と
、を備えていることを特徴とする。
ディジタルな信号を入力し、それぞれをＭ分周して出力
する装置であって、前記入力ディジタル信号の１列をＭ
分周して基準信号を送出する分周回路と、前記入力ディ
ジタル信号の（Ｎ−１）列をＭ分周して、（Ｎ−り列の
分周信号を送出する分周手段と、前記基準信号ならびに
前記（Ｎ−１）列の分周信号を位相比較して、位相差を
示す（Ｎ−１）個の位相情報信号を送出する位相比較回
路と、該（Ｎ−１）個の位相情報信号によって、前記の
分周手段を制御するために、前記入力ディジタル信号の
１ビット幅パルスを（Ｎ−１） （［１発生する回路と
、を備えていることを特徴とする。
したがって本発明によると、簡単な回路構成によって１
分周位相の不確定さを除去することができる。
分周位相の不確定さを除去することができる。
〔実施例〕 ゛
以下に本発明を、その実施例について図面を参照して説
明する。
明する。
第１図は、本発明による一実施例を示すブロック図、第
２図は同上を説明するタイムチャートである。第１図は
、Ｎ （Ｎ−２）列の同一伝送信号速度をもつディジタ
ルの入力クロック信号ｔ、 Ｉ １２を、それぞれＭ
（Ｍ−２）分周する２分周回路１０Ａ。
２図は同上を説明するタイムチャートである。第１図は
、Ｎ （Ｎ−２）列の同一伝送信号速度をもつディジタ
ルの入力クロック信号ｔ、 Ｉ １２を、それぞれＭ
（Ｍ−２）分周する２分周回路１０Ａ。
１０Ｂと、２分周回路１０Ａ、 ＩＯＨの出力の任意の
１列を基準信号３１とし、該基準信号と他の列の２分周
出力である分周信号３２との位相比較により、２分周回
路１０Ａ、 ＩＯＢ出力の位相の不確定さを検出する位
相比較回路１Ｇ２と、該位相比較回路より出力される位
相情報信号４を受けて、入力クロック信号ｉ８．ｔ２の
１パルス分を制御するための制御信号５を発生する１ビ
ット幅パルスの発生回路１０３と、該１ビット幅パルス
発生回路より発生した制御信号５により、入力クロック
信号１２を制御するための制御回路１０４と、からなる
ことを示している。
１列を基準信号３１とし、該基準信号と他の列の２分周
出力である分周信号３２との位相比較により、２分周回
路１０Ａ、 ＩＯＢ出力の位相の不確定さを検出する位
相比較回路１Ｇ２と、該位相比較回路より出力される位
相情報信号４を受けて、入力クロック信号ｉ８．ｔ２の
１パルス分を制御するための制御信号５を発生する１ビ
ット幅パルスの発生回路１０３と、該１ビット幅パルス
発生回路より発生した制御信号５により、入力クロック
信号１２を制御するための制御回路１０４と、からなる
ことを示している。
ここで第１図の実施例を、第２図を参照して説明すると
、まず、２列の同一な伝送信号速度で、第２図の如く、
各列の位相の合致した入力クロック信号１１ ＋ １２
を２分周回路１０Ａ、 １０Ｂによりそれぞれ２分周す
る。この時、それぞれの２分周回路１０Ａ、 ＩＯＨの
出力は、第２図の基準信号３１、分周信号３２に示す様
に、出力信号間において位相の不確定、即ち正相及び逆
相の状態をとり得ることとなる。
、まず、２列の同一な伝送信号速度で、第２図の如く、
各列の位相の合致した入力クロック信号１１ ＋ １２
を２分周回路１０Ａ、 １０Ｂによりそれぞれ２分周す
る。この時、それぞれの２分周回路１０Ａ、 ＩＯＨの
出力は、第２図の基準信号３１、分周信号３２に示す様
に、出力信号間において位相の不確定、即ち正相及び逆
相の状態をとり得ることとなる。
そこで、２分周回路１０Ａ、 １０Ｂの出力信号の１列
を基準信号３１とし、他の１列の第２の２分周回路１０
Ｂの出力である分周信号３２との位相比較により、位相
比較回路１０２で位相差を検出し、逆相であるならば逆
相の位相情報信号４（論理レベル“Ｈ”）を、同相であ
るならば同相の位相情報信号４（論理レベル“Ｌ”）を
、１ビット幅パルスの発生回路１０３へ送る。
を基準信号３１とし、他の１列の第２の２分周回路１０
Ｂの出力である分周信号３２との位相比較により、位相
比較回路１０２で位相差を検出し、逆相であるならば逆
相の位相情報信号４（論理レベル“Ｈ”）を、同相であ
るならば同相の位相情報信号４（論理レベル“Ｌ”）を
、１ビット幅パルスの発生回路１０３へ送る。
第２図の右側に示されるように、同相の位相情報信号４
を受ける１ビット幅パルスの発生回路１０３は、制御回
路１０４の第２の入力クロック信号１２と出力のクロッ
ク信号２どの間に変化がなく、２分周回路１０Ｂの出力
である分周信号３２も現状態を保つように、制御回路１
０４へ制御信号５を送る。
を受ける１ビット幅パルスの発生回路１０３は、制御回
路１０４の第２の入力クロック信号１２と出力のクロッ
ク信号２どの間に変化がなく、２分周回路１０Ｂの出力
である分周信号３２も現状態を保つように、制御回路１
０４へ制御信号５を送る。
第２図の中央に示されるように、逆相の位相情報信号４
を受ける１ビット幅パルスの発生回路１０３は、制御回
路１０４の第２の入力クロー２り信号１２の１パルス分
を制御するための制御信号５を送り、入力クロック信号
１２の１パルス分Ｐを除去したクロック信号２を、２分
周回路１０Ｂへ入力することにより、２分周回路１０Ｂ
の出力である分周信号３２の位相を反転し、基準信号３
１と同相にする。
を受ける１ビット幅パルスの発生回路１０３は、制御回
路１０４の第２の入力クロー２り信号１２の１パルス分
を制御するための制御信号５を送り、入力クロック信号
１２の１パルス分Ｐを除去したクロック信号２を、２分
周回路１０Ｂへ入力することにより、２分周回路１０Ｂ
の出力である分周信号３２の位相を反転し、基準信号３
１と同相にする。
以上の動作によって、２分周回路１０Ａ、 ＩＯＨの出
力位相を確定し、２列相互間の位相も全て同相とする＄
ができる。
力位相を確定し、２列相互間の位相も全て同相とする＄
ができる。
なお、実施例では、分周Ｍ＝２の分周回路で、列数がＮ
＝２の場合について説明したが、一般的に分周Ｍが２以
上の整数の分周回路であっても、また列数Ｎが２以上の
整数であっても、上述と同様の手法により同様の効果が
得られる。
＝２の場合について説明したが、一般的に分周Ｍが２以
上の整数の分周回路であっても、また列数Ｎが２以上の
整数であっても、上述と同様の手法により同様の効果が
得られる。
ここで上述の実施例を言い換えて要約すると、本実施例
ｉ、同一の伝送速度をもつＮ列のディジタルな入力クロ
ック信号をそれぞれＭ分周するＮ個のＭ分周回路と、該
Ｎ個のＭ分周回路出力の任意の１列を基準信号とし、該
基準信号と（Ｎ”−１）個の前記Ｍ分周回路出力のそれ
ぞれの列との位相比較により、前記（Ｎ−１）個のＭ分
周回路出力の位相の不確定さを検出する（Ｎ−１）個の
位相比較回路と、該（Ｎ−１）個の位相比較回路よりそ
れぞれ出力される位相情報信号を受けて、前記入力クロ
ック信号の１パルス分を制御するための制御信号を発生
する（Ｎ−Ｉ）個の１ビットＭパルス発生回路と、該１
ビット幅パルス発生回路から発生した前記制御信号によ
り、前記入力クロック信号を制御するための（Ｎ−１）
個の制御回路と、により構成される位相不確定除去回路
である。
ｉ、同一の伝送速度をもつＮ列のディジタルな入力クロ
ック信号をそれぞれＭ分周するＮ個のＭ分周回路と、該
Ｎ個のＭ分周回路出力の任意の１列を基準信号とし、該
基準信号と（Ｎ”−１）個の前記Ｍ分周回路出力のそれ
ぞれの列との位相比較により、前記（Ｎ−１）個のＭ分
周回路出力の位相の不確定さを検出する（Ｎ−１）個の
位相比較回路と、該（Ｎ−１）個の位相比較回路よりそ
れぞれ出力される位相情報信号を受けて、前記入力クロ
ック信号の１パルス分を制御するための制御信号を発生
する（Ｎ−Ｉ）個の１ビットＭパルス発生回路と、該１
ビット幅パルス発生回路から発生した前記制御信号によ
り、前記入力クロック信号を制御するための（Ｎ−１）
個の制御回路と、により構成される位相不確定除去回路
である。
以上説明したように本発明によると、列数Ｎで分周Ｍの
分周装置におけるそれぞれの分周位相の不確定さを、簡
単な回路構成にて除去することができる効果がある。
分周装置におけるそれぞれの分周位相の不確定さを、簡
単な回路構成にて除去することができる効果がある。
第１図は、本発明による一実施例をしめずブロック図、
第２図は同上を説明するタイムチャートである。 １０Ａ、 ＩＯＢ・・・２分周回路、 １０２・・・位相比較回路。 １０３・・・１ビット幅パルス発生回路、１０４・・・
制御回路。
第２図は同上を説明するタイムチャートである。 １０Ａ、 ＩＯＢ・・・２分周回路、 １０２・・・位相比較回路。 １０３・・・１ビット幅パルス発生回路、１０４・・・
制御回路。
Claims (1)
- 【特許請求の範囲】 １）、同一の伝送速度をもつ複数Ｎ列のディジタルな信
号を入力し、それぞれをＭ分周して出力する装置であっ
て、 前記入力ディジタル信号の１列をＭ分周して基準信号を
送出する分周回路と、 前記入力ディジタル信号の（Ｎ−１）列をＭ分周して、
（Ｎ−１）列の分周信号を送出する分周手段と、 前記基準信号ならびに前記（Ｎ−１）列の分周信号を位
相比較して、位相差を示す（Ｎ−１）個の位相情報信号
を送出する位相比較回路と、 該（Ｎ−１）個の位相情報信号によって、前記の分周手
段を制御するために、前記入力ディジタル信号の１ビッ
ト幅パルスを（Ｎ−１）個発生する回路と、 を備えていることを特徴とするディジタル信号の分周装
置。 ２）、前記の分周手段が、制御回路ならびに分周回路か
らなる前記特許請求の範囲第１項に記載の分周装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25281387A JPH0194723A (ja) | 1987-10-06 | 1987-10-06 | デイジタル信号の分周装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25281387A JPH0194723A (ja) | 1987-10-06 | 1987-10-06 | デイジタル信号の分周装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0194723A true JPH0194723A (ja) | 1989-04-13 |
Family
ID=17242567
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25281387A Pending JPH0194723A (ja) | 1987-10-06 | 1987-10-06 | デイジタル信号の分周装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0194723A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012533942A (ja) * | 2009-07-16 | 2012-12-27 | クゥアルコム・インコーポレイテッド | 局部発振器経路内の平均消費電流を低減するためのシステムおよび方法 |
| US8615205B2 (en) | 2007-12-18 | 2013-12-24 | Qualcomm Incorporated | I-Q mismatch calibration and method |
| US8712357B2 (en) | 2008-11-13 | 2014-04-29 | Qualcomm Incorporated | LO generation with deskewed input oscillator signal |
| US8717077B2 (en) | 2008-11-25 | 2014-05-06 | Qualcomm Incorporated | Duty cycle adjustment for a local oscillator signal |
| US8970272B2 (en) | 2008-05-15 | 2015-03-03 | Qualcomm Incorporated | High-speed low-power latches |
| US9154077B2 (en) | 2012-04-12 | 2015-10-06 | Qualcomm Incorporated | Compact high frequency divider |
-
1987
- 1987-10-06 JP JP25281387A patent/JPH0194723A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8615205B2 (en) | 2007-12-18 | 2013-12-24 | Qualcomm Incorporated | I-Q mismatch calibration and method |
| US8970272B2 (en) | 2008-05-15 | 2015-03-03 | Qualcomm Incorporated | High-speed low-power latches |
| US8712357B2 (en) | 2008-11-13 | 2014-04-29 | Qualcomm Incorporated | LO generation with deskewed input oscillator signal |
| US8717077B2 (en) | 2008-11-25 | 2014-05-06 | Qualcomm Incorporated | Duty cycle adjustment for a local oscillator signal |
| US8718574B2 (en) | 2008-11-25 | 2014-05-06 | Qualcomm Incorporated | Duty cycle adjustment for a local oscillator signal |
| JP2012533942A (ja) * | 2009-07-16 | 2012-12-27 | クゥアルコム・インコーポレイテッド | 局部発振器経路内の平均消費電流を低減するためのシステムおよび方法 |
| US8791740B2 (en) | 2009-07-16 | 2014-07-29 | Qualcomm Incorporated | Systems and methods for reducing average current consumption in a local oscillator path |
| US9154077B2 (en) | 2012-04-12 | 2015-10-06 | Qualcomm Incorporated | Compact high frequency divider |
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